【課題】本発明は、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファに関し、負荷容量や回路構成を大きく増やすことなく複数段にわたる高精度な強調を可能にする。
【解決手段】差動データ信号Ｖ_ＩＮ，Ｖ_ＩＮ＿Ｂと、差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号ＥＶ_ＩＮ＿Ｂ，ＥＶ_ＩＮとを、所定の比率で混合した、混合差動データ信号Ｖ_Ｂ１，Ｖ_Ｂ２を生成する混合回路１２を有する混合段１０Ａと、複数の差動増幅等の組合せからなる出力段２０Ａとを備え、混合段１０Ａが、所要の強調量に応じて、混合回路１２での差動データ信号と反転遅延差動データ信号との混合比を１：０、１：１、０：１のいずれかに設定する混合比設定回路を含む。 （もっと読む）

【課題】レベルシフト回路のデータレートの変化時に発生するスキューを抑制する。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。 （もっと読む）

【課題】回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。
【解決手段】出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。出力回路は、第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。出力回路は、出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路を備える。出力回路は、前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備える。 （もっと読む）

【課題】半導体集積回路の出力バッファ回路において電流の流れ込みを防止し、動作を高速化し、回路規模を削減する。
【解決手段】出力バッファ回路１１は、常時オンの電源ＶＤＤ、オン／オフ制御される電源ＶＤＤ１、電源ＶＤＤ１の電位を反転した反転信号ＩＮＶＯＵＴを出力するインバータ回路４１、トランジスタＰ１Ａ１，ＰＰ２，ＰＰ３、トランジスタＰ１Ａ１を制御するドライブ回路５１を備える。トランジスタＰ１Ａ１は、入出力端子Ｅ１Ａに接続されたドレイン、電源ＶＤＤ１に接続されたソース、電源ＶＤＤに接続されたバックゲート、ドライブ回路５１に接続されたゲートを有する。トランジスタＰＰ２，ＰＰ３のバックゲート及びトランジスタＰＰ２のソースは電源ＶＤＤに接続され、トランジスタＰＰ２のゲート及びトランジスタＰＰ３のソースは電源ＶＤＤ１に接続され、トランジスタＰＰ３のゲートには反転信号ＩＮＶＯＵＴが入力される。 （もっと読む）

【課題】低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供すること。
【解決手段】本発明にかかる判定帰還型イコライズ回路は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３を備える。ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎをサンプリングし、サンプリングした信号を加算したサンプル信号ＳＳ及びＳＳＢを出力する。ラッチ回路２は、差動サンプル信号サンプル信号ＳＳ及びＳＳＢの差電圧を増幅し、増幅した信号を保持する。なお、ラッチ回路２は、差動サンプル信号ＳＳ及びＳＳＢが過渡状態にあるときの差電圧を増幅する。バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 （もっと読む）

【課題】負荷容量の要求仕様に適合する出力回路を提供する。
【解決手段】出力回路１は，第1の電源VDDと出力トランジスタP1のソースとの間に設けられた電流調整用トランジスタP2と，出力信号EXが，第2の電位から第1の電位に変化する途中で，電流調整用トランジスタP2の電流を増大させるよう，出力信号EXの電位に応じて，電流調整用トランジスタP2のゲートを制御する電流調整回路11とを有する。 （もっと読む）

【課題】レベルシフト回路の出力信号のノイズを低減する。
【解決手段】一つの実施形態によれば、レベルシフト回路は第一及び第二のレベル変換部が設けられる。第一の出力加速回路は、レベルシフトされた第一の入力信号の立ち上りエッジを制御し、信号変化部分が多段階に分割された第一の信号を生成する。第二の出力加速回路は、レベルシフトされた第一の入力信号の立ち下りエッジを制御し、信号変化部分が多段階に分割された第二の信号を生成する。第三の出力加速回路は、レベルシフトされた第二の入力信号の立ち上りエッジを制御し、信号変化部分が多段階に分割された第三の信号を生成する。第四の出力加速回路は、レベルシフトされた第二の入力信号の立ち下りエッジを制御し、信号変化部分が多段階に分割された第四の信号を生成する。 （もっと読む）

【課題】消費電流の増加を抑制しつつ電源投入時にレベルシフタの状態を確定させる技術を提供する。
【解決手段】信号レベル変換部（１１）と、安定化回路（１２）とを具備するレベルシフト回路を構成する。安定化回路（１２）は、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）との接続を制御する第１スイッチ（Ｐ３）と、接続ノード（ＮＤ２）電圧に応答して接地電圧供給ノード（ＧＮＤ）と出力ノード（ＮＤ３）との接続を制御する第２スイッチ（Ｎ３）とを備えることが好ましい。そして、第１スイッチ（Ｐ３）は、第２電源電圧（ＶＤＤ）が、第１中間電圧を超えないときに、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）とを接続する。また、第２スイッチ（Ｎ３）は、第２電源電圧供給ノード（ＮＤ１）の電圧に応答して、出力ノード（ＮＤ３）と接地電圧供給ノード（ＧＮＤ）とを接続する。 （もっと読む）

【課題】信号波形の変異を抑制すること。
【解決手段】第１のトランジスタＴ１は、信号Ｓ５に応答してオンオフし、オンしたトランジスタＴ１は外部端子Ｐ２に接続された伝送路２７をプルダウンする。第１のトランジスタＴ１のゲート端子には、伝送路２７の波形を整形するためのキャパシタＣ１の第１端が接続され、キャパシタＣ１の第２端はクランプ回路４６に接続されている。クランプ回路４６は、プルダウン用のトランジスタＴ１と同様に、キャパシタＣ１の第２端が接続されたノードＮＤの電位を制御する。 （もっと読む）

【課題】送信状態とスタンバイ状態との間の遷移時間の増大を抑制しつつ、電流の変動を低減する。
【解決手段】メインドライバ１は、差動信号ＰＲＥＰ、ＰＲＥＮのレベル変換を行い、バイパス回路２は、メインドライバ１の動作状態とスタンバイ状態との間の遷移時に高電源電位ＶＤＤから低電源電位ＶＳＳに流れる電流Ｉ５の変化量が一定の範囲内に収まるようにメインドライバ１に流れる電流Ｉ５をバイパスさせる。 （もっと読む）

【課題】プリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供する。
【解決手段】本発明はプリエンファシス回路に関し、より詳細にはプリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムに関する。 （もっと読む）

【課題】電源電圧が動作電圧以下でも出力が不定にならず、かつ面積の小さい出力回路を提供する。
【解決手段】インバータ回路の電源端子にスイッチ回路を設け、電源電圧が回路の動作電圧以下のとき、スイッチ回路がインバータ回路の動作を停止させる。そして、インバータ回路の出力端子に電流源を設け、インバータ回路の動作が停止したときに出力を電源電圧に固定する、ように構成した。 （もっと読む）

【課題】 消費電力を抑えた受信回路を提供する。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。 （もっと読む）

【課題】回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。
【解決手段】アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。 （もっと読む）

【課題】高速に信号の伝達が可能な双方向レベルシフト回路を提供する。
【解決手段】実施形態によれば、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を備えた双方向レベルシフト回路が提供される。前記第１の回路は、双方向に信号を伝達する。前記第２の回路は、前記第１の回路の両端の電位の変化に基づいて前記第１の回路の伝達方向を検出する。前記第３の回路は、前記第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第１の回路の両端の電位のいずれもがハイレベルになるまでの第１の期間を検出する。前記第４の回路は、前記第１の回路の両端にそれぞれ接続され、前記第１の回路の出力側に前記第１の期間ハイレベルの電位を供給する。 （もっと読む）

【課題】低面積化を図ること。
【解決手段】各信号ＢＤＴ１〜ＢＤＴｍをレベルシフトする回路として、クロックトレベルシフト回路（ＣＬＳ回路）３６（３６１〜３６ｍ）を用いた。ＣＬＳ回路３６１は、ダイナミックコンパレータ回路（ＤＣ回路）４１１と、ラッチ回路４２１とを備える。ＤＣ回路４１１は、Ｌレベルのクロック信号ＡＣＫに応答してリセット状態となり、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍを出力する。また、ＣＬＳ回路３６１は、Ｈレベルのクロック信号ＡＣＫに応答して比較状態となり、Ｈ１レベルの信号ＢＤＴｍ，ＸＢＤＴｍをＨ２レベルの信号ＣＤＴｍ，ＸＣＤＴｍにレベル変換する。ラッチ回路４２１は、相補な信号ＣＤＴｍ、ＸＣＤＴｍに応じた信号ＡＤＴｍ，ＸＡＤＴｍを出力し、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍに応答して出力レベルを保持する。 （もっと読む）

【課題】 中間電位の出力が可能なトレラント機能を有するインターフェース回路等を提供する。
【解決手段】 第１の電位Ｖ_ＤＤと第１の電位以下である第２の電位Ｖ_ＳＳとを受け取るインターフェース回路１０。内部データ信号Ｐ、ＸＮと第１の内部信号ｎ１とを受け取る前置駆動回路ＰＤ、ＰＤａと、前置駆動回路からの信号ｎ２、ｎ３を受け取る出力駆動回路ＯＤａと、出力駆動回路の出力部と電気的に接続された入出力パッドＰＡＤと、入出力パッドに第１の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第１の電位よりも高くして出力駆動回路をオフ状態にする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、第１の内部信号を第１の電位よりも高くして前置駆動回路をオフ状態にする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。 （もっと読む）

【課題】小規模な回路で送受信に応じた最適なインピーダンス調整を行う。
【解決手段】選択部１５が、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を基準電圧生成部１４に生成させ、基準電圧生成部１４が、選択部１５により選択された基準電圧を生成して、インピーダンス調整部１３に入力し、インピーダンス調整部１３が、入力された基準電圧に応じて、送信部１１または受信部１２のインピーダンスを別々に調整する。 （もっと読む）

【課題】クロック生成回路からクロック信号を受けるドライブ回路の経年劣化を抑制する。
【解決手段】半導体装置１は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力するクロック生成回路２と、クロック生成回路２からクロック信号ＩＮＴ１−ＳＩＧを受けるドライブ回路３とを備え、クロック生成回路２は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力ノード２ａから出力するクロック出力モードと、出力ノード２ａの電位をハイレベルに固定する第１のクロック停止モードと、出力ノード２ａの電位をロウレベルに固定する第２のクロック停止モードとを有する。 （もっと読む）

【課題】各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供する。
【解決手段】差動部１は、バイアス部２と出力部３との間に設けられ、第一入力部１０と第二入力部２０とを有する。第一入力部１０は、ソースがバイアス部２と接続され、ドレインが出力部３と接続された１個のｎ型ＭＯＳＦＥＴ（Ｍ１１）からなる。第二入力部２０は、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２１）、（Ｍ２２）と、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２３）、（Ｍ２４）とが２列に並列接続される。また、入力端ＩＮａはＭ１１のゲートに接続され、入力端ＩＮｘはＭ２２とＭ２３のゲートに接続され、入力端ＩＮｙはＭ２１とＭ２４のゲートに接続される。バイアス部２は１つの定電流源２１を有し、出力部３は２つのｐ型ＭＯＳＦＥＴ（Ｑ１、Ｑ２）で構成のカレントミラー回路を有する。 （もっと読む）