プリエンファシス回路及びこれを備えた差動電流信号伝送システム
【課題】プリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供する。
【解決手段】本発明はプリエンファシス回路に関し、より詳細にはプリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムに関する。
【解決手段】本発明はプリエンファシス回路に関し、より詳細にはプリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムに関する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号伝送システムに使用されるプリエンファシス回路に関する。
【背景技術】
【0002】
従来より、差動伝送線路対(differential transmission line pair)を介して差動電流信号を送信し、伝達された信号を受信端で感知する差動電流駆動方式の信号伝送システムに対する研究が進められてきた。
【0003】
差動電流駆動方式は送信部で送信しようとするデータに対応する互いに異なる大きさの電流を生成させて2個の伝送ラインを介して伝送するようになり、受信端では2個の伝送ラインに流れる電流の差を利用してデータを復元する。
【0004】
このような差動電流駆動方式の信号伝送システムでは送信端で損失のあるチャネルを介してデジタル信号を伝送する時に、受信端では伝送された信号がチャネルの周波数特性により歪曲された状態で受信される。一般に、損失のあるチャネルは高周波領域でより多くの損失を出すため、このようなチャネルを介して伝送される信号の高周波成分が低周波成分に比べてより多く減衰される。デジタル信号で高周波成分は主に信号の電圧レベルが速やかに変わる部分、すなわち立ち上がりエッジや立ち下がりエッジに該当する。
【0005】
したがって、損失のあるチャネルを通過した信号は元の波形より歪んだ波形を持つようになり周波数毎に伝送される信号が到着する時間が変わることがあり、その結果多くのジッタが発生することがあり、全体的にタイミングマージンも大きく減ることがある。
【0006】
このような問題点を解決するために、周波数帯域毎に信号を強調するか、抑制することによってチャネルを通過する間に歪曲される信号を補償して最終的に受信端で元の信号を受信できるように信号の波形を調節する方法にプリエンファシス(Pre−emphasis)技法が使用される。
【0007】
プリエンファシス技法は送信端で信号を送信する前に信号の高周波帯域を所定量だけ予め補強し、補強された信号を送信する方法である。以上で説明したように、信号の高周波成分は主に立ち上がりエッジ(rising edge)や立ち下がりエッジ(falling edge)で現れるが、プリエンファシス技法はエッジ部分で信号の大きさをチャネルで減衰される分だけ増やすことであるといえる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特表2005−504446号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
図1は、従来技術による差動信号駆動方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【0010】
図1を参照すると、従来技術によるプリエンファシス回路は第1プリエンファシス回路110と第2プリエンファシス回路130とで構成される。
【0011】
第1プリエンファシス回路110は第1電圧VDDと第2電圧GNDの間の範囲で動作する4個のスイッチングトランジスタ111〜114で構成される。2個のスイッチングトランジスタ111、112はPMOSトランジスタに第1電圧VDDを出力ドライバ120に伝達する二端子のソース(source)として動作し、2個のスイッチングトランジスタ113、114はNMOSトランジスタで出力ドライバ120の出力電圧を抑制する二端子のシンク(sink)として動作する。
【0012】
第2プリエンファシス回路130は第1電圧VDDと第2電圧GNDの間の範囲で動作する4個のスイッチングトランジスタ131〜134で構成される。2個のスイッチングトランジスタ131、132はPMOSトランジスタで第1電圧VDDを出力ドライバ120に伝達する二端子のソースとして動作し、2個のスイッチングトランジスタ133、134はNMOSトランジスタで出力ドライバ120の出力電圧を抑制する二端子のシンクとして動作する。
【0013】
プリエンファシス回路が効率的に動作するためにはソースとして動作する時にはソースとしてのみ動作し、シンクとして動作する時にはシンクとしてのみ動作しなければならない。
【0014】
しかし、図1に示すプリエンファシス回路の場合、2個の入力信号IN1、IN2を使用して4個のトランジスタを制御することによってソース動作又はシンク動作時に望まない電流が流れてプリエンファシス効果を半減させる原因になる。
【0015】
図2は、従来技術によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【0016】
図2の(a)はソースとして動作するスイッチングトランジスタ112に流れる電流を示す図で、図2の(b)はシンクとして動作するスイッチングトランジスタ113に流れる電流を示す図である。
【0017】
図2を参照すると、従来技術によるプリエンファシス回路はソースとして動作するスイッチングトランジスタ112とシンクとして動作するスイッチングトランジスタ113でソース電流及びシンク電流が同時に流れることがわかる。
【0018】
このように従来技術によるプリエンファシス回路は2個の入力信号IN1、IN2を使用して4個のトランジスタを制御することによってソースとシンクをそれぞれ制御することができない。したがって、ソースとして動作するトランジスタにシンク電流が流れ、シンクとして動作するトランジスタにソース電流が流れてプリエンファシス効果が半減される問題がある。
【0019】
また、従来のプリエンファシス回路は4個のトランジスタを使用することによってトランジスタによる寄生抵抗及び寄生キャパシタ値により負荷(load)値が増加してスイッチング速度が遅くなる短所がある。
【0020】
一方、従来のプリエンファシス回路は予め決められた遅延時間によってプリエンファシス電流の供給時間が決定されるため伝送線の負荷値によって過度のプリエンファシスが適用されることもあり、過少のプリエンファシスが適用されることもあるのでプリエンファシス電流を能動的に調節して供給することが難しい問題がある。
【0021】
本発明が達成しようとする技術的課題は、プリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供することにある。
【課題を解決するための手段】
【0022】
上記技術的課題を達成するための本発明によるプリエンファシス回路は、差動入力信号の論理演算で生成された第1乃至第4プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて生成した第1プリエンファシス出力電流を前記出力ドライバの第1出力ノードN1に出力する第1プリエンファシス回路及び前記第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第3プリエンファシス制御信号Con3及び第4プリエンファシス制御信号Con4に応じて生成した第2プリエンファシス出力電流を前記出力ドライバの第2出力ノードN2に出力する第2プリエンファシス回路を含むことを特徴とする。
【0023】
上記他の技術的課題を達成するための本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号D_INP、D_INNに応じて生成した出力信号OUTP、OUTNを出力ノードN1、N2に出力する出力ドライバ及び前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードN1、N2に出力するプリエンファシス回路を含むことを特徴とする。
【0024】
上記他の技術的課題を達成するための本発明の他の実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号に応じて出力信号OUTP、OUTNを生成して出力ノードに出力する出力ドライバ、前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路、高電源電圧VHである基準電圧を生成して出力するダミー部及び前記出力信号OUTP、OUTN及び前記基準電圧を比較して前記差動制御信号Con_P、Con_Nを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とする。
【発明の効果】
【0025】
本発明によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムによれば、回路の動作に必要なスイッチングトランジスタの数を減らすことによってトランジスタによる寄生抵抗及び寄生キャパシタを減少させることができ、これによりスイッチング速度を向上させることができる長所がある。
【0026】
また、それぞれのプリエンファシス制御信号を介してそれぞれのスイッチングトランジスタを制御することによって望まない電流の発生を防止し、プリエンファシス出力電流を能動的に調節して供給することによってプリエンファシス性能をより一層向上させることができる効果がある。
【図面の簡単な説明】
【0027】
【図1】従来技術による差動電流信号方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【図2】従来技術によるプリエンファシス回路のトランジスタに流れる電流を示す図である。
【図3】本発明の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図4】本発明の他の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図5】本発明によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【図6】本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図7】本発明による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図8】本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【図9】図8に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図10】図8に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【図11】図8に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図12】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【図13】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【図14】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【発明を実施するための形態】
【0028】
以下、添付された図面を参照して本発明の好ましい実施例をより詳細に説明する。本明細書を説明する過程で用いられる数字、例えば、第1、第2などは同一又は類似の個体を区分するための識別記号に過ぎないものである。
【0029】
図3は、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムの構成を示す図である。
【0030】
図3を参考すると、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、プリエンファシス制御信号生成部310、出力ドライバ320及びプリエンファシス回路330、340を具備する。
【0031】
前記プリエンファシス制御信号生成部310は差動入力信号INP、INNを入力されて遅延された差動入力信号D_INP、D_INNを生成する遅延回路311と、差動入力信号INP、INNを論理演算してプリエンファシス制御信号Con1〜Con4を生成する制御信号生成回路312と、を含む。
【0032】
前記出力ドライバ320は遅延された差動入力信号D_INP、D_INNに応じて出力信号OUTP、OUTNを生成して出力ノードN1、N2にそれぞれ出力する。
【0033】
前記プリエンファシス回路330、340は第1プリエンファシス回路330及び第2プリエンファシス回路340を含み、プリエンファシス制御信号生成部310で生成されたプリエンファシス制御信号Con1〜Con4に応じてプリエンファシス出力電流を生成して出力ノードN1、N2に出力する。
【0034】
第1プリエンファシス回路330は第1電圧VDD及び第2電圧GNDの範囲で駆動され第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて第1プリエンファシス出力電流を生成して第1出力ノードN1に出力する。第1プリエンファシス回路330は第1スイッチSW1及び第2スイッチSW2を具備する。第1スイッチSW1は第1端子が第1電圧VDDに連結され、第2端子が第1出力ノードN1に連結され、制御端子に第1プリエンファシス制御信号Con1が印加される。第2スイッチSW2は第1端子が第1出力ノードN1に連結され、第2端子が第2電圧GNDに連結され、制御端子に第2プリエンファシス制御信号Con2が印加される。
【0035】
第2プリエンファシス回路340は第1電圧VDD及び第2電圧GNDの範囲で駆動され第3プリエンファシス制御信号con3及び第4プリエンファシス制御信号Con4に応じて第2プリエンファシス出力電流を生成して第2出力ノードN2に出力する。第2プリエンファシス回路340は第3スイッチSW3及び第4スイッチSW4を具備する。第3スイッチSW3は第1端子が第1電圧VDDに連結され、第2端子が第2出力ノードN2に連結され、制御端子に第3プリエンファシス制御信号Con3が印加される。第4スイッチSW4は第1端子が第2出力ノードN2に連結され、第2端子が第2電圧GNDに連結され、制御端子に第4プリエンファシス制御信号Con4が印加される。
【0036】
第1スイッチSW1及び第4スイッチSW4と第2スイッチSW2及び第3スイッチSW3は互いに相補的に動作する。すなわち、第1スイッチSW1及び第4スイッチSW4がターンオンされる時、第2スイッチSW2及び第3スイッチSW3はターンオフされる。第1スイッチSW1及び第4スイッチSW4がターンオンされる時、第2スイッチSW2及び第3スイッチSW3はターンオンされる。第1スイッチSW1乃至第4スイッチSW4はMOSトランジスタに具現され得るが、これに限定されるものではない。
【0037】
図4は、本発明の他の実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【0038】
図4に示すように、本発明の他の実施例によるプリエンファシス回路330、340は必要に応じて第1スイッチSW1乃至第4スイッチSW4の端子と第1電圧VDD又は第2電圧GNDの間に定電流源331、332、341、342を連結して一定の電流を供給することもできる。
【0039】
すなわち、本発明の他の実施例によるプリエンファシス回路は、図3のプリエンファシス回路に第1電流源331乃至第4電流源342をさらに具備できる。第1電流源331は第1スイッチSW1の第1端子及び第1電圧VDDの間に形成され、第2電流源332は第2スイッチSW2の第2端子及び第2電圧GNDの間に形成される。第3電流源341は第3スイッチSW3の第1端子及び第1電圧VDDの間に形成され、第4電流源342は第4スイッチSW4の第2端子及び第2電圧GNDの間に形成される。第1スイッチSW1乃至第4スイッチSW4はMOSトランジスタに具現され得る。
【0040】
その他プリエンファシス制御信号生成部310、出力ドライバ320、第1プリエンファシス回路330、第2プリエンファシス回路340などは図3の説明から当業者が容易に理解できるものであるので詳細な説明は省略する。
【0041】
図5は、本発明の実施例によるプリエンファシス回路のスイッチに流れる電流を示す図である。
【0042】
図5の(a)はソースとして動作する第1スイッチSW1に流れる電流を示す図で、図2の(b)はシンクとして動作する第2スイッチSW2に流れる電流を示す図である。
図5を図2と比較してみてみると、本発明の実施例によるプリエンファシス回路の場合、第1スイッチSW1及び第2スイッチSW2はそれぞれ一つずつの制御信号により動作するのでソースとして動作する場合又はシンクとして動作する場合、他方のスイッチには不要な電流が流れないことがわかる。
【0043】
図6は、本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【0044】
図6に示すように、本発明によるプリエンファシス制御信号生成部310は遅延回路311及び制御信号生成回路312を含む。
【0045】
前記遅延回路311は差動入力信号INP、INNを入力されて遅延された差動入力信号D_INP、D_INNを生成する第1バッファ311−1及び第2バッファ311−2を具備する。
【0046】
前記制御信号生成回路312は差動入力信号INP、INNを入力されてプリエンファシス制御信号Con1〜Con4を生成するものであって、第1論理回路部312−1、第2論理回路部312−2、第3バッファ312−3、第1インバータ312−4、第4バッファ312−5及び第2インバータ312−6を具備する。
【0047】
前記第1論理回路部312−1は、第1端子が第2差動入力信号INNに連結された第5バッファ312−1a及び第1入力端子に第1差動入力信号INPが入力され、第2入力端子に第5バッファ312−1aの出力信号が入力され、これをNAND演算して第1差動エッジ信号INP_edgeを出力する第1NANDゲート312−1bを具備する。すなわち、第1論理回路部312−1は第1差動入力信号INP及び第2差動入力信号INNを入力されて第1差動エッジ信号INP_edgeを生成する。
【0048】
前記第2論理回路部312−2は、第1端子が第1差動入力信号INPに連結された第6バッファ312−2a及び第1入力端子に第2差動入力信号INNが入力され、第2入力端子に第6バッファ312−2aの出力信号が入力され、これをNAND演算して第2差動エッジ信号INN_edgeを出力する第2NANDゲート312−2bを具備する。すなわち、第2論理回路部312−2は第1差動入力信号INP及び第2差動入力信号INNを入力されて第2差動エッジ信号INN_edgeを生成する。
【0049】
前記第3バッファ312−3は第1差動エッジ信号INP_edgeを入力されてこれを遅延させて第1プリエンファシス制御信号Con1を出力し、前記第1インバータ312−4は第1差動エッジ信号INP_edgeを入力されてこれを反転遅延させて第4プリエンファシス制御信号Con4を出力する。
【0050】
前記第4バッファ312−5は第2差動エッジ信号INN_edgeを入力されてこれを遅延させて第3プリエンファシス制御信号Con3を出力し、前記第2インバータ312−6は第2差動エッジ信号INN_edgeを入力されてこれを反転遅延させて第2プリエンファシス制御信号Con2を出力する。
【0051】
第3バッファ312−3、第1インバータ312−4、第4バッファ312−5及び第2インバータ312−6は同じ遅延時間を持つことが好ましい。
【0052】
図7は、本発明の実施例による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【0053】
図6及び図7を参考すると、本発明の実施例によるプリエンファシス制御信号生成部310は差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成する。
【0054】
第1差動入力信号INP及び第2差動入力信号INNが入力されると、プリエンファシス制御信号生成部310の遅延回路311ではこれを決められた遅延時間だけ遅延させて、遅延された差動入力信号D_INP、D_INNを生成して出力ドライバ320に伝達する。
【0055】
一方、プリエンファシス制御信号生成部310では第2差動入力信号INNを第5バッファ312−1aにより第5バッファの遅延時間delay_5だけ遅延させた信号と第1差動入力信号INPをNAND演算して第1差動エッジ信号INP_edgeを生成する。また、プリエンファシス制御信号生成部310では第1差動入力信号INPを第6バッファ312−2aにより第6バッファの遅延時間delay_6だけ遅延させた信号と第2差動入力信号INNをNAND演算して第2差動エッジ信号INN_edgeを生成する。
【0056】
第1差動エッジ信号INP_edgeは第1差動入力信号INPの立ち上がりエッジより第1NANDゲート312−1bの遅延時間delay_n1だけ遅延された時点で低(low)論理レベルに変更されて第5バッファの遅延時間delay_5だけ維持され、再び高(high)論理レベルになる。第2差動エッジ信号INN_edgeは第2差動入力信号INNの立ち上がりエッジより第2NANDゲート312−2b遅延時間delay_n2だけ遅延された時点で低論理レベルに変更されて第6バッファの遅延時間delay_6だけ維持され、再び高論理レベルになる。
【0057】
第1プリエンファシス制御信号Con1は第1差動エッジ信号INP_edgeが第3バッファ312−3を介して遅延された信号であり、第4プリエンファシス制御信号Con4は第1差動エッジ信号INP_edgeが第1インバータ312−4によって反転遅延された信号である。
【0058】
第2プリエンファシス制御信号Con2は第2差動エッジ信号INN_edgeが第2インバータ312−6を介して遅延された信号であり、第3プリエンファシス制御信号Con3は第2差動エッジ信号INN_edgeが第4バッファ312−5によって反転遅延された信号である。
【0059】
遅延された差動入力信号D_INP、D_INNは差動入力信号INP、INNをそれぞれ第1バッファ311−1及び第2バッファ311−2を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部310でプリエンファシス制御信号Con1〜Con4を生成してこれを出力ドライバ320に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【0060】
この時、第1バッファ311−1及び第2バッファ311−2の遅延時間はプリエンファシス制御信号生成部310に差動入力信号INP、INNが入力されてプリエンファシス制御信号Con1〜Con4が生成されるために必要とする論理遅延時間(logic delay)と同じ値を有する。
【0061】
すなわち、論理遅延時間は第1NANDゲート312−1bの遅延時間delay_n1に第3バッファ312−3の遅延時間delay_3又は第1インバータ312−4の遅延時間delay_inv1を足したものと同じである。また、論理遅延時間は第2NANDゲート312−2bの遅延時間delay_n2に第4バッファ312−5の遅延時間delay_4又は第2インバータ312−6の遅延時間delay_inv2を足したものと同じである。
【0062】
この時、第1インバータ312−4の遅延時間delay_inv1は第3バッファ312−3の遅延時間delay_3と同じように設計し、第2インバータ312−6の遅延時間delay_inv2は第4バッファ312−5の遅延時間delay_4と同じように設計することが好ましい。
【0063】
一方、第1差動入力信号INPの立ち上がりエッジ及び第2差動入力信号INNの立ち下がりエッジが入力された場合、制御信号生成回路312はこれを論理演算して低論理の第1プリエンファシス制御信号Con1及び高論理の第4プリエンファシス制御信号Con4を生成してプリエンファシス回路330、340に伝達する。この時、第1プリエンファシス回路330の第1スイッチSW1はターンオンされてソースとして作用して第1出力ノードN1に第1電圧VDDによる出力電流が供給される。第2プリエンファシス回路340の第4スイッチSW4がターンオンされてシンクとして作用して第2出力ノードN2から出力電流がグラウンドにシンクされる。
【0064】
第1差動入力信号INPの立ち下がりエッジ及び第2差動入力信号INNの立ち上がりエッジが入力された場合、制御信号生成回路312はこれを論理演算して高論理の第2プリエンファシス制御信号Con2及び低論理の第3プリエンファシス制御信号Con3を生成してプリエンファシス回路330、340に伝達する。
【0065】
この時、第1プリエンファシス回路330の第2スイッチSW2はターンオンされてシンクとして作用して第1出力ノードN1から出力電流がグラウンドにシンクされる。
【0066】
また、第2プリエンファシス回路340の第3スイッチSW3がターンオンされてソースとして作用して第2出力ノードN2に第1電圧VDDによる出力電流が供給される。
このように第1プリエンファシス回路330及び第2プリエンファシス回路340はそれぞれソースとして動作するスイッチとシンクとして動作するスイッチをそれぞれ別個のプリエンファシス制御信号で制御することによって、ソースとして動作する場合又はシンクとして動作する場合において他方に電流が流れていかないので望まない電流が流れることを防止できる。
【0067】
通常、プリエンファシス回路は出力ドライバの出力ノードに電流を供給する動作を行いながら出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間を減らす役割を行う。この時、プリエンファシス電流の量と時間によってプリエンファシス効果が変わる。ただし、プリエンファシス電流の量と時間が大きいほどプリエンファシス性能が大きくなるわけではなく、伝送線の信号減衰の度合いに応じて能動的にプリエンファシス電流を供給することが必要である。
【0068】
図8は、本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【0069】
図8を参考すると、本発明の他の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システム500はプリエンファシス制御信号生成部510、出力ドライバ520、プリエンファシス回路530、540、ダミー部550及び比較部560を含む。
【0070】
前記プリエンファシス制御信号生成部510は差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成する。
【0071】
前記出力ドライバ520は遅延された差動入力信号D_INP、D_INNに応じて出力信号OUTP、OUTNを生成して出力ノードN1、N2に出力する。
【0072】
前記プリエンファシス回路530、540はプリエンファシス制御信号生成部510で生成されたプリエンファシス制御信号Con1〜Con4に応じてプリエンファシス出力電流を生成して出力ノードN1、N2に出力する。図8に示すプリエンファシス回路530、540は図3に示すプリエンファシス回路330、340と同様であるので詳細な説明は省略する。
【0073】
前記ダミー部550は第1電圧VDDと第2電圧GNDを入力されて低電源電圧VLと高電源電圧VHを生成して高電源電圧VHを出力し、前記高電源電圧VHは比較部560の基準電圧として用いられる。
【0074】
前記比較部560は第1比較器561及び第2比較器562を具備し、出力信号OUTP、OUTNとダミー部550で出力された高電源電圧VHである基準電圧を比較して差動制御信号Con_P、Con_Nを生成してプリエンファシス制御信号生成部510及び前記ダミー部550に伝達する。
【0075】
第1比較器561は反転端子−に第1出力信号OUTPが入力され非反転端子+に高電源電圧VHである基準電圧が入力される。この時、基準電圧が第1出力信号OUTPより大きい値であれば高論理レベルの第1差動制御信号Con_Pを生成し、基準電圧が第1出力信号OUTPより小さい値であれば低論理レベルの第1差動制御信号Con_Pを生成する。
【0076】
第2比較器562は反転端子−に第2出力信号OUTNが入力され非反転端子+に高電源電圧VHである基準電圧が入力される。この時、基準電圧が第2出力信号OUTNより大きい値であれば高論理レベルの第2差動制御信号Con_Nを生成し、基準電圧が第2出力信号OUTNより小さい値であれば低論理レベルの第2差動制御信号Con_Nを生成する。
【0077】
図9は、図8に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【0078】
図9に示すように、本発明の他の一実施例によるプリエンファシス制御信号生成部510は遅延回路511及び制御信号生成回路512を具備する。
【0079】
前記遅延回路511は第1差動入力信号INPを入力されて遅延された第1差動入力信号D_INPを生成する第1バッファ511−1及び第2差動入力信号INNを入力されて遅延された第2差動入力信号D_INNを生成する第2バッファ511−2を具備する。
【0080】
前記制御信号生成回路512は差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されてプリエンファシス制御信号Con1〜Con4を生成するものであって、第1論理回路部512−1、第2論理回路部512−2、第3バッファ512−3、第1インバータ512−4、第4バッファ512−5、第2インバータ512−6、第1プルアップスイッチPU_SW1、第1プルダウンスイッチPD_SW1、第2プルアップスイッチPU_SW2及び第2プルダウンスイッチPD_SW2を具備する。
【0081】
前記第1論理回路部512−1は、第1端子が第2差動入力信号INNに連結された第5バッファ512−1a及び第1入力端子に第1差動入力信号INPが入力され、第2入力端子に第5バッファ512−1aの出力信号が入力され、これをNAND演算して第1差動エッジ信号INP_edgeを出力する第1NANDゲート512−1bを含む。すなわち、第1論理回路部512−1は第1差動入力信号INP及び第2差動入力信号INNを論理演算して第1差動エッジ信号INP_edgeを生成する。
【0082】
前記第2論理回路部512−2は、第1端子が第1差動入力信号INPに連結された第6バッファ512−2a及び第1入力端子に第2差動入力信号INNが入力され、第2入力端子に第6バッファ512−2aの出力信号が入力され、これをNAND演算して第2差動エッジ信号INN_edgeを出力する第2NANDゲート512−2bを具備する。すなわち、第2論理回路部512−2は第1差動入力信号INP及び第2差動入力信号INNを論理演算して第2差動エッジ信号INN_edgeを生成する。
【0083】
前記第3バッファ512−3は第1差動エッジ信号INP_edgeを入力されてこれを遅延させて第1プリエンファシス制御信号Con1を出力し、前記第1インバータ512−4は第1差動エッジ信号INP_edgeを入力されてこれを反転させて第4プリエンファシス制御信号Con4を出力する。前記第4バッファ512−5は第2差動エッジ信号INN_edgeを入力されてこれを遅延させて第3プリエンファシス制御信号Con3を出力し、前記第2インバータ512−6は第2差動エッジ信号INN_edgeを入力されてこれを反転させて第2プリエンファシス制御信号Con2を出力する。
【0084】
前記第1プルアップスイッチPU_SW1は第1端子が第1電圧VDDに連結され、第2端子が第3バッファ512−3の出力端子に連結され、制御端子に第1差動制御信号Con_Pが印加される。前記第1プルダウンスイッチPD_SW1は第1端子が第1インバータ512−4の出力端子に連結され、第2端子が第2電圧GNDに連結され、制御端子に反転された第1差動制御信号Con_Pが印加される。第3インバータ512−7は第1差動制御信号Con_Pを反転させて反転された第1差動制御信号Con_Pを出力する。
【0085】
前記第2プルアップスイッチPU_SW2は第1端子が第1電圧VDDに連結され、第2端子が第4バッファ512−5の出力端子に連結され、制御端子に第2差動制御信号Con_Nが印加される。前記第2プルダウンスイッチPD_SW2は第1端子が第2インバータ512−6の出力端子に連結され、第2端子が第2電圧GNDに連結され、制御端子に反転された第2差動制御信号Con_Nが印加される。第4インバータ512−8は第2差動制御信号Con_Nを反転させて反転された第2差動制御信号Con_Nを出力する。
【0086】
前記プリエンファシス制御信号生成部510は比較部560で生成された差動制御信号Con_P、Con_Nを入力されて第1プルアップスイッチPU_SW1、第1プルダウンスイッチPD_SW1、第2プルアップスイッチPU_SW2及び第2プルダウンスイッチPD_SW2を動作させてプリエンファシス制御信号Con1〜Con4のパルス幅(Pulse width)を能動的に変化させる。
【0087】
前記プリエンファシス制御信号Con1〜Con4はプリエンファシス回路530、540の第1乃至第4スイッチSW1〜SW4の入力に使用されて出力ドライバ520の出力信号OUTP、OUTNにプリエンファシス出力電流を供給して出力信号OUTP、OUTNが高電源電圧VH及び低電源電圧VLの範囲で一定のスイング幅を維持しながら動作するようにする。
【0088】
図10は、図8に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【0089】
前記ダミー部550は出力ドライバ520の出力信号OUTP、OUTNのスイング(swing)幅が一定であるように直流電圧レベルを生成する役割を行うもので、内部にダミープリエンファシス制御信号生成ブロック551、ダミー出力ドライバ552、ダミープリエンファシス回路553及びダミー出力ドライバ552の出力端に連結された終端抵抗(termination resistor)R3、R4を含む。ダミー部550は実際のプリエンファシス動作を行うプリエンファシス制御信号生成部510、出力ドライバ520、第1プリエンファシス回路530及び第2プリエンファシス回路540と同じ回路に構成されることができる。
【0090】
ダミープリエンファシス制御信号生成ブロック551は高論理レベルを意味する第1電圧VDDと低論理レベルを意味する第2電圧GNDを入力されて差動制御信号Con_N、Con_Pに応じて一定の電圧差を有する高電源電圧VHと低電源電圧VLを生成する。ダミー部550で生成された高電源電圧VHは比較器560で出力ドライバ520の出力信号OUTN、OUTPと比較する基準電圧として用いられ得る。
【0091】
図11は、図8に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【0092】
図8乃至図11を参照して本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの動作を説明する。
【0093】
図11に示すように、差動電流信号伝送システムにおいて出力ドライバ520の理想的な出力(Ideal Output)は高電源電圧VHと低電源電圧VLの間で一定のスイング幅を有する。しかし、実際の出力(Real Output)は過度のプリエンファシス電流の供給によって理想的な直流電圧DCレベルである高電源電圧VHと低電源電圧VLの範囲を超えるようになり、このような過度のプリエンファシス電流の供給はデータ伝送にかえって悪影響を及ぼし得る。
【0094】
プリエンファシス制御信号生成部510では第2差動入力信号INNを第5バッファ512−1aにより第5バッファの遅延時間delay_5だけ遅延させた信号と第1差動入力信号INPをNAND演算して第1差動エッジ信号INP_edgeを生成する。また、プリエンファシス制御信号生成部510では第1差動入力信号INPを第6バッファ512−2aにより第6バッファの遅延時間delay_6だけ遅延させた信号と第2差動入力信号INNをNAND演算して第2差動エッジ信号INN_edgeを生成する。
【0095】
第1差動エッジ信号INP_edgeは第1差動入力信号INPの立ち上がりエッジで低論理レベルに変更されて第5バッファ512−1aの遅延時間delay_5の間維持され、再び高論理レベルになる。第2差動エッジ信号INN_edgeは第2差動入力信号INNの立ち上がりエッジで低論理レベルに変更されて第6バッファ512−2aの遅延時間delay_6の間維持され、再び高論理レベルになる。第5バッファ512−1aの遅延時間delay_5及び第6バッファ512−2aの遅延時間delay_6はプリエンファシス電流を供給できる最大時間を意味するもので、互いに同じ値を有し差動入力信号INP、INNの1ビットデータタイム(bps)より小さく設計されることが好ましい。
【0096】
遅延された差動入力信号D_INP、D_INNは差動入力信号INP、INNをそれぞれ第1バッファ511−1及び第2バッファ511−2を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部510でプリエンファシス制御信号Con1〜Con4を生成し、これを出力ドライバ520に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【0097】
この時、第1バッファ511−1及び第2バッファ511−2の遅延時間はプリエンファシス制御信号生成部510に差動入力信号INP、INNが入力されてプリエンファシス制御信号Con1〜Con4が生成するために要する論理遅延時間と同じ値を有する。すなわち、論理遅延時間は第1バッファ511−1及び第2バッファ511−2の遅延時間と他の論理ゲート512−1b、512−2b及び配線による遅延時間の和であることがあり得る。
【0098】
本発明の実施例による差動電流信号伝送システムにおいて出力ドライバ520はオフチップ抵抗(off chip resistor)R1、R2が第1電圧VDDと連結されるように形成された電流モードロジック(Current Mode Logic:CML)のバッファ構造であり得る。これによりダミー部550は、第1電圧VDDに連結されたオンチップ抵抗(on chip resistor)であるダミー抵抗R3、R4を含む。
【0099】
出力ドライバ520がLVPECL(Low−Voltage Positive/pseudo Emitter Coupled Logic)、VML(Voltage Mode Logic)及びLVDS(Low−Voltage Differential Signaling)などである場合は、その構造に合うオフチップ抵抗R1、R2及びダミー抵抗R3、R4を適用することが好ましい。
【0100】
図12は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【0101】
図12に示すように、伝送線の負荷(load)値が設計時に予想した負荷値と同じ場合、従来のプリエンファシス回路と本発明によるプリエンファシス回路の出力信号OUTP、OUTNはいずれも高電源電圧VHと低電源電圧VL間の範囲で動作する。
【0102】
図13は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【0103】
図13に示すように、伝送線の負荷値が設計時に予想した負荷値より小さい場合、従来のプリエンファシス回路は出力信号OUTP、OUTNが高電源電圧VH及び低電源電圧VLに到達したにもかかわらずプリエンファシス電流が供給され続けて高電源電圧VHより大きいか、低電源電圧VLより小さい値を持つようになる。
【0104】
しかし、本発明によるプリエンファシス回路は出力信号OUTP、OUTNを比較部560にフィードバックしてプリエンファシス電流の供給時間を調節することによって出力信号OUTP、OUTNが常に高電源電圧VHと低電源電圧VLの間の範囲で動作するようにする。
【0105】
図14は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【0106】
図14に示すように伝送線の負荷値が設計時に予想した負荷値より大きい場合、従来のプリエンファシス回路は予め決められたデータ値に応じてプリエンファシス電流を供給する。しかし、負荷値が大きいため出力信号OUTP、OUTNが高電源電圧VHに到達する前にプリエンファシス電流の供給を中断する。
【0107】
しかし、本発明によるプリエンファシス回路は出力信号OUTP、OUTNが高電源電圧VHに到達するまでプリエンファシス電流を供給し続けるため立ち上がり時間(rising time)又は立ち下がり時間(falling time)が多少長くなっても高電源電圧VH及び低電源電圧VL値に到達するようになる。
【0108】
以上、本発明の技術思想を添付図面を参照しながら説明したが、これは本発明の好ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明の属する技術分野における通常の知識を有する者であれば、誰もが本発明の技術思想の範囲から逸脱しない範囲内で多様な変形および模倣が可能であることは明白な事実である。
【符号の説明】
【0109】
300…プリエンファシス回路、
310…プリエンファシス制御信号生成部、
311…遅延回路、
311−1…第1バッファ、
311−2…第2バッファ、
312…制御信号生成回路、
312−1…第1論理回路部、
312−1a…第5バッファ、
312−1b…第1NANDゲート、
312−2…第2論理回路部、
312−2a…第6バッファ、
312−2b…第2NANDゲート、
312−3…第3バッファ、
312−4…第1インバータ、
312−5…第4バッファ、
312−6…第2インバータ、
320…出力ドライバ、
330,340…プリエンファシス回路、
500…差動電流信号伝送システム、
510…プリエンファシス制御信号生成部、
511…遅延回路、
511−1…第1バッファ、
511−2…第2バッファ、
512…制御信号生成回路、
512−1…第1論理回路部、
512−1a…第5バッファ、
512−1b…第1NANDゲート、
512−2…第2論理回路部、
512−2a…第6バッファ、
512−2b…第2NANDゲート、
512−3…第3バッファ、
512−4…第1インバータ、
512−5…第4バッファ、
512−6…第2インバータ、
520…出力ドライバ、
530…プリエンファシス回路、
540…プリエンファシス回路、
550…ダミー部、
551…ダミープリエンファシス制御信号生成ブロック、
552…ダミー出力ドライバ、
553…ダミープリエンファシス回路、
560…比較部、
561…第1比較器、
562…第2比較器、
SW1…第1スイッチ、
SW2…第2スイッチ、
SW3…第3スイッチ、
SW4…第4スイッチ、
PU_SW1…第1プルアップスイッチ、
PD_SW1…第1プルダウンスイッチ、
PU_SW2…第2プルアップスイッチ、
PD_SW2…第2プルダウンスイッチ、
R1,R2…オフチップ抵抗、
R3,R4…ダミー抵抗。
【技術分野】
【0001】
本発明は、信号伝送システムに使用されるプリエンファシス回路に関する。
【背景技術】
【0002】
従来より、差動伝送線路対(differential transmission line pair)を介して差動電流信号を送信し、伝達された信号を受信端で感知する差動電流駆動方式の信号伝送システムに対する研究が進められてきた。
【0003】
差動電流駆動方式は送信部で送信しようとするデータに対応する互いに異なる大きさの電流を生成させて2個の伝送ラインを介して伝送するようになり、受信端では2個の伝送ラインに流れる電流の差を利用してデータを復元する。
【0004】
このような差動電流駆動方式の信号伝送システムでは送信端で損失のあるチャネルを介してデジタル信号を伝送する時に、受信端では伝送された信号がチャネルの周波数特性により歪曲された状態で受信される。一般に、損失のあるチャネルは高周波領域でより多くの損失を出すため、このようなチャネルを介して伝送される信号の高周波成分が低周波成分に比べてより多く減衰される。デジタル信号で高周波成分は主に信号の電圧レベルが速やかに変わる部分、すなわち立ち上がりエッジや立ち下がりエッジに該当する。
【0005】
したがって、損失のあるチャネルを通過した信号は元の波形より歪んだ波形を持つようになり周波数毎に伝送される信号が到着する時間が変わることがあり、その結果多くのジッタが発生することがあり、全体的にタイミングマージンも大きく減ることがある。
【0006】
このような問題点を解決するために、周波数帯域毎に信号を強調するか、抑制することによってチャネルを通過する間に歪曲される信号を補償して最終的に受信端で元の信号を受信できるように信号の波形を調節する方法にプリエンファシス(Pre−emphasis)技法が使用される。
【0007】
プリエンファシス技法は送信端で信号を送信する前に信号の高周波帯域を所定量だけ予め補強し、補強された信号を送信する方法である。以上で説明したように、信号の高周波成分は主に立ち上がりエッジ(rising edge)や立ち下がりエッジ(falling edge)で現れるが、プリエンファシス技法はエッジ部分で信号の大きさをチャネルで減衰される分だけ増やすことであるといえる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特表2005−504446号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
図1は、従来技術による差動信号駆動方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【0010】
図1を参照すると、従来技術によるプリエンファシス回路は第1プリエンファシス回路110と第2プリエンファシス回路130とで構成される。
【0011】
第1プリエンファシス回路110は第1電圧VDDと第2電圧GNDの間の範囲で動作する4個のスイッチングトランジスタ111〜114で構成される。2個のスイッチングトランジスタ111、112はPMOSトランジスタに第1電圧VDDを出力ドライバ120に伝達する二端子のソース(source)として動作し、2個のスイッチングトランジスタ113、114はNMOSトランジスタで出力ドライバ120の出力電圧を抑制する二端子のシンク(sink)として動作する。
【0012】
第2プリエンファシス回路130は第1電圧VDDと第2電圧GNDの間の範囲で動作する4個のスイッチングトランジスタ131〜134で構成される。2個のスイッチングトランジスタ131、132はPMOSトランジスタで第1電圧VDDを出力ドライバ120に伝達する二端子のソースとして動作し、2個のスイッチングトランジスタ133、134はNMOSトランジスタで出力ドライバ120の出力電圧を抑制する二端子のシンクとして動作する。
【0013】
プリエンファシス回路が効率的に動作するためにはソースとして動作する時にはソースとしてのみ動作し、シンクとして動作する時にはシンクとしてのみ動作しなければならない。
【0014】
しかし、図1に示すプリエンファシス回路の場合、2個の入力信号IN1、IN2を使用して4個のトランジスタを制御することによってソース動作又はシンク動作時に望まない電流が流れてプリエンファシス効果を半減させる原因になる。
【0015】
図2は、従来技術によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【0016】
図2の(a)はソースとして動作するスイッチングトランジスタ112に流れる電流を示す図で、図2の(b)はシンクとして動作するスイッチングトランジスタ113に流れる電流を示す図である。
【0017】
図2を参照すると、従来技術によるプリエンファシス回路はソースとして動作するスイッチングトランジスタ112とシンクとして動作するスイッチングトランジスタ113でソース電流及びシンク電流が同時に流れることがわかる。
【0018】
このように従来技術によるプリエンファシス回路は2個の入力信号IN1、IN2を使用して4個のトランジスタを制御することによってソースとシンクをそれぞれ制御することができない。したがって、ソースとして動作するトランジスタにシンク電流が流れ、シンクとして動作するトランジスタにソース電流が流れてプリエンファシス効果が半減される問題がある。
【0019】
また、従来のプリエンファシス回路は4個のトランジスタを使用することによってトランジスタによる寄生抵抗及び寄生キャパシタ値により負荷(load)値が増加してスイッチング速度が遅くなる短所がある。
【0020】
一方、従来のプリエンファシス回路は予め決められた遅延時間によってプリエンファシス電流の供給時間が決定されるため伝送線の負荷値によって過度のプリエンファシスが適用されることもあり、過少のプリエンファシスが適用されることもあるのでプリエンファシス電流を能動的に調節して供給することが難しい問題がある。
【0021】
本発明が達成しようとする技術的課題は、プリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供することにある。
【課題を解決するための手段】
【0022】
上記技術的課題を達成するための本発明によるプリエンファシス回路は、差動入力信号の論理演算で生成された第1乃至第4プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて生成した第1プリエンファシス出力電流を前記出力ドライバの第1出力ノードN1に出力する第1プリエンファシス回路及び前記第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第3プリエンファシス制御信号Con3及び第4プリエンファシス制御信号Con4に応じて生成した第2プリエンファシス出力電流を前記出力ドライバの第2出力ノードN2に出力する第2プリエンファシス回路を含むことを特徴とする。
【0023】
上記他の技術的課題を達成するための本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号D_INP、D_INNに応じて生成した出力信号OUTP、OUTNを出力ノードN1、N2に出力する出力ドライバ及び前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードN1、N2に出力するプリエンファシス回路を含むことを特徴とする。
【0024】
上記他の技術的課題を達成するための本発明の他の実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号に応じて出力信号OUTP、OUTNを生成して出力ノードに出力する出力ドライバ、前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路、高電源電圧VHである基準電圧を生成して出力するダミー部及び前記出力信号OUTP、OUTN及び前記基準電圧を比較して前記差動制御信号Con_P、Con_Nを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とする。
【発明の効果】
【0025】
本発明によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムによれば、回路の動作に必要なスイッチングトランジスタの数を減らすことによってトランジスタによる寄生抵抗及び寄生キャパシタを減少させることができ、これによりスイッチング速度を向上させることができる長所がある。
【0026】
また、それぞれのプリエンファシス制御信号を介してそれぞれのスイッチングトランジスタを制御することによって望まない電流の発生を防止し、プリエンファシス出力電流を能動的に調節して供給することによってプリエンファシス性能をより一層向上させることができる効果がある。
【図面の簡単な説明】
【0027】
【図1】従来技術による差動電流信号方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【図2】従来技術によるプリエンファシス回路のトランジスタに流れる電流を示す図である。
【図3】本発明の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図4】本発明の他の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図5】本発明によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【図6】本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図7】本発明による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図8】本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【図9】図8に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図10】図8に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【図11】図8に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図12】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【図13】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【図14】図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【発明を実施するための形態】
【0028】
以下、添付された図面を参照して本発明の好ましい実施例をより詳細に説明する。本明細書を説明する過程で用いられる数字、例えば、第1、第2などは同一又は類似の個体を区分するための識別記号に過ぎないものである。
【0029】
図3は、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムの構成を示す図である。
【0030】
図3を参考すると、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、プリエンファシス制御信号生成部310、出力ドライバ320及びプリエンファシス回路330、340を具備する。
【0031】
前記プリエンファシス制御信号生成部310は差動入力信号INP、INNを入力されて遅延された差動入力信号D_INP、D_INNを生成する遅延回路311と、差動入力信号INP、INNを論理演算してプリエンファシス制御信号Con1〜Con4を生成する制御信号生成回路312と、を含む。
【0032】
前記出力ドライバ320は遅延された差動入力信号D_INP、D_INNに応じて出力信号OUTP、OUTNを生成して出力ノードN1、N2にそれぞれ出力する。
【0033】
前記プリエンファシス回路330、340は第1プリエンファシス回路330及び第2プリエンファシス回路340を含み、プリエンファシス制御信号生成部310で生成されたプリエンファシス制御信号Con1〜Con4に応じてプリエンファシス出力電流を生成して出力ノードN1、N2に出力する。
【0034】
第1プリエンファシス回路330は第1電圧VDD及び第2電圧GNDの範囲で駆動され第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて第1プリエンファシス出力電流を生成して第1出力ノードN1に出力する。第1プリエンファシス回路330は第1スイッチSW1及び第2スイッチSW2を具備する。第1スイッチSW1は第1端子が第1電圧VDDに連結され、第2端子が第1出力ノードN1に連結され、制御端子に第1プリエンファシス制御信号Con1が印加される。第2スイッチSW2は第1端子が第1出力ノードN1に連結され、第2端子が第2電圧GNDに連結され、制御端子に第2プリエンファシス制御信号Con2が印加される。
【0035】
第2プリエンファシス回路340は第1電圧VDD及び第2電圧GNDの範囲で駆動され第3プリエンファシス制御信号con3及び第4プリエンファシス制御信号Con4に応じて第2プリエンファシス出力電流を生成して第2出力ノードN2に出力する。第2プリエンファシス回路340は第3スイッチSW3及び第4スイッチSW4を具備する。第3スイッチSW3は第1端子が第1電圧VDDに連結され、第2端子が第2出力ノードN2に連結され、制御端子に第3プリエンファシス制御信号Con3が印加される。第4スイッチSW4は第1端子が第2出力ノードN2に連結され、第2端子が第2電圧GNDに連結され、制御端子に第4プリエンファシス制御信号Con4が印加される。
【0036】
第1スイッチSW1及び第4スイッチSW4と第2スイッチSW2及び第3スイッチSW3は互いに相補的に動作する。すなわち、第1スイッチSW1及び第4スイッチSW4がターンオンされる時、第2スイッチSW2及び第3スイッチSW3はターンオフされる。第1スイッチSW1及び第4スイッチSW4がターンオンされる時、第2スイッチSW2及び第3スイッチSW3はターンオンされる。第1スイッチSW1乃至第4スイッチSW4はMOSトランジスタに具現され得るが、これに限定されるものではない。
【0037】
図4は、本発明の他の実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【0038】
図4に示すように、本発明の他の実施例によるプリエンファシス回路330、340は必要に応じて第1スイッチSW1乃至第4スイッチSW4の端子と第1電圧VDD又は第2電圧GNDの間に定電流源331、332、341、342を連結して一定の電流を供給することもできる。
【0039】
すなわち、本発明の他の実施例によるプリエンファシス回路は、図3のプリエンファシス回路に第1電流源331乃至第4電流源342をさらに具備できる。第1電流源331は第1スイッチSW1の第1端子及び第1電圧VDDの間に形成され、第2電流源332は第2スイッチSW2の第2端子及び第2電圧GNDの間に形成される。第3電流源341は第3スイッチSW3の第1端子及び第1電圧VDDの間に形成され、第4電流源342は第4スイッチSW4の第2端子及び第2電圧GNDの間に形成される。第1スイッチSW1乃至第4スイッチSW4はMOSトランジスタに具現され得る。
【0040】
その他プリエンファシス制御信号生成部310、出力ドライバ320、第1プリエンファシス回路330、第2プリエンファシス回路340などは図3の説明から当業者が容易に理解できるものであるので詳細な説明は省略する。
【0041】
図5は、本発明の実施例によるプリエンファシス回路のスイッチに流れる電流を示す図である。
【0042】
図5の(a)はソースとして動作する第1スイッチSW1に流れる電流を示す図で、図2の(b)はシンクとして動作する第2スイッチSW2に流れる電流を示す図である。
図5を図2と比較してみてみると、本発明の実施例によるプリエンファシス回路の場合、第1スイッチSW1及び第2スイッチSW2はそれぞれ一つずつの制御信号により動作するのでソースとして動作する場合又はシンクとして動作する場合、他方のスイッチには不要な電流が流れないことがわかる。
【0043】
図6は、本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【0044】
図6に示すように、本発明によるプリエンファシス制御信号生成部310は遅延回路311及び制御信号生成回路312を含む。
【0045】
前記遅延回路311は差動入力信号INP、INNを入力されて遅延された差動入力信号D_INP、D_INNを生成する第1バッファ311−1及び第2バッファ311−2を具備する。
【0046】
前記制御信号生成回路312は差動入力信号INP、INNを入力されてプリエンファシス制御信号Con1〜Con4を生成するものであって、第1論理回路部312−1、第2論理回路部312−2、第3バッファ312−3、第1インバータ312−4、第4バッファ312−5及び第2インバータ312−6を具備する。
【0047】
前記第1論理回路部312−1は、第1端子が第2差動入力信号INNに連結された第5バッファ312−1a及び第1入力端子に第1差動入力信号INPが入力され、第2入力端子に第5バッファ312−1aの出力信号が入力され、これをNAND演算して第1差動エッジ信号INP_edgeを出力する第1NANDゲート312−1bを具備する。すなわち、第1論理回路部312−1は第1差動入力信号INP及び第2差動入力信号INNを入力されて第1差動エッジ信号INP_edgeを生成する。
【0048】
前記第2論理回路部312−2は、第1端子が第1差動入力信号INPに連結された第6バッファ312−2a及び第1入力端子に第2差動入力信号INNが入力され、第2入力端子に第6バッファ312−2aの出力信号が入力され、これをNAND演算して第2差動エッジ信号INN_edgeを出力する第2NANDゲート312−2bを具備する。すなわち、第2論理回路部312−2は第1差動入力信号INP及び第2差動入力信号INNを入力されて第2差動エッジ信号INN_edgeを生成する。
【0049】
前記第3バッファ312−3は第1差動エッジ信号INP_edgeを入力されてこれを遅延させて第1プリエンファシス制御信号Con1を出力し、前記第1インバータ312−4は第1差動エッジ信号INP_edgeを入力されてこれを反転遅延させて第4プリエンファシス制御信号Con4を出力する。
【0050】
前記第4バッファ312−5は第2差動エッジ信号INN_edgeを入力されてこれを遅延させて第3プリエンファシス制御信号Con3を出力し、前記第2インバータ312−6は第2差動エッジ信号INN_edgeを入力されてこれを反転遅延させて第2プリエンファシス制御信号Con2を出力する。
【0051】
第3バッファ312−3、第1インバータ312−4、第4バッファ312−5及び第2インバータ312−6は同じ遅延時間を持つことが好ましい。
【0052】
図7は、本発明の実施例による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【0053】
図6及び図7を参考すると、本発明の実施例によるプリエンファシス制御信号生成部310は差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成する。
【0054】
第1差動入力信号INP及び第2差動入力信号INNが入力されると、プリエンファシス制御信号生成部310の遅延回路311ではこれを決められた遅延時間だけ遅延させて、遅延された差動入力信号D_INP、D_INNを生成して出力ドライバ320に伝達する。
【0055】
一方、プリエンファシス制御信号生成部310では第2差動入力信号INNを第5バッファ312−1aにより第5バッファの遅延時間delay_5だけ遅延させた信号と第1差動入力信号INPをNAND演算して第1差動エッジ信号INP_edgeを生成する。また、プリエンファシス制御信号生成部310では第1差動入力信号INPを第6バッファ312−2aにより第6バッファの遅延時間delay_6だけ遅延させた信号と第2差動入力信号INNをNAND演算して第2差動エッジ信号INN_edgeを生成する。
【0056】
第1差動エッジ信号INP_edgeは第1差動入力信号INPの立ち上がりエッジより第1NANDゲート312−1bの遅延時間delay_n1だけ遅延された時点で低(low)論理レベルに変更されて第5バッファの遅延時間delay_5だけ維持され、再び高(high)論理レベルになる。第2差動エッジ信号INN_edgeは第2差動入力信号INNの立ち上がりエッジより第2NANDゲート312−2b遅延時間delay_n2だけ遅延された時点で低論理レベルに変更されて第6バッファの遅延時間delay_6だけ維持され、再び高論理レベルになる。
【0057】
第1プリエンファシス制御信号Con1は第1差動エッジ信号INP_edgeが第3バッファ312−3を介して遅延された信号であり、第4プリエンファシス制御信号Con4は第1差動エッジ信号INP_edgeが第1インバータ312−4によって反転遅延された信号である。
【0058】
第2プリエンファシス制御信号Con2は第2差動エッジ信号INN_edgeが第2インバータ312−6を介して遅延された信号であり、第3プリエンファシス制御信号Con3は第2差動エッジ信号INN_edgeが第4バッファ312−5によって反転遅延された信号である。
【0059】
遅延された差動入力信号D_INP、D_INNは差動入力信号INP、INNをそれぞれ第1バッファ311−1及び第2バッファ311−2を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部310でプリエンファシス制御信号Con1〜Con4を生成してこれを出力ドライバ320に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【0060】
この時、第1バッファ311−1及び第2バッファ311−2の遅延時間はプリエンファシス制御信号生成部310に差動入力信号INP、INNが入力されてプリエンファシス制御信号Con1〜Con4が生成されるために必要とする論理遅延時間(logic delay)と同じ値を有する。
【0061】
すなわち、論理遅延時間は第1NANDゲート312−1bの遅延時間delay_n1に第3バッファ312−3の遅延時間delay_3又は第1インバータ312−4の遅延時間delay_inv1を足したものと同じである。また、論理遅延時間は第2NANDゲート312−2bの遅延時間delay_n2に第4バッファ312−5の遅延時間delay_4又は第2インバータ312−6の遅延時間delay_inv2を足したものと同じである。
【0062】
この時、第1インバータ312−4の遅延時間delay_inv1は第3バッファ312−3の遅延時間delay_3と同じように設計し、第2インバータ312−6の遅延時間delay_inv2は第4バッファ312−5の遅延時間delay_4と同じように設計することが好ましい。
【0063】
一方、第1差動入力信号INPの立ち上がりエッジ及び第2差動入力信号INNの立ち下がりエッジが入力された場合、制御信号生成回路312はこれを論理演算して低論理の第1プリエンファシス制御信号Con1及び高論理の第4プリエンファシス制御信号Con4を生成してプリエンファシス回路330、340に伝達する。この時、第1プリエンファシス回路330の第1スイッチSW1はターンオンされてソースとして作用して第1出力ノードN1に第1電圧VDDによる出力電流が供給される。第2プリエンファシス回路340の第4スイッチSW4がターンオンされてシンクとして作用して第2出力ノードN2から出力電流がグラウンドにシンクされる。
【0064】
第1差動入力信号INPの立ち下がりエッジ及び第2差動入力信号INNの立ち上がりエッジが入力された場合、制御信号生成回路312はこれを論理演算して高論理の第2プリエンファシス制御信号Con2及び低論理の第3プリエンファシス制御信号Con3を生成してプリエンファシス回路330、340に伝達する。
【0065】
この時、第1プリエンファシス回路330の第2スイッチSW2はターンオンされてシンクとして作用して第1出力ノードN1から出力電流がグラウンドにシンクされる。
【0066】
また、第2プリエンファシス回路340の第3スイッチSW3がターンオンされてソースとして作用して第2出力ノードN2に第1電圧VDDによる出力電流が供給される。
このように第1プリエンファシス回路330及び第2プリエンファシス回路340はそれぞれソースとして動作するスイッチとシンクとして動作するスイッチをそれぞれ別個のプリエンファシス制御信号で制御することによって、ソースとして動作する場合又はシンクとして動作する場合において他方に電流が流れていかないので望まない電流が流れることを防止できる。
【0067】
通常、プリエンファシス回路は出力ドライバの出力ノードに電流を供給する動作を行いながら出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間を減らす役割を行う。この時、プリエンファシス電流の量と時間によってプリエンファシス効果が変わる。ただし、プリエンファシス電流の量と時間が大きいほどプリエンファシス性能が大きくなるわけではなく、伝送線の信号減衰の度合いに応じて能動的にプリエンファシス電流を供給することが必要である。
【0068】
図8は、本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【0069】
図8を参考すると、本発明の他の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システム500はプリエンファシス制御信号生成部510、出力ドライバ520、プリエンファシス回路530、540、ダミー部550及び比較部560を含む。
【0070】
前記プリエンファシス制御信号生成部510は差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成する。
【0071】
前記出力ドライバ520は遅延された差動入力信号D_INP、D_INNに応じて出力信号OUTP、OUTNを生成して出力ノードN1、N2に出力する。
【0072】
前記プリエンファシス回路530、540はプリエンファシス制御信号生成部510で生成されたプリエンファシス制御信号Con1〜Con4に応じてプリエンファシス出力電流を生成して出力ノードN1、N2に出力する。図8に示すプリエンファシス回路530、540は図3に示すプリエンファシス回路330、340と同様であるので詳細な説明は省略する。
【0073】
前記ダミー部550は第1電圧VDDと第2電圧GNDを入力されて低電源電圧VLと高電源電圧VHを生成して高電源電圧VHを出力し、前記高電源電圧VHは比較部560の基準電圧として用いられる。
【0074】
前記比較部560は第1比較器561及び第2比較器562を具備し、出力信号OUTP、OUTNとダミー部550で出力された高電源電圧VHである基準電圧を比較して差動制御信号Con_P、Con_Nを生成してプリエンファシス制御信号生成部510及び前記ダミー部550に伝達する。
【0075】
第1比較器561は反転端子−に第1出力信号OUTPが入力され非反転端子+に高電源電圧VHである基準電圧が入力される。この時、基準電圧が第1出力信号OUTPより大きい値であれば高論理レベルの第1差動制御信号Con_Pを生成し、基準電圧が第1出力信号OUTPより小さい値であれば低論理レベルの第1差動制御信号Con_Pを生成する。
【0076】
第2比較器562は反転端子−に第2出力信号OUTNが入力され非反転端子+に高電源電圧VHである基準電圧が入力される。この時、基準電圧が第2出力信号OUTNより大きい値であれば高論理レベルの第2差動制御信号Con_Nを生成し、基準電圧が第2出力信号OUTNより小さい値であれば低論理レベルの第2差動制御信号Con_Nを生成する。
【0077】
図9は、図8に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【0078】
図9に示すように、本発明の他の一実施例によるプリエンファシス制御信号生成部510は遅延回路511及び制御信号生成回路512を具備する。
【0079】
前記遅延回路511は第1差動入力信号INPを入力されて遅延された第1差動入力信号D_INPを生成する第1バッファ511−1及び第2差動入力信号INNを入力されて遅延された第2差動入力信号D_INNを生成する第2バッファ511−2を具備する。
【0080】
前記制御信号生成回路512は差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されてプリエンファシス制御信号Con1〜Con4を生成するものであって、第1論理回路部512−1、第2論理回路部512−2、第3バッファ512−3、第1インバータ512−4、第4バッファ512−5、第2インバータ512−6、第1プルアップスイッチPU_SW1、第1プルダウンスイッチPD_SW1、第2プルアップスイッチPU_SW2及び第2プルダウンスイッチPD_SW2を具備する。
【0081】
前記第1論理回路部512−1は、第1端子が第2差動入力信号INNに連結された第5バッファ512−1a及び第1入力端子に第1差動入力信号INPが入力され、第2入力端子に第5バッファ512−1aの出力信号が入力され、これをNAND演算して第1差動エッジ信号INP_edgeを出力する第1NANDゲート512−1bを含む。すなわち、第1論理回路部512−1は第1差動入力信号INP及び第2差動入力信号INNを論理演算して第1差動エッジ信号INP_edgeを生成する。
【0082】
前記第2論理回路部512−2は、第1端子が第1差動入力信号INPに連結された第6バッファ512−2a及び第1入力端子に第2差動入力信号INNが入力され、第2入力端子に第6バッファ512−2aの出力信号が入力され、これをNAND演算して第2差動エッジ信号INN_edgeを出力する第2NANDゲート512−2bを具備する。すなわち、第2論理回路部512−2は第1差動入力信号INP及び第2差動入力信号INNを論理演算して第2差動エッジ信号INN_edgeを生成する。
【0083】
前記第3バッファ512−3は第1差動エッジ信号INP_edgeを入力されてこれを遅延させて第1プリエンファシス制御信号Con1を出力し、前記第1インバータ512−4は第1差動エッジ信号INP_edgeを入力されてこれを反転させて第4プリエンファシス制御信号Con4を出力する。前記第4バッファ512−5は第2差動エッジ信号INN_edgeを入力されてこれを遅延させて第3プリエンファシス制御信号Con3を出力し、前記第2インバータ512−6は第2差動エッジ信号INN_edgeを入力されてこれを反転させて第2プリエンファシス制御信号Con2を出力する。
【0084】
前記第1プルアップスイッチPU_SW1は第1端子が第1電圧VDDに連結され、第2端子が第3バッファ512−3の出力端子に連結され、制御端子に第1差動制御信号Con_Pが印加される。前記第1プルダウンスイッチPD_SW1は第1端子が第1インバータ512−4の出力端子に連結され、第2端子が第2電圧GNDに連結され、制御端子に反転された第1差動制御信号Con_Pが印加される。第3インバータ512−7は第1差動制御信号Con_Pを反転させて反転された第1差動制御信号Con_Pを出力する。
【0085】
前記第2プルアップスイッチPU_SW2は第1端子が第1電圧VDDに連結され、第2端子が第4バッファ512−5の出力端子に連結され、制御端子に第2差動制御信号Con_Nが印加される。前記第2プルダウンスイッチPD_SW2は第1端子が第2インバータ512−6の出力端子に連結され、第2端子が第2電圧GNDに連結され、制御端子に反転された第2差動制御信号Con_Nが印加される。第4インバータ512−8は第2差動制御信号Con_Nを反転させて反転された第2差動制御信号Con_Nを出力する。
【0086】
前記プリエンファシス制御信号生成部510は比較部560で生成された差動制御信号Con_P、Con_Nを入力されて第1プルアップスイッチPU_SW1、第1プルダウンスイッチPD_SW1、第2プルアップスイッチPU_SW2及び第2プルダウンスイッチPD_SW2を動作させてプリエンファシス制御信号Con1〜Con4のパルス幅(Pulse width)を能動的に変化させる。
【0087】
前記プリエンファシス制御信号Con1〜Con4はプリエンファシス回路530、540の第1乃至第4スイッチSW1〜SW4の入力に使用されて出力ドライバ520の出力信号OUTP、OUTNにプリエンファシス出力電流を供給して出力信号OUTP、OUTNが高電源電圧VH及び低電源電圧VLの範囲で一定のスイング幅を維持しながら動作するようにする。
【0088】
図10は、図8に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【0089】
前記ダミー部550は出力ドライバ520の出力信号OUTP、OUTNのスイング(swing)幅が一定であるように直流電圧レベルを生成する役割を行うもので、内部にダミープリエンファシス制御信号生成ブロック551、ダミー出力ドライバ552、ダミープリエンファシス回路553及びダミー出力ドライバ552の出力端に連結された終端抵抗(termination resistor)R3、R4を含む。ダミー部550は実際のプリエンファシス動作を行うプリエンファシス制御信号生成部510、出力ドライバ520、第1プリエンファシス回路530及び第2プリエンファシス回路540と同じ回路に構成されることができる。
【0090】
ダミープリエンファシス制御信号生成ブロック551は高論理レベルを意味する第1電圧VDDと低論理レベルを意味する第2電圧GNDを入力されて差動制御信号Con_N、Con_Pに応じて一定の電圧差を有する高電源電圧VHと低電源電圧VLを生成する。ダミー部550で生成された高電源電圧VHは比較器560で出力ドライバ520の出力信号OUTN、OUTPと比較する基準電圧として用いられ得る。
【0091】
図11は、図8に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【0092】
図8乃至図11を参照して本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの動作を説明する。
【0093】
図11に示すように、差動電流信号伝送システムにおいて出力ドライバ520の理想的な出力(Ideal Output)は高電源電圧VHと低電源電圧VLの間で一定のスイング幅を有する。しかし、実際の出力(Real Output)は過度のプリエンファシス電流の供給によって理想的な直流電圧DCレベルである高電源電圧VHと低電源電圧VLの範囲を超えるようになり、このような過度のプリエンファシス電流の供給はデータ伝送にかえって悪影響を及ぼし得る。
【0094】
プリエンファシス制御信号生成部510では第2差動入力信号INNを第5バッファ512−1aにより第5バッファの遅延時間delay_5だけ遅延させた信号と第1差動入力信号INPをNAND演算して第1差動エッジ信号INP_edgeを生成する。また、プリエンファシス制御信号生成部510では第1差動入力信号INPを第6バッファ512−2aにより第6バッファの遅延時間delay_6だけ遅延させた信号と第2差動入力信号INNをNAND演算して第2差動エッジ信号INN_edgeを生成する。
【0095】
第1差動エッジ信号INP_edgeは第1差動入力信号INPの立ち上がりエッジで低論理レベルに変更されて第5バッファ512−1aの遅延時間delay_5の間維持され、再び高論理レベルになる。第2差動エッジ信号INN_edgeは第2差動入力信号INNの立ち上がりエッジで低論理レベルに変更されて第6バッファ512−2aの遅延時間delay_6の間維持され、再び高論理レベルになる。第5バッファ512−1aの遅延時間delay_5及び第6バッファ512−2aの遅延時間delay_6はプリエンファシス電流を供給できる最大時間を意味するもので、互いに同じ値を有し差動入力信号INP、INNの1ビットデータタイム(bps)より小さく設計されることが好ましい。
【0096】
遅延された差動入力信号D_INP、D_INNは差動入力信号INP、INNをそれぞれ第1バッファ511−1及び第2バッファ511−2を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部510でプリエンファシス制御信号Con1〜Con4を生成し、これを出力ドライバ520に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【0097】
この時、第1バッファ511−1及び第2バッファ511−2の遅延時間はプリエンファシス制御信号生成部510に差動入力信号INP、INNが入力されてプリエンファシス制御信号Con1〜Con4が生成するために要する論理遅延時間と同じ値を有する。すなわち、論理遅延時間は第1バッファ511−1及び第2バッファ511−2の遅延時間と他の論理ゲート512−1b、512−2b及び配線による遅延時間の和であることがあり得る。
【0098】
本発明の実施例による差動電流信号伝送システムにおいて出力ドライバ520はオフチップ抵抗(off chip resistor)R1、R2が第1電圧VDDと連結されるように形成された電流モードロジック(Current Mode Logic:CML)のバッファ構造であり得る。これによりダミー部550は、第1電圧VDDに連結されたオンチップ抵抗(on chip resistor)であるダミー抵抗R3、R4を含む。
【0099】
出力ドライバ520がLVPECL(Low−Voltage Positive/pseudo Emitter Coupled Logic)、VML(Voltage Mode Logic)及びLVDS(Low−Voltage Differential Signaling)などである場合は、その構造に合うオフチップ抵抗R1、R2及びダミー抵抗R3、R4を適用することが好ましい。
【0100】
図12は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【0101】
図12に示すように、伝送線の負荷(load)値が設計時に予想した負荷値と同じ場合、従来のプリエンファシス回路と本発明によるプリエンファシス回路の出力信号OUTP、OUTNはいずれも高電源電圧VHと低電源電圧VL間の範囲で動作する。
【0102】
図13は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【0103】
図13に示すように、伝送線の負荷値が設計時に予想した負荷値より小さい場合、従来のプリエンファシス回路は出力信号OUTP、OUTNが高電源電圧VH及び低電源電圧VLに到達したにもかかわらずプリエンファシス電流が供給され続けて高電源電圧VHより大きいか、低電源電圧VLより小さい値を持つようになる。
【0104】
しかし、本発明によるプリエンファシス回路は出力信号OUTP、OUTNを比較部560にフィードバックしてプリエンファシス電流の供給時間を調節することによって出力信号OUTP、OUTNが常に高電源電圧VHと低電源電圧VLの間の範囲で動作するようにする。
【0105】
図14は、図8に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【0106】
図14に示すように伝送線の負荷値が設計時に予想した負荷値より大きい場合、従来のプリエンファシス回路は予め決められたデータ値に応じてプリエンファシス電流を供給する。しかし、負荷値が大きいため出力信号OUTP、OUTNが高電源電圧VHに到達する前にプリエンファシス電流の供給を中断する。
【0107】
しかし、本発明によるプリエンファシス回路は出力信号OUTP、OUTNが高電源電圧VHに到達するまでプリエンファシス電流を供給し続けるため立ち上がり時間(rising time)又は立ち下がり時間(falling time)が多少長くなっても高電源電圧VH及び低電源電圧VL値に到達するようになる。
【0108】
以上、本発明の技術思想を添付図面を参照しながら説明したが、これは本発明の好ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明の属する技術分野における通常の知識を有する者であれば、誰もが本発明の技術思想の範囲から逸脱しない範囲内で多様な変形および模倣が可能であることは明白な事実である。
【符号の説明】
【0109】
300…プリエンファシス回路、
310…プリエンファシス制御信号生成部、
311…遅延回路、
311−1…第1バッファ、
311−2…第2バッファ、
312…制御信号生成回路、
312−1…第1論理回路部、
312−1a…第5バッファ、
312−1b…第1NANDゲート、
312−2…第2論理回路部、
312−2a…第6バッファ、
312−2b…第2NANDゲート、
312−3…第3バッファ、
312−4…第1インバータ、
312−5…第4バッファ、
312−6…第2インバータ、
320…出力ドライバ、
330,340…プリエンファシス回路、
500…差動電流信号伝送システム、
510…プリエンファシス制御信号生成部、
511…遅延回路、
511−1…第1バッファ、
511−2…第2バッファ、
512…制御信号生成回路、
512−1…第1論理回路部、
512−1a…第5バッファ、
512−1b…第1NANDゲート、
512−2…第2論理回路部、
512−2a…第6バッファ、
512−2b…第2NANDゲート、
512−3…第3バッファ、
512−4…第1インバータ、
512−5…第4バッファ、
512−6…第2インバータ、
520…出力ドライバ、
530…プリエンファシス回路、
540…プリエンファシス回路、
550…ダミー部、
551…ダミープリエンファシス制御信号生成ブロック、
552…ダミー出力ドライバ、
553…ダミープリエンファシス回路、
560…比較部、
561…第1比較器、
562…第2比較器、
SW1…第1スイッチ、
SW2…第2スイッチ、
SW3…第3スイッチ、
SW4…第4スイッチ、
PU_SW1…第1プルアップスイッチ、
PD_SW1…第1プルダウンスイッチ、
PU_SW2…第2プルアップスイッチ、
PD_SW2…第2プルダウンスイッチ、
R1,R2…オフチップ抵抗、
R3,R4…ダミー抵抗。
【特許請求の範囲】
【請求項1】
差動入力信号の論理演算で生成された第1乃至第4プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、
第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて生成した第1プリエンファシス出力電流を前記出力ドライバの第1出力ノードN1に出力する第1プリエンファシス回路;及び
前記第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第3プリエンファシス制御信号Con3及び第4プリエンファシス制御信号Con4に応じて生成した第2プリエンファシス出力電流を前記出力ドライバの第2出力ノードN2に出力する第2プリエンファシス回路を含むことを特徴とするプリエンファシス回路。
【請求項2】
前記第1プリエンファシス回路は、第1端子が前記第1電圧VDDに連結され、第2端子が前記第1出力ノードに連結され、制御端子に前記第1プリエンファシス制御信号Con1が印加される第1スイッチSW1及び第1端子が前記第1出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第2プリエンファシス制御信号Con2が印加される第2スイッチSW2を含み、
前記第2プリエンファシス回路は、第1端子が前記第1電圧VDDに連結され、第2端子が第2出力ノードに連結され、制御端子に前記第3プリエンファシス制御信号Con3が印加される第3スイッチSW3;及び第1端子が前記第2出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第4プリエンファシス制御信号Con4が印加される第4スイッチSW4を含むことを特徴とする請求項1に記載のプリエンファシス回路。
【請求項3】
前記第1乃至第4プリエンファシス制御信号に応じて、前記第1スイッチSW1及び第4スイッチSW4がターンオンされると、前記第2スイッチSW2及び前記第3スイッチSW3はターンオフされ、前記第1スイッチSW1及び第4スイッチSW4がターンオフされると前記第2スイッチSW2及び第3スイッチSW3はターンオンされることを特徴とする請求項2に記載のプリエンファシス回路。
【請求項4】
前記第1スイッチSW1の第1端子及び前記第1電圧VDDの間に形成された第1電流源、前記第2スイッチSW2の第2端子及び前記第2電圧GNDの間に形成された第2電流源、前記第3スイッチSW3の第1端子及び前記第1電圧VDDの間に形成された第3電流源及び前記第4スイッチSW4の第2端子及び前記第2電圧GNDの間に形成された第4電流源をさらに含むことを特徴とする請求項2に記載のプリエンファシス回路。
【請求項5】
差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部;
前記遅延された差動入力信号D_INP、D_INNに応じて生成した出力信号OUTP、OUTNを出力ノードN1、N2に出力する出力ドライバ;及び
前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードN1、N2に出力するプリエンファシス回路を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項6】
前記プリエンファシス制御信号生成部は、
前記差動入力信号を遅延させて前記遅延された差動入力信号を生成する遅延回路及び前記差動入力信号を論理演算して前記プリエンファシス制御信号を生成する制御信号生成回路を含むことを特徴とする請求項5に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項7】
前記制御信号生成回路は、
第1端子が第2差動入力信号に連結された第5バッファ及び第1入力端子に第1差動入力信号が入力され、第2入力端子に前記第5バッファの出力信号が入力されてNAND演算して前記第1差動エッジ信号を出力する第1NANDゲートを含む第1論理回路部;
第1端子が第1差動入力信号に連結された第6バッファ及び第1入力端子に前記第6バッファの出力信号が入力され、第2入力端子に前記第2差動入力信号が入力されてNAND演算して前記第2差動エッジ信号を出力する第2NANDゲートを含む第2論理回路部;
前記第1差動エッジ信号を入力されてこれを遅延させて第1プリエンファシス制御信号を出力する第3バッファ;
前記第1差動エッジ信号を入力されてこれを反転させて第4プリエンファシス制御信号を出力する第1インバータ;
前記第2差動エッジ信号を入力されてこれを遅延させて第3プリエンファシス制御信号を出力する第4バッファ;及び
前記第2差動エッジ信号を入力されてこれを反転させて第2プリエンファシス制御信号を出力する第2インバータを含むことを特徴とする請求項6に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項8】
前記プリエンファシス回路は、
第1端子が第1電圧VDDに連結され、第2端子が前記出力ドライバの第1出力ノードに連結され、制御端子に前記第1プリエンファシス制御信号Con1が印加される第1スイッチSW1及び第1端子が前記第1出力ノードに連結され、第2端子が第2電圧GNDに連結され、制御端子に前記第2プリエンファシス制御信号Con2が印加される第2スイッチSW2を含む第1プリエンファシス回路;及び
第1端子が前記第1電圧VDDに連結され、第2端子が前記出力ドライバの第2出力ノードに連結され、制御端子に前記第3プリエンファシス制御信号Con3が印加される第3スイッチSW3及び第1端子が前記第2出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第4プリエンファシス制御信号Con4が印加される第4スイッチSW4を含む第2プリエンファシス回路を含むことを特徴とする請求項5に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項9】
差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部;
前記遅延された差動入力信号に応じて出力信号OUTP、OUTNを生成して出力ノードに出力する出力ドライバ;
前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路;
高電源電圧であるVHである基準電圧を生成して出力するダミー部;及び
前記出力信号OUTP、OUTN及び前記基準電圧を比較して前記差動制御信号Con_P、Con_Nを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項10】
前記プリエンファシス制御信号生成部は、
前記差動入力信号INP、INNを論理演算してプリエンファシス制御信号を生成し、前記差動制御信号Con_P、Con_Nを入力されて前記プリエンファシス制御信号のパルス幅を変化させる制御信号生成回路を含むことを特徴とする請求項9に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項11】
前記制御信号生成回路は、
制御端子に前記第1差動制御信号Con_Pが印加されて第1プリエンファシス制御信号をプルアップさせる第1プルアップスイッチPU_SW1;
制御端子に反転された第1差動制御信号Con_Pが印加されて第2プリエンファシス制御信号をプルダウンさせる第1プルダウンスイッチPD_SW1;
制御端子に第2差動制御信号Con_Nが印加されて第3プリエンファシス制御信号をプルアップさせる第2プルアップスイッチPU_SW2;及び
制御端子に反転された第2差動制御信号Con_Nが印加されて第4プリエンファシス制御信号をプルダウンさせる第2プルダウンスイッチPD_SW2を含むことを特徴とする請求項10に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項12】
前記比較部は、
前記第1出力信号OUTPと前記基準電圧を比較して第1差動制御信号Con_Pを出力する第1比較器;及び
前記第2出力信号OUTNと前記基準電圧を比較して第2差動制御信号Con_Nを出力する第2比較器を含むことを特徴とする請求項9に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項1】
差動入力信号の論理演算で生成された第1乃至第4プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、
第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第1プリエンファシス制御信号Con1及び第2プリエンファシス制御信号Con2に応じて生成した第1プリエンファシス出力電流を前記出力ドライバの第1出力ノードN1に出力する第1プリエンファシス回路;及び
前記第1電圧VDD及び第2電圧GNDの範囲で駆動され、前記第3プリエンファシス制御信号Con3及び第4プリエンファシス制御信号Con4に応じて生成した第2プリエンファシス出力電流を前記出力ドライバの第2出力ノードN2に出力する第2プリエンファシス回路を含むことを特徴とするプリエンファシス回路。
【請求項2】
前記第1プリエンファシス回路は、第1端子が前記第1電圧VDDに連結され、第2端子が前記第1出力ノードに連結され、制御端子に前記第1プリエンファシス制御信号Con1が印加される第1スイッチSW1及び第1端子が前記第1出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第2プリエンファシス制御信号Con2が印加される第2スイッチSW2を含み、
前記第2プリエンファシス回路は、第1端子が前記第1電圧VDDに連結され、第2端子が第2出力ノードに連結され、制御端子に前記第3プリエンファシス制御信号Con3が印加される第3スイッチSW3;及び第1端子が前記第2出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第4プリエンファシス制御信号Con4が印加される第4スイッチSW4を含むことを特徴とする請求項1に記載のプリエンファシス回路。
【請求項3】
前記第1乃至第4プリエンファシス制御信号に応じて、前記第1スイッチSW1及び第4スイッチSW4がターンオンされると、前記第2スイッチSW2及び前記第3スイッチSW3はターンオフされ、前記第1スイッチSW1及び第4スイッチSW4がターンオフされると前記第2スイッチSW2及び第3スイッチSW3はターンオンされることを特徴とする請求項2に記載のプリエンファシス回路。
【請求項4】
前記第1スイッチSW1の第1端子及び前記第1電圧VDDの間に形成された第1電流源、前記第2スイッチSW2の第2端子及び前記第2電圧GNDの間に形成された第2電流源、前記第3スイッチSW3の第1端子及び前記第1電圧VDDの間に形成された第3電流源及び前記第4スイッチSW4の第2端子及び前記第2電圧GNDの間に形成された第4電流源をさらに含むことを特徴とする請求項2に記載のプリエンファシス回路。
【請求項5】
差動入力信号INP、INNを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部;
前記遅延された差動入力信号D_INP、D_INNに応じて生成した出力信号OUTP、OUTNを出力ノードN1、N2に出力する出力ドライバ;及び
前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードN1、N2に出力するプリエンファシス回路を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項6】
前記プリエンファシス制御信号生成部は、
前記差動入力信号を遅延させて前記遅延された差動入力信号を生成する遅延回路及び前記差動入力信号を論理演算して前記プリエンファシス制御信号を生成する制御信号生成回路を含むことを特徴とする請求項5に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項7】
前記制御信号生成回路は、
第1端子が第2差動入力信号に連結された第5バッファ及び第1入力端子に第1差動入力信号が入力され、第2入力端子に前記第5バッファの出力信号が入力されてNAND演算して前記第1差動エッジ信号を出力する第1NANDゲートを含む第1論理回路部;
第1端子が第1差動入力信号に連結された第6バッファ及び第1入力端子に前記第6バッファの出力信号が入力され、第2入力端子に前記第2差動入力信号が入力されてNAND演算して前記第2差動エッジ信号を出力する第2NANDゲートを含む第2論理回路部;
前記第1差動エッジ信号を入力されてこれを遅延させて第1プリエンファシス制御信号を出力する第3バッファ;
前記第1差動エッジ信号を入力されてこれを反転させて第4プリエンファシス制御信号を出力する第1インバータ;
前記第2差動エッジ信号を入力されてこれを遅延させて第3プリエンファシス制御信号を出力する第4バッファ;及び
前記第2差動エッジ信号を入力されてこれを反転させて第2プリエンファシス制御信号を出力する第2インバータを含むことを特徴とする請求項6に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項8】
前記プリエンファシス回路は、
第1端子が第1電圧VDDに連結され、第2端子が前記出力ドライバの第1出力ノードに連結され、制御端子に前記第1プリエンファシス制御信号Con1が印加される第1スイッチSW1及び第1端子が前記第1出力ノードに連結され、第2端子が第2電圧GNDに連結され、制御端子に前記第2プリエンファシス制御信号Con2が印加される第2スイッチSW2を含む第1プリエンファシス回路;及び
第1端子が前記第1電圧VDDに連結され、第2端子が前記出力ドライバの第2出力ノードに連結され、制御端子に前記第3プリエンファシス制御信号Con3が印加される第3スイッチSW3及び第1端子が前記第2出力ノードに連結され、第2端子が前記第2電圧GNDに連結され、制御端子に前記第4プリエンファシス制御信号Con4が印加される第4スイッチSW4を含む第2プリエンファシス回路を含むことを特徴とする請求項5に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項9】
差動入力信号INP、INN及び差動制御信号Con_P、Con_Nを入力されて、遅延された差動入力信号D_INP、D_INN及びプリエンファシス制御信号Con1〜Con4を生成するプリエンファシス制御信号生成部;
前記遅延された差動入力信号に応じて出力信号OUTP、OUTNを生成して出力ノードに出力する出力ドライバ;
前記プリエンファシス制御信号Con1〜Con4に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路;
高電源電圧であるVHである基準電圧を生成して出力するダミー部;及び
前記出力信号OUTP、OUTN及び前記基準電圧を比較して前記差動制御信号Con_P、Con_Nを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項10】
前記プリエンファシス制御信号生成部は、
前記差動入力信号INP、INNを論理演算してプリエンファシス制御信号を生成し、前記差動制御信号Con_P、Con_Nを入力されて前記プリエンファシス制御信号のパルス幅を変化させる制御信号生成回路を含むことを特徴とする請求項9に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項11】
前記制御信号生成回路は、
制御端子に前記第1差動制御信号Con_Pが印加されて第1プリエンファシス制御信号をプルアップさせる第1プルアップスイッチPU_SW1;
制御端子に反転された第1差動制御信号Con_Pが印加されて第2プリエンファシス制御信号をプルダウンさせる第1プルダウンスイッチPD_SW1;
制御端子に第2差動制御信号Con_Nが印加されて第3プリエンファシス制御信号をプルアップさせる第2プルアップスイッチPU_SW2;及び
制御端子に反転された第2差動制御信号Con_Nが印加されて第4プリエンファシス制御信号をプルダウンさせる第2プルダウンスイッチPD_SW2を含むことを特徴とする請求項10に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項12】
前記比較部は、
前記第1出力信号OUTPと前記基準電圧を比較して第1差動制御信号Con_Pを出力する第1比較器;及び
前記第2出力信号OUTNと前記基準電圧を比較して第2差動制御信号Con_Nを出力する第2比較器を含むことを特徴とする請求項9に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−161077(P2012−161077A)
【公開日】平成24年8月23日(2012.8.23)
【国際特許分類】
【出願番号】特願2012−11901(P2012−11901)
【出願日】平成24年1月24日(2012.1.24)
【出願人】(508038091)シリコン・ワークス・カンパニー・リミテッド (46)
【氏名又は名称原語表記】Silicon Works Co., LTD.
【Fターム(参考)】
【公開日】平成24年8月23日(2012.8.23)
【国際特許分類】
【出願日】平成24年1月24日(2012.1.24)
【出願人】(508038091)シリコン・ワークス・カンパニー・リミテッド (46)
【氏名又は名称原語表記】Silicon Works Co., LTD.
【Fターム(参考)】
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