半導体集積回路装置
【課題】
複数の電源を有する半導体集積回路装置において、複数の電源が半導体集積回路装置の外部、内部であるに関わらず、それら電源の立ち上げ順序に依存せずに各回路のオン状態を一意に制御するためのシーケンス制御信号を生成することができる半導体集積回路装置を提供する。
【解決手段】
半導体集積回路装置１００は、第1電源ＶＣＣ１で動作する第１電子回路１２０と、第２電源ＶＣＣ２で動作する第２電子回路１４０と、第1電源ＶＣＣ１および第２電源ＶＣＣ２の電圧の大きさを所定の検知レベルで検出し、第１電子回路１２０のオン動作を制御するためのシーケンス制御信号ＰＳ１、および第２電子回路１４０の所期化を行うためのパワーオンリセット信号ＰＯＲを生成するシーケンス制御回路１８０を備える。
複数の電源を有する半導体集積回路装置において、複数の電源が半導体集積回路装置の外部、内部であるに関わらず、それら電源の立ち上げ順序に依存せずに各回路のオン状態を一意に制御するためのシーケンス制御信号を生成することができる半導体集積回路装置を提供する。
【解決手段】
半導体集積回路装置１００は、第1電源ＶＣＣ１で動作する第１電子回路１２０と、第２電源ＶＣＣ２で動作する第２電子回路１４０と、第1電源ＶＣＣ１および第２電源ＶＣＣ２の電圧の大きさを所定の検知レベルで検出し、第１電子回路１２０のオン動作を制御するためのシーケンス制御信号ＰＳ１、および第２電子回路１４０の所期化を行うためのパワーオンリセット信号ＰＯＲを生成するシーケンス制御回路１８０を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源が異なる複数の電子回路を有する半導体集積回路装置に関し、特に各電子回路の電源投入後の回路状態を一意に決めることができる電源シーケンス制御機能を備える半導体集積回路装置に関する。
【背景技術】
【０００２】
電源シーケンス制御機能は複数の電子回路に供給する各電源の供給順序を決定するものである。
【０００３】
特許文献１（特開平９−１５３７７７号公報）は、内部電圧発生回路を設けた半導体装置を開示する。特に電源投入時の不安定な状態を避けるため、半導体装置の内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくために用いるパワーオンリセット信号（ＰＯＲ信号）を発生するリセット信号発生回路を備える。
【０００４】
特許文献２（特開２００４−１６５７３２号公報）は、外部電源と外部電源から生成される内部電源の複数の電源とで電源の立ち上がりにズレがある場合に、外部電源の検出信号と内部電源の検出信号との論理積をとることにより、内部電圧が安定的に供給された後に内部回路のリセットが解除される半導体集積回路を開示する。
【０００５】
特許文献３（特開２００７−２５１７３８号公報）は、複数の電源間の立ち上がりタイミングのズレは、使用目的や周辺回路の組み方で前後に変動し易く、どちらかの電源が先に立ち上がるかを限定するのはＩＣを使用するユーザーに制限を与えることを示唆する。また、一方の電源のみが立ち上がり他方の電源がオフ状態もしくは立ち上がり途中であった場合、他方で動作する回路から一方のすでに電源の立ち上がった回路への信号が不確定電位となり、一方の電源で動作する回路の受け段で貫通電流の発生や信号の誤認識などが発生し、正常動作の妨げとなり、そのためにすべての電源が確実に立ち上がった後に、内部回路の初期化を行う必要があるとしている。こうした不具合を克服するために、ＩＣの外部とのインターフェース部とＩＣの内部回路との間の信号状態によって電源の立ち上げ順序やタイミングなどに影響されず内部回路を正常に初期化することができ、電源の立ち上げ、立ち下げ時、貫通電流を抑制することができる半導体装置を提供する。
【０００６】
特許文献４（特開２００７−１２１３４号公報）は、電源が異なるたとえばフラッシュメモリ／ロジック混載ＬＳＩにおいて、ロジック回路では低電圧の電源が使用され、フラッシュメモリではデータの書き込み時および消去時に高電圧の電源が使用されることを示唆する。そしてＬＳＩへの電源投入時には複数の電源の電圧を検知する必要があるとしている。また、従来の検知回路では、電源がロジック回路の動作に十分な電圧レベルに達したことを検知できたとしても、アナログ回路の動作には十分ではない場合があるとしている。
【０００７】
図１１は、特許文献４、図１に示されたＬＳＩのブロック図である。図１１において、ＬＳＩ１はアナログ回路２、ディジタル回路３、およびパワーオンリセット回路４を備える。アナログ回路２はアナログ動作を行う回路であり、第１電源Ｖ１および第２電源Ｖ２を用いて動作する。第２電源Ｖ２と第１電源Ｖ１との間には（｜Ｖ２｜＞｜Ｖ１｜）の関係があるとしており、第１電源Ｖ１の大きさはたとえば１．５Ｖである。パワーオンリセット回路４は第１、第２電源Ｖ１、Ｖ２の電圧がそれぞれ所定の値に達したか否かを検知する。そして、所定の値に達した際に、パワーオンリセット信号ＰＯＲ１をアサート（Ｈレベル）する。アナログ回路２およびディジタル回路３は、パワーオンリセット信号ＰＯＲ１がアサートされると動作可能な状態となる。
【０００８】
図１２は、同じ特許文献４、図２に示されたパワーオンリセット回路４の回路図を一部省略して示す。パワーオンリセット回路４は第１検知回路１０、第２検知回路１１、ＡＮＤゲート１２、１３、および制御回路１４を備える。なお、特許文献４、図２には制御回路１４の具体的な回路が示されているが本書では制御回路１４の詳述は説明の都合上省略する。第１検知回路１０は、第１電源Ｖ１が所定の値に達したか否かを検知し、達した場合にＨレベルを出力する。第１検知回路１０の検知レベルは制御回路１４によって制御される。第２検知回路１１は、第２電源Ｖ２が所定の値に達したか否かを検知し、達した場合にＨレベルを出力する。ＡＮＤゲート１２は、第１検知回路１０の出力と第２検知回路１１の出力との論理積演算を行い、これをパワーオンリセット信号ＰＯＲ２として出力する。ＡＮＤゲート１３は、パワーオンリセット信号ＰＯＲ２と検知信号ＣＨＥＣＫとの論理積演算を行い、これをパワーオンリセット信号ＰＯＲ１として出力する。制御回路１４は、パワーオンリセット信号ＰＯＲ２に応じて第１検知回路１０の検知レベルを制御する。なお、ＣＨＥＣＫ信号について特許文献４は詳述するが本書では説明の都合上省略する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−１５３７７７号公報
【特許文献２】特開２００４−１６５７３２号公報
【特許文献３】特開２００７−２５１７３８号公報
【特許文献４】特開２００７−１２１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の半導体装置は、単一の外部電源と該外部電源から生成される内部電源との複数電源の場合のＰＯＲ（パワーオンリセット）信号を発生するに過ぎず、外部電源が複数ある場合についてはなんら言及されていない。
【００１１】
特許文献２に記載の半導体集積回路では、単一の外部電源と外部電源から生成される内部電源との複数電源の場合の初期化方法が記載されているに過ぎず、外部電源が複数ある場合の電源シーケンスについてはなんら言及されていない。
【００１２】
特許文献３に記載の半導体装置は、複数の外部電源を有することは認められる。しかし、その発明の目的は複数の電源投入期間の過渡期にも内部回路とインターフェイス回路間が安定した信号レベルを維持することで貫通電流を抑制するものであって、回路状態を一意に決めるものではない。
【００１３】
特許文献４にはアナログ回路およびディジタル回路には電圧の大きさが異なる電源が接続され、かつ、各々の電源が所定の電圧を超えたことを所定の検知レベルで検知する第１および第２検知回路が開示されているなど後述する本発明の技術的思想の一部が示唆されていることは認められる。しかし、第１検知回路および第２検知回路での検知結果に基づきアナログ回路をオフ状態からオン状態にさせるということについては何ら示唆されていない。
【００１４】
本発明は、複数の回路と複数の電源を有する半導体集積回路装置において、複数の電源が半導体集積回路装置の外部、内部であるに関わらずそれら電源の立ち上げ順序に依存せずに各回路のオン状態を一意に制御するためのシーケンス制御信号を生成することができる半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の第１の半導体集積回路装置は、第1電源で動作する第１電子回路と、第２電源で動作する第２電子回路と、第1電源の大きさを第1検知レベルで検出し第１検知信号を出力する第１検知回路と第２電源電圧の大きさを第２検知レベルで検出し第２検知信号を出力する第２検知回路と第１検知信号および第２検知信号が各別に入力されシーケンス制御信号を生成するシーケンス制御回路を有し、シーケンス制御回路から出力されるシーケンス制御信号のレベルが転じたときに第１電子回路をオフ状態からオン状態に切り換える。
【００１６】
こうした構成によれば、第１電源および第２電源が所定の大きさ、すなわち、あらかじめ決められた第１検知レベルおよび第２検知レベルに達したことを検知し、かつ、これらの検知レベルに達したことをシーケンス制御回路で論理積演算を行い、この演算結果に基づいて第１電子回路をオフ状態からオン状態に切り換える。これによって、第１電子回路と第２電子回路が動作する順序を常に一意に設定することができる。
【００１７】
本発明の第２の半導体集積回路装置は、第１の発明において、シーケンス制御回路には第２電源が供給される。これによれば、論理演算を行うシーケンス制御回路が動作するのは第２電源が投入された後となる。すなわち、第２電源で動作する第２電子回路にディジタル信号処理回路を内蔵したとき、ディジタル信号処理回路とシーケンス制御回路とを同時に動作させることができる。これにより、シーケンス制御回路がディジタル信号処理回路よりも先行して動作してしまうという不具合を排除することができる
【００１８】
本発明の第３の半導体集積回路装置は、第１の発明において、第２検知回路は第２電子回路の動作を初期化するためのパワーオンリセット信号を出力する。これによりパワーオンリセット信号とシーケンス制御信号とを所定のタイミングで同期させることができる。パワーオンリセット信号は第２電子回路またはディジタル信号処理回路を初期化するために、シーケンス制御信号は第１電子回路またはアナログ信号処理回路の動作を制御する信号としてそれぞれ用いる。これにより、第１電子回路と第２電子回路の回路動作を一意に設定することができ、回路の誤動作を排除することができる。
【００１９】
本発明の第４の半導体集積回路装置は、第１の発明において、時間的にみたときパワーオンリセット信号が先に出力され、その後にシーケンス制御信号が出力される。これによれば、パワーオンリセット信号によって、第２電子回路またはディジタル信号処理回路を初期化した後に、ディジタル信号処理回路で生成された制御信号によって、第１電子回路またはアナログ信号処理回路の回路動作を制御することになるので、回路の誤動作を排除することができる。
【００２０】
本発明の第５の半導体集積回路装置は、第１の発明において、第２電源の電圧レベルでみたときパワーオンリセット信号はシーケンス制御信号よりも小さい（低い）電圧で出力される。これによれば上記第４の発明と同等の作用効果を奏する。すなわち、パワーオンリセット信号はシーケンス制御信号よりも時間的に早く生成されるので、ディジタル信号処理回路で生成された制御信号によって第１電子回路またはアナログ信号処理回路の回路動作を制御することができる。これによって回路の誤動作を排除することができる。
【発明の効果】
【００２１】
本発明の半導体集積回路装置は、複数の電源電圧が各別に供給される複数の電子回路の動作順番を一意に決めることができるので各回路の誤動作を排除することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明にかかる第１の実施形態を示す回路ブロック図である。
【図２】本発明にかかる第２の実施形態を示す回路ブロック図である。
【図３】本発明の第１の実施形態にかかるシーケンス制御回路の概念を示す回路ブロック図である。
【図４】本発明の第２の実施形態にかかるシーケンス制御回路の概念を示す回路ブロック図である。
【図５】本発明にかかる半導体集積回路装置を示す図である。
【図６】本発明にかかる別の半導体集積回路装置を示す図である。
【図７】本発明の第１および第２の実施形態にかかるシーケンス制御回路の詳細な回路図である。
【図８】本発明にかかる第２検知回路の回路動作を説明するための図である。
【図９】本発明にかかる電源シーケンス、パワーオンリセット信号、シーケンス制御信号の生成動作を説明するための図である。
【図１０】本発明の第１および第２の実施形態にかかる電源シーケンスとシーケンス制御信号の出力タイミングを示すタイミングチャートである。
【図１１】特許文献４に示された従来のＬＳＩのブロック図である。
【図１２】特許文献４に示された従来のパワーオンリセット回路を示す図である。
【発明を実施するための形態】
【００２３】
図１は本発明の第１の実施形態にかかる半導体集積回路装置１００のブロック図を示す。半導体集積回路装置１００は、第１電子回路１２０、第２電子回路１４０、およびシーケンス制御回路１８０を備える。第１電子回路１２０には第１電源ＶＣＣ１が、第２電子回路１４０には第２電源ＶＣＣ２が各別に供給される。第１電子回路１２０の一部あるいは全部は電流源ＣＣ１によって駆動される。電流源ＣＣ１の回路動作は後述するシーケンス制御回路１８０から出力されるシーケンス制御信号ＰＳ１によって制御される。シーケンス制御信号ＰＳ１は、電流源ＣＣ１を制御するのではなく、たとえば第１電源ＶＣＣ１と第１電子回路１２０との間、または第１電子回路１２０の一部に、たとえばトランジスタからなるスイッチを設け、これらのスイッチをオンオフ制御するようにしてもよい。いずれにしても電流源ＣＣ１またはスイッチの制御は第１電源ＶＣＣ１の供給状態とは無関係に行う。第１電子回路１２０は通常アナログ信号処理回路を有し、第２電子回路１４０は通常ディジタル信号処理回路を有する。
【００２４】
シーケンス制御回路１８０は、第１電源ＶＣＣ１および第２電源ＶＣＣ２が所定のレベルに達したか否かを検知し、両者の電源電圧レベルが所定の検知レベルを超えたときに初めてシーケンス制御信号ＰＳ１を生成する。シーケンス制御信号ＰＳ１は、たとえばハイレベルからローレベルに転じたときに、電流源ＣＣ１をオフ状態からオン状態に切り換える。したがって、一方の電源電圧だけが所定の検知レベルに達している場合には、シーケンス制御信号ＰＳ１はハイレベルのままであり、電流源ＣＣ１はオフ状態に置かれたままである。なお、シーケンス制御回路１８０からはパワーオンリセット信号ＰＯＲも出力されており、このパワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。
【００２５】
図２は本発明の第２の実施形態にかかる半導体集積回路装置１００のブロック図を示す。図１に示した第１の実施形態とは、第１に第３電子回路１６０を設けたこと、第２に第３電子回路１６０に供給するために第３電源ＶＣＣ３を用意したこと、第３にシーケンス制御回路１８０に第１電源ＶＣＣ１、第２電源ＶＣＣ２および第３電源ＶＣＣ３を入力するようにしたこと、第４に第３電子回路１６０に電流源ＣＣ２を設けたこと、第５にシーケンス制御信号ＰＳ２によって電流源ＣＣ２を制御するようにしたことで異なる。こうした構成上の違いは電子回路および電源の数に応じて異なってくる。なお、シーケンス制御信号ＰＳ２は、シーケンス制御回路１８０の出力信号であり、実質的にはシーケンス制御信号ＰＳ１と同じものである。また、第３電子回路１６０は第１電子回路１２０と同様にアナログ信号処理回路を有する。
【００２６】
図３は図１に示したシーケンス制御回路１８０の概念を示すブロック図である。シーケンス制御回路１８０は、第１検知回路Ｋ１、第２検知回路Ｋ２、論理演算部ＡＬＵを有する。論理演算部ＡＬＵは論理積回路１８２とインバータ１８４を備える。インバータ１８４の出力からシーケンス制御信号ＰＳ１が出力され、シーケンス制御信号ＰＳ１によって第１電子回路１２０の回路動作が制御される。なお、インバータ１８４は必須の構成要件ではない。後段との接続のバッファやパルス信号の極性を合わせるために用意される。
【００２７】
第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第１電源ＶＣＣ１が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の回路構成やＭＯＳトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて決めることができる。検知レベル設定部ＶＲは作図上、抵抗のみで示したが、実際は分圧回路を構成する抵抗、トランジスタ、ダイオードの組み合わせから成っている。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐａとして論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００２８】
第２検知回路Ｋ２は第２電源ＶＣＣ２が所期の検知レベルに達しているか否かを検知する。第２検知回路Ｋ２の回路構成は基本的には第１検知回路Ｋ１と同じである。第２電源ＶＣＣ２が所定の電圧に達しているか否かを決めるための検知レベルはＭＯＳトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて随時所定の大きさに設定することができる。第２電源ＶＣＣ２の電源電圧は抵抗等を介してトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｂとして論理演算部ＡＬＵを構成する論理積回路１８２の第２端子１８２ｂに入力される。
【００２９】
第２検知回路Ｋ２から出力される検知信号Ｐｂと同じ信号は第２電子回路１４０を制御するためのパワーオンリセット信号ＰＯＲとして用いられる。パワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。第２電子回路１４０にはディジタル信号処理回路が内蔵されており、パワーオンリセット信号ＰＯＲによってディジタル信号処理回路は初期化される。すなわち、第２検知回路Ｋ２からはシーケンス制御信号ＰＳ１を生成するための検知信号Ｐｂとディジタル信号処理回路を初期化するためのパワーオンリセット信号ＰＯＲの２つの信号が出力される。
【００３０】
図４は図２に示したシーケンス制御回路１８０の概念を示すブロック図である。シーケンス制御回路１８０は、図３のものとは、第３電源ＶＣＣ３が供給される第３検知回路Ｋ３を有することで異なる。また、第３検知回路Ｋ３から出力される検知信号Ｐｃが論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力されること、論理演算部ＡＬＵから出力されるシーケンス制御信号ＰＳ２が第３電子回路１６０を制御するようにしたことで異なる。第３電子回路１６０の少なくとも一部はアナログ信号処理回路を有する。
【００３１】
図４に示した第１検知回路Ｋ１、第２検知回路Ｋ２は図３に示したものと同じである。重複するが再度説明する。第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路を有する。第１電源ＶＣＣ１が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。検知レベル設定部ＶＲで設定される検知レベルはトランジスタＴＲのオンオフ動作を決定する。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐａとして論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００３２】
第２検知回路Ｋ２は第２電源ＶＣＣ２が所期の検知レベルまで達しているか否かを検知する。第１電源ＶＣＣ２は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第２電源ＶＣＣ２が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第２電源ＶＣＣ２の電源電圧は分圧され、分圧された電圧はトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｂとして論理演算部ＡＬＵを構成する論理積回路１８２の第２端子１８２ｂに入力される。
【００３３】
第２検知回路Ｋ２から出力される検知信号Ｐｂと同じ信号は第２電子回路１４０を制御するためのパワーオンリセット信号ＰＯＲとして用いられる。パワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。第２電子回路１４０には少なくともディジタル信号処理回路が内蔵されており、このディジタル信号処理回路は、パワーオンリセット信号ＰＯＲによって初期化される。第２検知回路Ｋ２からはシーケンス制御信号ＰＳ１を生成するための検知信号Ｐｂとディジタル信号処理回路を初期化するためのパワーオンリセット信号ＰＯＲの２つの信号が出力される。
【００３４】
第３検知回路Ｋ３は第３電源ＶＣＣ３が所期の検知レベルまで達しているか否かを検知する。第３電源ＶＣＣ３は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成した分圧回路で構成される。第３電源ＶＣＣ３が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第３電源ＶＣＣ３の電源電圧は分圧され、分圧された電圧はトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｃとして論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力される。
【００３５】
図５は、本発明にかかる半導体集積回路装置１００の具体的な回路構成を示し、図２および図４にほぼ対応する。図５示の半導体集積回路装置１００は、アナログ信号処理回路とディジタル信号処理回路とが混在した、いわゆるアナログ・ディジタル混載ＩＣとして用意されている。半導体集積回路装置１００にはアナログ信号処理回路を有する第１電子回路１２０、ディジタル信号処理回路を有する第２電子回路１４０、アナログ信号処理回路を有する第３電子回路１６０の３つの電子回路が用意され、それぞれの電子回路には各別に電源が供給される。第１電源ＶＣＣ１は第１電子回路１２０に、第２電源ＶＣＣ２は第２電子回路１４０に、第３電源ＶＣＣ３は第３電子回路１６０に各別に供給される。第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧の大きさはたとえば８Ｖ〜１２Ｖであり、第２電源ＶＣＣ２の電源電圧の大きさは８Ｖ〜１２Ｖよりも小さなたとえば５Ｖに設定される。ディジタル信号処理回路に供給される電源電圧は一般的にアナログ信号処理回路用のそれよりも小さなたとえば３Ｖ〜５Ｖの範囲が一般的である。半導体集積回路装置１００には、第１電源ＶＣＣ１、第２電源ＶＣＣ２、第３電源ＶＣＣ３の他に幾つかの外部端子が設けられる。
【００３６】
図５に示した半導体集積回路装置１００に内蔵される回路機能は各種各様である。半導体集積回路装置１００がたとえば車に搭載される場合、第１電子回路１２０にはたとえば映像入力１、映像入力２、および映像入力３の３つの映像信号が用意される。映像入力１、映像入力２、および映像入力３にはたとえば、ＴＶ映像信号、ＤＶＤの再生映像信号、およびカーナビゲーションシステムの映像信号がそれぞれ提供される。この他に車のバックモニターとしての映像信号を提供することもできる。こうした映像信号はそれぞれバイアス回路Ｂ１、Ｂ２、およびＢ３によって各別に所定の直流レベルに設定される。バイアス回路Ｂ１、Ｂ２、およびＢ３には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各映像信号のダイナミックレンジが最適な状態となる直流電位に設定される。なお、バイアス回路Ｂ１〜Ｂ３に増幅機能をもたせ、各映像信号を所定の振幅まで増幅または減衰させることもできる。
【００３７】
バイアス回路Ｂ１〜Ｂ３によって所定の直流電位に設定され、また、増幅、減衰された各映像信号は各別にスイッチＳＷ１に入力される。スイッチＳＷ１にはたとえばバイポーラトランジスタやＭＯＳトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチＳＷ１により、映像入力１〜映像入力３の３つの映像信号の１つが選択されると、選択された映像信号は映像増幅器ＡＭＰ１に入力される。映像増幅器ＡＭＰ１では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよいが、後段との電気的な結合に不具合が生じないようにインピーダンスの整合を行うためのいわゆるバッファとしての機能も有する。
【００３８】
映像増幅器ＡＭＰ１から出力された映像入力１〜映像入力３のいずれか１つは、映像信号処理回路１２２に入力される。映像信号処理回路１２２には、たとえば、映像信号の振幅を調整するコントラスト調整、映像信号の明るさを調整するブライトネス調整、画質調整などが施された後、後段のディスプレー端末に映像出力される。
【００３９】
第１電子回路１２０には電流源ＣＣ１が用意される。なお、電流源ＣＣ１は電子回路１２０の少なくとも一部の駆動電力源として用意しており、電流源ＣＣ１が正規の動作を行うときに電子回路１２０全体が動作するように回路構成が成されている。電流源ＣＣ１はシーケンス制御回路１８０から出力されるシーケンス制御信号ＰＳ１がハイレベルからローレベルに転じたとき、またはローレベルからハイレベルに転じたときにオフ状態からオン状態に動作が切り換えられる。電流源ＣＣ１の動作がオフ状態からオン状態に切り換えられると第１電子回路１２０は所期の回路動作を行う。
【００４０】
第２電子回路１４０はロジック回路を有する。ロジック回路はディジタル信号処理回路の１つであるとして示している。第２電子回路１４０には半導体集積回路装置１００の外部から第２電源ＶＣＣ２が供給される。第２電源ＶＣＣ２は第１電源ＶＣＣ１および第３電源ＶＣＣ３とは独立して用意される。ロジック回路などのディジタル信号処理回路の電源電圧は一般的にアナログ信号処理回路のそれよりも小さく、本発明の実施形態では第２電源ＶＣＣ２の電源電圧は５Ｖである。第２電子回路１４０はスイッチＳＷ１および後述するスイッチＳＷ２を駆動するために用意される。すなわち、制御信号Ｓ１およびＳ２はそれぞれスイッチＳＷ１およびＳＷ２を駆動する。なお、図５には示していないが第２電子回路１４０にはフリップフロップ、論理積回路、論理和回路、パルス発生回路、分周器、シフトレジスタ等のいわゆる、各種各様のディジタル信号処理回路を内蔵させることができる。
【００４１】
第３電子回路１６０には、第１電子回路１２０に対応した回路構成が用意されている。すなわち音声入力１、音声入力２、および音声入力３にはそれぞれ映像入力１、映像入力２、および映像入力３に対応する音声信号が各別に入力される。たとえば、音声入力１はＴＶ音声信号であり、音声入力２はＤＶＤの音声信号、音声入力３はカーナビゲーションシステムの音声信号としてそれぞれ用意される。こうした音声信号はそれぞれバイアス回路Ｂ４、Ｂ５、およびＢ６によって各別に所定の直流レベルに設定される。バイアス回路Ｂ４、Ｂ５、およびＢ６には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各音声信号のダイナミックレンジが最適な状態になる直流電位に設定される。なお、バイアス回路Ｂ４〜Ｂ６に信号増幅の回路機能をもたせ、各音声信号を所定の大きさまで増幅または減衰させることもできる。
【００４２】
バイアス回路Ｂ４〜Ｂ６によって所定の直流電位に設定され、また、増幅、減衰された各音声信号はスイッチＳＷ２に入力される。スイッチＳＷ２にはたとえばバイポーラトランジスタやＭＯＳトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチＳＷ２により、音声入力１〜音声入力３の３つの音声信号の１つが選択されると、選択された音声信号は音声増幅器ＡＭＰ２に入力される。音声増幅器ＡＭＰ２では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよい。
【００４３】
第２電子回路１６０には電流源ＣＣ２が用意される。なお、電流源ＣＣ２は第３電子回路１６０の少なくとも一部の駆動電力源として用意されており、電流源ＣＣ２が正規に動作したときに第３電子回路１６０全体が動作するように回路構成が成されている。電流源ＣＣ２はシーケンス制御信号ＰＳ２のレベルが転じたときにオン状態となる。電流源ＣＣ２がオンするに追随して第３電子回路１６０が所期の回路動作を行う。なお、シーケンス制御信号ＰＳ２は第１電子回路１２０を制御するために用いたシーケンス制御信号ＰＳ１と同じ信号を利用することができる。
【００４４】
音声増幅器ＡＭＰ２から出力された音声信号は音声信号処理回路１６２に入力される。音声信号処理回路１６２では音声信号を所定の振幅まで増幅させるかまたは減衰させる。または、いわゆる音声のボリューム調整やノイズ抑圧、または音声信号を消音するためのいわゆるミュートを行うことができる。
【００４５】
音声信号処理回路１６２で処理された音声信号はパワーアンプ１６４に入力される。パワーアンプ１６４は後段に接続されるスピーカに所定の電流を供給するために所定の電力が出力されるように電力増幅を行う。
【００４６】
図５に示すシーケンス制御回路１８０は図４に示したそれと同じである。すなわち、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が所定の検知レベルに達しているか否かを検知するための第１検知回路Ｋ１、第２検知回路Ｋ２、および第３検知回路Ｋ３を備える。各検知回路からは検知信号Ｐａ、Ｐｂ、およびＰｃが各別に出力される。検知信号Ｐａ、Ｐｂ、およびＰｃは、論理演算部ＡＬＵの第１端子１８２ａ、第２端子１８２ｂ、および第３端子１８２ｃに各別に入力され、論理積回路１８２で論理積演算され、その演算結果はインバータ１８４で反転される。検知信号Ｐｂは、パワーオンリセット信号ＰＯＲとしても用いられる。インバータ１８４から出力されたシーケンス制御信号ＰＳ１は第１電子回路１２０を、シーケンス制御信号ＰＳ２は第３電子回路１６０をそれぞれオフからオンさせる。
【００４７】
図６は、図５に示した半導体集積回路装置１００の変形である。図５は、第２電源ＶＣＣ２は半導体集積回路装置１００の外部から供給されるものとしたが、図６は、第２電源ＶＣＣ２を外部端子から供給するのではなく、第１電源ＶＣＣ１によって生成するようにしたことである。すなわち、第１電源ＶＣＣ１を入力電源とするリニア・レギュレータＲＥＧを用意し、このリニア・レギュレータＲＥＧで第２電源ＶＣＣ２を生成する。リニア・レギュレータＲＥＧはよく知られたものであり、第２電源ＶＣＣ２が第１電源ＶＣＣ１よりも低い電圧であれば一定の大きさに制御することができる。第１電源ＶＣＣ１の電源電圧はたとえば８Ｖであり、第２電源ＶＣＣ２の電源電圧はたとえば５Ｖに設定される。なお、リニア・レギュレータＲＥＧにＬＤＯ（Low Drop Output）タイプを用いれば第１電源ＶＣＣ１と第２電源ＶＣＣ２との差を小さくすることができる。いずれにしても第２電源ＶＣＣ２は第１電源ＶＣＣ１によって生成されるものであるから、第１電源ＶＣＣ１と第２電源ＶＣＣ２との立ち上がり順序を一意に決定することができる。なお、リニア・レギュレータＲＥＧは第１電子回路１２０側に設けずに第３電子回路１６０側に設けてもよい。
【００４８】
図７は図４に示したシーケンス制御回路１８０の具体的な回路構成を示す。第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１の電源電圧はたとえば８Ｖに選ばれている。抵抗Ｒ１およびＲ２はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ９０ＫΩおよび３０ＫΩである。第１検知回路Ｋ１の入力段は抵抗Ｒ１とＲ２とで構成された分圧回路を有する。第１電源ＶＣＣ１は抵抗Ｒ１の第１端子に印加される。抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は接地電位ＧＮＤに接続される。抵抗Ｒ１とＲ２の共通接続点、すなわちノードＮ１にはトランジスタＴｒ１のゲートが接続される。したがって、トランジスタＴｒ１のゲートには第１電源ＶＣＣ１が抵抗Ｒ１とＲ２とで分圧された電圧が与えられる。ノード電位Ｖｎ１、すなわち、接地電位ＧＮＤを基準にしたときのノードＮ１の電位は抵抗Ｒ１とＲ２との分圧比で決まる。検知回路Ｋ１は、トランジスタＴｒ１のゲートに閾値電圧Ｖｔ１を超える電圧が印加されたときに初めて動作する。したがって、検知回路Ｋ１の検知レベルはトランジスタＴｒ１の閾値電圧Ｖｔ１が大きく関わってくる。
【００４９】
トランジスタＴｒ１のソースは接地電位ＧＮＤに、そのドレインは抵抗Ｒ３の第１端子に、抵抗Ｒ３の第２端子は第２電源ＶＣＣ２にそれぞれ接続される。抵抗Ｒ３はたとえばポリシコンから成り、その抵抗値はたとえば１００ＫΩに選ばれる。トランジスタＴｒ１に流れるドレイン電流はトランジスタＴｒ１の閾値電圧Ｖｔ１および抵抗Ｒ３の大きさによって決められる。トランジスタＴｒ１がオンすると、抵抗Ｒ３の第１端子、すなわち、トランジスタＴｒ１と抵抗Ｒ３との共通接続点であるノードＮ２の電位は下がる。
【００５０】
ノードＮ２にはインバータＩＮＶ１の入力が接続される。インバータＩＮＶ１はＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネンＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータから成る。ノードＮ２の電位が第２電源ＶＣＣ２の電源電圧よりもＰチャンネルＭＯＳトランジスタの閾値電圧Ｖｔだけ下がったときインバータＩＮＶ１はローレベルからハイレベルに転じる。インバータＩＮＶ１の出力はノードＮ３に出力される。
【００５１】
ノードＮ３にはインバータＩＮＶ２の入力が、その出力にはインバータＩＮＶ３の入力がそれぞれ接続され、インバータＩＮＶ３の出力から検知信号Ｐａが出力される。なお、検知信号Ｐａの極性はノードＮ３に出力された信号と同じとなる。検知信号Ｐａは論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００５２】
第２検知回路Ｋ２は、検知信号Ｐｂとパワーオンリセット信号ＰＯＲの２つの信号を出力する。ここでの説明はこの程度にとどめ詳細については後述する。
【００５３】
第３検知回路Ｋ３は、第３電源ＶＣＣ３が所期の検知レベルに達しているか否かを検知するが、第１検知回路Ｋ１とほぼ同じ回路構成を成す。すなわち、第３電源ＶＣＣ３の電源電圧はたとえば８Ｖに選ばれている。抵抗Ｒ４およびＲ５はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ９０ＫΩおよび３０ＫΩに選ばれる。第３検知回路Ｋ３の入力段は抵抗Ｒ４とＲ５とで構成された分圧回路を有する。抵抗Ｒ４とＲ５によって第３電源ＶＣＣ３が所定の大きさに分圧される。第３電源ＶＣＣ３は抵抗Ｒ４の第１端子に印加される。抵抗Ｒ４の第２端子は抵抗Ｒ５の第１端子に接続され、抵抗Ｒ５の第２端子は接地電位ＧＮＤに接続される。抵抗Ｒ４とＲ５の共通接続点、すなわちノードＮ４にはトランジスタＴｒ２のゲートが接続される。ノード電位Ｖｎ４、すなわち、接地電位ＧＮＤを基準にしたときのノードＮ４の電位は抵抗Ｒ４とＲ５との分圧比で決まる。検知回路Ｋ３はトランジスタＴｒ２のゲートにそのトランジスタの閾値電圧Ｖｔ２を超える電圧が印加されたときに所期の動作を行う。したがって、検知回路Ｋ３の検知レベルはトランジスタＴｒ２の閾値電圧Ｖｔ２が大きく関わってくる。
【００５４】
トランジスタＴｒ２のソースは接地電位ＧＮＤに、そのドレインは抵抗Ｒ６の第１端子に、抵抗Ｒ６の第２端子は第２電源ＶＣＣ２にそれぞれ接続される。抵抗Ｒ６はたとえばポリシリコンから成り、その抵抗値はたとえば１００ＫΩに選ばれる。トランジスタＴｒ２に流れるドレイン電流はトランジスタＴｒ２の閾値電圧Ｖｔ２および抵抗Ｒ６の大きさによって決められる。トランジスタＴｒ２がオンすると、抵抗Ｒ６の第１端子、すなわち、トランジスタＴｒ２と抵抗Ｒ６との共通接続点であるノードＮ５の電位は下がる。
【００５５】
ノードＮ５にはインバータＩＮＶ４の入力が接続される。インバータＩＮＶ４はＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネンＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータから成る。ノードＮ５の電位が第２電源ＶＣＣ２の電源電圧よりもＰチャンネルＭＯＳトランジスタの閾値電圧Ｖｔだけ下がったときインバータＩＮＶ４はローレベルからハイレベルに転じる。インバータＩＮＶ４の出力はノードＮ６に接続される。
【００５６】
ノードＮ６にはインバータＩＮＶ５の入力が、その出力にはインバータＩＮＶ６の入力がそれぞれ接続され、インバータＩＮＶ６の出力には検知信号Ｐｃが出力される。なお、検知信号Ｐｃの極性はノードＮ６に出力された信号と同じとなる。検知信号Ｐｃは、論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力される。
【００５７】
図８は、図７に示した第２検知回路Ｋ２のタイミングチャートを示す。図中、横軸は時間ｔを縦軸は電圧の大きさをそれぞれ示す。第２電源ＶＣＣ２は時刻ｔ１でオンされると、所定の時間が経過した時刻ｔｍで一定の電圧Ｖ２に落ち着く。電圧Ｖ２の大きさはたとえば５Ｖであり、この大きさは第１電源ＶＣＣ１、第３電源ＶＣＣ３のそれらよりも小さい。
【００５８】
ノード電位Ｖｎ７、すなわち、接地電位ＧＮＤを基準としたときのノードＮ７の電位は、時刻ｔ２から徐々に増加する。時刻ｔ２は第２電源ＶＣＣ２の大きさが、トランジスタＴｒ３がオンし始める動作点、すなわち、トランジスタＴｒ３の閾値電圧Ｖｔ３に達するタイミングである。したがって、検知回路Ｋ２の検知レベルはトランジスタＴｒ３の閾値電圧Ｖｔ３および抵抗Ｒ７の大きさが関わってくる。トランジスタＴｒ３はＮチャンネルＭＯＳトランジスタからなり、その閾値電圧Ｖｔ３を０．７Ｖとすると、第２電源ＶＣＣ２の電源電圧Ｖ２が０．７Ｖ付近からノード電位Ｖｎ７は増加し始める。なお、トランジスタＴｒ３はＮＰＮバイポーラトランジスタに置き換えてもよく、その場合、ベース・エミッタ間順方向電圧Ｖｂｅはほぼ０．７Ｖであるからノード電位Ｖｎ７の立ち上がり特性はＭＯＳトランジスタとほぼ同じとなる。ノード電位Ｖｎ７の大きさはトランジスタＴｒ３の電気的特性および抵抗Ｒ７の抵抗値によって決めることができる。ノード電位Ｖｎ７の安定したときの電位Ｖ７は、たとえば第２電源ＶＣＣ２の電源電圧が５Ｖ、抵抗Ｒ７の抵抗値が４０ＫΩであるとき、１．５Ｖ〜２Ｖの範囲である。
【００５９】
ノード電位Ｖｎ８、すなわち、接地電位ＧＮＤを基準としたときのノードＮ８の電位は時刻ｔ２の後の時刻ｔ３から徐々に増加する。時刻ｔ３はトランジスタＴｒ４がオンし始める動作タイミングであり、第２電源ＶＣＣ２の電圧Ｖ２とノードＮ７のノード電位Ｖｎ７との電位差（Ｖ２−Ｖｎ７）がトランジスタＴｒ４の閾値電圧Ｖｔ４を超えたときにトランジスタＴｒ４はオンする。
【００６０】
トランジスタＴｒ４はＰチャンネルＭＯＳトランジスタから成り、その閾値電圧Ｖｔ４を０．７Ｖとすると、時刻ｔ３は（Ｖ２−Ｖｎ７）≧０．７Ｖの条件を満たすタイミングである。なお、トランジスタＴｒ４はＰＮＰバイポーラトランジスタに置き換えてもよく、その場合、エミッタ・ベース間順方向電圧Ｖｅｂはほぼ０．７Ｖであるからノード電位Ｖｎ７の立ち上がり特性はＰチャンネルＭＯＳトランジスタを用いた場合とほぼ同じとなる。
【００６１】
ノード電位Ｖｎ９、すなわち、接地電位ＧＮＤを基準としたときのノードＮ９の電位は、ノードＮ８の電位Ｖｎ８とは反転した関係に置かれる。これはノードＮ８とノードＮ９との間にインバータＩＮＶ７が介在されているためである。このため、ノードＮ８がローレベルおよびハイレベルのときに、ノードＮ９はそれぞれハイレベルおよびローレベルに置かれる。すなわち、ノードＮ８の電位Ｖｎ８は時刻ｔ３で立ち上がると、第２電源ＶＣＣ２の電圧Ｖ２、すなわち、ハイレベルに向かって変化するが、ノードＮ９の電位Ｖｎ９は時刻ｔ３と時刻ｔ４との間で接地電位ＧＮＤ、すなわち、ローレベルに向かって変化する。ノードＮ８の電位Ｖｎ８がインバータＩＮＶ７の閾値電圧Ｖｔ７に達する時刻ｔ４でノード電位Ｖｎ９はハイレベルからローレベルに転じる。
【００６２】
インバータＩＮＶ７は、ＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネルＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータで構成される。インバータＩＮＶ７の閾値電圧Ｖｔ７を０．７Ｖとすると、ノードＮ８の電位Ｖｎ８が０．７Ｖよりも低いときおよび高いときに、ノードＮ９の電位Ｖｎ９は、それぞれハイレベルおよびローレベルに置かれる。
【００６３】
インバータＩＮＶ８は、ノードＮ９とＮ１０との間に接続される。ノードＮ９に現れるハイレベルおよびローレベルを有するパルス信号はインバータＩＮＶ８で極性が反転されノードＮ１０に取り出される。ノードＮ１０に取り出されたパルス信号は２つの働きを有し、１つはパワーオンリセット信号ＰＯＲとして、図１、図２に示した第２電子回路１４０の回路動作を初期化するために用いられる。もう１つは、シーケンス制御信号ＰＳ１、ＰＳ２を生成するための検知信号Ｐｂとして用いられる。
【００６４】
図９は、図７に示したシーケンス制御回路１８０においてパワーオンリセット信号ＰＯＲおよびシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを説明するために用意したタイミングチャートである。説明の便宜上、２つの仮定条件を設ける。１つ目の仮定条件は図７示のシーケンス制御回路１８０の第１電源ＶＣＣ１と第３電源ＶＣＣ３とは共通接続され、同じ電源電圧が供給されるということである。なお、こうした使用方法は実態でも使用することが可能である。２つ目の仮定条件は、第２電源ＶＣＣ２が第１電源ＶＣＣ１（ＶＣＣ３）の大きさに追随するということである。すなわち、第１電源ＶＣＣ１（ＶＣＣ３）が増加および減少すれば、それに応動して第２電源ＶＣＣ２も増加および減少するということである。こうした挙動は図６に示すように、第１電源ＶＣＣ１を入力としてリニア・レギュレータＲＥＧで第２電源ＶＣＣ２を生成する場合に起こり得る。なお、横軸には第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧の大きさを示す。これらの電源電圧の最大値は８Ｖであるとしている。縦軸には第２電源ＶＣＣ２、パワーオンリセット信号ＰＯＲ、およびシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを示す。第２電源ＶＣＣ２の最大値、すなわち一定に落ち着いたときの電源電圧の大きさは５Ｖであるとして示している。
【００６５】
図９において、第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧が１．８Ｖの近辺になると、第２電源ＶＣＣ２は立ち上がり、そのときの電源電圧は１Ｖの近辺になることを示す。さらに第１電源ＶＣＣ１および第３電源ＶＣＣ３が３．５Ｖ近辺でパワーオンリセット信号ＰＯＲが生成され、そのときの第２電源ＶＣＣ２の電源電圧Ｖｐｏｒはほぼ３Ｖ近辺であることを示す。このことは、図７において、第２電源ＶＣＣ２が３Ｖの近辺になるとノードＮ１０に取り出されるパワーオンリセット信号ＰＯＲがローレベルからハイレベルに転じることを示す。こうした挙動は、第２検知回路Ｋ２の検知レベルＶｐｏｒは３Ｖであるといえる。第２検知回路Ｋ２のノードＮ１０には第１電源ＶＣＣ１および第３電源ＶＣＣ３の状態に関わらず、パワーオンリセット信号ＰＯＲは出力される。取り出されたパワーオンリセット信号ＰＯＲは、検知信号Ｐｂとして論理積回路１８２の第２端子１８２ｂに入力される。また、パワーオンリセット信号ＰＯＲは、たとえば、図１、図２に示すように、第２電子回路１４０を初期化するための信号として用いられる。
【００６６】
図９において、さらに第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧が５Ｖ近辺になると、シーケンス制御信号ＰＳ１、ＰＳ２が生成されることを示している。シーケンス制御信号ＰＳ１、ＰＳ２は、図７のインバータ１８４から出力される。シーケンス制御信号ＰＳ１、ＰＳ２は、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が論理積回路１８２で論理積演算された結果出力される信号である。また、このタイミングのときの第２電源ＶＣＣ２は４Ｖである。パワーオンリセット信号ＰＯＲが生成されるときの第２電源ＶＣＣ２は３Ｖ近辺であるから、シーケンス制御信号ＰＳ１、ＰＳ２が生成される第２電源ＶＣＣ２の大きさはそれよりも大きい（高い）ことがわかる。
【００６７】
シーケンス制御信号ＰＳ１、ＰＳ２が生成されるときの第２電源ＶＣＣ２の大きさが、パワーオンリセット信号ＰＯＲが生成されるそれよりも大きい（高い）ということは極めて重要なことである。なぜならば、パワーオンリセット信号ＰＯＲは、シーケンス制御信号ＰＳ１、ＰＳ２を生成するために用いると同時に第２電子回路１４０を初期化するためのパワーオンリセット信号として用いるためである。第２電子回路１４０に内蔵されるディジタル信号処理回路を完全に初期化した後にこのディジタル信号処理回路で生成された各種各様のロジック信号によりアナログ信号処理回路を内蔵する第２電子回路１２０および第３電子回路を制御することは回路の誤動作を排除するのに重要なことである。
【００６８】
なお、シーケンス制御信号ＰＳ１、ＰＳ２が生成されるときの第２電源ＶＣＣ２の大きさが、パワーオンリセット信号ＰＯＲが生成されるそれよりも大きい（高い）ということは、時間的にみると、パワーオンリセット信号ＰＯＲがシーケンス制御信号ＰＳ１、ＰＳ２よりも先に出力されるということになる。このことも重要なことである。なぜならば、パワーオンリセット信号ＰＯＲでまず第２電子回路１４０を初期化した後にシーケンス制御信号ＰＳ１、ＰＳ２を出力することができるからであり、これによって回路の誤動作を排除することができるからである。
【００６９】
図１０は図７に示したシーケンス制御回路１８０のタイミングチャートを示す。とくに３つの電源、すなわち、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が独立して立ち上がるタイミングとシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを模式的に示す。
【００７０】
３つの電源が独立して立ち上がる状態は、図１０（ａ）〜図１０（ｆ）に示すように６通りである。図中、横軸は各電源の立ち上がり時間ｔを縦軸は各電源の電圧の大きさをそれぞれ表す。なお、図中、検知レベルＶｋ１は、第１検知回路Ｋ１および第３検知回路Ｋ３から出力される検知信号ＰａおよびＰｃが、ローレベルからハイレベルに転じるときの第１電源ＶＣＣ１および第３電源ＶＣＣ３の大きさを表し、第１電源ＶＣＣ１および第３電源ＶＣＣ３の検知レベルは共に等しいものとしている。検知レベルＶｋ２は第２検知回路Ｋ２から出力される検知信号Ｐｂがローレベルからハイレベルに転じたときの第２電源ＶＣＣ２の大きさを表す。なお、検知レベルＶｋ２は検知レベルＶｋ１よりも小さくなるように設定される。シーケンス制御信号ＰＳ１、ＰＳ２がハイレベルからローレベルに転じたときに電流源ＣＣ１、ＣＣ２は共にオフ状態からオン状態に切り換えられる。
【００７１】
図１０（ａ）〜図１０（ｆ）において、シーケンス制御信号ＰＳ１、ＰＳ２がハイレベルからローレベルに転じるタイミングはいずれも時刻ｔ４で生じることをあらかじめ申し添える。
【００７２】
図１０（ａ）は、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３がこの順序で立ち上がる状態を示す。すなわち、第１電源ＶＣＣ１が時刻ｔ１で、第２電源ＶＣＣ２が時刻ｔ２で、第３電源ＶＣＣ３が時刻ｔ３で立ち上がる状態を示す。第１電源ＶＣＣ１および第３電源ＶＣＣ３の大きさはたとえば８Ｖであり、第２電源ＶＣＣ２の大きさはたとえば５Ｖである。シーケンス制御信号ＰＳ１およびＰＳ２は図７に示したシーケンス制御回路１８０のインバータ１８４から出力される。シーケンス制御回路１８０に供給される電源電圧は第２電源ＶＣＣ２と同じ電源電圧が供給される。したがってシーケンス制御信号ＰＳ１、ＰＳ２は、少なくとも第２電源ＶＣＣ２が印加されるまでは出力されないことになる。第２電源ＶＣＣ２は時刻ｔ２で立ち上がるが、このタイミングでは第３電源ＶＣＣ３はまだ立ち上がっていない。時刻ｔ３に達すると第３電源ＶＣＣ３が立ち上がる。時刻ｔ３に至って初めて３つの電源が立ち上がり、この状態で初めて論理演算部ＡＬＵが動作する条件が整う。時刻ｔ４に達すると第３電源ＶＣＣ３は検知レベルＶｋ２を超え、このタイミングでシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。時刻ｔ４に達するとシーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフ状態からオン状態に切り換える。
【００７３】
電流源ＣＣ１、ＣＣ２がオフ状態からオン状態に切り換えられると、これに追随して第１電子回路１２０および第３電子回路１６０もオフ状態からオン状態に切り換えられる。なお、こうした条件は後述する図１０（ｂ）〜図１０（ｆ）でも同じである。
【００７４】
図１０（ｂ）は、第１電源ＶＣＣ１、第３電源ＶＣＣ３、および第２電源ＶＣＣ２がこの順序で立ち上がる状態を示す。すなわち、第１電源ＶＣＣ１が時刻ｔ１で、第３電源ＶＣＣ３が時刻ｔ２で、第２電源ＶＣＣ２が時刻ｔ３で立ち上がる状態を示す。図１０（ｂ）に示した電源シーケンスにおいては、最後に立ち上がるのは第２電源ＶＣＣ２である。このため、第２電源ＶＣＣ２が供給されて初めて動作する論理演算部ＡＬＵは第２電源ＶＣＣ２が投入されるまで待機する。第２電源ＶＣＣ２が検知レベルＶｋ２を超えるとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。シーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフからオン状態に切り換える。
【００７５】
図１０（ｃ）は、第２電源ＶＣＣ２、第１電源ＶＣＣ１、および第３電源ＶＣＣ３がこの順序で立ち上がる状態を示す。すなわち、第２電源ＶＣＣ２が時刻ｔ１で、第１電源ＶＣＣ１が時刻ｔ２で、第３電源ＶＣＣ３が時刻ｔ３で立ち上がる状態を示す。図１０（ｃ）に示す電源シーケンスの場合は、図１０（ａ）、図１０（ｂ）に比べると、シーケンス制御回路１８０には早めに電源電圧が供給される。時刻ｔ３に達すると第３電源ＶＣＣ３が立ち上がり、その電源電圧が検知レベルＶｋ１を超える、時刻ｔ４に達するとシーケンス制御信号ＰＳ１およびＰＳ２はハイレベルからローレベルに転じ、時刻ｔ４以降は電流源ＣＣ１およびＣＣ２はオフ状態からオン状態に切り換えられる。
【００７６】
図１０（ｄ）は、第２電源ＶＣＣ２、第３電源ＶＣＣ３、および第１電源ＶＣＣ１がこの順序で立ち上がる状態を示す。すなわち、第２電源ＶＣＣ２が時刻ｔ１で、第３電源ＶＣＣ３が時刻ｔ２で、第１電源ＶＣＣ１が時刻ｔ３で立ち上がる状態を示す。図１０（ｄ）に示す電源シーケンスは、第１電源ＶＣＣ１と第３電源ＶＣＣ３の電源電圧が同じ大きさであるので、図１０（ｃ）のものと本質的に同じである。
【００７７】
図１０（ｅ）は、第３電源ＶＣＣ３、第１電源ＶＣＣ１、および第２電源ＶＣＣ２がこの順序で立ち上がる状態を示す。すなわち、第３電源ＶＣＣ３が時刻ｔ１で、第１電源ＶＣＣ１が時刻ｔ２で、第２電源ＶＣＣ２が時刻ｔ３でそれぞれ立ち上がる状態を示す。先の図１０（ｂ）とは第１電源ＶＣＣ１と第３電源ＶＣＣ３とが入れ替わっているだけである。３つの電源の中で最も立ち上がりが遅いのは第２電源ＶＣＣ２であるから、第２電源ＶＣＣ２が供給されて初めて動作する論理演算部ＡＬＵは第２電源ＶＣＣ２が投入されるまで待機する。第２電源ＶＣＣ２が検知レベルＶｋ２を超えるとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。シーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフからオン状態に切り換える。
【００７８】
図１０（ｆ）は、図１０（ｅ）に示した電源シーケンスにおいて、第１電源ＶＣＣ１と第２電源ＶＣＣ２の立ち上がり順序が逆転した状態を示す。すなわち、第３電源ＶＣＣ３が立ち上がった後、第２電源ＶＣＣ２が立ち上がり、最後に第１電源ＶＣＣ１が立ち上がる状態を示す。すなわち、第３電源ＶＣＣ３が時刻ｔ１で、第２電源ＶＣＣ２が時刻ｔ２で、第１電源ＶＣＣ１が時刻ｔ３でそれぞれ立ち上がる状態を示す。論理演算部ＡＬＵに供給される電源電圧は第２電源ＶＣＣ２であるから、時刻ｔ２以降は論理演算部ＡＬＵがいつでも動作できる状態に置かれる。しかし、時刻ｔ２のタイミングでは第１電源ＶＣＣ１はまだ立ち上がっていないので、シーケンス制御信号ＰＳ１、ＰＳ２は、ハイレベルのままである。時刻ｔ３に達すると第１電源ＶＣＣ１が立ち上がり、その電位が検知レベルＶｋ１を超えるのは時刻ｔ４となる。時刻ｔ４に至るとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じ、このタイミングで電流源ＣＣ１および電流源ＣＣ２はオフ状態からオン状態に切り換えられる。
【００７９】
以上、図１０の説明から明らかになるように、インバータ１８４の出力に取り出されるシーケンス制御信号ＰＳ１、ＰＳ２が、ハイレベルからローレベルに転じるのはすべての電源が立ち上がったことを検知したタイミングとなる。このタイミングは３つの電源のシーケンスに関わらず不変である。なお、図１０（ｂ）、図１０（ｅ）は、シーケンス制御回路１８０およびディジタル信号処理回路に電源電圧を供給する第２電源ＶＣＣ２が最後に立ち上がるのでシーケンス制御信号ＰＳ１、ＰＳ２が生成される状態は他の電源シーケンスとは状況が異なる。しかし、その検知レベルＶｋ２を他の電源シーケンスのときの検知レベルＶｋ１よりも小さく（低く）設定しているので検知のタイミングを早くすることができる。
【産業上の利用可能性】
【００８０】
本発明の半導体集積回路装置は、複数の回路と複数の電源を有していても、また、複数の電源が外部、内部であるに関わらず各回路のオン状態を一意に制御することができる。これにより各回路の誤動作を排除することができるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００８１】
１００ 半導体集積回路装置
１２０ 第１電子回路
１２２ 映像信号処理回路
１４０ 第２電子回路
１６０ 第３電子回路
１６２ 音声信号処理回路
１６４ パワーアンプ
１８０ シーケンス制御回路
１８２ 論理積回路
１８４ インバータ
ＡＬＵ 論理演算部
ＡＭＰ１ 映像増幅器
ＡＭＰ２ 音声増幅器
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６ バイアス回路
ＣＣ１、ＣＣ２ 電流源
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ８ インバータ
Ｋ１ 第１検知回路
Ｋ２ 第２検知回路
Ｋ３ 第３検知回路
Ｎ１，Ｎ２、Ｎ３，Ｎ４、Ｎ５、Ｎ６，Ｎ７、Ｎ８、Ｎ９、Ｎ１０ ノード
Ｐａ、Ｐｂ、Ｐｃ 検知信号
ＰＯＲ パワーオンリセット信号
ＰＳ１、ＰＳ２ シーケンス制御信号
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７ 抵抗
Ｓ１、Ｓ２ 制御信号
ＳＷ１、ＳＷ２ スイッチ
ＶＣＣ１ 第１電源
ＶＣＣ２ 第２電源
ＶＣＣ３ 第３電源
【技術分野】
【０００１】
本発明は、電源が異なる複数の電子回路を有する半導体集積回路装置に関し、特に各電子回路の電源投入後の回路状態を一意に決めることができる電源シーケンス制御機能を備える半導体集積回路装置に関する。
【背景技術】
【０００２】
電源シーケンス制御機能は複数の電子回路に供給する各電源の供給順序を決定するものである。
【０００３】
特許文献１（特開平９−１５３７７７号公報）は、内部電圧発生回路を設けた半導体装置を開示する。特に電源投入時の不安定な状態を避けるため、半導体装置の内部回路をリセットあるいは内部電位が安定するまで回路動作を止めておくために用いるパワーオンリセット信号（ＰＯＲ信号）を発生するリセット信号発生回路を備える。
【０００４】
特許文献２（特開２００４−１６５７３２号公報）は、外部電源と外部電源から生成される内部電源の複数の電源とで電源の立ち上がりにズレがある場合に、外部電源の検出信号と内部電源の検出信号との論理積をとることにより、内部電圧が安定的に供給された後に内部回路のリセットが解除される半導体集積回路を開示する。
【０００５】
特許文献３（特開２００７−２５１７３８号公報）は、複数の電源間の立ち上がりタイミングのズレは、使用目的や周辺回路の組み方で前後に変動し易く、どちらかの電源が先に立ち上がるかを限定するのはＩＣを使用するユーザーに制限を与えることを示唆する。また、一方の電源のみが立ち上がり他方の電源がオフ状態もしくは立ち上がり途中であった場合、他方で動作する回路から一方のすでに電源の立ち上がった回路への信号が不確定電位となり、一方の電源で動作する回路の受け段で貫通電流の発生や信号の誤認識などが発生し、正常動作の妨げとなり、そのためにすべての電源が確実に立ち上がった後に、内部回路の初期化を行う必要があるとしている。こうした不具合を克服するために、ＩＣの外部とのインターフェース部とＩＣの内部回路との間の信号状態によって電源の立ち上げ順序やタイミングなどに影響されず内部回路を正常に初期化することができ、電源の立ち上げ、立ち下げ時、貫通電流を抑制することができる半導体装置を提供する。
【０００６】
特許文献４（特開２００７−１２１３４号公報）は、電源が異なるたとえばフラッシュメモリ／ロジック混載ＬＳＩにおいて、ロジック回路では低電圧の電源が使用され、フラッシュメモリではデータの書き込み時および消去時に高電圧の電源が使用されることを示唆する。そしてＬＳＩへの電源投入時には複数の電源の電圧を検知する必要があるとしている。また、従来の検知回路では、電源がロジック回路の動作に十分な電圧レベルに達したことを検知できたとしても、アナログ回路の動作には十分ではない場合があるとしている。
【０００７】
図１１は、特許文献４、図１に示されたＬＳＩのブロック図である。図１１において、ＬＳＩ１はアナログ回路２、ディジタル回路３、およびパワーオンリセット回路４を備える。アナログ回路２はアナログ動作を行う回路であり、第１電源Ｖ１および第２電源Ｖ２を用いて動作する。第２電源Ｖ２と第１電源Ｖ１との間には（｜Ｖ２｜＞｜Ｖ１｜）の関係があるとしており、第１電源Ｖ１の大きさはたとえば１．５Ｖである。パワーオンリセット回路４は第１、第２電源Ｖ１、Ｖ２の電圧がそれぞれ所定の値に達したか否かを検知する。そして、所定の値に達した際に、パワーオンリセット信号ＰＯＲ１をアサート（Ｈレベル）する。アナログ回路２およびディジタル回路３は、パワーオンリセット信号ＰＯＲ１がアサートされると動作可能な状態となる。
【０００８】
図１２は、同じ特許文献４、図２に示されたパワーオンリセット回路４の回路図を一部省略して示す。パワーオンリセット回路４は第１検知回路１０、第２検知回路１１、ＡＮＤゲート１２、１３、および制御回路１４を備える。なお、特許文献４、図２には制御回路１４の具体的な回路が示されているが本書では制御回路１４の詳述は説明の都合上省略する。第１検知回路１０は、第１電源Ｖ１が所定の値に達したか否かを検知し、達した場合にＨレベルを出力する。第１検知回路１０の検知レベルは制御回路１４によって制御される。第２検知回路１１は、第２電源Ｖ２が所定の値に達したか否かを検知し、達した場合にＨレベルを出力する。ＡＮＤゲート１２は、第１検知回路１０の出力と第２検知回路１１の出力との論理積演算を行い、これをパワーオンリセット信号ＰＯＲ２として出力する。ＡＮＤゲート１３は、パワーオンリセット信号ＰＯＲ２と検知信号ＣＨＥＣＫとの論理積演算を行い、これをパワーオンリセット信号ＰＯＲ１として出力する。制御回路１４は、パワーオンリセット信号ＰＯＲ２に応じて第１検知回路１０の検知レベルを制御する。なお、ＣＨＥＣＫ信号について特許文献４は詳述するが本書では説明の都合上省略する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−１５３７７７号公報
【特許文献２】特開２００４−１６５７３２号公報
【特許文献３】特開２００７−２５１７３８号公報
【特許文献４】特開２００７−１２１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の半導体装置は、単一の外部電源と該外部電源から生成される内部電源との複数電源の場合のＰＯＲ（パワーオンリセット）信号を発生するに過ぎず、外部電源が複数ある場合についてはなんら言及されていない。
【００１１】
特許文献２に記載の半導体集積回路では、単一の外部電源と外部電源から生成される内部電源との複数電源の場合の初期化方法が記載されているに過ぎず、外部電源が複数ある場合の電源シーケンスについてはなんら言及されていない。
【００１２】
特許文献３に記載の半導体装置は、複数の外部電源を有することは認められる。しかし、その発明の目的は複数の電源投入期間の過渡期にも内部回路とインターフェイス回路間が安定した信号レベルを維持することで貫通電流を抑制するものであって、回路状態を一意に決めるものではない。
【００１３】
特許文献４にはアナログ回路およびディジタル回路には電圧の大きさが異なる電源が接続され、かつ、各々の電源が所定の電圧を超えたことを所定の検知レベルで検知する第１および第２検知回路が開示されているなど後述する本発明の技術的思想の一部が示唆されていることは認められる。しかし、第１検知回路および第２検知回路での検知結果に基づきアナログ回路をオフ状態からオン状態にさせるということについては何ら示唆されていない。
【００１４】
本発明は、複数の回路と複数の電源を有する半導体集積回路装置において、複数の電源が半導体集積回路装置の外部、内部であるに関わらずそれら電源の立ち上げ順序に依存せずに各回路のオン状態を一意に制御するためのシーケンス制御信号を生成することができる半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の第１の半導体集積回路装置は、第1電源で動作する第１電子回路と、第２電源で動作する第２電子回路と、第1電源の大きさを第1検知レベルで検出し第１検知信号を出力する第１検知回路と第２電源電圧の大きさを第２検知レベルで検出し第２検知信号を出力する第２検知回路と第１検知信号および第２検知信号が各別に入力されシーケンス制御信号を生成するシーケンス制御回路を有し、シーケンス制御回路から出力されるシーケンス制御信号のレベルが転じたときに第１電子回路をオフ状態からオン状態に切り換える。
【００１６】
こうした構成によれば、第１電源および第２電源が所定の大きさ、すなわち、あらかじめ決められた第１検知レベルおよび第２検知レベルに達したことを検知し、かつ、これらの検知レベルに達したことをシーケンス制御回路で論理積演算を行い、この演算結果に基づいて第１電子回路をオフ状態からオン状態に切り換える。これによって、第１電子回路と第２電子回路が動作する順序を常に一意に設定することができる。
【００１７】
本発明の第２の半導体集積回路装置は、第１の発明において、シーケンス制御回路には第２電源が供給される。これによれば、論理演算を行うシーケンス制御回路が動作するのは第２電源が投入された後となる。すなわち、第２電源で動作する第２電子回路にディジタル信号処理回路を内蔵したとき、ディジタル信号処理回路とシーケンス制御回路とを同時に動作させることができる。これにより、シーケンス制御回路がディジタル信号処理回路よりも先行して動作してしまうという不具合を排除することができる
【００１８】
本発明の第３の半導体集積回路装置は、第１の発明において、第２検知回路は第２電子回路の動作を初期化するためのパワーオンリセット信号を出力する。これによりパワーオンリセット信号とシーケンス制御信号とを所定のタイミングで同期させることができる。パワーオンリセット信号は第２電子回路またはディジタル信号処理回路を初期化するために、シーケンス制御信号は第１電子回路またはアナログ信号処理回路の動作を制御する信号としてそれぞれ用いる。これにより、第１電子回路と第２電子回路の回路動作を一意に設定することができ、回路の誤動作を排除することができる。
【００１９】
本発明の第４の半導体集積回路装置は、第１の発明において、時間的にみたときパワーオンリセット信号が先に出力され、その後にシーケンス制御信号が出力される。これによれば、パワーオンリセット信号によって、第２電子回路またはディジタル信号処理回路を初期化した後に、ディジタル信号処理回路で生成された制御信号によって、第１電子回路またはアナログ信号処理回路の回路動作を制御することになるので、回路の誤動作を排除することができる。
【００２０】
本発明の第５の半導体集積回路装置は、第１の発明において、第２電源の電圧レベルでみたときパワーオンリセット信号はシーケンス制御信号よりも小さい（低い）電圧で出力される。これによれば上記第４の発明と同等の作用効果を奏する。すなわち、パワーオンリセット信号はシーケンス制御信号よりも時間的に早く生成されるので、ディジタル信号処理回路で生成された制御信号によって第１電子回路またはアナログ信号処理回路の回路動作を制御することができる。これによって回路の誤動作を排除することができる。
【発明の効果】
【００２１】
本発明の半導体集積回路装置は、複数の電源電圧が各別に供給される複数の電子回路の動作順番を一意に決めることができるので各回路の誤動作を排除することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明にかかる第１の実施形態を示す回路ブロック図である。
【図２】本発明にかかる第２の実施形態を示す回路ブロック図である。
【図３】本発明の第１の実施形態にかかるシーケンス制御回路の概念を示す回路ブロック図である。
【図４】本発明の第２の実施形態にかかるシーケンス制御回路の概念を示す回路ブロック図である。
【図５】本発明にかかる半導体集積回路装置を示す図である。
【図６】本発明にかかる別の半導体集積回路装置を示す図である。
【図７】本発明の第１および第２の実施形態にかかるシーケンス制御回路の詳細な回路図である。
【図８】本発明にかかる第２検知回路の回路動作を説明するための図である。
【図９】本発明にかかる電源シーケンス、パワーオンリセット信号、シーケンス制御信号の生成動作を説明するための図である。
【図１０】本発明の第１および第２の実施形態にかかる電源シーケンスとシーケンス制御信号の出力タイミングを示すタイミングチャートである。
【図１１】特許文献４に示された従来のＬＳＩのブロック図である。
【図１２】特許文献４に示された従来のパワーオンリセット回路を示す図である。
【発明を実施するための形態】
【００２３】
図１は本発明の第１の実施形態にかかる半導体集積回路装置１００のブロック図を示す。半導体集積回路装置１００は、第１電子回路１２０、第２電子回路１４０、およびシーケンス制御回路１８０を備える。第１電子回路１２０には第１電源ＶＣＣ１が、第２電子回路１４０には第２電源ＶＣＣ２が各別に供給される。第１電子回路１２０の一部あるいは全部は電流源ＣＣ１によって駆動される。電流源ＣＣ１の回路動作は後述するシーケンス制御回路１８０から出力されるシーケンス制御信号ＰＳ１によって制御される。シーケンス制御信号ＰＳ１は、電流源ＣＣ１を制御するのではなく、たとえば第１電源ＶＣＣ１と第１電子回路１２０との間、または第１電子回路１２０の一部に、たとえばトランジスタからなるスイッチを設け、これらのスイッチをオンオフ制御するようにしてもよい。いずれにしても電流源ＣＣ１またはスイッチの制御は第１電源ＶＣＣ１の供給状態とは無関係に行う。第１電子回路１２０は通常アナログ信号処理回路を有し、第２電子回路１４０は通常ディジタル信号処理回路を有する。
【００２４】
シーケンス制御回路１８０は、第１電源ＶＣＣ１および第２電源ＶＣＣ２が所定のレベルに達したか否かを検知し、両者の電源電圧レベルが所定の検知レベルを超えたときに初めてシーケンス制御信号ＰＳ１を生成する。シーケンス制御信号ＰＳ１は、たとえばハイレベルからローレベルに転じたときに、電流源ＣＣ１をオフ状態からオン状態に切り換える。したがって、一方の電源電圧だけが所定の検知レベルに達している場合には、シーケンス制御信号ＰＳ１はハイレベルのままであり、電流源ＣＣ１はオフ状態に置かれたままである。なお、シーケンス制御回路１８０からはパワーオンリセット信号ＰＯＲも出力されており、このパワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。
【００２５】
図２は本発明の第２の実施形態にかかる半導体集積回路装置１００のブロック図を示す。図１に示した第１の実施形態とは、第１に第３電子回路１６０を設けたこと、第２に第３電子回路１６０に供給するために第３電源ＶＣＣ３を用意したこと、第３にシーケンス制御回路１８０に第１電源ＶＣＣ１、第２電源ＶＣＣ２および第３電源ＶＣＣ３を入力するようにしたこと、第４に第３電子回路１６０に電流源ＣＣ２を設けたこと、第５にシーケンス制御信号ＰＳ２によって電流源ＣＣ２を制御するようにしたことで異なる。こうした構成上の違いは電子回路および電源の数に応じて異なってくる。なお、シーケンス制御信号ＰＳ２は、シーケンス制御回路１８０の出力信号であり、実質的にはシーケンス制御信号ＰＳ１と同じものである。また、第３電子回路１６０は第１電子回路１２０と同様にアナログ信号処理回路を有する。
【００２６】
図３は図１に示したシーケンス制御回路１８０の概念を示すブロック図である。シーケンス制御回路１８０は、第１検知回路Ｋ１、第２検知回路Ｋ２、論理演算部ＡＬＵを有する。論理演算部ＡＬＵは論理積回路１８２とインバータ１８４を備える。インバータ１８４の出力からシーケンス制御信号ＰＳ１が出力され、シーケンス制御信号ＰＳ１によって第１電子回路１２０の回路動作が制御される。なお、インバータ１８４は必須の構成要件ではない。後段との接続のバッファやパルス信号の極性を合わせるために用意される。
【００２７】
第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第１電源ＶＣＣ１が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の回路構成やＭＯＳトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて決めることができる。検知レベル設定部ＶＲは作図上、抵抗のみで示したが、実際は分圧回路を構成する抵抗、トランジスタ、ダイオードの組み合わせから成っている。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐａとして論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００２８】
第２検知回路Ｋ２は第２電源ＶＣＣ２が所期の検知レベルに達しているか否かを検知する。第２検知回路Ｋ２の回路構成は基本的には第１検知回路Ｋ１と同じである。第２電源ＶＣＣ２が所定の電圧に達しているか否かを決めるための検知レベルはＭＯＳトランジスタの閾値電圧、バイポーラトランジスタのベース・エミッタ間順方向電圧を用いて随時所定の大きさに設定することができる。第２電源ＶＣＣ２の電源電圧は抵抗等を介してトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｂとして論理演算部ＡＬＵを構成する論理積回路１８２の第２端子１８２ｂに入力される。
【００２９】
第２検知回路Ｋ２から出力される検知信号Ｐｂと同じ信号は第２電子回路１４０を制御するためのパワーオンリセット信号ＰＯＲとして用いられる。パワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。第２電子回路１４０にはディジタル信号処理回路が内蔵されており、パワーオンリセット信号ＰＯＲによってディジタル信号処理回路は初期化される。すなわち、第２検知回路Ｋ２からはシーケンス制御信号ＰＳ１を生成するための検知信号Ｐｂとディジタル信号処理回路を初期化するためのパワーオンリセット信号ＰＯＲの２つの信号が出力される。
【００３０】
図４は図２に示したシーケンス制御回路１８０の概念を示すブロック図である。シーケンス制御回路１８０は、図３のものとは、第３電源ＶＣＣ３が供給される第３検知回路Ｋ３を有することで異なる。また、第３検知回路Ｋ３から出力される検知信号Ｐｃが論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力されること、論理演算部ＡＬＵから出力されるシーケンス制御信号ＰＳ２が第３電子回路１６０を制御するようにしたことで異なる。第３電子回路１６０の少なくとも一部はアナログ信号処理回路を有する。
【００３１】
図４に示した第１検知回路Ｋ１、第２検知回路Ｋ２は図３に示したものと同じである。重複するが再度説明する。第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路を有する。第１電源ＶＣＣ１が所定の電圧に達しているか否かを決めるための検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。検知レベル設定部ＶＲで設定される検知レベルはトランジスタＴＲのオンオフ動作を決定する。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐａとして論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００３２】
第２検知回路Ｋ２は第２電源ＶＣＣ２が所期の検知レベルまで達しているか否かを検知する。第１電源ＶＣＣ２は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成したたとえば分圧回路で構成される。第２電源ＶＣＣ２が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第２電源ＶＣＣ２の電源電圧は分圧され、分圧された電圧はトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｂとして論理演算部ＡＬＵを構成する論理積回路１８２の第２端子１８２ｂに入力される。
【００３３】
第２検知回路Ｋ２から出力される検知信号Ｐｂと同じ信号は第２電子回路１４０を制御するためのパワーオンリセット信号ＰＯＲとして用いられる。パワーオンリセット信号ＰＯＲは第２電子回路１４０を所定の状態に初期化するために用いられる。第２電子回路１４０には少なくともディジタル信号処理回路が内蔵されており、このディジタル信号処理回路は、パワーオンリセット信号ＰＯＲによって初期化される。第２検知回路Ｋ２からはシーケンス制御信号ＰＳ１を生成するための検知信号Ｐｂとディジタル信号処理回路を初期化するためのパワーオンリセット信号ＰＯＲの２つの信号が出力される。
【００３４】
第３検知回路Ｋ３は第３電源ＶＣＣ３が所期の検知レベルまで達しているか否かを検知する。第３電源ＶＣＣ３は検知レベル設定部ＶＲに印加される。検知レベル設定部ＶＲはたとえば２つの抵抗を直列に接続するか、あるいは抵抗とトランジスタ、ダイオードを直列に接続して構成した分圧回路で構成される。第３電源ＶＣＣ３が所定の電圧に達しているか否かの、いわゆる検知レベルは分圧回路の抵抗比の設定や回路構成によって随時所定の大きさに設定することができる。第３電源ＶＣＣ３の電源電圧は分圧され、分圧された電圧はトランジスタＴＲのゲートに与えられる。トランジスタＴＲのゲートにその閾値電圧を超える電圧が印加されるとトランジスタＴＲはオフ状態からオン状態に転じる。トランジスタＴＲの出力にはインバータＩＮＶが接続される。インバータＩＮＶの出力は検知信号Ｐｃとして論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力される。
【００３５】
図５は、本発明にかかる半導体集積回路装置１００の具体的な回路構成を示し、図２および図４にほぼ対応する。図５示の半導体集積回路装置１００は、アナログ信号処理回路とディジタル信号処理回路とが混在した、いわゆるアナログ・ディジタル混載ＩＣとして用意されている。半導体集積回路装置１００にはアナログ信号処理回路を有する第１電子回路１２０、ディジタル信号処理回路を有する第２電子回路１４０、アナログ信号処理回路を有する第３電子回路１６０の３つの電子回路が用意され、それぞれの電子回路には各別に電源が供給される。第１電源ＶＣＣ１は第１電子回路１２０に、第２電源ＶＣＣ２は第２電子回路１４０に、第３電源ＶＣＣ３は第３電子回路１６０に各別に供給される。第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧の大きさはたとえば８Ｖ〜１２Ｖであり、第２電源ＶＣＣ２の電源電圧の大きさは８Ｖ〜１２Ｖよりも小さなたとえば５Ｖに設定される。ディジタル信号処理回路に供給される電源電圧は一般的にアナログ信号処理回路用のそれよりも小さなたとえば３Ｖ〜５Ｖの範囲が一般的である。半導体集積回路装置１００には、第１電源ＶＣＣ１、第２電源ＶＣＣ２、第３電源ＶＣＣ３の他に幾つかの外部端子が設けられる。
【００３６】
図５に示した半導体集積回路装置１００に内蔵される回路機能は各種各様である。半導体集積回路装置１００がたとえば車に搭載される場合、第１電子回路１２０にはたとえば映像入力１、映像入力２、および映像入力３の３つの映像信号が用意される。映像入力１、映像入力２、および映像入力３にはたとえば、ＴＶ映像信号、ＤＶＤの再生映像信号、およびカーナビゲーションシステムの映像信号がそれぞれ提供される。この他に車のバックモニターとしての映像信号を提供することもできる。こうした映像信号はそれぞれバイアス回路Ｂ１、Ｂ２、およびＢ３によって各別に所定の直流レベルに設定される。バイアス回路Ｂ１、Ｂ２、およびＢ３には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各映像信号のダイナミックレンジが最適な状態となる直流電位に設定される。なお、バイアス回路Ｂ１〜Ｂ３に増幅機能をもたせ、各映像信号を所定の振幅まで増幅または減衰させることもできる。
【００３７】
バイアス回路Ｂ１〜Ｂ３によって所定の直流電位に設定され、また、増幅、減衰された各映像信号は各別にスイッチＳＷ１に入力される。スイッチＳＷ１にはたとえばバイポーラトランジスタやＭＯＳトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチＳＷ１により、映像入力１〜映像入力３の３つの映像信号の１つが選択されると、選択された映像信号は映像増幅器ＡＭＰ１に入力される。映像増幅器ＡＭＰ１では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよいが、後段との電気的な結合に不具合が生じないようにインピーダンスの整合を行うためのいわゆるバッファとしての機能も有する。
【００３８】
映像増幅器ＡＭＰ１から出力された映像入力１〜映像入力３のいずれか１つは、映像信号処理回路１２２に入力される。映像信号処理回路１２２には、たとえば、映像信号の振幅を調整するコントラスト調整、映像信号の明るさを調整するブライトネス調整、画質調整などが施された後、後段のディスプレー端末に映像出力される。
【００３９】
第１電子回路１２０には電流源ＣＣ１が用意される。なお、電流源ＣＣ１は電子回路１２０の少なくとも一部の駆動電力源として用意しており、電流源ＣＣ１が正規の動作を行うときに電子回路１２０全体が動作するように回路構成が成されている。電流源ＣＣ１はシーケンス制御回路１８０から出力されるシーケンス制御信号ＰＳ１がハイレベルからローレベルに転じたとき、またはローレベルからハイレベルに転じたときにオフ状態からオン状態に動作が切り換えられる。電流源ＣＣ１の動作がオフ状態からオン状態に切り換えられると第１電子回路１２０は所期の回路動作を行う。
【００４０】
第２電子回路１４０はロジック回路を有する。ロジック回路はディジタル信号処理回路の１つであるとして示している。第２電子回路１４０には半導体集積回路装置１００の外部から第２電源ＶＣＣ２が供給される。第２電源ＶＣＣ２は第１電源ＶＣＣ１および第３電源ＶＣＣ３とは独立して用意される。ロジック回路などのディジタル信号処理回路の電源電圧は一般的にアナログ信号処理回路のそれよりも小さく、本発明の実施形態では第２電源ＶＣＣ２の電源電圧は５Ｖである。第２電子回路１４０はスイッチＳＷ１および後述するスイッチＳＷ２を駆動するために用意される。すなわち、制御信号Ｓ１およびＳ２はそれぞれスイッチＳＷ１およびＳＷ２を駆動する。なお、図５には示していないが第２電子回路１４０にはフリップフロップ、論理積回路、論理和回路、パルス発生回路、分周器、シフトレジスタ等のいわゆる、各種各様のディジタル信号処理回路を内蔵させることができる。
【００４１】
第３電子回路１６０には、第１電子回路１２０に対応した回路構成が用意されている。すなわち音声入力１、音声入力２、および音声入力３にはそれぞれ映像入力１、映像入力２、および映像入力３に対応する音声信号が各別に入力される。たとえば、音声入力１はＴＶ音声信号であり、音声入力２はＤＶＤの音声信号、音声入力３はカーナビゲーションシステムの音声信号としてそれぞれ用意される。こうした音声信号はそれぞれバイアス回路Ｂ４、Ｂ５、およびＢ６によって各別に所定の直流レベルに設定される。バイアス回路Ｂ４、Ｂ５、およびＢ６には、よく知られたバンドギャップ定電圧回路などを用いるなどして、各音声信号のダイナミックレンジが最適な状態になる直流電位に設定される。なお、バイアス回路Ｂ４〜Ｂ６に信号増幅の回路機能をもたせ、各音声信号を所定の大きさまで増幅または減衰させることもできる。
【００４２】
バイアス回路Ｂ４〜Ｂ６によって所定の直流電位に設定され、また、増幅、減衰された各音声信号はスイッチＳＷ２に入力される。スイッチＳＷ２にはたとえばバイポーラトランジスタやＭＯＳトランジスタで構成した電子スイッチを用いてもよいし機械的なスイッチを用いてもかまわない。スイッチＳＷ２により、音声入力１〜音声入力３の３つの音声信号の１つが選択されると、選択された音声信号は音声増幅器ＡＭＰ２に入力される。音声増幅器ＡＭＰ２では所定の振幅まで増幅させるかまたは減衰させるかまたは利得調整を行ってもよい。
【００４３】
第２電子回路１６０には電流源ＣＣ２が用意される。なお、電流源ＣＣ２は第３電子回路１６０の少なくとも一部の駆動電力源として用意されており、電流源ＣＣ２が正規に動作したときに第３電子回路１６０全体が動作するように回路構成が成されている。電流源ＣＣ２はシーケンス制御信号ＰＳ２のレベルが転じたときにオン状態となる。電流源ＣＣ２がオンするに追随して第３電子回路１６０が所期の回路動作を行う。なお、シーケンス制御信号ＰＳ２は第１電子回路１２０を制御するために用いたシーケンス制御信号ＰＳ１と同じ信号を利用することができる。
【００４４】
音声増幅器ＡＭＰ２から出力された音声信号は音声信号処理回路１６２に入力される。音声信号処理回路１６２では音声信号を所定の振幅まで増幅させるかまたは減衰させる。または、いわゆる音声のボリューム調整やノイズ抑圧、または音声信号を消音するためのいわゆるミュートを行うことができる。
【００４５】
音声信号処理回路１６２で処理された音声信号はパワーアンプ１６４に入力される。パワーアンプ１６４は後段に接続されるスピーカに所定の電流を供給するために所定の電力が出力されるように電力増幅を行う。
【００４６】
図５に示すシーケンス制御回路１８０は図４に示したそれと同じである。すなわち、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が所定の検知レベルに達しているか否かを検知するための第１検知回路Ｋ１、第２検知回路Ｋ２、および第３検知回路Ｋ３を備える。各検知回路からは検知信号Ｐａ、Ｐｂ、およびＰｃが各別に出力される。検知信号Ｐａ、Ｐｂ、およびＰｃは、論理演算部ＡＬＵの第１端子１８２ａ、第２端子１８２ｂ、および第３端子１８２ｃに各別に入力され、論理積回路１８２で論理積演算され、その演算結果はインバータ１８４で反転される。検知信号Ｐｂは、パワーオンリセット信号ＰＯＲとしても用いられる。インバータ１８４から出力されたシーケンス制御信号ＰＳ１は第１電子回路１２０を、シーケンス制御信号ＰＳ２は第３電子回路１６０をそれぞれオフからオンさせる。
【００４７】
図６は、図５に示した半導体集積回路装置１００の変形である。図５は、第２電源ＶＣＣ２は半導体集積回路装置１００の外部から供給されるものとしたが、図６は、第２電源ＶＣＣ２を外部端子から供給するのではなく、第１電源ＶＣＣ１によって生成するようにしたことである。すなわち、第１電源ＶＣＣ１を入力電源とするリニア・レギュレータＲＥＧを用意し、このリニア・レギュレータＲＥＧで第２電源ＶＣＣ２を生成する。リニア・レギュレータＲＥＧはよく知られたものであり、第２電源ＶＣＣ２が第１電源ＶＣＣ１よりも低い電圧であれば一定の大きさに制御することができる。第１電源ＶＣＣ１の電源電圧はたとえば８Ｖであり、第２電源ＶＣＣ２の電源電圧はたとえば５Ｖに設定される。なお、リニア・レギュレータＲＥＧにＬＤＯ（Low Drop Output）タイプを用いれば第１電源ＶＣＣ１と第２電源ＶＣＣ２との差を小さくすることができる。いずれにしても第２電源ＶＣＣ２は第１電源ＶＣＣ１によって生成されるものであるから、第１電源ＶＣＣ１と第２電源ＶＣＣ２との立ち上がり順序を一意に決定することができる。なお、リニア・レギュレータＲＥＧは第１電子回路１２０側に設けずに第３電子回路１６０側に設けてもよい。
【００４８】
図７は図４に示したシーケンス制御回路１８０の具体的な回路構成を示す。第１検知回路Ｋ１は第１電源ＶＣＣ１が所期の検知レベルに達しているか否かを検知する。第１電源ＶＣＣ１の電源電圧はたとえば８Ｖに選ばれている。抵抗Ｒ１およびＲ２はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ９０ＫΩおよび３０ＫΩである。第１検知回路Ｋ１の入力段は抵抗Ｒ１とＲ２とで構成された分圧回路を有する。第１電源ＶＣＣ１は抵抗Ｒ１の第１端子に印加される。抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は接地電位ＧＮＤに接続される。抵抗Ｒ１とＲ２の共通接続点、すなわちノードＮ１にはトランジスタＴｒ１のゲートが接続される。したがって、トランジスタＴｒ１のゲートには第１電源ＶＣＣ１が抵抗Ｒ１とＲ２とで分圧された電圧が与えられる。ノード電位Ｖｎ１、すなわち、接地電位ＧＮＤを基準にしたときのノードＮ１の電位は抵抗Ｒ１とＲ２との分圧比で決まる。検知回路Ｋ１は、トランジスタＴｒ１のゲートに閾値電圧Ｖｔ１を超える電圧が印加されたときに初めて動作する。したがって、検知回路Ｋ１の検知レベルはトランジスタＴｒ１の閾値電圧Ｖｔ１が大きく関わってくる。
【００４９】
トランジスタＴｒ１のソースは接地電位ＧＮＤに、そのドレインは抵抗Ｒ３の第１端子に、抵抗Ｒ３の第２端子は第２電源ＶＣＣ２にそれぞれ接続される。抵抗Ｒ３はたとえばポリシコンから成り、その抵抗値はたとえば１００ＫΩに選ばれる。トランジスタＴｒ１に流れるドレイン電流はトランジスタＴｒ１の閾値電圧Ｖｔ１および抵抗Ｒ３の大きさによって決められる。トランジスタＴｒ１がオンすると、抵抗Ｒ３の第１端子、すなわち、トランジスタＴｒ１と抵抗Ｒ３との共通接続点であるノードＮ２の電位は下がる。
【００５０】
ノードＮ２にはインバータＩＮＶ１の入力が接続される。インバータＩＮＶ１はＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネンＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータから成る。ノードＮ２の電位が第２電源ＶＣＣ２の電源電圧よりもＰチャンネルＭＯＳトランジスタの閾値電圧Ｖｔだけ下がったときインバータＩＮＶ１はローレベルからハイレベルに転じる。インバータＩＮＶ１の出力はノードＮ３に出力される。
【００５１】
ノードＮ３にはインバータＩＮＶ２の入力が、その出力にはインバータＩＮＶ３の入力がそれぞれ接続され、インバータＩＮＶ３の出力から検知信号Ｐａが出力される。なお、検知信号Ｐａの極性はノードＮ３に出力された信号と同じとなる。検知信号Ｐａは論理演算部ＡＬＵを構成する論理積回路１８２の第１端子１８２ａに入力される。
【００５２】
第２検知回路Ｋ２は、検知信号Ｐｂとパワーオンリセット信号ＰＯＲの２つの信号を出力する。ここでの説明はこの程度にとどめ詳細については後述する。
【００５３】
第３検知回路Ｋ３は、第３電源ＶＣＣ３が所期の検知レベルに達しているか否かを検知するが、第１検知回路Ｋ１とほぼ同じ回路構成を成す。すなわち、第３電源ＶＣＣ３の電源電圧はたとえば８Ｖに選ばれている。抵抗Ｒ４およびＲ５はたとえばポリシリコンから成りそれらの抵抗値はたとえばそれぞれ９０ＫΩおよび３０ＫΩに選ばれる。第３検知回路Ｋ３の入力段は抵抗Ｒ４とＲ５とで構成された分圧回路を有する。抵抗Ｒ４とＲ５によって第３電源ＶＣＣ３が所定の大きさに分圧される。第３電源ＶＣＣ３は抵抗Ｒ４の第１端子に印加される。抵抗Ｒ４の第２端子は抵抗Ｒ５の第１端子に接続され、抵抗Ｒ５の第２端子は接地電位ＧＮＤに接続される。抵抗Ｒ４とＲ５の共通接続点、すなわちノードＮ４にはトランジスタＴｒ２のゲートが接続される。ノード電位Ｖｎ４、すなわち、接地電位ＧＮＤを基準にしたときのノードＮ４の電位は抵抗Ｒ４とＲ５との分圧比で決まる。検知回路Ｋ３はトランジスタＴｒ２のゲートにそのトランジスタの閾値電圧Ｖｔ２を超える電圧が印加されたときに所期の動作を行う。したがって、検知回路Ｋ３の検知レベルはトランジスタＴｒ２の閾値電圧Ｖｔ２が大きく関わってくる。
【００５４】
トランジスタＴｒ２のソースは接地電位ＧＮＤに、そのドレインは抵抗Ｒ６の第１端子に、抵抗Ｒ６の第２端子は第２電源ＶＣＣ２にそれぞれ接続される。抵抗Ｒ６はたとえばポリシリコンから成り、その抵抗値はたとえば１００ＫΩに選ばれる。トランジスタＴｒ２に流れるドレイン電流はトランジスタＴｒ２の閾値電圧Ｖｔ２および抵抗Ｒ６の大きさによって決められる。トランジスタＴｒ２がオンすると、抵抗Ｒ６の第１端子、すなわち、トランジスタＴｒ２と抵抗Ｒ６との共通接続点であるノードＮ５の電位は下がる。
【００５５】
ノードＮ５にはインバータＩＮＶ４の入力が接続される。インバータＩＮＶ４はＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネンＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータから成る。ノードＮ５の電位が第２電源ＶＣＣ２の電源電圧よりもＰチャンネルＭＯＳトランジスタの閾値電圧Ｖｔだけ下がったときインバータＩＮＶ４はローレベルからハイレベルに転じる。インバータＩＮＶ４の出力はノードＮ６に接続される。
【００５６】
ノードＮ６にはインバータＩＮＶ５の入力が、その出力にはインバータＩＮＶ６の入力がそれぞれ接続され、インバータＩＮＶ６の出力には検知信号Ｐｃが出力される。なお、検知信号Ｐｃの極性はノードＮ６に出力された信号と同じとなる。検知信号Ｐｃは、論理演算部ＡＬＵを構成する論理積回路１８２の第３端子１８２ｃに入力される。
【００５７】
図８は、図７に示した第２検知回路Ｋ２のタイミングチャートを示す。図中、横軸は時間ｔを縦軸は電圧の大きさをそれぞれ示す。第２電源ＶＣＣ２は時刻ｔ１でオンされると、所定の時間が経過した時刻ｔｍで一定の電圧Ｖ２に落ち着く。電圧Ｖ２の大きさはたとえば５Ｖであり、この大きさは第１電源ＶＣＣ１、第３電源ＶＣＣ３のそれらよりも小さい。
【００５８】
ノード電位Ｖｎ７、すなわち、接地電位ＧＮＤを基準としたときのノードＮ７の電位は、時刻ｔ２から徐々に増加する。時刻ｔ２は第２電源ＶＣＣ２の大きさが、トランジスタＴｒ３がオンし始める動作点、すなわち、トランジスタＴｒ３の閾値電圧Ｖｔ３に達するタイミングである。したがって、検知回路Ｋ２の検知レベルはトランジスタＴｒ３の閾値電圧Ｖｔ３および抵抗Ｒ７の大きさが関わってくる。トランジスタＴｒ３はＮチャンネルＭＯＳトランジスタからなり、その閾値電圧Ｖｔ３を０．７Ｖとすると、第２電源ＶＣＣ２の電源電圧Ｖ２が０．７Ｖ付近からノード電位Ｖｎ７は増加し始める。なお、トランジスタＴｒ３はＮＰＮバイポーラトランジスタに置き換えてもよく、その場合、ベース・エミッタ間順方向電圧Ｖｂｅはほぼ０．７Ｖであるからノード電位Ｖｎ７の立ち上がり特性はＭＯＳトランジスタとほぼ同じとなる。ノード電位Ｖｎ７の大きさはトランジスタＴｒ３の電気的特性および抵抗Ｒ７の抵抗値によって決めることができる。ノード電位Ｖｎ７の安定したときの電位Ｖ７は、たとえば第２電源ＶＣＣ２の電源電圧が５Ｖ、抵抗Ｒ７の抵抗値が４０ＫΩであるとき、１．５Ｖ〜２Ｖの範囲である。
【００５９】
ノード電位Ｖｎ８、すなわち、接地電位ＧＮＤを基準としたときのノードＮ８の電位は時刻ｔ２の後の時刻ｔ３から徐々に増加する。時刻ｔ３はトランジスタＴｒ４がオンし始める動作タイミングであり、第２電源ＶＣＣ２の電圧Ｖ２とノードＮ７のノード電位Ｖｎ７との電位差（Ｖ２−Ｖｎ７）がトランジスタＴｒ４の閾値電圧Ｖｔ４を超えたときにトランジスタＴｒ４はオンする。
【００６０】
トランジスタＴｒ４はＰチャンネルＭＯＳトランジスタから成り、その閾値電圧Ｖｔ４を０．７Ｖとすると、時刻ｔ３は（Ｖ２−Ｖｎ７）≧０．７Ｖの条件を満たすタイミングである。なお、トランジスタＴｒ４はＰＮＰバイポーラトランジスタに置き換えてもよく、その場合、エミッタ・ベース間順方向電圧Ｖｅｂはほぼ０．７Ｖであるからノード電位Ｖｎ７の立ち上がり特性はＰチャンネルＭＯＳトランジスタを用いた場合とほぼ同じとなる。
【００６１】
ノード電位Ｖｎ９、すなわち、接地電位ＧＮＤを基準としたときのノードＮ９の電位は、ノードＮ８の電位Ｖｎ８とは反転した関係に置かれる。これはノードＮ８とノードＮ９との間にインバータＩＮＶ７が介在されているためである。このため、ノードＮ８がローレベルおよびハイレベルのときに、ノードＮ９はそれぞれハイレベルおよびローレベルに置かれる。すなわち、ノードＮ８の電位Ｖｎ８は時刻ｔ３で立ち上がると、第２電源ＶＣＣ２の電圧Ｖ２、すなわち、ハイレベルに向かって変化するが、ノードＮ９の電位Ｖｎ９は時刻ｔ３と時刻ｔ４との間で接地電位ＧＮＤ、すなわち、ローレベルに向かって変化する。ノードＮ８の電位Ｖｎ８がインバータＩＮＶ７の閾値電圧Ｖｔ７に達する時刻ｔ４でノード電位Ｖｎ９はハイレベルからローレベルに転じる。
【００６２】
インバータＩＮＶ７は、ＰチャンネルＭＯＳトランジスタを第２電源ＶＣＣ２に、ＮチャンネルＭＯＳトランジスタを接地電位ＧＮＤにそれぞれ接続した、いわゆるＣＭＯＳインバータで構成される。インバータＩＮＶ７の閾値電圧Ｖｔ７を０．７Ｖとすると、ノードＮ８の電位Ｖｎ８が０．７Ｖよりも低いときおよび高いときに、ノードＮ９の電位Ｖｎ９は、それぞれハイレベルおよびローレベルに置かれる。
【００６３】
インバータＩＮＶ８は、ノードＮ９とＮ１０との間に接続される。ノードＮ９に現れるハイレベルおよびローレベルを有するパルス信号はインバータＩＮＶ８で極性が反転されノードＮ１０に取り出される。ノードＮ１０に取り出されたパルス信号は２つの働きを有し、１つはパワーオンリセット信号ＰＯＲとして、図１、図２に示した第２電子回路１４０の回路動作を初期化するために用いられる。もう１つは、シーケンス制御信号ＰＳ１、ＰＳ２を生成するための検知信号Ｐｂとして用いられる。
【００６４】
図９は、図７に示したシーケンス制御回路１８０においてパワーオンリセット信号ＰＯＲおよびシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを説明するために用意したタイミングチャートである。説明の便宜上、２つの仮定条件を設ける。１つ目の仮定条件は図７示のシーケンス制御回路１８０の第１電源ＶＣＣ１と第３電源ＶＣＣ３とは共通接続され、同じ電源電圧が供給されるということである。なお、こうした使用方法は実態でも使用することが可能である。２つ目の仮定条件は、第２電源ＶＣＣ２が第１電源ＶＣＣ１（ＶＣＣ３）の大きさに追随するということである。すなわち、第１電源ＶＣＣ１（ＶＣＣ３）が増加および減少すれば、それに応動して第２電源ＶＣＣ２も増加および減少するということである。こうした挙動は図６に示すように、第１電源ＶＣＣ１を入力としてリニア・レギュレータＲＥＧで第２電源ＶＣＣ２を生成する場合に起こり得る。なお、横軸には第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧の大きさを示す。これらの電源電圧の最大値は８Ｖであるとしている。縦軸には第２電源ＶＣＣ２、パワーオンリセット信号ＰＯＲ、およびシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを示す。第２電源ＶＣＣ２の最大値、すなわち一定に落ち着いたときの電源電圧の大きさは５Ｖであるとして示している。
【００６５】
図９において、第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧が１．８Ｖの近辺になると、第２電源ＶＣＣ２は立ち上がり、そのときの電源電圧は１Ｖの近辺になることを示す。さらに第１電源ＶＣＣ１および第３電源ＶＣＣ３が３．５Ｖ近辺でパワーオンリセット信号ＰＯＲが生成され、そのときの第２電源ＶＣＣ２の電源電圧Ｖｐｏｒはほぼ３Ｖ近辺であることを示す。このことは、図７において、第２電源ＶＣＣ２が３Ｖの近辺になるとノードＮ１０に取り出されるパワーオンリセット信号ＰＯＲがローレベルからハイレベルに転じることを示す。こうした挙動は、第２検知回路Ｋ２の検知レベルＶｐｏｒは３Ｖであるといえる。第２検知回路Ｋ２のノードＮ１０には第１電源ＶＣＣ１および第３電源ＶＣＣ３の状態に関わらず、パワーオンリセット信号ＰＯＲは出力される。取り出されたパワーオンリセット信号ＰＯＲは、検知信号Ｐｂとして論理積回路１８２の第２端子１８２ｂに入力される。また、パワーオンリセット信号ＰＯＲは、たとえば、図１、図２に示すように、第２電子回路１４０を初期化するための信号として用いられる。
【００６６】
図９において、さらに第１電源ＶＣＣ１および第３電源ＶＣＣ３の電源電圧が５Ｖ近辺になると、シーケンス制御信号ＰＳ１、ＰＳ２が生成されることを示している。シーケンス制御信号ＰＳ１、ＰＳ２は、図７のインバータ１８４から出力される。シーケンス制御信号ＰＳ１、ＰＳ２は、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が論理積回路１８２で論理積演算された結果出力される信号である。また、このタイミングのときの第２電源ＶＣＣ２は４Ｖである。パワーオンリセット信号ＰＯＲが生成されるときの第２電源ＶＣＣ２は３Ｖ近辺であるから、シーケンス制御信号ＰＳ１、ＰＳ２が生成される第２電源ＶＣＣ２の大きさはそれよりも大きい（高い）ことがわかる。
【００６７】
シーケンス制御信号ＰＳ１、ＰＳ２が生成されるときの第２電源ＶＣＣ２の大きさが、パワーオンリセット信号ＰＯＲが生成されるそれよりも大きい（高い）ということは極めて重要なことである。なぜならば、パワーオンリセット信号ＰＯＲは、シーケンス制御信号ＰＳ１、ＰＳ２を生成するために用いると同時に第２電子回路１４０を初期化するためのパワーオンリセット信号として用いるためである。第２電子回路１４０に内蔵されるディジタル信号処理回路を完全に初期化した後にこのディジタル信号処理回路で生成された各種各様のロジック信号によりアナログ信号処理回路を内蔵する第２電子回路１２０および第３電子回路を制御することは回路の誤動作を排除するのに重要なことである。
【００６８】
なお、シーケンス制御信号ＰＳ１、ＰＳ２が生成されるときの第２電源ＶＣＣ２の大きさが、パワーオンリセット信号ＰＯＲが生成されるそれよりも大きい（高い）ということは、時間的にみると、パワーオンリセット信号ＰＯＲがシーケンス制御信号ＰＳ１、ＰＳ２よりも先に出力されるということになる。このことも重要なことである。なぜならば、パワーオンリセット信号ＰＯＲでまず第２電子回路１４０を初期化した後にシーケンス制御信号ＰＳ１、ＰＳ２を出力することができるからであり、これによって回路の誤動作を排除することができるからである。
【００６９】
図１０は図７に示したシーケンス制御回路１８０のタイミングチャートを示す。とくに３つの電源、すなわち、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３が独立して立ち上がるタイミングとシーケンス制御信号ＰＳ１、ＰＳ２が生成されるタイミングを模式的に示す。
【００７０】
３つの電源が独立して立ち上がる状態は、図１０（ａ）〜図１０（ｆ）に示すように６通りである。図中、横軸は各電源の立ち上がり時間ｔを縦軸は各電源の電圧の大きさをそれぞれ表す。なお、図中、検知レベルＶｋ１は、第１検知回路Ｋ１および第３検知回路Ｋ３から出力される検知信号ＰａおよびＰｃが、ローレベルからハイレベルに転じるときの第１電源ＶＣＣ１および第３電源ＶＣＣ３の大きさを表し、第１電源ＶＣＣ１および第３電源ＶＣＣ３の検知レベルは共に等しいものとしている。検知レベルＶｋ２は第２検知回路Ｋ２から出力される検知信号Ｐｂがローレベルからハイレベルに転じたときの第２電源ＶＣＣ２の大きさを表す。なお、検知レベルＶｋ２は検知レベルＶｋ１よりも小さくなるように設定される。シーケンス制御信号ＰＳ１、ＰＳ２がハイレベルからローレベルに転じたときに電流源ＣＣ１、ＣＣ２は共にオフ状態からオン状態に切り換えられる。
【００７１】
図１０（ａ）〜図１０（ｆ）において、シーケンス制御信号ＰＳ１、ＰＳ２がハイレベルからローレベルに転じるタイミングはいずれも時刻ｔ４で生じることをあらかじめ申し添える。
【００７２】
図１０（ａ）は、第１電源ＶＣＣ１、第２電源ＶＣＣ２、および第３電源ＶＣＣ３がこの順序で立ち上がる状態を示す。すなわち、第１電源ＶＣＣ１が時刻ｔ１で、第２電源ＶＣＣ２が時刻ｔ２で、第３電源ＶＣＣ３が時刻ｔ３で立ち上がる状態を示す。第１電源ＶＣＣ１および第３電源ＶＣＣ３の大きさはたとえば８Ｖであり、第２電源ＶＣＣ２の大きさはたとえば５Ｖである。シーケンス制御信号ＰＳ１およびＰＳ２は図７に示したシーケンス制御回路１８０のインバータ１８４から出力される。シーケンス制御回路１８０に供給される電源電圧は第２電源ＶＣＣ２と同じ電源電圧が供給される。したがってシーケンス制御信号ＰＳ１、ＰＳ２は、少なくとも第２電源ＶＣＣ２が印加されるまでは出力されないことになる。第２電源ＶＣＣ２は時刻ｔ２で立ち上がるが、このタイミングでは第３電源ＶＣＣ３はまだ立ち上がっていない。時刻ｔ３に達すると第３電源ＶＣＣ３が立ち上がる。時刻ｔ３に至って初めて３つの電源が立ち上がり、この状態で初めて論理演算部ＡＬＵが動作する条件が整う。時刻ｔ４に達すると第３電源ＶＣＣ３は検知レベルＶｋ２を超え、このタイミングでシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。時刻ｔ４に達するとシーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフ状態からオン状態に切り換える。
【００７３】
電流源ＣＣ１、ＣＣ２がオフ状態からオン状態に切り換えられると、これに追随して第１電子回路１２０および第３電子回路１６０もオフ状態からオン状態に切り換えられる。なお、こうした条件は後述する図１０（ｂ）〜図１０（ｆ）でも同じである。
【００７４】
図１０（ｂ）は、第１電源ＶＣＣ１、第３電源ＶＣＣ３、および第２電源ＶＣＣ２がこの順序で立ち上がる状態を示す。すなわち、第１電源ＶＣＣ１が時刻ｔ１で、第３電源ＶＣＣ３が時刻ｔ２で、第２電源ＶＣＣ２が時刻ｔ３で立ち上がる状態を示す。図１０（ｂ）に示した電源シーケンスにおいては、最後に立ち上がるのは第２電源ＶＣＣ２である。このため、第２電源ＶＣＣ２が供給されて初めて動作する論理演算部ＡＬＵは第２電源ＶＣＣ２が投入されるまで待機する。第２電源ＶＣＣ２が検知レベルＶｋ２を超えるとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。シーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフからオン状態に切り換える。
【００７５】
図１０（ｃ）は、第２電源ＶＣＣ２、第１電源ＶＣＣ１、および第３電源ＶＣＣ３がこの順序で立ち上がる状態を示す。すなわち、第２電源ＶＣＣ２が時刻ｔ１で、第１電源ＶＣＣ１が時刻ｔ２で、第３電源ＶＣＣ３が時刻ｔ３で立ち上がる状態を示す。図１０（ｃ）に示す電源シーケンスの場合は、図１０（ａ）、図１０（ｂ）に比べると、シーケンス制御回路１８０には早めに電源電圧が供給される。時刻ｔ３に達すると第３電源ＶＣＣ３が立ち上がり、その電源電圧が検知レベルＶｋ１を超える、時刻ｔ４に達するとシーケンス制御信号ＰＳ１およびＰＳ２はハイレベルからローレベルに転じ、時刻ｔ４以降は電流源ＣＣ１およびＣＣ２はオフ状態からオン状態に切り換えられる。
【００７６】
図１０（ｄ）は、第２電源ＶＣＣ２、第３電源ＶＣＣ３、および第１電源ＶＣＣ１がこの順序で立ち上がる状態を示す。すなわち、第２電源ＶＣＣ２が時刻ｔ１で、第３電源ＶＣＣ３が時刻ｔ２で、第１電源ＶＣＣ１が時刻ｔ３で立ち上がる状態を示す。図１０（ｄ）に示す電源シーケンスは、第１電源ＶＣＣ１と第３電源ＶＣＣ３の電源電圧が同じ大きさであるので、図１０（ｃ）のものと本質的に同じである。
【００７７】
図１０（ｅ）は、第３電源ＶＣＣ３、第１電源ＶＣＣ１、および第２電源ＶＣＣ２がこの順序で立ち上がる状態を示す。すなわち、第３電源ＶＣＣ３が時刻ｔ１で、第１電源ＶＣＣ１が時刻ｔ２で、第２電源ＶＣＣ２が時刻ｔ３でそれぞれ立ち上がる状態を示す。先の図１０（ｂ）とは第１電源ＶＣＣ１と第３電源ＶＣＣ３とが入れ替わっているだけである。３つの電源の中で最も立ち上がりが遅いのは第２電源ＶＣＣ２であるから、第２電源ＶＣＣ２が供給されて初めて動作する論理演算部ＡＬＵは第２電源ＶＣＣ２が投入されるまで待機する。第２電源ＶＣＣ２が検知レベルＶｋ２を超えるとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じる。シーケンス制御信号ＰＳ１およびＰＳ２はそれぞれ電流源ＣＣ１およびＣＣ２を、オフからオン状態に切り換える。
【００７８】
図１０（ｆ）は、図１０（ｅ）に示した電源シーケンスにおいて、第１電源ＶＣＣ１と第２電源ＶＣＣ２の立ち上がり順序が逆転した状態を示す。すなわち、第３電源ＶＣＣ３が立ち上がった後、第２電源ＶＣＣ２が立ち上がり、最後に第１電源ＶＣＣ１が立ち上がる状態を示す。すなわち、第３電源ＶＣＣ３が時刻ｔ１で、第２電源ＶＣＣ２が時刻ｔ２で、第１電源ＶＣＣ１が時刻ｔ３でそれぞれ立ち上がる状態を示す。論理演算部ＡＬＵに供給される電源電圧は第２電源ＶＣＣ２であるから、時刻ｔ２以降は論理演算部ＡＬＵがいつでも動作できる状態に置かれる。しかし、時刻ｔ２のタイミングでは第１電源ＶＣＣ１はまだ立ち上がっていないので、シーケンス制御信号ＰＳ１、ＰＳ２は、ハイレベルのままである。時刻ｔ３に達すると第１電源ＶＣＣ１が立ち上がり、その電位が検知レベルＶｋ１を超えるのは時刻ｔ４となる。時刻ｔ４に至るとシーケンス制御信号ＰＳ１、ＰＳ２はハイレベルからローレベルに転じ、このタイミングで電流源ＣＣ１および電流源ＣＣ２はオフ状態からオン状態に切り換えられる。
【００７９】
以上、図１０の説明から明らかになるように、インバータ１８４の出力に取り出されるシーケンス制御信号ＰＳ１、ＰＳ２が、ハイレベルからローレベルに転じるのはすべての電源が立ち上がったことを検知したタイミングとなる。このタイミングは３つの電源のシーケンスに関わらず不変である。なお、図１０（ｂ）、図１０（ｅ）は、シーケンス制御回路１８０およびディジタル信号処理回路に電源電圧を供給する第２電源ＶＣＣ２が最後に立ち上がるのでシーケンス制御信号ＰＳ１、ＰＳ２が生成される状態は他の電源シーケンスとは状況が異なる。しかし、その検知レベルＶｋ２を他の電源シーケンスのときの検知レベルＶｋ１よりも小さく（低く）設定しているので検知のタイミングを早くすることができる。
【産業上の利用可能性】
【００８０】
本発明の半導体集積回路装置は、複数の回路と複数の電源を有していても、また、複数の電源が外部、内部であるに関わらず各回路のオン状態を一意に制御することができる。これにより各回路の誤動作を排除することができるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００８１】
１００ 半導体集積回路装置
１２０ 第１電子回路
１２２ 映像信号処理回路
１４０ 第２電子回路
１６０ 第３電子回路
１６２ 音声信号処理回路
１６４ パワーアンプ
１８０ シーケンス制御回路
１８２ 論理積回路
１８４ インバータ
ＡＬＵ 論理演算部
ＡＭＰ１ 映像増幅器
ＡＭＰ２ 音声増幅器
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６ バイアス回路
ＣＣ１、ＣＣ２ 電流源
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ８ インバータ
Ｋ１ 第１検知回路
Ｋ２ 第２検知回路
Ｋ３ 第３検知回路
Ｎ１，Ｎ２、Ｎ３，Ｎ４、Ｎ５、Ｎ６，Ｎ７、Ｎ８、Ｎ９、Ｎ１０ ノード
Ｐａ、Ｐｂ、Ｐｃ 検知信号
ＰＯＲ パワーオンリセット信号
ＰＳ１、ＰＳ２ シーケンス制御信号
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７ 抵抗
Ｓ１、Ｓ２ 制御信号
ＳＷ１、ＳＷ２ スイッチ
ＶＣＣ１ 第１電源
ＶＣＣ２ 第２電源
ＶＣＣ３ 第３電源
【特許請求の範囲】
【請求項１】
第1電源で動作する第１電子回路と、
第２電源で動作する第２電子回路と、
前記第1電源の電圧の大きさを第1検知レベルで検出し第１検知信号を出力する第１検知回路と前記第２電源の電圧の大きさを第２検知レベルで検出し第２検知信号を出力する第２検知回路と前記第１検知信号および前記第２検知信号が各別に入力される論理演算部とを有するシーケンス制御回路とを備え、
前記シーケンス制御回路から出力されるシーケンス制御信号のレベルが転じたときに前記第１電子回路はオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項２】
請求項１において、前記シーケンス制御回路には前記第２電源が供給される半導体集積回路装置。
【請求項３】
請求項１において、前記第２検知回路は前記第２電子回路の動作を初期化するためのパワーオンリセット信号を出力する半導体集積回路装置。
【請求項４】
請求項３において、時間的にみて前記パワーオンリセット信号が先に出力された後に前記シーケンス制御信号が出力される半導体集積回路装置。
【請求項５】
請求項４において、前記第２電源の電圧レベルでみたとき前記パワーオンリセット信号は前記シーケンス制御信号よりも小さい（低い）電圧で出力される半導体集積回路装置。
【請求項６】
請求項１において、前記第１電子回路はアナログ信号処理回路を有し、前記第２電子回路はディジタル信号処理回路を有する半導体集積回路装置。
【請求項７】
請求項６において、前記アナログ信号処理回路は複数の映像信号および複数の音声信号の少なくとも１つを処理する回路であり、前記ディジタル信号処理回路は前記複数の映像信号および音声信号のいずれか１つを切り換える制御信号を生成する半導体集積回路装置。
【請求項８】
請求項１において、前記第１電子回路は電流源を有し、前記シーケンス制御信号のレベルが転じたときに前記電流源がオフ状態からオン状態に切り換えられることによって前記第１電子回路がオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項９】
請求項１において、前記第１検知回路、および前記第２検知回路の入力段は電源電圧を分圧する分圧回路を有する半導体集積回路装置。
【請求項１０】
請求項１のシーケンス制御回路はさらに第３電源で動作する第３電子回路と前記第３電源の大きさを第３検知レベルで検出し第３検知信号を出力する第３検知回路と
前記第３検知信号を前記論理演算部に入力する手段を備える半導体集積回路装置。
【請求項１１】
請求項１０において、前記第１電子回路および前記第３電子回路はアナログ信号処理回路を有し、前記第２電子回路はディジタル信号処理回路を有する半導体集積回路装置。
【請求項１２】
請求項１０において、前記アナログ信号処理回路は電流源を有し、前記シーケンス制御信号のレベルが転じたときに前記電流源がオフ状態からオン状態に切り換えられることによって前記第１電子回路および前記第３電子回路がオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項１３】
請求項１０において、前記第１検知回路、前記第２検知回路、および前記第３検知回路の入力段は電源電圧を分圧する分圧回路を有する半導体集積回路装置。
【請求項１４】
請求項１または請求項１０において、前記第２電源は前記第１電源または前記第３電源のいずれか一方によって生成される半導体集積回路装置。
【請求項１５】
請求項１において、前記第１検知回路の入力段は前記第１電源が印加される第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第１抵抗と前記第２抵抗の共通接続点に接続されるトランジスタを有する半導体集積回路装置。
【請求項１６】
請求項１０において、前記第３検知回路の入力段は前記第３電源が印加される第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第１抵抗と前記第２抵抗の共通接続点に接続されるトランジスタを有する半導体集積回路装置。
【請求項１】
第1電源で動作する第１電子回路と、
第２電源で動作する第２電子回路と、
前記第1電源の電圧の大きさを第1検知レベルで検出し第１検知信号を出力する第１検知回路と前記第２電源の電圧の大きさを第２検知レベルで検出し第２検知信号を出力する第２検知回路と前記第１検知信号および前記第２検知信号が各別に入力される論理演算部とを有するシーケンス制御回路とを備え、
前記シーケンス制御回路から出力されるシーケンス制御信号のレベルが転じたときに前記第１電子回路はオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項２】
請求項１において、前記シーケンス制御回路には前記第２電源が供給される半導体集積回路装置。
【請求項３】
請求項１において、前記第２検知回路は前記第２電子回路の動作を初期化するためのパワーオンリセット信号を出力する半導体集積回路装置。
【請求項４】
請求項３において、時間的にみて前記パワーオンリセット信号が先に出力された後に前記シーケンス制御信号が出力される半導体集積回路装置。
【請求項５】
請求項４において、前記第２電源の電圧レベルでみたとき前記パワーオンリセット信号は前記シーケンス制御信号よりも小さい（低い）電圧で出力される半導体集積回路装置。
【請求項６】
請求項１において、前記第１電子回路はアナログ信号処理回路を有し、前記第２電子回路はディジタル信号処理回路を有する半導体集積回路装置。
【請求項７】
請求項６において、前記アナログ信号処理回路は複数の映像信号および複数の音声信号の少なくとも１つを処理する回路であり、前記ディジタル信号処理回路は前記複数の映像信号および音声信号のいずれか１つを切り換える制御信号を生成する半導体集積回路装置。
【請求項８】
請求項１において、前記第１電子回路は電流源を有し、前記シーケンス制御信号のレベルが転じたときに前記電流源がオフ状態からオン状態に切り換えられることによって前記第１電子回路がオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項９】
請求項１において、前記第１検知回路、および前記第２検知回路の入力段は電源電圧を分圧する分圧回路を有する半導体集積回路装置。
【請求項１０】
請求項１のシーケンス制御回路はさらに第３電源で動作する第３電子回路と前記第３電源の大きさを第３検知レベルで検出し第３検知信号を出力する第３検知回路と
前記第３検知信号を前記論理演算部に入力する手段を備える半導体集積回路装置。
【請求項１１】
請求項１０において、前記第１電子回路および前記第３電子回路はアナログ信号処理回路を有し、前記第２電子回路はディジタル信号処理回路を有する半導体集積回路装置。
【請求項１２】
請求項１０において、前記アナログ信号処理回路は電流源を有し、前記シーケンス制御信号のレベルが転じたときに前記電流源がオフ状態からオン状態に切り換えられることによって前記第１電子回路および前記第３電子回路がオフ状態からオン状態に切り換えられる半導体集積回路装置。
【請求項１３】
請求項１０において、前記第１検知回路、前記第２検知回路、および前記第３検知回路の入力段は電源電圧を分圧する分圧回路を有する半導体集積回路装置。
【請求項１４】
請求項１または請求項１０において、前記第２電源は前記第１電源または前記第３電源のいずれか一方によって生成される半導体集積回路装置。
【請求項１５】
請求項１において、前記第１検知回路の入力段は前記第１電源が印加される第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第１抵抗と前記第２抵抗の共通接続点に接続されるトランジスタを有する半導体集積回路装置。
【請求項１６】
請求項１０において、前記第３検知回路の入力段は前記第３電源が印加される第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第１抵抗と前記第２抵抗の共通接続点に接続されるトランジスタを有する半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１６６５９３（Ｐ２０１１−１６６５９３Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２９１１６（Ｐ２０１０−２９１１６）
【出願日】平成２２年２月１２日（２０１０．２．１２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１２日（２０１０．２．１２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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