【課題】スキューおよびジッター等が低減されたクロック信号の分配システムおよび方法を提供する。
【解決手段】クロック信号を必要とするコンポーネントを含む電子システム用のクロック回路は、光クロック出力（６）において光クロック信号を発生するための光電気発振器（４）と、光クロック出力（６）を光電気発振器（４）に結合し戻すフィードバックループ（８）とを備える。 （もっと読む）

【課題】PLL回路内部で、デッドロック状態を復旧させることがができるようにする。
【解決手段】セレクタ６３は、位相検出回路６１からの位相誤差(PExGain)および最長反転間隔検出回路６２からのTMAX固定値のどちらか一方を選択し、制御情報として、セレクタ６５に出力する。セレクタ６５は、デッドロック検出回路６６からのデッドロック検出フラグに基づいて、セレクタ６３からの制御情報およびPE微分成分計算回路６４からの位相誤差の微分成分のどちらか一方を選択し、セレクタ後制御情報として、セレクタ６７に出力する。本発明は、記録媒体より読み出される再生信号に対して信号処理を行う信号処理装置を含む再生システムに適用できる。 （もっと読む）

【課題】ＰＬＬ回路を使用してクロックの位相をずらすクロック位相シフト装置において、ＰＬＬロック外れを発生しにくくする。
【解決手段】水晶発振器１００の出力クロックC100を入力する第１段のＰＬＬ回路２０１、およびこの第１段のＰＬＬ回路の出力クロックC201を入力する第２段のＰＬＬ回路２０２を備え、前記第２段のＰＬＬ回路の出力クロックC202が前記第１段のＰＬＬ回路に前記水晶発振器の出力クロックと比較する入力クロックとして入力され、前記第２段のＰＬＬ回路の出力クロックC202が外部への出力クロックとして取り出されるクロック位相シフト装置。 （もっと読む）

本発明は、新しい改善された移相注入発振器、移相注入同期プッシュ・プッシュ発振器、およびフェーズド・アレイ・アンテナ（ＰＡＡ）について説明する。本発明の例示的な実施形態によるＰＡＡは低コストであるため、種々の商業用途、例えば、無線通信または衛星モバイル・テレビにおいて用いることができる。 （もっと読む）

１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）

【課題】部品点数を削減し、回路規模を低減させることが可能な電圧制御発振器を提供すること。
【解決手段】本発明にかかる電圧制御発振器は、発振回路(2)と、複数の共振回路(5,6)と、前記複数の共振回路のいずれか１つを選択的に前記発振回路と接続させる切り替え手段(4)と、を備える。ここで、各共振回路は、例えば、所定の共振周波数に対応するＬＣ共振回路と当該共振周波数を制御する可変容量ダイオードと、を含んで構成される。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】所定の周波数変化範囲を確保しながら、位相雑音特性を改善する。
【解決手段】差動タイプの増幅器５４，５５で構成された発振部５２と、この発振部５２の出力端子５２ｂ，５２ｃに入力端子５３ａ，５３ｂがそれぞれ接続された同調部５３からなる発振回路５１において、同調部５３は、可変容量素子７４，７５とインダクタンス７２，７３からなる並列接続回路とを備え、可変容量素子７４に制御電圧を供給する制御端子５３ｃと可変容量素子７５に制御電圧を供給する制御端子５３ｄとをそれぞれ独立に設け、制御端子５３ｄに供給する制御電圧による発振周波数の変化量の方が、制御端子５３ｃに供給する制御電圧による発振周波数の変化量より小さく設定した。
これにより、所期の目的を達成することができる。 （もっと読む）

【課題】電圧制御水晶発振器の経年変化による異常が発生しても、この異常を確実に検出できるようにした位相同期ループ回路を提供する。
【解決手段】カウンタ１１１にて外部クロック信号から内部クロック信号に同期した矩形波信号を生成するとともに、カウンタ１１２−２にて内部クロック信号から外部クロック信号の異常を検出するために必要なウインドウ信号Ｗ１を生成し、カウンタ１１５にて内部クロック信号から電圧制御水晶発振器１２の異常を検出するために必要なウインドウ信号Ｗ２を生成し、異常判定制御部１１４−２にて矩形波信号の立ち上がりがウインドウ信号Ｗ１，Ｗ２のハイレベル期間内に入っているか否かを判定し、ウインドウ信号Ｗ１のハイレベル期間に入っていて、ウインドウ信号Ｗ２のハイレベル期間内に入っていない場合に、電圧制御水晶発振器１２の異常と判定するようにしている。 （もっと読む）

【課題】複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能とするＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路において、ＡＤコンバータ４と、ＡＤコンバータ４の出力信号から位相誤差を算出する位相比較器５と、周波数系フィルタ６と、位相系フィルタ７と、所定のタイミングで位相比較器５で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する位相誤差読み取り手段８および位相誤差変換手段９と、周波数系フィルタ６の出力、位相系フィルタ７の出力、および位相誤差変換手段９の出力を加算する加算器１０と、ＤＡコンバータ１１と、ＤＡコンバータ１１の出力電圧に基づいてＡＤコンバータ４のサンプリングクロックとして使用される発振出力を出力するＶＣＯ１２とを備えた。 （もっと読む）

【課題】ＰＬＬのループフィルタが変調信号におよぼす影響を抑える。
【解決手段】演算増幅器１０は、反転入力端子に第１抵抗Ｒ１を介して入力信号が入力される。第２抵抗Ｒ２は、演算増幅器１０の出力端子と反転入力端子間の帰還経路に設けられる。ＶＣＯ１２は、演算増幅器１０から出力される制御電圧Ｖｃｎｔが入力される。分周器１４は、ＶＣＯ１２の出力信号Ｓｏｕｔを分周する。位相比較器１６は、分周器１４の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する。ループフィルタ１８は、位相比較器１６の出力電圧Ｖｃｐの高周波成分を除去し、演算増幅器１０の非反転入力端子へと出力する。 （もっと読む）

【課題】ＰＬＬ回路用接地パターン領域７と広域接地パターン１１間に基準信号除去用フィルタ４を接続し、電圧制御発振器１への基準信号の回り込みをなくしたシンセサイザモジュールを提供する。
【解決手段】絶縁基板５上面に、電圧制御発振器１及びＰＬＬ回路２を装着すると共に電圧制御発振器用接地パターン領域６及びＰＬＬ回路用接地パターン領域７を形成し、絶縁基板５下面に広域接地パターン１１を形成したもので、絶縁基板５上面にさらにＰＬＬ回路の基準信号除去用フィルタ４を装着し、フィルタ用接地パターン領域１０を形成し、フィルタ４をＰＬＬ回路用接地パターン領域７とフィルタ用接地パターン領域１０間に接続し、フィルタ用接地パターン領域１０を広域接地パターン１１に導電接続した。 （もっと読む）

その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供する。前記コンデンサが安定した後に、ＰＬＬ内の構成要素のうちのいくつかへの電力が低減される。 （もっと読む）

【課題】受信機参照周波数信号から受信機周波数信号を合成するように構成されるプライマリ周波数シンセサイザを提供し、フラクショナル−Ｎ分周を使用することにより受信機周波数信号から送信機周波数信号を合成するように構成されるオフセット周波数シンセサイザを提供することに基づく、送受信機の周波数合成に関する方法および装置である。かかる構成が、要求される受信および送信周波数間の非整数のデュプレックス距離を可能とする。プライマリ周波数シンセサイザは、フラクショナル−Ｎ周波数シンセサイザとして作動されることもできる。これは受信機周波数信号が受信機参照周波数信号との非整数の関係を有することもできることを意味する。フラクショナル−Ｎ周波数合成と共に作動するようにプライマリおよびオフセット周波数シンセサイザを構成することが、プライマリおよびセカンダリ周波数シンセサイザの独立した周波数の調整／最適化を許容する。 （もっと読む）

【課題】デジタルＰＬＬのループ遅延の短縮化と、そのデジタルＰＬＬによって位相同期が取られた再生データの高精度化とを両立させる。
【解決手段】ビタビ検出用の位相補間フィルタ９と、ＰＬＬ８にある位相誤差検出用の位相補間フィルタ８１とを設ける。位相オフセット演算器８４において位相誤差の積算値である位相オフセット量φに応じて、位相補間フィルタ９および位相補間フィルタ８１では、タップ係数が逐次更新されるが、位相補間フィルタ８１は、位相補間フィルタ９と比較して、タップ数／ビット幅が小さく設定され、ＰＬＬ８内のループ遅延時間を短縮する。 （もっと読む）

【課題】 位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる回路、制御システム、ＩＣ、送受信装置、制御方法およびプログラムを提供する。
【解決手段】 高周波ジッタ抑圧部であるＰＬＬ１部１００と、低周波ワンダ抑圧部であるＰＬＬ２部２００と、再生クロック部であるＰＬＬ３部３００をマルチループ・シンセサイザ構成とする。 （もっと読む）

【課題】 外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供する。
【解決手段】 入力データＤａｔａＩｎの立ち下がりエッジと、遅延部１０に配列された各１ビット遅延素子１１の出力データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の立ち上がりエッジとの位相を位相比較部２０で比較し、その位相比較結果に基づいて遅延部１０に配列された各半ビット遅延素子の遅延量をチャージポンプ・ループフィルタ３０で調整し、調整された複数の半ビット遅延素子の出力データＤ０ｈ，Ｄ１ｈ，Ｄ２ｈ，Ｄ３ｈ，Ｄ４ｈに基づいて、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫをクロック生成部４０で生成し、フリップフロップ５０でクロックＲＣＫを用いて入力データＤａｔａＩｎを取り込む。 （もっと読む）

【課題】 工数の削減を図りつつ、ＰＬＬ回路のジッタ精度を安定化させるために用いられるフィルタ回路のフィルタ係数を調整できるようにする。
【解決手段】 ＰＬＬ回路２を半導体チップ１に形成するとともに、フィルタ係数を切り替え可能なフィルタ回路３、フィルタ回路３のフィルタ係数を切り替えるスイッチング素子４およびスイッチング素子４をオン／オフするための信号を保持するレジスタ５を形成し、フィルタ回路３のフィルタ係数が最適化されるようにスイッチング素子４をオン／オフさせるための信号をレジスタ５に設定し、レジスタ５に設定された信号に基づいてスイッチング素子４をオン／オフさせることにより、フィルタ回路３のフィルタ係数を調整する。 （もっと読む）

【課題】 アナログフィルタを除去してもノイズを除去できるような構成にすることにより、広帯域変調が可能なＰＬＬ変調器を小型かつ低コストで提供する。
【解決手段】 ＰＬＬ変調器は、分周器４に分周比変調をかける第１の変調ルートと、ＶＣＯに直接変調をかける第２の変調ルートとの２点変調を行う。第２の変調ルートにおいて、Ｄ／Ａ変換器６の前段にループフィルタ２の逆周波数特性を有するプリエンファシスフィルタ７を設ける。これにより変調信号の帯域幅が制限されないようにする。さらに、Ｄ／Ａ変換器６からの変調信号Ｓ１０をＰＬＬ部１０におけるループフィルタ２の前段の加算器９へ印加する。これにより、Ｄ／Ａ変換器６で発生するノイズをループフィルタ２で抑圧した変調信号Ｓ３をＶＣＯ３へ供給する。この構成により、Ｄ／Ａ変換器６の後段のアナログフィルタを除去し、ディジタルのプリエンファシスフィルタを設置できる。
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【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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