ＰＬＬ回路
【課題】複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能とするＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路において、ＡＤコンバータ４と、ＡＤコンバータ４の出力信号から位相誤差を算出する位相比較器５と、周波数系フィルタ６と、位相系フィルタ７と、所定のタイミングで位相比較器５で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する位相誤差読み取り手段８および位相誤差変換手段９と、周波数系フィルタ６の出力、位相系フィルタ７の出力、および位相誤差変換手段９の出力を加算する加算器１０と、ＤＡコンバータ１１と、ＤＡコンバータ１１の出力電圧に基づいてＡＤコンバータ４のサンプリングクロックとして使用される発振出力を出力するＶＣＯ１２とを備えた。
【解決手段】ＰＬＬ回路において、ＡＤコンバータ４と、ＡＤコンバータ４の出力信号から位相誤差を算出する位相比較器５と、周波数系フィルタ６と、位相系フィルタ７と、所定のタイミングで位相比較器５で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する位相誤差読み取り手段８および位相誤差変換手段９と、周波数系フィルタ６の出力、位相系フィルタ７の出力、および位相誤差変換手段９の出力を加算する加算器１０と、ＤＡコンバータ１１と、ＤＡコンバータ１１の出力電圧に基づいてＡＤコンバータ４のサンプリングクロックとして使用される発振出力を出力するＶＣＯ１２とを備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有する光ディスク、特にＤＶＤ−ＲＡＭから信号を再生する装置のＰＬＬ（Ｐｈａｓｅ-Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＰＬＬ等の位相同期ループを用いて、同期引き込みパターン領域で高速に同期引き込みを行う技術に関する。
【背景技術】
【０００２】
ＤＶＤ−ＲＡＭはセクタ単位でユーザーデータは間欠的に記録されており、セクタ単位に同期クロックを再生するＰＬＬは引き込みをしなおさなければならない。これを容易とするためにユーザーデータ先頭部には、固定周期の同期引き込みパターンが記録されるようになっている。
【０００３】
しかしながら、セクタ毎に同期引き込みを行いなおすには、付加されている同期引き込みパターンの長さでは不十分な場合がある。引き込み時間が十分でなく高速に引き込む必要がある場合、ＰＬＬを構成するＶＣＯの出力を複数の位相を有するようにし、ＰＬＬを構成する位相比較器で検出された位相誤差にあわせてＶＣＯ出力の位相を選択するようにし高速引き込みを可能にしていた［例えば、特開２００３−１７９４８８号公報（特許文献１）参照］。
【特許文献１】特開２００３−１７９４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される方法では、同期引き込みパターンを有する間欠記録されたデータに対するＰＬＬの高速引き込みが可能となるが、複数の位相誤差出力をもつＶＣＯなど、特殊なアナログ部品が必要になり実現が難しかった。
【０００５】
そこで、本発明の目的は、複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能とするＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
本発明によるＰＬＬ回路は、同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、光ディスクからの再生信号をサンプリングするＡＤコンバータと、ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、所定のタイミングで位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する変換手段と、周波数系フィルタの出力、位相系フィルタの出力、および変換手段の出力を加算する加算手段と、加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、ＤＡコンバータの出力電圧に基づいてＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたものである。
【０００８】
また、本発明によるＰＬＬ回路は、同期引き込みパターン領域とデータ領域とを有し、両領域の記録トラックは固定周波数で変調された光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、光ディスクからの再生信号をサンプリングするＡＤコンバータと、ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、位相誤差検出手段の出力に付加された第１のフィルタと、記録トラックの変調信号により周波数誤差を算出する周波数誤差検出手段と、周波数誤差検出手段の出力に付加された第２のフィルタと、位相誤差検出手段の出力と周波数誤差検出手段の出力のどちらかを選択するタイミング信号を出力するタイミング生成手段と、タイミング生成手段からのタイミング信号により、周波数誤差検出手段の出力選択から位相誤差検出手段の出力選択に切り換えられたタイミングで位相誤差の読み取りを行い、読み取り値に応じた出力を発生する変換手段と、第１のフィルタの出力、第２のフィルタの出力、および変換手段の出力を加算する加算手段と、加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、ＤＡコンバータの出力電圧に基づいてＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたものである。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
本発明によれば、複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、位相誤差検出手段で検出された位相誤差にあわせてＶＣＯの位相を瞬時に調整することができ、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
＜ＰＬＬ回路の構成＞
図１により、本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図１は本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００１３】
図１において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ（ＡＤＣ）４、位相誤差検出手段である位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算手段である加算器１０、ＤＡコンバータ（ＤＡＣ）１１、電圧制御発信器であるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１２から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２でＰＬＬ回路を構成している。
【００１４】
また、位相誤差読み取り手段８および位相誤差変換手段９で変換手段を構成している。
【００１５】
＜ＰＬＬ回路の動作＞
次に、図１により、本発明の実施の形態１に係るＰＬＬ回路の動作について説明する。
【００１６】
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００１７】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００１８】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００１９】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００２０】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９の動作クロックとして用いられる。
【００２１】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は従来からのディジタルＰＬＬを構成している。
【００２２】
本実施の形態では、このディジタルＰＬＬにおいて、位相誤差読み取り手段８は所定のタイミングで位相比較器５の位相誤差を読み取る。位相比較器５はＡＤコンバータ４のゼロクロス点直前直後のサンプル値を比較するため、位相誤差読み取り手段８はこのタイミングのうちの１つで読み取りを行うことになる。
【００２３】
位相誤差変換手段９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。このコードの発生は位相誤差読み取り手段８の位相誤差読み取りタイミングに略一致する。
【００２４】
従って、位相誤差読み取り手段８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００２５】
以上のように、本実施の形態によれば、位相誤差変換手段９の出力がなされる時に位相誤差が略０となるため、その後の位相引き込みを早くすることが可能となる。
【００２６】
なお、本実施の形態では、位相誤差読み取り手段８は、ＡＤコンバータ４の出力のゼロクロス点の１つで位相誤差を読み取り、このタイミングで位相誤差変換手段９が位相を補正するが、入力信号がＤＣ成分を持った場合は、ゼロクロス点前後の位相誤差はＤＣ分ずれることになる。
【００２７】
連続する２つのゼロクロス点をＡ点、Ｂ点とすると、Ａ点の位相誤差がプラスされれば、Ｂ点は位相誤差がＡ点がプラスされた分マイナスされる。また、Ａ点のゼロクロス点の位相誤差がマイナスされれば、Ｂ点は位相誤差がＡ点がマイナスされた分プラスされる。
【００２８】
このように、１つのゼロクロス点の位相誤差だけを見ると、ＤＣ成分の影響を受けるため、ずれた位相誤差を読み取って、これに合わせて補正してしまうため、誤った補正をしてしまうことになる。これに対し、連続する２つのゼロクロス点の位相誤差を加算して２で割った値を読み取り、その値分の位相をシフトするコードを後側のゼロクロス点で加算して補正することで、ＤＣ成分の影響を受けずに、位相引き込みを早くすることができる。
【００２９】
（実施の形態２）
＜ＰＬＬ回路の構成＞
図２により、本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図２は本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００３０】
図２において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路２０１、同期検出回路２０２、タイミング生成回路２０３、ＤＡコンバータ１１、ＶＣＯ１２、位相誤差読み取り手段２０８、位相誤差変換手段２０９から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、ＰＲＭＬ回路２０１、同期検出回路２０２、タイミング生成回路２０３、ＤＡコンバータ１１、位相誤差読み取り手段２０８、位相誤差変換手段２０９でＰＬＬ回路を構成している。
【００３１】
本実施の形態は、実施の形態１において、ディジタルＰＬＬの基本構成は変わらず、位相誤差読み取り手段２０８と位相誤差変換手段２０９に所定のタイミングを供給する構成を具体的に示したものである。
【００３２】
＜ＰＬＬ回路の動作＞
次に、図２および図３により、本発明の実施の形態２に係るＰＬＬ回路の動作について説明する。図３は本発明の実施の形態２に係るＰＬＬ回路の動作を説明するためのＤＶＤ−ＲＡＭの記録フォーマットの一例を示す図であり、ＤＶＤ−ＲＡＭの記録フォーマットを一部簡略化して、２セクタ分を描いたものである。
【００３３】
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。 そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００３４】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００３５】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００３６】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、ＰＲＭＬ回路２０１、同期検出回路２０２、位相誤差読み取り手段２０８、位相誤差変換手段２０９の動作クロックとして用いられる。
【００３７】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は通常のディジタルＰＬＬを構成している。
【００３８】
ＤＶＤ−ＲＡＭは、図３に示すように、間欠的な記録フォーマットをとっており、１セクタにはＩＤ領域と、ユーザーデータ領域を持っており、それぞれのエリアの先頭部には同期引き込みパターン領域を持っている。
【００３９】
ＰＲＭＬ回路２０１はＡＤコンバータ４でサンプリングされたデータを２値化する。同期検出回路２０２はＰＲＭＬ回路２０１で２値化されたデータのうち、ＩＤ領域に記録されている同期信号を検出しタイミングの基準とする。
【００４０】
タイミング生成回路２０３はＩＤ領域の同期信号を基準としてカウンタを動作させ、ＰＬＬの再引き込みを行うタイミングにタイミング信号を発生する。タイミング信号の発生は、図３では各同期引き込みパターン領域の略先頭の一点となる。
【００４１】
位相誤差読み取り手段２０８は、ＡＤコンバータ４の出力のゼロクロス点のうちタイミング生成回路２０３で生成されたタイミングで、位相誤差の読み取りを行い、略同一のタイミングで位相誤差変換手段２０９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。
【００４２】
従って、位相誤差読み取り手段２０８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００４３】
以上のように、本実施の形態によれば、検出された同期信号を基準としてタイミング信号が生成され同期引き込みパターン領域の略先頭で位相誤差が略０に補正されるため、その後の位相引き込みが早くなり同期引き込みパターン領域内でＰＬＬを引き込ませることが可能となる。
【００４４】
（実施の形態３）
＜ＰＬＬ回路の構成＞
図４により、本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図４は本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００４５】
図４において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、閾値判断手段３０９、出力設定手段３１０から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、閾値判断手段３０９、出力設定手段３１０でＰＬＬ回路を構成している。
【００４６】
また、位相誤差読み取り手段８、閾値判断手段３０９、および出力設定手段３１０で変換手段を構成している。
【００４７】
＜ＰＬＬ回路の動作＞
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００４８】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００４９】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００５０】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００５１】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８の動作クロックとして用いられる。
【００５２】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は従来からのディジタルＰＬＬを構成している。
【００５３】
本実施の形態では、このディジタルＰＬＬにおいて、位相誤差読み取り手段８は所定のタイミングで位相比較器５の位相誤差を所定のタイミングで読み取る。位相比較器５はＡＤコンバータ４のゼロクロス点直前直後のサンプル値を比較するため、位相誤差読み取り手段８はこのタイミングのうちの１つで読み取りを行うことになる。
【００５４】
閾値判断手段３０９は予め決めておいた位相誤差値より大きい位相誤差が検出されたかを判定する。出力設定手段３１０は閾値判断手段３０９で位相誤差が閾値より大と判定された時に、予め定められていたコードを出力する。
【００５５】
この、予め定めるコードとしては、閾値に等しい位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードが適当である。コードの発生は位相誤差読み取り手段８の位相誤差読み取りタイミングに略一致する。
【００５６】
従って、読み取りタイミングで閾値より位相誤差が小さい場合は、位相を補正しなくても十分早く引き込みが行えると判断し、出力設定手段３１０からは０を発生させる。
【００５７】
一方、閾値より位相誤差が大きい場合は、引き込みに時間がかかると判断して、出力設定手段からは、閾値分の位相誤差をシフトさせるコードを出力させ、位相誤差を閾値以下にする方向に作用し、十分に早く引き込みができるようにする。
【００５８】
以上のように、本実施の形態によれば、大小判定の演算と加算を行うことで、位相誤差の補正を行うことができるので、高周波数で動作するディジタルＰＬＬにおいて、ＰＬＬの引き込みを高速化することが可能となる。
【００５９】
（実施の形態４）
＜ＰＬＬ回路の構成＞
図５により、本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図５は本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００６０】
図５において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器４１０、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路２０１、同期検出回路２０２、ＤＡコンバータ１１、ＶＣＯ１２、位相誤差読み取り手段２０８、位相誤差変換手段２０９、エッジ検出回路４０１、ウォブル検出回路４０２、逓倍器４０３、周波数比較器４０４、積分器４０５、タイミング生成手段であるタイミング生成回路４０６から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器４１０、ＤＡコンバータ１１、ＶＣＯ１２、ＰＲＭＬ回路２０１、同期検出回路２０２、ＤＡコンバータ１１、位相誤差読み取り手段２０８、位相誤差変換手段２０９、エッジ検出回路４０１、ウォブル検出回路４０２、逓倍器４０３、周波数誤差検出手段である周波数比較器４０４、第２のフィルタである積分器４０５、タイミング生成回路４０６でＰＬＬ回路を構成している。
【００６１】
また、周波数系フィルタ６および位相系フィルタ７で第１のフィルタを構成している。
【００６２】
＜ＰＬＬ回路の動作＞
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００６３】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００６４】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。一方、光ディスク媒体１に記録された信号のトラックは、一定の周期でウォブリングされている。
【００６５】
プリアンプ３では、バンドパスフィルタを用いてウォブル信号を検出する。ＤＶＤ−ＲＡＭの場合このウォブル信号の周期は、記録データのビットレートの１８６倍とされている。
【００６６】
逓倍器４０３はウォブル検出回路４０２で検出されたウォブル信号の欠損などを保護しつつ、逓倍を行い、ディスクより読み出されるデータのビットレートに等しいクロックを得る。ＤＶＤ−ＲＡＭの場合は１８６逓倍となる。
【００６７】
周波数比較器４０４は、ウォブルから逓倍されたクロックとＶＣＯ１２の周波数を比較する。周波数比較器４０４で検出された誤差信号は、積分器４０５で所定の倍率で積分処理される。
【００６８】
周波数系フィルタ６と、位相系フィルタ７と、積分器４０５の出力は加算器４１０で加算される。加算器４１０の出力はＤＡＣ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００６９】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段２０８、位相誤差変換手段２０９、ＰＲＭＬ回路２０１、同期検出回路２０２、周波数比較器４０４、積分器４０５の動作クロックとして用いられる。
【００７０】
ＰＲＭＬ回路２０１はＡＤコンバータ４でサンプリングされたデータを２値化する。２０２同期検出手段はＰＲＭＬ回路２０１で２値化された図３に示されるデータのうち、ＩＤ領域に記録されている同期信号を検出しタイミングの基準とする。
【００７１】
タイミング生成回路４０６はＩＤ領域の同期信号を基準としてカウンタを動作させ、データが存在しないＧＡＰ領域では位相比較器５の出力を０とし周波数比較器４０４の出力をアクティブとするタイミング信号を、データのある領域、すなわちＩＤ領域とユーザーデータ領域では、位相比較器５の出力をアクティブとし周波数比較器４０４の出力を０とするタイミング信号を生成する。
【００７２】
従って、データが存在しない期間では、周波数比較器４０４が働き、入力データのビットレートに等しいウォブルクロックに周波数ロックさせ、データが存在する期間は、入力データに位相ロックさせるように動作する。
【００７３】
エッジ検出回路４０１はタイミング生成回路４０６の出力が周波数比較器４０４選択から位相比較器５選択に切り換えるエッジを検出してタイミングパルスを生成する。エッジ検出回路４０１で生成されたタイミングパルスが発生したタイミングで位相比較器５の位相誤差を読み取る。
【００７４】
位相誤差変換手段２０９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。コードの発生は位相誤差読み取り手段２０８の位相誤差読み取りタイミングに略一致する。
【００７５】
従って、位相誤差読み取り手段８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段２０９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００７６】
以上のように、本実施の形態によれば、データの無い領域ではＰＬＬが大きく外れないように、逓倍させたウォブルクロックに周波数ロックさせ、データのある領域に突入すると位相比較器５の出力をアクティブにさせデータにロックさせようとし、同時に位相誤差を略０に補正するため、切り換え後短時間で、位相ロックさせることが可能となる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有する光ディスクＰＬＬ回路に関し、特にＰＬＬ等の位相同期ループを用いて、同期引き込みパターン領域で高速に同期引き込みを行うＰＬＬ回路の適用可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図２】本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図３】本発明の実施の形態２に係るＰＬＬ回路の動作を説明するためのＤＶＤ−ＲＡＭの記録フォーマットの一例を示す図である。
【図４】本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図５】本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【符号の説明】
【００８０】
１…光ディスク媒体、２…光ピックアップ、３…プリアンプ、４…ＡＤコンバータ、５…位相比較器、６…周波数系フィルタ、７…位相系フィルタ、８…位相誤差読み取り手段、９…位相誤差変換手段、１０…加算器、１１…ＤＡコンバータ、１２…ＶＣＯ、２０１…ＰＲＭＬ回路、２０２…同期検出回路、２０３…タイミング生成回路、２０８…位相誤差読み取り手段、２０９…位相誤差変換手段、３０９…閾値判断手段、３１０…出力設定手段、４０１…エッジ検出回路、４０２…ウォブル検出回路、４０３…逓倍器、４０４…周波数比較器、４０５…積分器、４０６…タイミング生成回路、４１０…加算器。
【技術分野】
【０００１】
本発明は、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有する光ディスク、特にＤＶＤ−ＲＡＭから信号を再生する装置のＰＬＬ（Ｐｈａｓｅ-Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＰＬＬ等の位相同期ループを用いて、同期引き込みパターン領域で高速に同期引き込みを行う技術に関する。
【背景技術】
【０００２】
ＤＶＤ−ＲＡＭはセクタ単位でユーザーデータは間欠的に記録されており、セクタ単位に同期クロックを再生するＰＬＬは引き込みをしなおさなければならない。これを容易とするためにユーザーデータ先頭部には、固定周期の同期引き込みパターンが記録されるようになっている。
【０００３】
しかしながら、セクタ毎に同期引き込みを行いなおすには、付加されている同期引き込みパターンの長さでは不十分な場合がある。引き込み時間が十分でなく高速に引き込む必要がある場合、ＰＬＬを構成するＶＣＯの出力を複数の位相を有するようにし、ＰＬＬを構成する位相比較器で検出された位相誤差にあわせてＶＣＯ出力の位相を選択するようにし高速引き込みを可能にしていた［例えば、特開２００３−１７９４８８号公報（特許文献１）参照］。
【特許文献１】特開２００３−１７９４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される方法では、同期引き込みパターンを有する間欠記録されたデータに対するＰＬＬの高速引き込みが可能となるが、複数の位相誤差出力をもつＶＣＯなど、特殊なアナログ部品が必要になり実現が難しかった。
【０００５】
そこで、本発明の目的は、複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能とするＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
本発明によるＰＬＬ回路は、同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、光ディスクからの再生信号をサンプリングするＡＤコンバータと、ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、所定のタイミングで位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する変換手段と、周波数系フィルタの出力、位相系フィルタの出力、および変換手段の出力を加算する加算手段と、加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、ＤＡコンバータの出力電圧に基づいてＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたものである。
【０００８】
また、本発明によるＰＬＬ回路は、同期引き込みパターン領域とデータ領域とを有し、両領域の記録トラックは固定周波数で変調された光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、光ディスクからの再生信号をサンプリングするＡＤコンバータと、ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、位相誤差検出手段の出力に付加された第１のフィルタと、記録トラックの変調信号により周波数誤差を算出する周波数誤差検出手段と、周波数誤差検出手段の出力に付加された第２のフィルタと、位相誤差検出手段の出力と周波数誤差検出手段の出力のどちらかを選択するタイミング信号を出力するタイミング生成手段と、タイミング生成手段からのタイミング信号により、周波数誤差検出手段の出力選択から位相誤差検出手段の出力選択に切り換えられたタイミングで位相誤差の読み取りを行い、読み取り値に応じた出力を発生する変換手段と、第１のフィルタの出力、第２のフィルタの出力、および変換手段の出力を加算する加算手段と、加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、ＤＡコンバータの出力電圧に基づいてＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたものである。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
本発明によれば、複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、位相誤差検出手段で検出された位相誤差にあわせてＶＣＯの位相を瞬時に調整することができ、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
＜ＰＬＬ回路の構成＞
図１により、本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図１は本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００１３】
図１において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ（ＡＤＣ）４、位相誤差検出手段である位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算手段である加算器１０、ＤＡコンバータ（ＤＡＣ）１１、電圧制御発信器であるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１２から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２でＰＬＬ回路を構成している。
【００１４】
また、位相誤差読み取り手段８および位相誤差変換手段９で変換手段を構成している。
【００１５】
＜ＰＬＬ回路の動作＞
次に、図１により、本発明の実施の形態１に係るＰＬＬ回路の動作について説明する。
【００１６】
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００１７】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００１８】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００１９】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００２０】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９の動作クロックとして用いられる。
【００２１】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は従来からのディジタルＰＬＬを構成している。
【００２２】
本実施の形態では、このディジタルＰＬＬにおいて、位相誤差読み取り手段８は所定のタイミングで位相比較器５の位相誤差を読み取る。位相比較器５はＡＤコンバータ４のゼロクロス点直前直後のサンプル値を比較するため、位相誤差読み取り手段８はこのタイミングのうちの１つで読み取りを行うことになる。
【００２３】
位相誤差変換手段９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。このコードの発生は位相誤差読み取り手段８の位相誤差読み取りタイミングに略一致する。
【００２４】
従って、位相誤差読み取り手段８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００２５】
以上のように、本実施の形態によれば、位相誤差変換手段９の出力がなされる時に位相誤差が略０となるため、その後の位相引き込みを早くすることが可能となる。
【００２６】
なお、本実施の形態では、位相誤差読み取り手段８は、ＡＤコンバータ４の出力のゼロクロス点の１つで位相誤差を読み取り、このタイミングで位相誤差変換手段９が位相を補正するが、入力信号がＤＣ成分を持った場合は、ゼロクロス点前後の位相誤差はＤＣ分ずれることになる。
【００２７】
連続する２つのゼロクロス点をＡ点、Ｂ点とすると、Ａ点の位相誤差がプラスされれば、Ｂ点は位相誤差がＡ点がプラスされた分マイナスされる。また、Ａ点のゼロクロス点の位相誤差がマイナスされれば、Ｂ点は位相誤差がＡ点がマイナスされた分プラスされる。
【００２８】
このように、１つのゼロクロス点の位相誤差だけを見ると、ＤＣ成分の影響を受けるため、ずれた位相誤差を読み取って、これに合わせて補正してしまうため、誤った補正をしてしまうことになる。これに対し、連続する２つのゼロクロス点の位相誤差を加算して２で割った値を読み取り、その値分の位相をシフトするコードを後側のゼロクロス点で加算して補正することで、ＤＣ成分の影響を受けずに、位相引き込みを早くすることができる。
【００２９】
（実施の形態２）
＜ＰＬＬ回路の構成＞
図２により、本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図２は本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００３０】
図２において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路２０１、同期検出回路２０２、タイミング生成回路２０３、ＤＡコンバータ１１、ＶＣＯ１２、位相誤差読み取り手段２０８、位相誤差変換手段２０９から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、ＰＲＭＬ回路２０１、同期検出回路２０２、タイミング生成回路２０３、ＤＡコンバータ１１、位相誤差読み取り手段２０８、位相誤差変換手段２０９でＰＬＬ回路を構成している。
【００３１】
本実施の形態は、実施の形態１において、ディジタルＰＬＬの基本構成は変わらず、位相誤差読み取り手段２０８と位相誤差変換手段２０９に所定のタイミングを供給する構成を具体的に示したものである。
【００３２】
＜ＰＬＬ回路の動作＞
次に、図２および図３により、本発明の実施の形態２に係るＰＬＬ回路の動作について説明する。図３は本発明の実施の形態２に係るＰＬＬ回路の動作を説明するためのＤＶＤ−ＲＡＭの記録フォーマットの一例を示す図であり、ＤＶＤ−ＲＡＭの記録フォーマットを一部簡略化して、２セクタ分を描いたものである。
【００３３】
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。 そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００３４】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００３５】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００３６】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、ＰＲＭＬ回路２０１、同期検出回路２０２、位相誤差読み取り手段２０８、位相誤差変換手段２０９の動作クロックとして用いられる。
【００３７】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は通常のディジタルＰＬＬを構成している。
【００３８】
ＤＶＤ−ＲＡＭは、図３に示すように、間欠的な記録フォーマットをとっており、１セクタにはＩＤ領域と、ユーザーデータ領域を持っており、それぞれのエリアの先頭部には同期引き込みパターン領域を持っている。
【００３９】
ＰＲＭＬ回路２０１はＡＤコンバータ４でサンプリングされたデータを２値化する。同期検出回路２０２はＰＲＭＬ回路２０１で２値化されたデータのうち、ＩＤ領域に記録されている同期信号を検出しタイミングの基準とする。
【００４０】
タイミング生成回路２０３はＩＤ領域の同期信号を基準としてカウンタを動作させ、ＰＬＬの再引き込みを行うタイミングにタイミング信号を発生する。タイミング信号の発生は、図３では各同期引き込みパターン領域の略先頭の一点となる。
【００４１】
位相誤差読み取り手段２０８は、ＡＤコンバータ４の出力のゼロクロス点のうちタイミング生成回路２０３で生成されたタイミングで、位相誤差の読み取りを行い、略同一のタイミングで位相誤差変換手段２０９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。
【００４２】
従って、位相誤差読み取り手段２０８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００４３】
以上のように、本実施の形態によれば、検出された同期信号を基準としてタイミング信号が生成され同期引き込みパターン領域の略先頭で位相誤差が略０に補正されるため、その後の位相引き込みが早くなり同期引き込みパターン領域内でＰＬＬを引き込ませることが可能となる。
【００４４】
（実施の形態３）
＜ＰＬＬ回路の構成＞
図４により、本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図４は本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００４５】
図４において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、閾値判断手段３０９、出力設定手段３１０から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、加算器１０、ＤＡコンバータ１１、ＶＣＯ１２、閾値判断手段３０９、出力設定手段３１０でＰＬＬ回路を構成している。
【００４６】
また、位相誤差読み取り手段８、閾値判断手段３０９、および出力設定手段３１０で変換手段を構成している。
【００４７】
＜ＰＬＬ回路の動作＞
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００４８】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００４９】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。
【００５０】
周波数系フィルタ６の出力と位相系フィルタ７の出力は加算器１０で加算され、ＤＡコンバータ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００５１】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８の動作クロックとして用いられる。
【００５２】
また、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器１０の一部、ＤＡコンバータ１１、ＶＣＯ１２は従来からのディジタルＰＬＬを構成している。
【００５３】
本実施の形態では、このディジタルＰＬＬにおいて、位相誤差読み取り手段８は所定のタイミングで位相比較器５の位相誤差を所定のタイミングで読み取る。位相比較器５はＡＤコンバータ４のゼロクロス点直前直後のサンプル値を比較するため、位相誤差読み取り手段８はこのタイミングのうちの１つで読み取りを行うことになる。
【００５４】
閾値判断手段３０９は予め決めておいた位相誤差値より大きい位相誤差が検出されたかを判定する。出力設定手段３１０は閾値判断手段３０９で位相誤差が閾値より大と判定された時に、予め定められていたコードを出力する。
【００５５】
この、予め定めるコードとしては、閾値に等しい位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードが適当である。コードの発生は位相誤差読み取り手段８の位相誤差読み取りタイミングに略一致する。
【００５６】
従って、読み取りタイミングで閾値より位相誤差が小さい場合は、位相を補正しなくても十分早く引き込みが行えると判断し、出力設定手段３１０からは０を発生させる。
【００５７】
一方、閾値より位相誤差が大きい場合は、引き込みに時間がかかると判断して、出力設定手段からは、閾値分の位相誤差をシフトさせるコードを出力させ、位相誤差を閾値以下にする方向に作用し、十分に早く引き込みができるようにする。
【００５８】
以上のように、本実施の形態によれば、大小判定の演算と加算を行うことで、位相誤差の補正を行うことができるので、高周波数で動作するディジタルＰＬＬにおいて、ＰＬＬの引き込みを高速化することが可能となる。
【００５９】
（実施の形態４）
＜ＰＬＬ回路の構成＞
図５により、本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成について説明する。図５は本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【００６０】
図５において、光ディスク装置は、光ディスク媒体１、光ピックアップ２、プリアンプ３、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、加算器４１０、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路２０１、同期検出回路２０２、ＤＡコンバータ１１、ＶＣＯ１２、位相誤差読み取り手段２０８、位相誤差変換手段２０９、エッジ検出回路４０１、ウォブル検出回路４０２、逓倍器４０３、周波数比較器４０４、積分器４０５、タイミング生成手段であるタイミング生成回路４０６から構成され、ＡＤコンバータ４、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段８、位相誤差変換手段９、加算器４１０、ＤＡコンバータ１１、ＶＣＯ１２、ＰＲＭＬ回路２０１、同期検出回路２０２、ＤＡコンバータ１１、位相誤差読み取り手段２０８、位相誤差変換手段２０９、エッジ検出回路４０１、ウォブル検出回路４０２、逓倍器４０３、周波数誤差検出手段である周波数比較器４０４、第２のフィルタである積分器４０５、タイミング生成回路４０６でＰＬＬ回路を構成している。
【００６１】
また、周波数系フィルタ６および位相系フィルタ７で第１のフィルタを構成している。
【００６２】
＜ＰＬＬ回路の動作＞
まず、光ディスク媒体１に対し、光ピックアップ２を所望の位置に移動させ、目的の信号を電気信号に変換する。電気信号に変えられた入力信号はプリアンプ３で等価が行われる。
【００６３】
そして、ＡＤコンバータ４では、再生されたチャネルクロックでサンプリングを行い、ＡＤコンバータ４でサンプリングされた信号は位相比較器５に入力されゼロクロス点の前後のサンプル値の誤差によって位相比較を行う。
【００６４】
周波数系フィルタ６は位相比較器５の出力を所定の倍率で積分処理する。位相系フィルタ７は位相比較器５の出力を所定の倍率で増幅する。一方、光ディスク媒体１に記録された信号のトラックは、一定の周期でウォブリングされている。
【００６５】
プリアンプ３では、バンドパスフィルタを用いてウォブル信号を検出する。ＤＶＤ−ＲＡＭの場合このウォブル信号の周期は、記録データのビットレートの１８６倍とされている。
【００６６】
逓倍器４０３はウォブル検出回路４０２で検出されたウォブル信号の欠損などを保護しつつ、逓倍を行い、ディスクより読み出されるデータのビットレートに等しいクロックを得る。ＤＶＤ−ＲＡＭの場合は１８６逓倍となる。
【００６７】
周波数比較器４０４は、ウォブルから逓倍されたクロックとＶＣＯ１２の周波数を比較する。周波数比較器４０４で検出された誤差信号は、積分器４０５で所定の倍率で積分処理される。
【００６８】
周波数系フィルタ６と、位相系フィルタ７と、積分器４０５の出力は加算器４１０で加算される。加算器４１０の出力はＤＡＣ１１でアナログ電圧に変換され、ＶＣＯ１２に入力される。
【００６９】
ＶＣＯ１２の発振出力はＡＤコンバータ４のサンプリングクロックとして用いられるだけでなく、位相比較器５、周波数系フィルタ６、位相系フィルタ７、位相誤差読み取り手段２０８、位相誤差変換手段２０９、ＰＲＭＬ回路２０１、同期検出回路２０２、周波数比較器４０４、積分器４０５の動作クロックとして用いられる。
【００７０】
ＰＲＭＬ回路２０１はＡＤコンバータ４でサンプリングされたデータを２値化する。２０２同期検出手段はＰＲＭＬ回路２０１で２値化された図３に示されるデータのうち、ＩＤ領域に記録されている同期信号を検出しタイミングの基準とする。
【００７１】
タイミング生成回路４０６はＩＤ領域の同期信号を基準としてカウンタを動作させ、データが存在しないＧＡＰ領域では位相比較器５の出力を０とし周波数比較器４０４の出力をアクティブとするタイミング信号を、データのある領域、すなわちＩＤ領域とユーザーデータ領域では、位相比較器５の出力をアクティブとし周波数比較器４０４の出力を０とするタイミング信号を生成する。
【００７２】
従って、データが存在しない期間では、周波数比較器４０４が働き、入力データのビットレートに等しいウォブルクロックに周波数ロックさせ、データが存在する期間は、入力データに位相ロックさせるように動作する。
【００７３】
エッジ検出回路４０１はタイミング生成回路４０６の出力が周波数比較器４０４選択から位相比較器５選択に切り換えるエッジを検出してタイミングパルスを生成する。エッジ検出回路４０１で生成されたタイミングパルスが発生したタイミングで位相比較器５の位相誤差を読み取る。
【００７４】
位相誤差変換手段２０９は読み込まれた位相誤差に相当する位相分ＶＣＯ１２の出力をシフトさせるに相当するコードを発生する。コードの発生は位相誤差読み取り手段２０８の位相誤差読み取りタイミングに略一致する。
【００７５】
従って、位相誤差読み取り手段８で読み取られたタイミングで、位相誤差分はＶＣＯ制御電圧で補正される。そのため、位相誤差変換手段２０９から出力が出たタイミングで、位相誤差は略０に合わせられるため、その後の位相引き込みが早くなる。
【００７６】
以上のように、本実施の形態によれば、データの無い領域ではＰＬＬが大きく外れないように、逓倍させたウォブルクロックに周波数ロックさせ、データのある領域に突入すると位相比較器５の出力をアクティブにさせデータにロックさせようとし、同時に位相誤差を略０に補正するため、切り換え後短時間で、位相ロックさせることが可能となる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有する光ディスクＰＬＬ回路に関し、特にＰＬＬ等の位相同期ループを用いて、同期引き込みパターン領域で高速に同期引き込みを行うＰＬＬ回路の適用可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図２】本発明の実施の形態２に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図３】本発明の実施の形態２に係るＰＬＬ回路の動作を説明するためのＤＶＤ−ＲＡＭの記録フォーマットの一例を示す図である。
【図４】本発明の実施の形態３に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【図５】本発明の実施の形態４に係るＰＬＬ回路を用いた光ディスク装置の構成を示す構成図である。
【符号の説明】
【００８０】
１…光ディスク媒体、２…光ピックアップ、３…プリアンプ、４…ＡＤコンバータ、５…位相比較器、６…周波数系フィルタ、７…位相系フィルタ、８…位相誤差読み取り手段、９…位相誤差変換手段、１０…加算器、１１…ＤＡコンバータ、１２…ＶＣＯ、２０１…ＰＲＭＬ回路、２０２…同期検出回路、２０３…タイミング生成回路、２０８…位相誤差読み取り手段、２０９…位相誤差変換手段、３０９…閾値判断手段、３１０…出力設定手段、４０１…エッジ検出回路、４０２…ウォブル検出回路、４０３…逓倍器、４０４…周波数比較器、４０５…積分器、４０６…タイミング生成回路、４１０…加算器。
【特許請求の範囲】
【請求項１】
同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、
前記位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、
所定のタイミングで前記位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する変換手段と、
前記周波数系フィルタの出力、前記位相系フィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【請求項２】
同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、
前記位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、
所定のタイミングで前記位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取った位相誤差が予め設定した閾値を超えた時に所定の出力を発生する変換手段と、
前記周波数系フィルタの出力、前記位相系フィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【請求項３】
請求項１または２記載のＰＬＬ回路において、
前記所定のタイミングは、前記同期引き込みパターン領域の略先頭であることを特徴とするＰＬＬ回路。
【請求項４】
請求項３記載のＰＬＬ回路において、
前記所定のタイミングは、前記ＡＤコンバータの出力がゼロクロスする点のうち連続する２点であることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
前記変換手段は、読み取った位相誤差に比例する位相シフト量が前記電圧制御発信器で発生するコードを出力することを特徴とするＰＬＬ回路。
【請求項６】
請求項１または２記載のＰＬＬ回路において、
前記加算手段による前記変換手段の出力の加算は、瞬時に行われることを特徴とするＰＬＬ回路。
【請求項７】
同期引き込みパターン領域とデータ領域とを有し、両領域の記録トラックは固定周波数で変調された光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力に付加された第１のフィルタと、
記録トラックの変調信号により周波数誤差を算出する周波数誤差検出手段と、
前記周波数誤差検出手段の出力に付加された第２のフィルタと、
前記位相誤差検出手段の出力と前記周波数誤差検出手段の出力のどちらかを選択するタイミング信号を出力するタイミング生成手段と、
前記タイミング生成手段からのタイミング信号により、前記周波数誤差検出手段の出力選択から前記位相誤差検出手段の出力選択に切り換えられたタイミングで位相誤差の読み取りを行い、読み取り値に応じた出力を発生する変換手段と、
前記第１のフィルタの出力、前記第２のフィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【請求項１】
同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、
前記位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、
所定のタイミングで前記位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する変換手段と、
前記周波数系フィルタの出力、前記位相系フィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【請求項２】
同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力を所定の倍率で積分処理する周波数系フィルタと、
前記位相誤差検出手段の出力を所定の倍率で増幅する位相系フィルタと、
所定のタイミングで前記位相誤差検出手段で算出された位相誤差の読み取りを行い、その読み取った位相誤差が予め設定した閾値を超えた時に所定の出力を発生する変換手段と、
前記周波数系フィルタの出力、前記位相系フィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【請求項３】
請求項１または２記載のＰＬＬ回路において、
前記所定のタイミングは、前記同期引き込みパターン領域の略先頭であることを特徴とするＰＬＬ回路。
【請求項４】
請求項３記載のＰＬＬ回路において、
前記所定のタイミングは、前記ＡＤコンバータの出力がゼロクロスする点のうち連続する２点であることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
前記変換手段は、読み取った位相誤差に比例する位相シフト量が前記電圧制御発信器で発生するコードを出力することを特徴とするＰＬＬ回路。
【請求項６】
請求項１または２記載のＰＬＬ回路において、
前記加算手段による前記変換手段の出力の加算は、瞬時に行われることを特徴とするＰＬＬ回路。
【請求項７】
同期引き込みパターン領域とデータ領域とを有し、両領域の記録トラックは固定周波数で変調された光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
前記光ディスクからの再生信号をサンプリングするＡＤコンバータと、
前記ＡＤコンバータの出力信号から位相誤差を算出する位相誤差検出手段と、
前記位相誤差検出手段の出力に付加された第１のフィルタと、
記録トラックの変調信号により周波数誤差を算出する周波数誤差検出手段と、
前記周波数誤差検出手段の出力に付加された第２のフィルタと、
前記位相誤差検出手段の出力と前記周波数誤差検出手段の出力のどちらかを選択するタイミング信号を出力するタイミング生成手段と、
前記タイミング生成手段からのタイミング信号により、前記周波数誤差検出手段の出力選択から前記位相誤差検出手段の出力選択に切り換えられたタイミングで位相誤差の読み取りを行い、読み取り値に応じた出力を発生する変換手段と、
前記第１のフィルタの出力、前記第２のフィルタの出力、および前記変換手段の出力を加算する加算手段と、
前記加算手段の出力信号をアナログ電圧に変換するＤＡコンバータと、
前記ＤＡコンバータの出力電圧に基づいて前記ＡＤコンバータのサンプリングクロックとして使用される発振出力を出力する電圧制御発信器とを備えたことを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２０１６７８（Ｐ２００７−２０１６７８Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−１６１０１（Ｐ２００６−１６１０１）
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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