【課題】ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路を提供する。
【解決手段】ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。 （もっと読む）

【課題】本発明は、正確に位相を調整することが可能なＰＬＬ回路およびそれを用いた角速度センサを提供することを目的とするものである。
【解決手段】本発明のＰＬＬ回路およびそれを用いた角速度センサは、ＡＤ変換器２１が電圧制御発振器２６の出力するタイミング信号により動作し、かつＤＡ変換器２４が分周器２７の出力するタイミング信号でのＡＤ変換器２１の出力する値に応じたアナログ信号を出力する構成としたものである。 （もっと読む）

【課題】消費電力と出力雑音の双方を抑えることができるＰＬＬ回路を得ることを目的とする。
【解決手段】ＰＬＬ回路が、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成している。このようにＰＬＬ回路を構成することで、消費電力と出力雑音の双方を抑えることができる。 （もっと読む）

【課題】ＰＬＬの出力において所望のデューティサイクルを達成するための方法および装置を提供する。
【解決手段】本方法は、制限差動増幅器２１４を使用して、差動コモンモードクロック信号からデューティサイクルを有するシングルエンドクロック信号を発生させるステップと、シングルエンドクロック信号２１３のデューティサイクルに応じて差動バイアス電流信号２２９、２３０を発生させるステップと、差動バイアス電流信号を制限差動増幅器に与えることによって、シングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するステップとを含む。ＣＭＬ−ＣＭＯＳ変換器回路は、制限差動増幅器２１４と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器とを含む。 （もっと読む）

【課題】入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路を提供する。
【解決手段】各フリップフロップ１０５−１、…は、ＣＬＫ_REF、Ｂ₂からＤｅｌａｙ₁だけ遅延したタイミングをトリガにして入力信号Ａ₀、Ａ₁、Ａ₂をそれぞれ保持し、データ系列［Ｃ₀：Ｃ₃］として“１１１０”を得る。例えば、［Ｃ₀：Ｃ₁］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ₂：Ｃ₃］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出する。 （もっと読む）

【課題】外部環境による精度低下への影響を低下させ、且つ、ユーザに必要以上の手間を掛けることなく、安定して高精度な基準周波数信号を継続的に出力し続ける。
【解決手段】制御部１０は、位相差の平均が、監視閾値未満であるかどうかによって、較正の有無を判定する。ここで、監視閾値は、当該基準周波数信号発生装置１が搭載される通信機器に求められる精度の仕様を満たすとともに、この仕様の限界に対して所定の余裕を持てるような値に設定されている。監視閾値未満の場合、制御部１０は、自身で生成した維持用制御電圧信号を電圧制御発振器１４へ与え、監視閾値に達する場合、ループフィルタ１２からの制御電圧信号を電圧制御発振器１４に与え、電圧制御発振器１４はこの制御電圧信号に基づいて較正を行う。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

【課題】定常状態で、電圧制御発振器から出力されるクロック信号の周波数の変動を抑えることができるＰＬＬ回路を得ることを目的とする。
【解決手段】位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｐの周期時間で平均して、その矩形波信号の平均電圧値を出力する平均化器４と、その基準クロック信号ｆｒの周期毎に、平均化器４から出力される平均電圧値を読み込んで、その平均電圧値を保持する電圧ラッチ５とを設け、ＶＣＯ６が電圧ラッチ５により保持されている平均電圧値に応じた周波数ｆ₀のクロック信号を出力する。 （もっと読む）

【課題】製品コストの増大を抑え、水晶発振器の動作のばらつきを防止することが可能な周波数補正システム及び受信機を提供することを目的とする。
【解決手段】誤差読出しタイミング制御部３１で設定される読出しタイミングに基づいて、復調部設定レジスタ２６から周波数誤差ΔＩＦをΔＩＦ抽出部３４に読み込み、記憶部３２に記憶される現在受信中の受信信号の周波数ＲＦ及び周波数誤差ΔＩＦなどに基づいて、水晶発振器６の経年変化による水晶発振器６の発振信号の周波数誤差Δｆを算出し、周波数誤差Δｆが閾値以上であると判断した場合、現在受信している受信信号のチャンネルに対応する周波数誤差ΔＩＦを記憶部３３から読み出し、その周波数誤差ΔＩＦに基づいて、チューナ設定レジスタ１６及び復調部設定レジスタ２６に現在書き込まれている設定値Ｒ、Ｎを更新する。 （もっと読む）

【課題】ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行う。
【解決手段】ＰＬＬ回路のオシレータを構成する遅延バッファ７のインバータ１３，１４は、電流制限用トランジスタであるトランジスタ８を介して電源電流が供給されている。トランジスタ８は、バイアス電流である入力信号ｉｎ１に応じてインバータ１３，１４に供給する電流制限する。このトランジスタ８を設けたことにより、発振周波数の低い帯域における該インバータ１３，１４に流れるリーク電流を防止することができる。 （もっと読む）

【課題】専用の発振器を用いないボーレート発生器のように分周する周波数の誤差を許容する分周器を簡素な構成かつ高精度で実現する。
【解決手段】分周器としてのボーレート発生器１は、所定の基準クロックＲＣＬＫを分周することにより、データをサンプリングするボーレートクロックＢＣＬＫを生成する。このボーレート発生器１は、ｍ進／ｍ−１進ダウンカウンタ２と、カウンタ切替制御部３とを備える。ｍ進／ｍ−１進ダウンカウンタ２は、異なる分周比を切り替えて基準クロックＲＣＬＫを分周する。カウンタ切替制御部３は、記ボーレートクロックＢＣＬＫの正規のボーレートクロックに対する１周期毎の誤差の累積値が所定範囲を超えると、前記累積値が減少するように、ｍ進／ｍ−１進ダウンカウンタ２の分周比を切り替える。 （もっと読む）

【課題】ＶＣＯ利得の変動を抑圧した簡易な構成のＶＣＯの提供。
【解決手段】二つの周波数可変手段を具備することでマルチバンド動作を行なう電圧制御発振器（ＶＣＯ）において、可変容量素子１１ｉａと１２ｉａ及び１１ｉｂと１２ｉｂ（ｉ＝１、２、３）をそれぞれ互いに極性が逆になる向きに並列接続可能とし、可変容量素子対を形成する。一般に、可変容量素子１１ｉａと１２ｉａ、１１ｉｂと１２ｉｂ（ｉ＝１、２、３）の容量値は異なる値に設定される。これらの可変容量素子対は、ループコントロール端子３に印加されるコントロール電圧ＶＣＮＴにより制御されると同時に、帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３によってオンオフされるスイッチ素子であるトランジスタ１０１ａ、１０２ａ、１０３ａ、１０１ｂ、１０２ｂ、１０３ｂの切替により、ＶＣＯ本体に電気的に分離・接続される。 （もっと読む）

【課題】ユーザシステムに搭載された状態でクロック信号の異常検出機能の故障診断を可能とする。
【解決手段】第１クロック信号が正常の場合には第１クロック信号に基づいてシステムクロック信号を生成し、上記第１クロック信号が異常の場合には第２クロック信号に基づいてシステムクロック信号を生成するクロック発生部（１０）を設ける。そして、演算処理を実行可能なＣＰＵ（２）と、上記外部発振器の状態を示す発振状態フラグに基づいて上記ＣＰＵに対する割り込み要求信号を形成可能なフラグ設定レジスタ部（９）とを設ける。上記フラグ設定レジスタ部は、疑似発振停止状態イネーブルビット保持部と、上記疑似発振停止状態イネーブルビットがイネーブル状態にされた場合に、上記割り込み要求信号をアサートする制御論理とを含む。上記割り込み要求信号がアサートされることで疑似的な発振停止状態を形成する。 （もっと読む）

【課題】入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供する。
【解決手段】入力データの論理判定に使用する内部クロックＲＣＫの発生源として電圧制御発振器１５を設ける。電圧制御発振器１５は、ＣＭＯＳインバータをリング接続して構成し、常に電流を消費することがないものとする。両エッジ検出部１３は、ＰＬＬ１２内の電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数がＰＬＬ１２内の電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。 （もっと読む）

【課題】ロングタームジッタを正確に評価し、回路の誤動作を未然に防ぐ。
【解決手段】第１オシレータ１０は、基準クロックＣＫｒｅｆを生成する。ＰＬＬ回路１４は、第１オシレータ１０からの基準クロックＣＫｒｅｆにもとづいて出力クロックＣＫｏｕｔを生成する。異常発振監視部２０は、基準クロックＣＫｒｅｆを分岐して受け、基準クロックＣＫｒｅｆの周期の整数倍の所定時間経過後にアサートされる基準タイミング信号Ｓ１を生成する。異常発振監視部２０は、出力クロックＣＫｏｕｔのエッジのタイミングが基準タイミング信号Ｓ１のエッジに応じて規定される所定の範囲から逸脱するとき、異常検出信号Ｓ２をアサートする。 （もっと読む）

【課題】
シンボル同期回路に於いて、デジタル通信の復調に於ける同期を迅速に精度よく行える様にする。
【解決手段】
電圧制御発振器１と、該電圧制御発振器からの出力を分周する分周器２と、受信信号中の信号変換点を検出し、検出点での前記分周器からの信号をラッチして位相差信号として出力する位相差検出部１５，１８と、前記位相差信号をフィードバック信号１０に変換して前記電圧制御発振器に入力する位相信号変換部４，１６，１７とを具備する。
（もっと読む）

【課題】周波数シンセサイザがロック状態にあり、かつ、電圧制御発振器の電圧制御信号が一定の電圧範囲からはずれたときに、ロック状態を保ったまま、電圧制御信号を一定の電圧範囲に戻す。
【解決手段】ローパスフィルタ３が生成する制御電圧信号１１によって直流バイアス電圧が制御された可変容量ダイオード５２の他に補償用可変容量ダイオード５３、５４を電圧制御発振器５に設け、制御電圧信号１１をモニタし、制御電圧信号１１の電圧が可変容量ダイオード５２の容量を容易に変えられる範囲外の電圧となったときに制御信号１６、１７のレベルを変化させるモニタ回路８と、その制御信号１６、１７のレベルの変化をロック状態が解除されないゆっくりとした電圧変化に鈍らせて補償用可変容量ダイオードに直流バイアス電圧を与える時定数回路７２とを備える。 （もっと読む）

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

【課題】高精度発振器間の位相同期を間欠動作にすることにより低消費電力化する。
【解決手段】基準となる周波数の基準信号Ｆｒｅｆを出力する周波数確度が高い高精度発振器１００と、出力信号Ｆｏｕｔの周波数を制御電圧Ｖｃで制御する電圧制御発振器１１０と、基準信号Ｆｒｅｆの位相と出力信号Ｆｏｕｔの位相との位相差を検出し位相差信号Ｐｏを出力する位相比較部１２０と、位相差信号Ｐｏに基づき制御電圧Ｖｃを生成する制御電圧生成部１３０と、位相比較部１２０への電源ＶＤＤの接続を接続状態または非接続状態に切り替えるスイッチ回路１４０と、位相差信号Ｐｏに基づき位相差が無くなった時点から所定の時間が経過するまでの期間はスイッチ回路１４０を接続状態にし、期間以外はスイッチ回路１４０を非接続状態にする制御信号Ｓｗを出力するタイマ回路１５０と、を含む発振回路１。 （もっと読む）