【課題】 ループゲインを大きくすることができ、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供する。
【解決手段】 入力端子１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＯ８からの出力と発振器１３からの出力をミキサ１４で合成し、ＭＣＦ１５ａで周波数を選択して、第２，４の分周器３，１０で分周し、第１，第２の分周器２，３からの出力を位相比較器４で位相比較し、ＬＰＦ５で平滑化し、第３，第４の分周器９，１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算してＶＣＯ８に出力し、ＭＣＦ１５ａからの出力を増幅器１６で増幅して出力端子１７に出力し、基準周波数に対して発振器１３での周波数を調整するＰＬＬ回路である。 （もっと読む）

【課題】受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生可能とする。
【解決手段】パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。ジッタなどによって４７ｈコードパルスＥの位相が大きく急変し、位相基準クロックＦ１との位相差が異常に大きい場合には、適応型位相代替回路５は、かかる４７ｈコードパルスＥに代わる代替パルスを位相比較器１３に供給する。これにより、ＶＣＯ１５の制御電圧の急変を抑えることができ、安定した基準クロックＦが得られる。 （もっと読む）

【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。 （もっと読む）

複数のクロック信号を生成するための方法。前記方法は、位相ロックループ（ＰＬＬ）を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、（所定の数のサイクルにつき）１以上のクロックサイクルを除去する。
（もっと読む）

【課題】制御信号だけではなく、周波数も制御可能な変調機能を有する発振器、及びその発振器を用いた位相同期ループ回路を提供する。
【解決手段】出力信号の帰還信号と基準信号との位相を比較して、位相差を示す信号を出力する位相検出器１０８１と、位相検出器１０８１の出力信号が供給され、位相差をなくすための制御信号を出力するループフィルタ１０８２と、ループフィルタ１０８２からの制御信号に基づく周波数で発振する発振器１０８３とを備え、発振器１０８３は、制御信号に変調信号を加えることによって周波数を変調する変調手段を備える位相同期ループ回路（ＰＬＬ回路）。 （もっと読む）

【課題】分周器の広帯域かつ低電圧動作を保障する。
【解決手段】信号分配装置は、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路１０１と、電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器１０２と、第１制御信号に従って自走発振周波数を生成する自走発振周波数生成器１０５と、前記参照周波数と前記自走発振周波数を比較する比較部１０３Ａ及び前記比較部１０３Ａの比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部１０３Ｂを有する自走発振周波数制御回路１０３と、前記分周器１０２によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路１０４と、を備えている。 （もっと読む）

【課題】分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減する。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。 （もっと読む）

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供する。
【解決手段】 ＰＬＬシンセサイザーＩＣ１０６の電源投入時又は電源変動時にマイクロプロセッサ（ＣＰＵ）１０４への割込を監視手段が発生させ、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするＰＬＬシンセサイザー回路である。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）

【課題】簡単な回路構成で、高速動作と、出力電流のグリッチの低下を実現する。
【解決手段】電流源トランジスタ２１２は、端子２５５から引き込む電流を決定する。スイッチトランジスタ２２２は、DN信号に応じて、電流源トランジスタ２１２に電流を流す。カスコードトランジスタ２３２は、スイッチトランジスタ２２２と端子２５５との間に接続される。容量２４２は、カスコードトランジスタ２３２と、スイッチトランジスタ２２２との間に接続され、xDN信号に応じて、交流的に電荷を注入または放出する。本発明は、例えば、チャージポンプに適用することができる。 （もっと読む）

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。 （もっと読む）

【課題】容易に、効率良く複数の出力波を取得できる分周器を得る。
【解決手段】第１の入力端子２ａ、並びに第１及び第２の出力端子３ａ、３ｂを有し、第１及び第２の出力端子３ａ、３ｂからは逆相の出力が得られる分周数Ｎ（Ｎ：２以上の整数）の分周回路１と、第１及び第２の出力端子３ａ、３ｂ間に接続される第１の伝送線路４ａとを設け、第１又は第２の出力端子３ａ、３ｂの少なくともいずれか一つから入力波のＮ分周波を取り出すとともに、第１の伝送線路４ａの中点から入力波のＮ／２分周波を取り出す。 （もっと読む）

【課題】入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。
【解決手段】所定の周波数を有する入力信号に同期したクロック信号を生成するＰＬＬ回路１００を提供する。このＰＬＬ回路１００は、クロック信号を発振する発振器１１０と、発振器１１０が発振したクロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換する変換器１２０と、発振器１１０が発振したクロック信号を分周し、比較クロック信号としてフィードバックする分周器１４０と、変換器１２０が変換したデジタル信号の振幅値を正規化する正規化器１３０と、正規化器１３０が正規化したデジタル信号と分周器１４０がフィードバックした比較クロック信号との位相差を減少させるように、発振器１１０が発振するクロック信号の位相を制御する発振制御器１５０と、を備える。 （もっと読む）

【課題】長いディレイラインを用いることなく、信号波の位相雑音を低減することができる高周波発振源を提供する。
【解決手段】周波数変換器２と、中心周波数ｆ_０の帯域通過フィルタ３と、２分周器４とを直列接続したものを１段の基本構成として、前記基本構成を(Ｎ−１)段(Ｎ：２以上の整数)直列接続し、前記第１段目の周波数変換器における第１の入力端子及び前記第１段目から第(Ｎ−１)段目の周波数変換器における第２の入力端子に接続されてそれぞれに設けられた発振周波数ｆ_０の発振器１，１ａを備えた高周波発振源。 （もっと読む）

【課題】光ポンピング磁力計の磁場検出性能を向上させるために蒸気セルの保温を行う際に、希望の温度に迅速に達し、蒸気セルのレーザー照射光部への蒸気セル内の原子の付着を防ぎ、蒸気セル周辺部を小型化にし、蒸気セルを保温するヒーターからの磁場の影響を抑える。
【解決手段】光ポンピング磁力計の磁気検出部である蒸気セル１１９のレーザー照射光通過部に透明フィルムヒーター１１８と、蒸気セル側面中央部に測温体１１５と、蒸気セル１１９を保温する希望温度との設定ならびに、希望温度と測温体１１５で測定した実際の蒸気セル温度との比較を行う温度調節器１１１と、温度調節器１１１からの温度制御のためのPID制御信号を受けて温度調整と希望温度到達後の透明フィルムヒーター１１８への通電をパルス的に切り替える操作器１１２と、操作器１１２からの操作信号を受けて透明フィルムヒーター１１８への通電を行うヒーター用電源１１３を有する。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）

【課題】高速応答性と動作の安定化を実現したＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】低電源電圧ＶｄｄＬで動作する位相比較回路の低振幅信号を夫々高電源電圧で動作するＮチャネルＭＯＳＦＥＴ入力構成の第１差動回路とＰチャネルＭＯＳＦＥＴ入力構成の第２差動回路に入力する。上記第１及び第２差動回路の負荷としてダイオード接続ＭＯＳＦＥＴとクロスカップル接続のＭＯＳＦＥＴを並列構成にして用いる。ゲートに所定のバイアス電圧が供給されたＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴを直列接続する。上記ＰチャネルＭＯＳＦＥＴのソースは、上記第１差動回路の出力信号で制御し、ＮチャネルＭＯＳＦＥＴのソースは、上記第２差動回路の出力信号で制御し、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインからアップ電流又はダウン電流を形成する。 （もっと読む）

【課題】位相ロック回路において、電圧制御発振回路や分周回路の性能が設計時よりばらついた場合であっても、電圧制御発振回路が出力する高速クロックを分周回路で良好に分周できるようにして、不良品を低減する。
【解決手段】第１の分周回路４に加えて、この分周回路４よりも動作速度の遅い第２の分周回路５を備える。前記２つの分周回路４、５で分周されたクロックの周波数同士を周波数比較回路６で比較し、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速い場合には、ＶＣＯ発振抑制回路７が電圧制御発振回路３出力クロックＦｏｕｔの発振周波数を抑制する。 （もっと読む）

局部発振器からの局部信号と遠隔発振器からの基準クロック信号の間で周波数を同期させるデジタル周波数ロックループに関連するシステムおよび方法。基準カウンタは、基準クロック信号内のパルスごとにその計数を増分する。基準カウンタ内の値は、設定可能な基準値と比較される。基準カウンタ値と基準値の一致が発生するたびに、ヒット信号が生成され、基準カウンタ値が再初期化される。上記と同時に、局部信号からのパルスごとにフィードバックカウンタが増分される。ヒット信号が生成されると、フィードバックカウンタ内の値が設定可能なフィードバック値と比較（減算による）されて、差の値を生成する。次いで差の値が、局部発振器の周波数を増大または減少させるのに使用するための周波数調整信号に変換される。ヒット信号はまた、フィードバックカウンタを再初期化する。 （もっと読む）

【課題】デュアルシンセサイザ装置において、基板の定在波比が劣化しても、簡単な構成でアイソレーションの低下を防止する。
【解決手段】プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。配線パターンのインダクタンスとこのインダクタンスと対向するアースパターンからなる第１及び第２のコンデンサとによってローパスフィルタが構成される。 （もっと読む）