【課題】消費電力が大きくなく、位相ノイズが小さく、広い同調範囲のＰＬＬを提供する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。 （もっと読む）

【課題】複数のＶＣＯを切り替えて使用するＰＬＬ回路において、ＶＣＯの位相雑音を最適化することである。
【解決手段】ＰＬＬ回路１１の複数のＶＣＯ１２−１〜１２−ｎの内の１つの選択は、ＶＣＯ選択データにより行われ、キャパシタの選択はＶＳＢデータにより行われる。バイアス電流設定回路２５は、ＶＣＯ選択データとＶＳＢデータと制御電圧のデジタル変換値ＶＴＤをデコードして、予め定めたバイアス設定値を可変電流源Ｉ１に出力する。 （もっと読む）

【課題】容量素子の小型化を図る低域ろ波回路（ループフィルタ）において、容量素子としてＭＯＳ容量を使用した場合の電圧依存によるＰＬＬ応答特性のばらつきと、ＭＯＳ容量として薄膜ゲートトランジスタを使用した場合のゲートリーク電流によるジッタ特性の劣化を抑制する。
【解決手段】ループフィルタは、第１の容量素子３１と、この容量素子３１に直列に接続された抵抗素子３２及び第２の容量素子３３とを備える。前記第１の容量素子３１の一端に接続された第１の入力端ＩＮ１に第１の電流（Ｉｐ／１０）を与え、前記第１の容量素子３１の他端に接続された第２の入力端ＩＮ２に第２の電流（Ｉｐ／１０）を与えることにより、第１の容量素子３１の小型化が図られる。前記抵抗素子３２に直列に接続された可変電圧電源３５は、電圧制御端子３６から、第１の容量素子３１の両端の印加電圧が一定になるように制御される。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供する。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 （もっと読む）

【課題】発振信号の周波数帯域を広くさせつつ、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。
【解決手段】電圧制御発振器７〜１０と、選択信号Vout_SELに対応する発振信号を選択するセレクタ１１と、セレクタ１１により選択された発振信号の振幅値Vout_Levを検出する検出回路１２と、スイッチ１３、１４と、スイッチ１３を介して入力される電圧Vtuneに対応するデジタル値Daを出力するとともに、スイッチ１４を介して入力される振幅値Vout_Levに対応するデジタル値Dbを出力するＡＤＣ回路１５と、選択信号Vout_SEL及び選択信号Vout_CAPをデジタル値Daに基づいて出力するとともに、電圧制御発振器に流れる電流値をデジタル値Dbに基づいて制御する制御回路１６とを備えて電圧制御発振回路２を構成する。 （もっと読む）

【課題】それぞれの発振器を備えた複数の受信部の同期を容易に確立すること。
【解決手段】現用系Ａ受信部１４０の同期確立部２００は、複数の受信部（１４０、１５０、１６０）それぞれに備えられた第一の発振器２３０によって生成された互いに周波数が異なる複数の波形信号を入力する入力部（２１０、２２０、２４０）と、入力部によって入力された複数の波形信号に対する論理演算により複数の受信部に共通する波形の共通波形信号を算出する算出部２５０と、算出部２５０によって算出された共通波形信号から各受信部内部における処理周波数を規定するローカル信号を生成するＰＬＬ部２６０、第二の発振器２７０および分周器２６５と、を備える。 （もっと読む）

【課題】 高い線形性をもった電圧―電流特性を備え、ゲイン変動を抑えた電圧電流変換回路を有するＰＬＬ回路を提供する。
【解決手段】 電圧電流変換回路１１は、制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ１と直列に接続されたＰチャネルＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１とミラー回路を構成するＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ１と並列に接続された電流源１３を備える。ＰＭＯＳトランジスタＰ２から出力される制御電流Ｉｏｕｔは、ＮＭＯＳトランジスタＮ１に流れる電流から電流源１３によって供給される電流の分だけ差し引かれる。 （もっと読む）

【課題】ジッタの増加を防止し、カットオフ周波数の変動を防止することができる位相ロックループ回路及び遅延ロックループ回路を提供することを課題とする。
【解決手段】リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器（１０１）と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプ（１０２）と、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタ（１０３）と、前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器（１０４）と、前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器（１０５）とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路が提供される。 （もっと読む）

【課題】ＰＬＬの位相雑音を低減すること。
【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。 （もっと読む）

【課題】ＣＤＭＡやＯＦＤＭといった大きな包絡線変動を伴う変調方式を使用することができ、送信機に線形性と高効率を両立するＬＩＮＣ送信機を提供する。
【解決手段】変調データの周波数変換を行なうＰＬＬにおいて２ポイント変調方式を採用することで、発振器に入力される変調データはＰＬＬにとって外乱とは見えなくなり、ＰＬＬのループ帯域幅に制限されない広帯域変調を実現することが可能となる。また、発振器の積分効果により、サンプリング周波数付近におけるレプリカを、アナログ・スムージング・フィルタを追加することなく大幅に抑制することができ、回路のリコンフィギャラビリティを高めることができる。 （もっと読む）

【課題】デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢとの周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】発振周波数制御回路２３は、第１クロック信号ＣＬＫＡの第１周波数ＦＡと第２クロック信号ＣＬＫＢの第２周波数ＦＢとの差が可聴周波数帯域に入ると、第２発振回路２１に対して、該帯域に留まらないように第２周波数ＦＢを変化させるようにし、第２周波数ＦＢが可聴周波数帯域に入った場合は、第２発振回路２１に対して、第２周波数ＦＢを上昇させて最大可聴周波数以下にならないようにした。 （もっと読む）

【課題】本発明は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供する。
【解決手段】本発明は、基準クロック信号を遅延させて出力する遅延ラインと、基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、位相検出信号及び第２の遅延モード判断信号により、遅延ラインを制御するための遅延制御信号を出力する制御部と、遅延制御信号及び遅延ラインの出力信号により、第１の遅延モード判断信号のエラーを検出し、エラー検出結果により、第２の遅延モード判断信号を出力するエラー判断部を備える。 （もっと読む）

【課題】安定かつ最適な位相雑音レベルで動作するＰＬＬ回路を提供する。
【解決手段】上記課題を解決するために、ＰＬＬ回路１００は、２つの入力信号の位相差に応じた電圧を出力する位相比較器１０１と、電流変換利得を調整して入力信号を任意の昇圧率で上昇させる可変チャージポンプ１０２と、所定の周波数特性を有するループフィルタ１０３と、ＶＣＯ１０４と、ループフィルタ１０３の出力信号をデジタル値に変換するＡ／Ｄコンバータ１０５と、ＶＣＯ１０４を選択するともにＡ／Ｄコンバータ１０５の出力値に応じて可変チャージポンプ１０２を制御するＶＣＯ選択回路１０６と、ＶＣＯ１０４からの出力信号を１／Ｎ倍に分周する分周回路１０７と、を備える。 （もっと読む）

位相ロックループ（ＰＬＬ）のループ帯域幅を較正する方法が記述される。ＰＬＬフィルタの中の少なくとも一つの抵抗器は、入力基準信号の周波数に応じて調整される。前記ＰＬＬフィルタ中の一つ又は複数の蓄電器は、入力基準信号の周波数に応じて調整される。一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群が数えられる。対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流は、前記数えられた出力パルス群に従って数えられる。プログラマブル電荷ポンプ電流は、前記計算された第１の電荷ポンプ電流に合わせられる。
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【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

【課題】 自己の周波数を補正し、自走した時にも発振周波数を安定に保ち、更に外部からの固定電圧を可変にした制御電圧で発振できる発振周波数制御回路を提供する。
【解決手段】 電圧制御発振器１５と、分周器１６と、位相比較器１２と、ループフィルタ１４と、検波回路１７と、ＰＷＭ回路２２と、メモリ２１と、制御電圧可変回路２６と、位相比較器１２とループフィルタ１４との接続をオン／オフすると共に制御電圧可変回路２６からの制御電圧を選択出力する選択スイッチ１３と、当該制御電圧選択の指示で当該制御電圧を優先的に選択出力し、当該指示がない場合に検波回路１７で検出された外部基準信号のレベルが適正範囲内であれば選択スイッチ１３をオンとし、レベルが適正範囲外であれば選択スイッチ１３をオフとしてメモリ２１に記憶されたパルス生成の情報をＰＷＭ回路２２に出力するＣＰＵ２０とを有する。 （もっと読む）

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。 （もっと読む）

【課題】 VCOを構成する電流制御発振回路を制御する電流を生成する電圧−電流変換の動作を高速化して、従来に比較して周波数制御の応答特性を向上させるPLL回路を提供する。
【解決手段】 本発明のＰＬＬ回路は、電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、パルスと、電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、第１の充電電流または第１の放電電流により制御電圧を生成し、電圧制御発振回路に出力するループフィルタと、第２の制御信号により、第２の充電電流または第２の放電電流である制御電流を生成し、制御電圧発振回路に出力する第２のチャージポンプ回路とを有する。 （もっと読む）

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。 （もっと読む）

【課題】マルチバンド無線通信のための複数のミキサーに複数のローカル信号を供給するための複数の分周器の入力を電圧制御発振器の発振出力信号により効率的に駆動すること。
【解決手段】半導体集積回路は、第１と第２と第３のミキサー(２５、２６、２８)と、電圧制御発振器(ＶＣＯ)１６と、第１と第２と第３の分周器(１１、１２、１４)と、信号配線とを具備する。第１分周器１１と第３分周器１４の第１分周数は、第２分周器１２の第２分周数よりも小さな値に設定されている。第１と第２と第３の分周器(１１、１２、１４)の分周出力信号は、第１と第２と第３のミキサー(２５、２６、２８)に供給される。信号配線の略中央にＶＣＯ１６と第２分周器１２とが接続され、信号配線の一端と他端とには第１分周器１１と第３分周器１４とがそれぞれ接続される。第１分周器と第３分周器の入力に、第１と第２のバッファ電圧増幅器ＢＵＦがそれぞれ接続される。 （もっと読む）