【課題】小規模の回路追加により、既存の回路を有効に活用しながら映像信号のクロックの周期とサンプリングクロックの周期との齟齬を解消する発振回路、及び映像表示装置を提供することを課題とする
【解決手段】分周器３３と位相比較器３１とを有する生成回路３へ、所定の発振信号を供する発振回路４であって、位相比較器３１における比較結果に応じた周期のクロック信号を生成するクロック信号生成部４２と、クロック信号生成部４２が生成したクロック信号の一部をマスクした信号を分周器３３へ供するクロック信号マスク部４３と、を備え、クロック信号マスク部４３は、生成回路３が生成するサンプリング信号の周期が、映像信号を生成する際に用いられるクロックの周期と同じになるようにクロック信号の一部をマスクする。 （もっと読む）

【課題】
従来の複数ＰＣＲに同期したＳＴＣクロック再生方法は、複数チャンネル毎にＰＣＲとの差分情報を参照するＶＣＸＯを独立に備えて複数のマスタクロックを生成し、これらマスタクロックを互いに独立に使用してＳＴＣクロックを再生するＰＬＬを有する構成となっており、高価な回路構成となっていた。
【解決手段】
複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。上記、切り替え時に未選択側の差分情報が必要なＰＬＬは出力クロックの変動を抑えるためにＰＬＬ内部の位相比較をＨｏｌｄさせることにより、安価で安定度の良い回路構成を可能にする。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】最大の周波数マージンで、発生させる発振周波数をロック状態にする。
【解決手段】ループフィルタ２３は、発振周波数における所定の特性に基づいて、入力される制御電圧に対応して発振周波数を発生させるVCO６３であって、所定の特性が粗調整されるVCO６３に、制御電圧を入力し、VCO粗調整回路１３５は、制御電圧が所定の設定範囲を超えた場合に、VCOによる所定の特性を、複数の特性のうちのいずれかに粗調整し、DAC１３３は、制御電圧が所定の設定範囲内で変化する場合に、発振周波数がロック状態とならないとき、所定の設定範囲を広げる方向に更新する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】ＶＣＯの出力帯域を選択設定可能な周波数シンセサイザにおける消費電力を低減すること。
【解決手段】互いに並列に接続されたミキサ１１１と分周器１１２とを有する周波数変換回路１１０を設け、ＶＣＯ１０１の周波数帯域選択時に分周器１１２を用いることにより、ＶＣＯ１０１の周波数帯域選択時の位相比較器１０２の最高動作周波数を低くすることができ、消費電力を低減できる。また、送信時にはミキサ１１１を用いることにより、送信時のループゲインを下げずに済む。 （もっと読む）

【課題】部品点数の削減、高い検出精度の確保、処理速度低下の防止等を図る。
【解決手段】位相ロックループ回路１５により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路１１と、前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路１２とを有する同期検出回路２であって、前記多相クロック生成回路１１は、前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、前記同期クロック特定回路は、同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成する。 （もっと読む）

【課題】ノイズの抑圧を効果的に行うことができるＰＬＬ回路を提供する。
【解決手段】位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０と、ＶＣＯ４０と、Ｎ分周器５０とを備える。チャージポンプ回路２０の一実施形態は、アップ信号ＵＰ１によりスイッチ２２をオンした後、アップ信号ＵＰ１を遅延させたアップ信号ＵＰ２により再度スイッチ２２をオンする。同様に、ダウン信号ＤＮ１によりスイッチ２３をオンした後、ダウン信号ＤＮ１を遅延させたダウン信号ＤＮ２により再度スイッチ２３をオンする。 （もっと読む）

【課題】簡易な構成で迅速に水平同期信号の有無を検出する。
【解決手段】無信号検出回路は、水平同期信号の無信号状態を検出する。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の１周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。 （もっと読む）

【課題】スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供する。
【解決手段】例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。そして、ループフィルタの一部となる２次のループフィルタＦＬＴ＿Ａを位相検出等を行うシンセサイザブロックＳＹＮに配置し、他の一部となる１次のループフィルタＦＬＴ＿ＢをＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれに配置する。さらに、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれにおいては、インダクタＬ１，Ｌ２をＲＦ＿ＣＰ３の内側でなく外側（外周の一辺）に近くなるような向きにレイアウトする。 （もっと読む）

【課題】受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生可能とする。
【解決手段】４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。位相差分割・記憶回路１６では、この位相差Ｋから分割位相差Ｌが生成される。位相代替処理回路１７では、４７ｈコードパルスＥがクロックＦ１よりも位相の進みがあると、分割位相差Ｌにより、クロックＦ１よりΔφ／ｎ進んだ位相代替パルスＭを生成し、４７ｈコードパルスＥがクロックＦ１よりも位相の遅れがあると、分割位相差Ｌにより、クロックＦ１よりもΔφ／ｎ遅れた位相代替パルスＭを生成し、クロックＦ１とともに、夫々ＰＬＬ回路の位相比較器５に供給する。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広く、かつ消費電力の少ない周波数シンセサイザを提供する
【解決手段】電圧制御発振部１の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルの位相差を取り出して出力周波数の調節に利用するＰＬＬは、出力周波数調節用の第１の位相差検出部７１と、周波数引き込み用の第２の位相差検出部７４とを備え、前記第１の位相差検出部７１の出力に係る信号をディジタル／アナログ変換した結果が予め定めたしきい値を越えたときに、前記第２の位相差検出部７４の出力に係る信号をディジタル／アナログ変換する手段１０５から切り離すと共に、当該第２の位相差検出部７４における消費電力を小さくする。 （もっと読む）

【課題】入力データに位相を合わせたクロック信号を安定的かつ低消費電力で得る受信回路を提供する。
【解決手段】受信回路において、制御回路３０、発振回路４０、分周回路５０、フリップフロップ回路、第１および第２の位相比較回路などを備え、発振回路４０の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。発振回路４０は、２系統の制御信号によって発振周波数を制御でき、一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。 （もっと読む）

本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルを含む。ＭＭＤ回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含む。カスケードの２又は３分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。各２又は３分周セルは、２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、第１のダイナミックフリップフロップと第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている。
（もっと読む）

【課題】信号に対するノイズの増加がなく安定したＰＬＬ周波数シンセサイザ回路及びその制御方法を提供する。
【解決手段】電圧制御発振器の制御電圧をモニタし、制御電圧に応じて前記電圧制御発振器の変調感度との間で安定に動作するように設定されたループフィルタを切り替えるようにした。 （もっと読む）

【解決手段】局部発振器は、ＶＣＯの出力に結合されたプログラム可能な周波数分周器を備える。周波数分周器は、３で周波数分周するためにセットされることができる。除数に関係なく、周波数分周器は、９０度で位相が互いに異なる直交位相信号（Ｉ、Ｑ）を出力する。３で分周するために、周波数分周器は、三分周周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、ＶＣＯから信号を周波数分周し、それから、１２０度で位相が互いに異なる三つの信号Ｃ、Ａ´、及びＢを生成する。遅延回路は、信号Ａ´の遅延バージョンＡを生成するために、信号Ａ´を遅延する。フィードバック回路は、遅延バージョンＡ（Ｉ）が、信号Ｃ（Ｑ）に関して９０度位相がずれるように遅延回路を制御する。 （もっと読む）

【課題】本発明は、安定ているクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供する。
【解決手段】本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。 （もっと読む）

【課題】
安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供する。
【解決手段】
位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と電圧制御発振回路の出力信号との位相を比較する比較手段と、位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を制御電圧として電圧制御発振回路に入力する切換手段と、入力信号の異常を検出する異常検出手段とを具備し、切換手段は、異常検出手段による異常の検出結果に基づいて２つ以上のサンプル／ホールド回路のいずれかの出力を選択する。 （もっと読む）

【課題】ＰＬＬゲインを自動制御してキャプチャ時間の短縮やエラーレートの改善を実現するに当たり、ロック判定の手法として種々の方法を提案する。
【解決手段】媒体再生時のＰＬＬ動作時に、ＰＬＬロック状態を示す情報を用いてＰＬＬゲインを切り替えることでロバストなＰＬＬを実現する。ＰＬＬロック状態の検出は、フレームシンクの検出結果、位相誤差の絶対値の積算量、の何れかを評価指標として測定し、一定区間での当該評価指標の大小を判定し、判定結果に基づき位相同期ループがロックしているか否かを示すＲＦ品質信号RQを生成する。フレーム同期信号の検出間隔を監視し、その監視結果に基づきＲＦ品質信号RQを生成するとよい。ＲＦ品質信号RQは、概ねＰＬＬがロック時はＨ、アンロック時はＬとなる。ＲＦ品質信号RQがＨレベルの区間では低倍率となり、ＲＦ品質信号RQがＬレベルの区間では高倍率となるように、ＰＬＬゲインを制御する。 （もっと読む）

【課題】回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路を提供すること。
【解決手段】前段のＬＰＦ３から入力される制御電圧信号ＶＣＴＲＬの電位に応じた周波数を有する出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化する遅延回路のＭ個を環状に接続したリングオシレータを用いて発生するＶＣＯ回路４ａを備えるＰＬＬ回路において、ＶＣＯ回路４ａは、制御電圧信号ＶＣＴＲＬから低周波帯域の制御電圧信号ＶＣＴＲＬを抽出する低域通過フィルタを備え、前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬが入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬ２が入力される。 （もっと読む）

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）