【課題】ＰＬＬ回路のデッドロック状態になることを防止する
【解決手段】閾値判定部１３ａは、制御電圧の高低を示す制御信号を生成する。制御部１３ｂは、制御信号に応じた制御値を出力し、制御値が発振周波数の上限および下限について最も高い対応関係を示す場合において制御信号が高を示すとき、および制御値が発振周波数の上限および下限について最も低い対応関係を示す場合において制御信号が低を示すときのいずれか一方を満たす際、所定の制御値を出力する。発振器１３ｃは、制御電圧と発振周波数との対応関係が発振周波数の上限および下限が異なるように複数定められていると共に対応関係が複数の制御値と対応付けられており、制御値が示す対応関係における制御電圧に応じた発振周波数を有する出力信号を出力する。 （もっと読む）

【課題】入力クロックの周波数がジッタやワンダ等により時間的に変動する場合においても、入力クロックの不具合の状態を的確に判定することができようにし、適切な保守が可能となる、クロック供給装置を提供する。
【解決手段】本発明のクロック供給装置においては、Ｎ系クロック受信部２２とＮ系ＭＴＩＥ計測部３１との間に設置されるワンダ・ジッタ除去フィルタ４１と、Ｅ系クロック受信部２３とＥ系ＭＴＩＥ計測部３２との間に設置されるワンダ除去フィルタ４２と、を有して構成される。そして、発振器部２６が有するローパスフィルタ特性のカットオフ周波数と、ワンダ除去フィルタ４１，４２の有するローパスフィルタ特性のカットオフ周波数とが一致あるいは略等しいように構成される。 （もっと読む）

【課題】ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路及び通信装置を提供する。
【解決手段】ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。 （もっと読む）

【課題】
周波数ホッピングを用いた通信を行うためのローカル信号生成回路が従来技術に開示されているが、実際に周波数ホッピングを用いたワイヤレスＵＳＢの通信システムにおいては、ローカル信号の出力を開始してから出力が安定するまでに時間がかかり通信における規格を満たすことができないという課題が存在していた。
【解決手段】
第１の周波数で所定のバイアス電圧を中心に振動する第１のローカル信号を出力する第１の発振部と、前記第１の周波数より高い周波数である第２の周波数で前記バイアス電圧を中心に振動する第２のローカル信号を出力する第２の発振部と、前記第１および第２のローカル信号を入力すると共に前記第１のローカル信号および前記第２のローカル信号のそれぞれを選択的に出力し、前記第１のローカル信号および前記第２のローカル信号のそれぞれを出力しない期間においては前記バイアス電圧を出力する選択回路と、を有する。 （もっと読む）

【課題】クロック信号を並列データに整列させるための方法を提供する。
【解決手段】クロックシフティング回路１０は、入来クロック信号８を入来データ信号１６に対してシフトし、データクロッキング回路２０は、シフト済みクロック信号を使用して、入来データ信号１６を再クロックする。クロックシフティング回路１０は、位相ロックループ回路２に直列に接続されている複数のＤフリップフロップ回路４，６を連結して備える。データクロッキング回路２０は、それぞれの入来データビット１６を受信し、ミキサ２２に対するローカルオシレータとして働く真−補数ブロック５０，５８を備える。複数のシフト済みクロック信号６２，５４，６４，５６は、入来クロック信号１６に対して９０度、１８０度、及び２７０度シフトされたものなど、が生み出される。 （もっと読む）

【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。 （もっと読む）

【課題】発振周波数のばらつきを抑えることができる電圧制御発振器を提供する。
【解決手段】本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。 （もっと読む）

【課題】リファレンス信号が取得できなくなっても長時間にわたって高精度な基準周波数信号を出力可能で、使用温度範囲が広く、安価な基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置１１は、ＧＰＳ受信機２１と、ＰＬＬ回路３１と、検出器２８と、記憶部２９と、制御部２２と、を備える。ＰＬＬ回路３１は、ＧＰＳ受信機２１からのリファレンス信号に基づいて得られた同期制御信号に基づき、デジタル制御発振器２６を制御する。記憶部２９には、同期制御信号の制御値と、そのときの電圧値及び温度と、の対応関係が記憶されている。リファレンス信号が得られない場合、制御部２２は、前記対応関係と、検出器２８が検出した電圧及び温度と、に基づいて自走制御信号を決定し、デジタル制御発振器２６を制御する。 （もっと読む）

位相ロックループが複数のデジタル入力を有する多相発振器を利用する。時間に関して互いにオフセットされた複数のＤＱフリップフロップが、複数の制御信号を生成して、発振器から制御位相情報をデジタル形式で取り出す。発振器における任意の２つのデジタル入力間に接続されたＤＱフリップフロップが、進行波の方向を判定する。その方向と位相情報とにより、ルックアップテーブルがアドレス指定され、発振器の現時点のフラクショナル位相が判定される。発振器周波数を低減するために、Ｎ分周回路が用いられる。発振器に関する全位相表示信号が、現時点のフラクショナル位相を用いて判定される。この全位相を基準位相と比較して、発振器に対する修正を行うための制御信号を生成する。フィードフォワード経路において、分周器が、発振器からの高周波信号をより低い所望の周波数に分割し、それにより位相分解能を向上させる。 （もっと読む）

【課題】ループフィルタの容量素子の面積の増大を抑制しつつループフィルタの自然周波数ω_ｎを小さくすることができるＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。このループにおいて、ゲート部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。位相比較部１２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉｃｐが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。 （もっと読む）

【課題】ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することである。
【解決手段】本発明のＰＬＬ回路は、位相比較器３の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路４、５と、第１のチャージポンプ回路４の出力に基づく信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタ６と、第２のチャージポンプ回路５からの電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタ７と、第１のフィルタ６からの第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部３０と、第１及び第２の電圧信号を低ゲイン入力、第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づき発振周波数を生成する電圧制御発振器１０を備える。 （もっと読む）

【課題】高周波動作において、互いに容量が異なる複数のコンデンサの組み合わせを切り替えて電圧制御発振器の発振周波数帯域を切り替える際に、全ての発振周波数帯域同士を重なり合わせることが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】互いに容量が異なる複数のコンデンサ５１−１〜５１−ｎの組み合わせを切り替えることにより発振周波数帯域を切り替える電圧制御発振器２を備えるＰＬＬ回路１において、電圧制御発振器２が高周波動作しているとき、容量が比較的大きなコンデンサ５２−４又はコンデンサ５２−５が選択されなくなる場合、補正用のコンデンサ５−１又はコンデンサ５−２を選択して電圧制御発振器２の全体の容量を大きくする。 （もっと読む）

【課題】バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。
【解決手段】周波数逓倍部１１０により、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号とする他、入力選択部１１１を用いて入力を選択する。すなわち、データ信号としてのバースト信号が入力されているときは、入力されたバースト信号と位相が同期するように再生クロック信号を生成し、バースト信号が入力されていないときは逓倍クロック信号と位相が同期するように再生クロック信号を生成する。 （もっと読む）

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。 （もっと読む）

サプライレギュレートされたフェイズロックループ（ＰＬＬ）が提供される。ＰＬＬは、サプライレギュレーティングループ、電圧制御発振器（ＶＣＯ）、及びＶＣＯのためのプログラマブルデカップリングキャパシタアレイを備える。ＶＣＯデカップリングキャパシタアレイのキャパシタンスは、ＮかけるＣ_UNITに等しくなるように調整可能であり、ＮはＮ分周回路の乗算ファクタの現在の値であり、Ｃ_UNITはデカップリングキャパシタアレイを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスである。ＰＬＬが１つの周波数帯から他にスイッチするとき、ＶＣＯデカップリングキャパシタによって導入される高次ポールがＰＬＬ参照周波数をトラックし、ＰＬＬの動作安定性を改善する。
（もっと読む）

【課題】フラクショナルＮ−ＰＬＬ回路における出力クロック信号でのスプリアスの発生を抑制する。
【解決手段】出力クロック信号を出力する電圧制御発振器と、出力クロック信号を分周して分周クロック信号を生成し、基準クロック信号と分周クロック信号とを比較し、比較結果に基づき出力信号を出力するＮ個の制御ユニットと、各制御ユニットからの出力信号を加算する加算器と、加算器の出力をフィルタ処理し電圧制御発振器に出力するローパスフィルタとを備え、分周クロック信号に同期して所定の順序で巡回させ供給するＮ個のデータからなる分周比に係る設定情報を、各制御ユニットに対して初期値を互いに異ならせて供給し分周動作及び比較動作を行わせるようにして、Ｎ個の制御ユニットにより移動平均フィルタを形成し量子化ノイズを低減し、出力クロック信号でのスプリアスの発生を抑制できるようにする。 （もっと読む）

【課題】電圧制御発振器のための補償回路を提供する。
【解決手段】電圧制御発振器（ＶＣＯ）の電圧を制御するために使用され得る回路は、第１の比較器、第２の比較器、アキュムレータ、及び出力装置を備え得る。第１の比較器は、制御電圧が高電位側しきい値電圧より高い場合に第１のパルス信号を出力する。第２の比較器は、制御電圧が低電位側しきい値電圧より低い場合に第２のパルス信号を出力する。アキュムレータは、もし第１のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第２のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてＶＣＯの制御電圧を補償する補償電圧を生成する。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）

【課題】データ入力の位相変化に対する受信マージンの減少を抑止でき、誤受信の確率の増大を抑止できるクロックデータリカバリ回路および逓倍クロック生成回路を提供する。
【解決手段】入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器１１０と、ループフィルタ１５０と、第１の位相検出器の出力に応じてループフィルタから電流を充電または放電するチャージポンプ１３０，１４０と、ＶＣＯ１６０と、入力データと抽出クロックの位相差の極性を検出する第２の位相検出器１２０と、第２の位相検出器の検出結果に応じて第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部２１０と、補正位相をループ２００に加算する補正位相加算部２２０と、を有し、補正位相加算部２２０は、チャージポンプの充電電流と放電電流を相対的に変化させる。 （もっと読む）

【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）