ＰＬＬ回路
【課題】ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することである。
【解決手段】本発明のＰＬＬ回路は、位相比較器３の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路４、５と、第１のチャージポンプ回路４の出力に基づく信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタ６と、第２のチャージポンプ回路５からの電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタ７と、第１のフィルタ６からの第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部３０と、第１及び第２の電圧信号を低ゲイン入力、第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づき発振周波数を生成する電圧制御発振器１０を備える。
【解決手段】本発明のＰＬＬ回路は、位相比較器３の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路４、５と、第１のチャージポンプ回路４の出力に基づく信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタ６と、第２のチャージポンプ回路５からの電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタ７と、第１のフィルタ６からの第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部３０と、第１及び第２の電圧信号を低ゲイン入力、第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づき発振周波数を生成する電圧制御発振器１０を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に低ゲイン入力及び高ゲイン入力を有する電圧制御発振器（ＶＣＯ）を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される発振回路としてＰＬＬ（Phase Locked Loop）回路が多く用いられている。ＰＬＬ回路は、基準信号の位相と出力信号の位相とが同期するように出力信号の発振周波数を制御する回路である。
【０００３】
図１２は、特許文献１に開示されているＰＬＬ回路を示すブロック図である。図１２において、ＰＬＬ回路１００は、分周器１０２、１１２、位相比較器１０４、チャージポンプ回路１０６、ローパスフィルタ１０８、バッファ１１４とフィルタ１１６を備える制御回路１３０、電圧制御発振器（ＶＣＯ）１１０、を有する。
【０００４】
位相比較器１０４は、基準信号（ＲＥＦ）を分周器１０２で分周した信号と、ＰＬＬ回路１００の出力信号（ＣＬＫ）を分周器１１２で分周した信号とを比較し、チャージポンプ回路１０６を制御する信号を出力する。チャージポンプ回路１０６は、位相比較器１０４の出力信号に基づいて、流入方向又は流出方向になるように制御された電流を出力する。ローパスフィルタ１０８は、チャージポンプ回路からの信号を入力し、当該信号に含まれる高周波ノイズを除去する。高周波ノイズが除去された信号は電圧制御発振器１１０の低ゲイン入力に出力される。また、この高周波ノイズが除去された信号は、バッファ１１４とフィルタ１１６とを備える制御回路１３０を経由して、電圧制御発振器１１０の高ゲイン入力に出力される。
【０００５】
バッファ１１４はローパスフィルタ１０８の出力とＭＩＤ_ＶＣＯ信号とを比較し、ローパスフィルタ１０８の出力がＭＩＤ_ＶＣＯ信号と等しくなるように制御される。また、ＰＬＬ回路１００の電圧制御発振器１１０は低ゲインモードと高ゲインモードで同時に動作可能となっている。
【０００６】
図１４は、特許文献２に開示されているＰＬＬ回路を示すブロック図である。図１４に示すように、ＰＬＬ回路は、分周器２１０、２１１、２２１、位相比較器２１２、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８、基準電圧生成回路２１９、電流制御発振器２２０を有する。
【０００７】
図１４に示すＰＬＬ回路は、基準信号Ｆｉｎを分周器２１０で分周する。また、出力信号Ｆｏｕｔを分周器２１１で分周する。そして、分周器２１０の出力と分周器２１１の出力との位相を位相比較器２１２で比較する。位相比較器２１２は、その位相差に基づいて、電圧上昇信号ＵＰと電圧下降信号ＤＮとを生成する。電圧上昇信号ＵＰのパルス幅と電圧下降信号ＤＮのパルス幅との差に基づいて、第１のチャージポンプ回路２１３及び第２のチャージポンプ回路２１６は、電流を出力する。
【０００８】
第１のチャージポンプ回路２１３から出力される電流は、積分フィルタ２１４のコンデンサＣ１で電圧に変換される。このとき、積分フィルタ２１４は、第１のチャージポンプ回路２１３が動作することによって発生する高周波ノイズを除去する。
【０００９】
一方、第２のチャージポンプ回路２１６から出力される電流は、リップルフィルタ２１７を介して電圧に変換される。リップルフィルタ２１７は、リップルノイズを低減する。そして、リップルノイズのレベルを低減した電圧が第２の電圧電流変換回路２１８に入力される。第２の電圧電流変換回路２１８は、基準電圧生成回路２１９で生成される基準電圧と、リップルフィルタ２１７を介して入力される電圧とを比較する。そして、その差電圧に応じた電流を出力する。
【００１０】
第１の電圧電流変換回路２１５の出力と第２の電圧電流変換回路２１８の出力とは、互いに接続された後に電流制御発振器２２０に入力される。つまり、電流制御発振器２２０に入力される電流は、第１の電圧電流変換回路２１５の出力電流と第２の電圧電流変換回路２１８の出力電流とを足し合わせたものとなる。このような電圧に応じて生成された電流に基づき、電流制御発振器２２０は出力信号の発振周波数を制御する。そして、電流制御発振器２２０の出力信号を分周器２２１で分周することで出力信号Ｆｏｕｔは生成される。また、出力信号Ｆｏｕｔは、フィードバックされて、基準信号Ｆｉｎと位相比較される。これによって、出力信号Ｆｏｕｔの位相は、基準信号Ｆｉｎの位相と同期されたものとなる。
【００１１】
よって、図１４にかかるＰＬＬ回路では、リップルフィルタ２１７と積分フィルタ２１４とを異なる電流で動作させることが可能である。これにより、積分フィルタ２１４に供給される電流をリップルフィルタ２１７に供給される電流よりも少なくすることが可能となる。また、積分フィルタ２１４に供給される電流とリップルフィルタ２１７に供給される電流との比αに基づいて、積分フィルタ２１４のコンデンサＣ１の容量値を小さくすることが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６６８０６３２号明細書
【特許文献２】特開２００８−４８３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１２に示す特許文献１にかかるＰＬＬ回路では、ローパスフィルタ１０８として、一般的に図１３に示すような抵抗Ｒと容量Ｃを組み合わせたパッシブフィルタが用いられる。そして、特許文献１にかかるＰＬＬ回路では、チャージポンプ回路１０６で発生するノイズの除去と安定性確保のために、このフィルタ１０８を構成する容量の値を大きくする必要がある。
【００１４】
一方、図１４に示す特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３と第２のチャージポンプ回路２１６を設け、リップルフィルタ２１７と積分フィルタ２１４とを異なる電流で動作させている。これにより、コンデンサＣ１の容量値を低減し、回路面積を削減している。しかしながら、特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５を経由するパスと、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８を経由するパスとでは、周波数の変化に対する電圧の振る舞いと回路構成が異なるため、電流制御発振器２２０の二つのパスのゲインを合わせるのが困難となる。つまり、ＰＬＬ回路として動作させるためには、両方のパスのゲインを制御しやすいように同一回路構成で実現するのが望ましい。
【課題を解決するための手段】
【００１５】
本発明にかかるＰＬＬ回路は、位相比較器の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路と、前記第１のチャージポンプ回路が出力する電流に基づき発生する信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタと、前記第２のチャージポンプ回路が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタと、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部と、前記第１及び第２の電圧信号を低ゲイン入力、前記第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する電圧制御発振器と、を備え、前記電圧制御発振器の出力信号を前記位相比較器に帰還させるＰＬＬ回路である。
【００１６】
このような構成を有する本発明にかかるＰＬＬ回路では、ロック時における電圧制御発振器のゲインを小さく抑えることができるため、電圧制御発振器のノイズ感度を低減することが可能となる。また、第１のチャージポンプ回路と第２のチャージポンプ回路を設け、第１のフィルタと第２のフィルタを異なる電流で動作させているので、第１のフィルタを構成するコンデンサの容量値を低減することができ、ＰＬＬ回路の面積を削減することが可能となる。また、第２のフィルタの出力を所定の一定電圧としているので、電圧制御発振器を安定に動作させることができる。
【発明の効果】
【００１７】
本発明により、ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図２】実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図３】実施の形態１にかかるＰＬＬ回路のフィルタ１の例を示す図である。
【図４】実施の形態１にかかるＰＬＬ回路のフィルタ２の例を示す図である。
【図５】実施の形態１にかかるＰＬＬ回路のフィルタ２の例を示す図である。
【図６】実施の形態１にかかるＰＬＬ回路のフィルタ３の例を示す図である。
【図７】実施の形態１にかかるＰＬＬ回路の動作を説明するための図である。（ａ）は時間と制御電圧との関係、（ｂ）は時間と周波数との関係、（ｃ）は時間と位相差との関係である。
【図８】実施の形態１にかかるＰＬＬ回路の電圧制御発振器（ＶＣＯ）を説明するための図である。（ａ）は電圧制御発振器の制御電圧と発振周波数との関係を示す図である。（ｂ）は各フィルタの出力信号の周波数とオープンループゲインの関係を示す図である。
【図９】実施の形態２にかかるＰＬＬ回路を示すブロック図である。
【図１０】実施の形態２にかかるＰＬＬ回路のクロック生成回路の例を示す図である。
【図１１】実施の形態３にかかるＰＬＬ回路を示すブロック図である。
【図１２】背景技術にかかるＰＬＬ回路を示すブロック図である。
【図１３】背景技術にかかるＰＬＬ回路のフィルタを示す図である。
【図１４】背景技術にかかるＰＬＬ回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。
図１は、本実施の形態にかかるＰＬＬ回路を示すブロック図である。図１に示すように、ＰＬＬ回路は、分周器１、２、位相比較器３、第１のチャージポンプ回路４、第２のチャージポンプ回路５、第１のフィルタ（フィルタ１）６、第２のフィルタ（フィルタ２）７、第３のフィルタ（フィルタ３）８、コンパレータ９、電圧制御発振器（ＶＣＯ）１０、を有する。ここで、コンパレータ９と第３のフィルタ８は電圧制御部３０を構成する。
【００２０】
分周器１は、基準信号ＲＥＦを分周した信号を位相比較器３へ出力する。分周器２は電圧制御発振器の出力Ｆｏｕｔを分周した信号を位相比較器３へ出力する。位相比較器３は、分周器１の出力信号と分周器２の出力信号との位相差に基づき、電圧上昇信号と電圧下降信号を出力する。電圧上昇信号と電圧下降信号は、例えばパルス信号である。そして、例えば、分周器１の出力信号に対して分周器２の出力信号の位相が遅れている場合は、電圧上昇信号のパルス幅を電圧下降信号のパルス幅よりも長くする。また、例えば、分周器１の出力信号に対して分周器２の出力信号の位相が進んでいる場合は、電圧上昇信号のパルス幅を電圧下降信号のパルス幅よりも短くする。そして、分周器１の出力信号の位相と分周器２の出力信号の位相とが一致している場合は、電圧上昇信号のパルス幅と電圧下降信号のパルス幅を同じ長さにする。
【００２１】
第１のチャージポンプ回路４は、電圧上昇信号と電圧下降信号とに基づき出力電流を制御する。例えば、電圧上昇信号のパルス幅が電圧下降信号よりも長い場合、そのパルス幅の差に相当する期間の間、電流を流出させる。また、例えば、電圧上昇信号のパルス幅が電圧下降信号よりも短い場合、そのパルス幅の差に相当する期間の間、電流を流入させる。第１のチャージポンプ回路４の出力は、ノード１１を介して第１のフィルタ６へ出力される。
【００２２】
第１のフィルタ６は、第１のチャージポンプ回路４が出力する電流に基づき発生する信号から所定の周波数成分（例えば、高周波ノイズ）が除去された第１の電圧信号を出力する。第１のフィルタ６の出力である第１の電圧信号は、ノード１５を介してコンパレータ９の一方の入力に出力される。また、第１のフィルタ６の出力である第１の電圧信号は、ノード１３を介して電圧制御発振器１０の低ゲイン入力に出力される。第１のフィルタ６は、例えば図３に示すように、第１のチャージポンプ回路４の出力（ノード１１）と接地電圧（ＧＮＤ）との間にコンデンサを設けることで形成することができる。
【００２３】
第２のチャージポンプ回路５は、電圧上昇信号と電圧下降信号とに基づき出力電流を制御する。例えば、電圧上昇信号のパルス幅が電圧下降信号よりも長い場合、そのパルス幅の差に相当する期間の間、電流を流出させる。また、例えば、電圧上昇信号のパルス幅が電圧下降信号よりも短い場合、そのパルス幅の差に相当する期間の間、電流を流入させる。第２のチャージポンプ回路５の出力は、ノード１２を介して第２のフィルタ７へ出力される。
【００２４】
第２のフィルタ７は、第２のチャージポンプ回路５が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する。第２のフィルタ７の出力である第２の電圧信号は、ノード１４を介して電圧制御発振器１０の低ゲイン入力に出力される。
第２のフィルタ７としては、例えば図４（ａ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、ゲートとドレインがノード１４と接続され、ソースが接地電圧（ＧＮＤ）と接続されたＮチャネルトランジスタ２１、ノード１４と電源電圧と接続された定電流源２２で構成することができる。
【００２５】
このとき、Ｎチャネルトランジスタ２１の相互コンダクタンス（ｇｍ）を使用することで、ノード１４の電圧は所定の一定電圧となる。よって、フィルタ７の出力は、所定の一定電圧となる。第２のフィルタ７を図４（ａ）に示すように電流源２２とダイオード接続されたトランジスタ２１を用いて構成することで、差動構成を使用することなく電源電圧変動除去比（ＰＳＲＲ）の劣化の小さいフィルタを構成することができる。
【００２６】
また、第２のフィルタ７の他の構成例としては、図４（ｂ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、ゲートとドレインがノード１４と接続され、ソースが電源電圧と接続されたＰチャネルトランジスタ２４、ノード１４と接地電位（ＧＮＤ）と接続された定電流源２２で構成することもできる。
【００２７】
また、第２のフィルタ７の他の構成例としては、図５（ａ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、電源電圧とノード１４と接続された抵抗２５、ノード１４と接地電圧（ＧＮＤ）と接続された抵抗２６で構成することもできる。但し、この構成を選択する場合には、電源ノイズ感度が他の構成のフィルタを用いた場合よりも良くないため、当該回路を二つ用意して差動構成にして使用することが望ましい。
【００２８】
また、第２のフィルタ７の他の構成例としては、図５（ｂ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、電源電圧とノード１４と接続された定電流源２２、ノード１４と接地電圧（ＧＮＤ）と接続された抵抗２６で構成することもできる。
【００２９】
次に、電圧制御部３０について説明する。電圧制御部３０を構成する第３のフィルタ８は、第１のフィルタ６の第１の電圧信号と基準電圧Ｖｒｅｆとの比較結果に基づき第３の電圧信号を出力する。ここで、第１の電圧信号と基準電圧Ｖｒｅｆは、コンパレータ９を用いて比較され、当該比較結果がノード１６を介して第３のフィルタ８に入力される。第３のフィルタの出力は、ノード１７を介して電圧制御発振器１０の高ゲイン入力に出力される。第３のフィルタ８は、例えば図６に示すように、コンパレータ９の出力（ノード１６）と接地電圧（ＧＮＤ）との間にコンデンサを設けることで形成することができる。
【００３０】
また、この場合、基準電圧Ｖｒｅｆは第２のフィルタから出力された所定の一定電圧と同一とすることができる。例えば、図２に示すように第２のフィルタ７の出力（一定電圧）を用いてもよい。第２のフィルタ７の出力を基準電圧Ｖｒｅｆとして用いることで、基準電圧Ｖｒｅｆを生成する回路を省略することができ、ＰＬＬ回路の構成を単純にすることができる。尚、図２に示すＰＬＬ回路の符号は図１に示すＰＬＬ回路の符号と対応しており、図２に示すＰＬＬ回路の構成、動作も図１に示すＰＬＬ回路の構成、動作と対応している。
【００３１】
また、電圧制御発振器（ＶＣＯ）１０は、第１のフィルタの出力である第１の電圧信号及び第２のフィルタの出力である第２の電圧信号を低ゲイン入力、電圧制御部３０の出力である第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する。そして、本実施の形態にかかるＰＬＬ回路では、電圧制御発振器１０の出力信号Ｆｏｕｔを位相比較器３に帰還させている。
【００３２】
次に、本実施の形態にかかるＰＬＬ回路の動作について説明する。ＰＬＬ回路は、基準信号ＲＥＦを分周器１で分周する。また、出力信号Ｆｏｕｔを分周器２で分周する。そして、分周器１の出力と分周器２の出力との位相を位相比較器３で比較する。位相比較器３は、その位相差に基づいて、電圧上昇信号と電圧下降信号とを生成する。電圧上昇信号のパルス幅と電圧下降信号のパルス幅との差に基づいて、第１のチャージポンプ回路４及び第２のチャージポンプ回路５は、電流を出力する。ここで出力される電流は、例えば電圧上昇信号のパルス幅が電圧下降信号のパルス幅よりも長ければ、チャージポンプ回路から流出される方向になる。一方、電圧上昇信号のパルス幅が電圧下降信号のパルス幅よりも短ければ、チャージポンプ回路に流入する方向になる。
【００３３】
第１のチャージポンプ回路４から出力される電流は、第１のフィルタ６で電圧に変換される。このとき、第１のフィルタ６は、第１のチャージポンプ回路４が動作することにより発生する高周波ノイズを除去する。また、第１のフィルタ６によって変換された電圧値は、第１のチャージポンプ回路４の出力電流が流出方向である場合に上昇し、流入方向である場合に下降する。そして、第１のフィルタ６によって変換された電圧値は、電圧制御発振器１０の低ゲイン入力に出力される。
【００３４】
また、第１のフィルタ６によって変換された電圧値は、コンパレータ９において基準電圧Ｖｒｅｆと比較される。そして、第１のフィルタ６からの電圧が、基準電圧Ｖｒｅｆ以上である場合、コンパレータ９から信号が出力され、当該信号に基づき第３のフィルタ８は電圧制御発振器１０の高ゲイン入力に電圧信号（第３の電圧信号）を出力する。
【００３５】
一方、第２のチャージポンプ回路５から出力される電流は、第２のフィルタ７を介して電圧に変換される。そして、第２のフィルタ７は所定の一定電圧を電圧制御発振器１０の低ゲイン入力へ出力する。
【００３６】
図７は、本実施の形態にかかるＰＬＬ回路の電圧制御発振器１０の、時間と制御電圧との関係、時間と周波数との関係、時間と位相差との関係を示す図である。ここで、第１のフィルタ（フィルタ１）６からは第１の電圧信号が制御電圧として出力され、第２のフィルタ（フィルタ２）７からは第２の電圧信号が制御電圧として出力され、第３のフィルタ（フィルタ３）８（すなわち、電圧制御部３０）からは第３の電圧信号が制御電圧として出力されている。
【００３７】
本実施の形態にかかるＰＬＬ回路では、図７（ｂ）に示すように、ＰＬＬ回路がロックされた状態における周波数をＦｐｌｌとする。また、図７（ａ）に示すように、ＰＬＬ回路がロックされた状態であるＴ５のタイミング以降では、フィルタ１からの制御電圧とフィルタ２からの制御電圧は共に基準電圧であるＶｒｅｆとなる。また、フィルタ３からの制御電圧は、所定の一定電圧となる。
【００３８】
図７（ａ）に示すように、ＰＬＬ回路の起動時、フィルタ２からの制御電圧が徐々に上昇し、Ｔ１のタイミングでフィルタ２の出力電圧として予め設定された電圧Ｖｒｅｆに到達する。このとき、ＰＬＬ回路の発振周波数は、ＰＬＬ回路のロック時の周波数Ｆｐｌｌよりも低い周波数で徐々に上昇していく。
【００３９】
また、ＰＬＬ回路の起動時、フィルタ１からの制御電圧が徐々に上昇し、Ｔ３のタイミングで電源電圧近くまで到達し、一定となる。このとき、ＰＬＬ回路の発振周波数は、ＰＬＬ回路のロック時の周波数Ｆｐｌｌよりも低い周波数領域で徐々に上昇していく。ＰＬＬ回路の発振周波数は、Ｔ３のタイミングにおいてＦｐｌｌに到達しているが、このタイミングでは、正規のＰＬＬロック状態ではないため、例えば位相差が大きい状態であり、ＰＬＬ回路が正常にロックされた状態ではない。なお、Ｔ３のタイミングでＦｐｌｌに到達しないように回路を設計しておき、ＰＬＬ回路を明確なアンロック状態にしておいても良い。
【００４０】
フィルタ１からの制御電圧は、図１で示したコンパレータ９を用いて基準電圧Ｖｒｅｆと比較されており、フィルタ１からの制御電圧が基準電圧Ｖｒｅｆ以上になるＴ２のタイミングで、フィルタ３からの制御電圧が徐々に上昇し、電圧制御発振器の高ゲインパスが動作しはじめる。つまり、ＰＬＬ回路の電圧制御発振器は、Ｔ２までは低ゲインパスのみで動作していたが、Ｔ２以降では低ゲインパスと高ゲインパスの両方で動作している。
【００４１】
そして、Ｔ２以降、フィルタ３は、フィルタ１からの制御電圧がＰＬＬロック時における制御電圧である基準電圧Ｖｒｅｆと等しくなるように、電圧制御発振器の高ゲイン入力へ制御電圧を出力する。一方、フィルタ１とフィルタ２は、ＰＬＬ回路の位相差が０になるように電圧制御発振器の低ゲイン入力へ制御電圧を出力する。
【００４２】
このときの動作について図８（ａ）を用いて説明する。図８（ａ）は、電圧制御発振器の制御電圧と発振周波数との関係を示す図である。図８（ａ）に示すように、低ゲインパスでは制御電圧の変化に対して電圧制御発振器の発振周波数の変化が小さい（つまり、グラフの傾きが小さい）。一方、高ゲインパスでは制御電圧の変化に対して電圧制御発振器の発振周波数の変化が大きい（つまり、グラフの傾きが大きい）。よって、電圧制御発振器を用いて発振周波数を変化させる場合は、高ゲインパスを用いた方がより迅速に発振周波数を目標の周波数（Ｆｐｌｌ）に合わせることができる。
【００４３】
本実施の形態にかかるＰＬＬ回路では、電圧制御発振器から出力される発振周波数が目標の周波数（Ｆｐｌｌ）になるように、フィルタ３から電圧制御発振器の高ゲインパスへ制御電圧を出力している。また、同時に、フィルタ１とフィルタ２は、ＰＬＬ回路の位相差が０になるように電圧制御発振器の低ゲインパスへ制御電圧を出力している。
【００４４】
このとき、電圧制御発振器の高ゲインパスにおける動作と低ゲインパスにおける動作はそれぞれ独立であり、前者は電圧を合わせて、後者はＰＬＬとしての位相を合わせる。しかし、フィルタ１、フィルタ２、フィルタ３のそれぞれの制御電圧に基づき供給される電圧制御発振器内の総電流値は一定であることから、電圧制御発振器内部では低ゲイン動作の電流値と高ゲイン動作の電流値の配分が変更されている。
【００４５】
そして、Ｔ４のタイミングでフィルタ１からの制御電圧が基準電圧Ｖｒｅｆに近づくように減少しはじめ、Ｔ５のタイミングで基準電圧Ｖｒｅｆと等しくなる。このとき、図７（ｃ）に示すように、電圧制御発振器からの出力Ｆｏｕｔと分周器１へ入力されるＲＥＦの位相差が減少し、Ｔ５のタイミングで位相差が０になる。Ｔ５のタイミング以降、ＰＬＬ回路はロックされた状態となり、フィルタ１からの制御電圧とフィルタ２からの制御電圧は共に基準電圧Ｖｒｅｆで一定となる。また、フィルタ３からの制御電圧は所定電圧で一定となる。
【００４６】
Ｔ５のタイミング以降においても、電圧制御発振器は低ゲインパスと高ゲインパスの両方で動作している。しかし、本実施の形態にかかるＰＬＬ回路では、フィルタ１の電圧が基準電圧Ｖｒｅｆに近づくと低ゲインパスが支配的となり、高ゲインパスの影響を受けなくなる。よって、ロック時におけるＰＬＬ回路は低ゲインパスで動作する回路となっている。このとき、高ゲインパスは固定のオフセット周波数を生成する役目をしている。
【００４７】
図８（ｂ）は、本実施の形態にかかるＰＬＬ回路の電圧制御発振器における、各フィルタの出力信号の周波数とオープンループゲインの関係を示す図である。図８（ｂ）に示すように、本実施の形態にかかるＰＬＬ回路の電圧制御発振器では、フィルタ３の帯域を、フィルタ１及びフィルタ２の帯域よりも小さく設定している。さらには各々のＤＣゲインも最適な値に調整することにより、ロックアップ過程における電圧制御発振器の高ゲインパス、低ゲインパスの電流配分を調整する際に発生するサイクルスリップを防止することができる。また、ＰＬＬ回路がロックされた状態において、高ゲインパス（フィルタ３のパス）を無視することができる。
【００４８】
したがって、本実施の形態にかかるＰＬＬ回路ではロック時における電圧制御発振器のゲインを小さく抑えることができるため、制御電圧に対する感度を小さくすることができる。これにより、ＰＬＬ回路のロック時における電圧制御発振器のノイズ感度を低減することが可能となる。更に、本実施の形態にかかるＰＬＬ回路では、第１のチャージポンプ回路と第２のチャージポンプ回路を設け、第１のフィルタと第２のフィルタを異なる電流で動作させている。これにより、第１のフィルタを構成するコンデンサの容量値を低減することができるので、ＰＬＬ回路の面積を削減することができる。なお、本実施の形態にかかるＰＬＬ回路では、異なる電流で容量低減を実現するだけでなく、異なるゲインで容量低減を実現しても良いし、電流とゲインを組み合わせても良い。
【００４９】
また、図１４に示す特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５を経由するパスと、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８を経由するパスを設けており、各々のパスのゲインを合わせこむのは困難であった。しかし、本実施の形態にかかるＰＬＬ回路では、ロック時において第１のフィルタと第２のフィルタの出力電圧を同一としている。これにより、制御電圧が固定された電圧制御発振器（ＶＣＯ）を実現することが可能となり、電圧制御発振器を安定に動作させることができる。
【００５０】
実施の形態２
次に、本発明の実施の形態２について説明する。図９は本実施の形態にかかるＰＬＬ回路の回路構成を示すブロック図である。図９に示すように、本実施の形態にかかるＰＬＬ回路では、電圧制御発振器（ＶＣＯ）１０の高ゲイン入力に供給される第３の電圧信号を生成する電圧制御部３０の構成が実施の形態１の場合と異なる。それ以外の部分は、実施の形態１の場合と同様であるので重複した説明は省略する。
【００５１】
本実施の形態にかかるＰＬＬ回路の電圧制御部３０は、コンパレータ９と、カウンタ３１と、クロック生成回路３２と、演算回路３３と、デジタルアナログ変換器（以下、ＤＡＣという）３４とを有する。
【００５２】
コンパレータ９は基準電圧Ｖｒｅｆと第１のフィルタ６からノード１５を介して供給される第１の電圧信号とを比較し、この比較結果をノード１６を介してカウンタ３１に出力する。コンパレータ９は、例えば第１の電圧信号が基準電圧Ｖｒｅｆ以上の場合は「１」を出力し、第１の電圧信号が基準電圧Ｖｒｅｆよりも小さい場合は「０」を出力する。
【００５３】
カウンタ３１は、クロック生成回路３２から供給されるクロックに基づきカウント値を生成する。カウンタ３１は、例えば、コンパレータ９の出力が「１」である場合は、クロック生成回路３２からのクロックの立ち上がりのタイミングで「１」を出力する。ここで、「１」はカウントアップ（ＵＰ）を意味する。一方、カウンタ３１は、コンパレータ９の出力が「０」である場合は、クロック生成回路３２からのクロックの立ち上がりのタイミングで「０」を出力する。ここで、「０」はカウントダウン（ＤＮ）を意味する。カウンタ３１からの出力は、演算回路３３に供給される。
【００５４】
クロック生成回路３２は、例えば図１０（ａ）に示すように、インバータ４１_１〜４１_３を奇数段（図１０（ａ）の場合は３段）接続したリングオシレータで構成することができる。また、クロック生成回路３２は、例えば図１０（ｂ）に示すように、インバータ４１_１〜４１_３を奇数段（図１０（ｂ）の場合は３段）接続し、その後段に分周回路４２を設けた構成としてもよい。
【００５５】
演算回路３３は、カウンタ３１から供給されるカウント値に基づきＤＡＣ３４へ供給する制御コードを演算する。つまり、演算回路３３は、カウンタ３１からの出力が「１」である場合は加算し、カウンタ３１からの出力が「０」である場合は減算する。
【００５６】
ＤＡＣ３４は、演算回路３３からの制御コードに基づき第３の電圧信号を生成する。そして、生成された第３の電圧信号は、ノード１７を介して電圧制御発振器１０の高ゲイン入力に供給される。
【００５７】
本発明にかかるＰＬＬ回路では、高ゲインパス（電圧制御部）は低ゲインパスよりも低帯域になるように設計する必要があるため、電圧制御部３０を非常に低い帯域のローパスフィルタで構成する必要がある。実施の形態１のように、コンパレータ９や第３のフィルタ８でアナログ的に低帯域にすることも可能であるが、アナログ的に回路を構成すると回路面積が増加し、特性をダイナミックに変えることは容易ではない。つまり、実施の形態１にかかるＰＬＬ回路の電圧制御部３０では、第３のフィルタ８として例えば容量を用いているので、低帯域を実現するためにはコンパレータ９のゲインを下げ（つまり、出力電流を減らし）、第３のフィルタ８に用いられる容量を大きくする必要がある。このため、リーク電流の影響を受けやすく、また回路面積も増加する。
【００５８】
本実施の形態にかかるＰＬＬ回路では、電圧制御部３０を上記構成とすることでこのような問題を解決することができる。つまり、本実施の形態にかかるＰＬＬ回路の電圧制御部３０ではコンパレータ９の出力電流を大きくすることが可能であり、また、ＤＡＣ３４の出力電流もリーク電流を無視できる程度に設定可能であるため、リーク電流の影響を低減することができる。
【００５９】
また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、コンパレータ９の出力結果をモニタするデジタル回路のカウント値等で帯域を制御できるため、コンパレータ９のゲインや第３のフィルタ８の容量を変えることなく帯域を制御することができる。よって、電圧制御部３０の回路面積を増加することなく、より低帯域化することが可能である。
【００６０】
また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、デジタル回路を用いて帯域を制御しているため、カウント値等を変えることで帯域をダイナミックに変化させることができる。また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０は、カウンタ３１を用いてクロックをカウントしているため時間情報も有している。このため、電圧制御部３０は、第３の電圧信号の値を自由に設定することができる。よって、例えばＰＬＬ回路の起動時は高速でロックし、ＰＬＬ回路のロック後は低速で動作させることもできる。
【００６１】
実施の形態３
次に、本発明の実施の形態３について説明する。図１１は本実施の形態にかかるＰＬＬ回路の回路構成を示すブロック図である。図１１に示すように、本実施の形態にかかるＰＬＬ回路では、電圧制御部３０のカウンタ３１に入力されるクロックとして、分周器１に入力されるクロックＲＥＦ（つまり、位相比較器に入力されるクロック）を用いている点が実施の形態２と異なる。また、本実施の形態にかかるＰＬＬ回路では、分周器１に入力されるクロックＲＥＦを分周制御回路３５で制御することで、カウンタ３１に入力されるクロックの周波数を調整することができる。それ以外の部分は、実施の形態２の場合と同様であるので重複した説明は省略する。
【００６２】
実施の形態２では、図１０に示したリングオシレータなどを用いてクロックを生成しているが、この場合、発信周波数がプロセスに依存するため外部からの制御が困難となる場合があった。しかし、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、カウンタ３１に入力されるクロックとして、分周器１に入力されるクロックＲＥＦを用いている。このため、分周器１に入力されるクロックＲＥＦの周波数は既知であるため、電圧制御部３０において時間間隔の把握が容易になる。よって、クロックＲＥＦに連動して、電圧制御部３０の周波数特性を容易に自動で制御することができる。
【００６３】
また、実施の形態２のように別途クロック生成回路を設ける必要がないので、回路面積を小さくでき消費電力も低減することができる。
【００６４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００６５】
１、２ 分周器
３ 位相比較器
４ 第１のチャージポンプ回路
５ 第２のチャージポンプ回路
６ 第１のフィルタ（フィルタ１）
７ 第２のフィルタ（フィルタ２）
８ 第３のフィルタ（フィルタ３）
９ コンパレータ
１０ 電圧制御発振器（ＶＣＯ）
２０ コンデンサ
２１ Ｎチャネルトランジスタ
２２ 定電流源
２４ Ｐチャネルトランジスタ
２５、２６ 抵抗
３０ 電圧制御部
３１ カウンタ
３２ クロック生成回路
３３ 演算回路
３４ ＤＡＣ
３５ 分周制御回路
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に低ゲイン入力及び高ゲイン入力を有する電圧制御発振器（ＶＣＯ）を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される発振回路としてＰＬＬ（Phase Locked Loop）回路が多く用いられている。ＰＬＬ回路は、基準信号の位相と出力信号の位相とが同期するように出力信号の発振周波数を制御する回路である。
【０００３】
図１２は、特許文献１に開示されているＰＬＬ回路を示すブロック図である。図１２において、ＰＬＬ回路１００は、分周器１０２、１１２、位相比較器１０４、チャージポンプ回路１０６、ローパスフィルタ１０８、バッファ１１４とフィルタ１１６を備える制御回路１３０、電圧制御発振器（ＶＣＯ）１１０、を有する。
【０００４】
位相比較器１０４は、基準信号（ＲＥＦ）を分周器１０２で分周した信号と、ＰＬＬ回路１００の出力信号（ＣＬＫ）を分周器１１２で分周した信号とを比較し、チャージポンプ回路１０６を制御する信号を出力する。チャージポンプ回路１０６は、位相比較器１０４の出力信号に基づいて、流入方向又は流出方向になるように制御された電流を出力する。ローパスフィルタ１０８は、チャージポンプ回路からの信号を入力し、当該信号に含まれる高周波ノイズを除去する。高周波ノイズが除去された信号は電圧制御発振器１１０の低ゲイン入力に出力される。また、この高周波ノイズが除去された信号は、バッファ１１４とフィルタ１１６とを備える制御回路１３０を経由して、電圧制御発振器１１０の高ゲイン入力に出力される。
【０００５】
バッファ１１４はローパスフィルタ１０８の出力とＭＩＤ_ＶＣＯ信号とを比較し、ローパスフィルタ１０８の出力がＭＩＤ_ＶＣＯ信号と等しくなるように制御される。また、ＰＬＬ回路１００の電圧制御発振器１１０は低ゲインモードと高ゲインモードで同時に動作可能となっている。
【０００６】
図１４は、特許文献２に開示されているＰＬＬ回路を示すブロック図である。図１４に示すように、ＰＬＬ回路は、分周器２１０、２１１、２２１、位相比較器２１２、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８、基準電圧生成回路２１９、電流制御発振器２２０を有する。
【０００７】
図１４に示すＰＬＬ回路は、基準信号Ｆｉｎを分周器２１０で分周する。また、出力信号Ｆｏｕｔを分周器２１１で分周する。そして、分周器２１０の出力と分周器２１１の出力との位相を位相比較器２１２で比較する。位相比較器２１２は、その位相差に基づいて、電圧上昇信号ＵＰと電圧下降信号ＤＮとを生成する。電圧上昇信号ＵＰのパルス幅と電圧下降信号ＤＮのパルス幅との差に基づいて、第１のチャージポンプ回路２１３及び第２のチャージポンプ回路２１６は、電流を出力する。
【０００８】
第１のチャージポンプ回路２１３から出力される電流は、積分フィルタ２１４のコンデンサＣ１で電圧に変換される。このとき、積分フィルタ２１４は、第１のチャージポンプ回路２１３が動作することによって発生する高周波ノイズを除去する。
【０００９】
一方、第２のチャージポンプ回路２１６から出力される電流は、リップルフィルタ２１７を介して電圧に変換される。リップルフィルタ２１７は、リップルノイズを低減する。そして、リップルノイズのレベルを低減した電圧が第２の電圧電流変換回路２１８に入力される。第２の電圧電流変換回路２１８は、基準電圧生成回路２１９で生成される基準電圧と、リップルフィルタ２１７を介して入力される電圧とを比較する。そして、その差電圧に応じた電流を出力する。
【００１０】
第１の電圧電流変換回路２１５の出力と第２の電圧電流変換回路２１８の出力とは、互いに接続された後に電流制御発振器２２０に入力される。つまり、電流制御発振器２２０に入力される電流は、第１の電圧電流変換回路２１５の出力電流と第２の電圧電流変換回路２１８の出力電流とを足し合わせたものとなる。このような電圧に応じて生成された電流に基づき、電流制御発振器２２０は出力信号の発振周波数を制御する。そして、電流制御発振器２２０の出力信号を分周器２２１で分周することで出力信号Ｆｏｕｔは生成される。また、出力信号Ｆｏｕｔは、フィードバックされて、基準信号Ｆｉｎと位相比較される。これによって、出力信号Ｆｏｕｔの位相は、基準信号Ｆｉｎの位相と同期されたものとなる。
【００１１】
よって、図１４にかかるＰＬＬ回路では、リップルフィルタ２１７と積分フィルタ２１４とを異なる電流で動作させることが可能である。これにより、積分フィルタ２１４に供給される電流をリップルフィルタ２１７に供給される電流よりも少なくすることが可能となる。また、積分フィルタ２１４に供給される電流とリップルフィルタ２１７に供給される電流との比αに基づいて、積分フィルタ２１４のコンデンサＣ１の容量値を小さくすることが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６６８０６３２号明細書
【特許文献２】特開２００８−４８３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１２に示す特許文献１にかかるＰＬＬ回路では、ローパスフィルタ１０８として、一般的に図１３に示すような抵抗Ｒと容量Ｃを組み合わせたパッシブフィルタが用いられる。そして、特許文献１にかかるＰＬＬ回路では、チャージポンプ回路１０６で発生するノイズの除去と安定性確保のために、このフィルタ１０８を構成する容量の値を大きくする必要がある。
【００１４】
一方、図１４に示す特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３と第２のチャージポンプ回路２１６を設け、リップルフィルタ２１７と積分フィルタ２１４とを異なる電流で動作させている。これにより、コンデンサＣ１の容量値を低減し、回路面積を削減している。しかしながら、特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５を経由するパスと、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８を経由するパスとでは、周波数の変化に対する電圧の振る舞いと回路構成が異なるため、電流制御発振器２２０の二つのパスのゲインを合わせるのが困難となる。つまり、ＰＬＬ回路として動作させるためには、両方のパスのゲインを制御しやすいように同一回路構成で実現するのが望ましい。
【課題を解決するための手段】
【００１５】
本発明にかかるＰＬＬ回路は、位相比較器の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路と、前記第１のチャージポンプ回路が出力する電流に基づき発生する信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタと、前記第２のチャージポンプ回路が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタと、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部と、前記第１及び第２の電圧信号を低ゲイン入力、前記第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する電圧制御発振器と、を備え、前記電圧制御発振器の出力信号を前記位相比較器に帰還させるＰＬＬ回路である。
【００１６】
このような構成を有する本発明にかかるＰＬＬ回路では、ロック時における電圧制御発振器のゲインを小さく抑えることができるため、電圧制御発振器のノイズ感度を低減することが可能となる。また、第１のチャージポンプ回路と第２のチャージポンプ回路を設け、第１のフィルタと第２のフィルタを異なる電流で動作させているので、第１のフィルタを構成するコンデンサの容量値を低減することができ、ＰＬＬ回路の面積を削減することが可能となる。また、第２のフィルタの出力を所定の一定電圧としているので、電圧制御発振器を安定に動作させることができる。
【発明の効果】
【００１７】
本発明により、ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図２】実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図３】実施の形態１にかかるＰＬＬ回路のフィルタ１の例を示す図である。
【図４】実施の形態１にかかるＰＬＬ回路のフィルタ２の例を示す図である。
【図５】実施の形態１にかかるＰＬＬ回路のフィルタ２の例を示す図である。
【図６】実施の形態１にかかるＰＬＬ回路のフィルタ３の例を示す図である。
【図７】実施の形態１にかかるＰＬＬ回路の動作を説明するための図である。（ａ）は時間と制御電圧との関係、（ｂ）は時間と周波数との関係、（ｃ）は時間と位相差との関係である。
【図８】実施の形態１にかかるＰＬＬ回路の電圧制御発振器（ＶＣＯ）を説明するための図である。（ａ）は電圧制御発振器の制御電圧と発振周波数との関係を示す図である。（ｂ）は各フィルタの出力信号の周波数とオープンループゲインの関係を示す図である。
【図９】実施の形態２にかかるＰＬＬ回路を示すブロック図である。
【図１０】実施の形態２にかかるＰＬＬ回路のクロック生成回路の例を示す図である。
【図１１】実施の形態３にかかるＰＬＬ回路を示すブロック図である。
【図１２】背景技術にかかるＰＬＬ回路を示すブロック図である。
【図１３】背景技術にかかるＰＬＬ回路のフィルタを示す図である。
【図１４】背景技術にかかるＰＬＬ回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。
図１は、本実施の形態にかかるＰＬＬ回路を示すブロック図である。図１に示すように、ＰＬＬ回路は、分周器１、２、位相比較器３、第１のチャージポンプ回路４、第２のチャージポンプ回路５、第１のフィルタ（フィルタ１）６、第２のフィルタ（フィルタ２）７、第３のフィルタ（フィルタ３）８、コンパレータ９、電圧制御発振器（ＶＣＯ）１０、を有する。ここで、コンパレータ９と第３のフィルタ８は電圧制御部３０を構成する。
【００２０】
分周器１は、基準信号ＲＥＦを分周した信号を位相比較器３へ出力する。分周器２は電圧制御発振器の出力Ｆｏｕｔを分周した信号を位相比較器３へ出力する。位相比較器３は、分周器１の出力信号と分周器２の出力信号との位相差に基づき、電圧上昇信号と電圧下降信号を出力する。電圧上昇信号と電圧下降信号は、例えばパルス信号である。そして、例えば、分周器１の出力信号に対して分周器２の出力信号の位相が遅れている場合は、電圧上昇信号のパルス幅を電圧下降信号のパルス幅よりも長くする。また、例えば、分周器１の出力信号に対して分周器２の出力信号の位相が進んでいる場合は、電圧上昇信号のパルス幅を電圧下降信号のパルス幅よりも短くする。そして、分周器１の出力信号の位相と分周器２の出力信号の位相とが一致している場合は、電圧上昇信号のパルス幅と電圧下降信号のパルス幅を同じ長さにする。
【００２１】
第１のチャージポンプ回路４は、電圧上昇信号と電圧下降信号とに基づき出力電流を制御する。例えば、電圧上昇信号のパルス幅が電圧下降信号よりも長い場合、そのパルス幅の差に相当する期間の間、電流を流出させる。また、例えば、電圧上昇信号のパルス幅が電圧下降信号よりも短い場合、そのパルス幅の差に相当する期間の間、電流を流入させる。第１のチャージポンプ回路４の出力は、ノード１１を介して第１のフィルタ６へ出力される。
【００２２】
第１のフィルタ６は、第１のチャージポンプ回路４が出力する電流に基づき発生する信号から所定の周波数成分（例えば、高周波ノイズ）が除去された第１の電圧信号を出力する。第１のフィルタ６の出力である第１の電圧信号は、ノード１５を介してコンパレータ９の一方の入力に出力される。また、第１のフィルタ６の出力である第１の電圧信号は、ノード１３を介して電圧制御発振器１０の低ゲイン入力に出力される。第１のフィルタ６は、例えば図３に示すように、第１のチャージポンプ回路４の出力（ノード１１）と接地電圧（ＧＮＤ）との間にコンデンサを設けることで形成することができる。
【００２３】
第２のチャージポンプ回路５は、電圧上昇信号と電圧下降信号とに基づき出力電流を制御する。例えば、電圧上昇信号のパルス幅が電圧下降信号よりも長い場合、そのパルス幅の差に相当する期間の間、電流を流出させる。また、例えば、電圧上昇信号のパルス幅が電圧下降信号よりも短い場合、そのパルス幅の差に相当する期間の間、電流を流入させる。第２のチャージポンプ回路５の出力は、ノード１２を介して第２のフィルタ７へ出力される。
【００２４】
第２のフィルタ７は、第２のチャージポンプ回路５が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する。第２のフィルタ７の出力である第２の電圧信号は、ノード１４を介して電圧制御発振器１０の低ゲイン入力に出力される。
第２のフィルタ７としては、例えば図４（ａ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、ゲートとドレインがノード１４と接続され、ソースが接地電圧（ＧＮＤ）と接続されたＮチャネルトランジスタ２１、ノード１４と電源電圧と接続された定電流源２２で構成することができる。
【００２５】
このとき、Ｎチャネルトランジスタ２１の相互コンダクタンス（ｇｍ）を使用することで、ノード１４の電圧は所定の一定電圧となる。よって、フィルタ７の出力は、所定の一定電圧となる。第２のフィルタ７を図４（ａ）に示すように電流源２２とダイオード接続されたトランジスタ２１を用いて構成することで、差動構成を使用することなく電源電圧変動除去比（ＰＳＲＲ）の劣化の小さいフィルタを構成することができる。
【００２６】
また、第２のフィルタ７の他の構成例としては、図４（ｂ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、ゲートとドレインがノード１４と接続され、ソースが電源電圧と接続されたＰチャネルトランジスタ２４、ノード１４と接地電位（ＧＮＤ）と接続された定電流源２２で構成することもできる。
【００２７】
また、第２のフィルタ７の他の構成例としては、図５（ａ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、電源電圧とノード１４と接続された抵抗２５、ノード１４と接地電圧（ＧＮＤ）と接続された抵抗２６で構成することもできる。但し、この構成を選択する場合には、電源ノイズ感度が他の構成のフィルタを用いた場合よりも良くないため、当該回路を二つ用意して差動構成にして使用することが望ましい。
【００２８】
また、第２のフィルタ７の他の構成例としては、図５（ｂ）に示すように、ノード１２と接地電圧（ＧＮＤ）と接続されたコンデンサ２０、電源電圧とノード１４と接続された定電流源２２、ノード１４と接地電圧（ＧＮＤ）と接続された抵抗２６で構成することもできる。
【００２９】
次に、電圧制御部３０について説明する。電圧制御部３０を構成する第３のフィルタ８は、第１のフィルタ６の第１の電圧信号と基準電圧Ｖｒｅｆとの比較結果に基づき第３の電圧信号を出力する。ここで、第１の電圧信号と基準電圧Ｖｒｅｆは、コンパレータ９を用いて比較され、当該比較結果がノード１６を介して第３のフィルタ８に入力される。第３のフィルタの出力は、ノード１７を介して電圧制御発振器１０の高ゲイン入力に出力される。第３のフィルタ８は、例えば図６に示すように、コンパレータ９の出力（ノード１６）と接地電圧（ＧＮＤ）との間にコンデンサを設けることで形成することができる。
【００３０】
また、この場合、基準電圧Ｖｒｅｆは第２のフィルタから出力された所定の一定電圧と同一とすることができる。例えば、図２に示すように第２のフィルタ７の出力（一定電圧）を用いてもよい。第２のフィルタ７の出力を基準電圧Ｖｒｅｆとして用いることで、基準電圧Ｖｒｅｆを生成する回路を省略することができ、ＰＬＬ回路の構成を単純にすることができる。尚、図２に示すＰＬＬ回路の符号は図１に示すＰＬＬ回路の符号と対応しており、図２に示すＰＬＬ回路の構成、動作も図１に示すＰＬＬ回路の構成、動作と対応している。
【００３１】
また、電圧制御発振器（ＶＣＯ）１０は、第１のフィルタの出力である第１の電圧信号及び第２のフィルタの出力である第２の電圧信号を低ゲイン入力、電圧制御部３０の出力である第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する。そして、本実施の形態にかかるＰＬＬ回路では、電圧制御発振器１０の出力信号Ｆｏｕｔを位相比較器３に帰還させている。
【００３２】
次に、本実施の形態にかかるＰＬＬ回路の動作について説明する。ＰＬＬ回路は、基準信号ＲＥＦを分周器１で分周する。また、出力信号Ｆｏｕｔを分周器２で分周する。そして、分周器１の出力と分周器２の出力との位相を位相比較器３で比較する。位相比較器３は、その位相差に基づいて、電圧上昇信号と電圧下降信号とを生成する。電圧上昇信号のパルス幅と電圧下降信号のパルス幅との差に基づいて、第１のチャージポンプ回路４及び第２のチャージポンプ回路５は、電流を出力する。ここで出力される電流は、例えば電圧上昇信号のパルス幅が電圧下降信号のパルス幅よりも長ければ、チャージポンプ回路から流出される方向になる。一方、電圧上昇信号のパルス幅が電圧下降信号のパルス幅よりも短ければ、チャージポンプ回路に流入する方向になる。
【００３３】
第１のチャージポンプ回路４から出力される電流は、第１のフィルタ６で電圧に変換される。このとき、第１のフィルタ６は、第１のチャージポンプ回路４が動作することにより発生する高周波ノイズを除去する。また、第１のフィルタ６によって変換された電圧値は、第１のチャージポンプ回路４の出力電流が流出方向である場合に上昇し、流入方向である場合に下降する。そして、第１のフィルタ６によって変換された電圧値は、電圧制御発振器１０の低ゲイン入力に出力される。
【００３４】
また、第１のフィルタ６によって変換された電圧値は、コンパレータ９において基準電圧Ｖｒｅｆと比較される。そして、第１のフィルタ６からの電圧が、基準電圧Ｖｒｅｆ以上である場合、コンパレータ９から信号が出力され、当該信号に基づき第３のフィルタ８は電圧制御発振器１０の高ゲイン入力に電圧信号（第３の電圧信号）を出力する。
【００３５】
一方、第２のチャージポンプ回路５から出力される電流は、第２のフィルタ７を介して電圧に変換される。そして、第２のフィルタ７は所定の一定電圧を電圧制御発振器１０の低ゲイン入力へ出力する。
【００３６】
図７は、本実施の形態にかかるＰＬＬ回路の電圧制御発振器１０の、時間と制御電圧との関係、時間と周波数との関係、時間と位相差との関係を示す図である。ここで、第１のフィルタ（フィルタ１）６からは第１の電圧信号が制御電圧として出力され、第２のフィルタ（フィルタ２）７からは第２の電圧信号が制御電圧として出力され、第３のフィルタ（フィルタ３）８（すなわち、電圧制御部３０）からは第３の電圧信号が制御電圧として出力されている。
【００３７】
本実施の形態にかかるＰＬＬ回路では、図７（ｂ）に示すように、ＰＬＬ回路がロックされた状態における周波数をＦｐｌｌとする。また、図７（ａ）に示すように、ＰＬＬ回路がロックされた状態であるＴ５のタイミング以降では、フィルタ１からの制御電圧とフィルタ２からの制御電圧は共に基準電圧であるＶｒｅｆとなる。また、フィルタ３からの制御電圧は、所定の一定電圧となる。
【００３８】
図７（ａ）に示すように、ＰＬＬ回路の起動時、フィルタ２からの制御電圧が徐々に上昇し、Ｔ１のタイミングでフィルタ２の出力電圧として予め設定された電圧Ｖｒｅｆに到達する。このとき、ＰＬＬ回路の発振周波数は、ＰＬＬ回路のロック時の周波数Ｆｐｌｌよりも低い周波数で徐々に上昇していく。
【００３９】
また、ＰＬＬ回路の起動時、フィルタ１からの制御電圧が徐々に上昇し、Ｔ３のタイミングで電源電圧近くまで到達し、一定となる。このとき、ＰＬＬ回路の発振周波数は、ＰＬＬ回路のロック時の周波数Ｆｐｌｌよりも低い周波数領域で徐々に上昇していく。ＰＬＬ回路の発振周波数は、Ｔ３のタイミングにおいてＦｐｌｌに到達しているが、このタイミングでは、正規のＰＬＬロック状態ではないため、例えば位相差が大きい状態であり、ＰＬＬ回路が正常にロックされた状態ではない。なお、Ｔ３のタイミングでＦｐｌｌに到達しないように回路を設計しておき、ＰＬＬ回路を明確なアンロック状態にしておいても良い。
【００４０】
フィルタ１からの制御電圧は、図１で示したコンパレータ９を用いて基準電圧Ｖｒｅｆと比較されており、フィルタ１からの制御電圧が基準電圧Ｖｒｅｆ以上になるＴ２のタイミングで、フィルタ３からの制御電圧が徐々に上昇し、電圧制御発振器の高ゲインパスが動作しはじめる。つまり、ＰＬＬ回路の電圧制御発振器は、Ｔ２までは低ゲインパスのみで動作していたが、Ｔ２以降では低ゲインパスと高ゲインパスの両方で動作している。
【００４１】
そして、Ｔ２以降、フィルタ３は、フィルタ１からの制御電圧がＰＬＬロック時における制御電圧である基準電圧Ｖｒｅｆと等しくなるように、電圧制御発振器の高ゲイン入力へ制御電圧を出力する。一方、フィルタ１とフィルタ２は、ＰＬＬ回路の位相差が０になるように電圧制御発振器の低ゲイン入力へ制御電圧を出力する。
【００４２】
このときの動作について図８（ａ）を用いて説明する。図８（ａ）は、電圧制御発振器の制御電圧と発振周波数との関係を示す図である。図８（ａ）に示すように、低ゲインパスでは制御電圧の変化に対して電圧制御発振器の発振周波数の変化が小さい（つまり、グラフの傾きが小さい）。一方、高ゲインパスでは制御電圧の変化に対して電圧制御発振器の発振周波数の変化が大きい（つまり、グラフの傾きが大きい）。よって、電圧制御発振器を用いて発振周波数を変化させる場合は、高ゲインパスを用いた方がより迅速に発振周波数を目標の周波数（Ｆｐｌｌ）に合わせることができる。
【００４３】
本実施の形態にかかるＰＬＬ回路では、電圧制御発振器から出力される発振周波数が目標の周波数（Ｆｐｌｌ）になるように、フィルタ３から電圧制御発振器の高ゲインパスへ制御電圧を出力している。また、同時に、フィルタ１とフィルタ２は、ＰＬＬ回路の位相差が０になるように電圧制御発振器の低ゲインパスへ制御電圧を出力している。
【００４４】
このとき、電圧制御発振器の高ゲインパスにおける動作と低ゲインパスにおける動作はそれぞれ独立であり、前者は電圧を合わせて、後者はＰＬＬとしての位相を合わせる。しかし、フィルタ１、フィルタ２、フィルタ３のそれぞれの制御電圧に基づき供給される電圧制御発振器内の総電流値は一定であることから、電圧制御発振器内部では低ゲイン動作の電流値と高ゲイン動作の電流値の配分が変更されている。
【００４５】
そして、Ｔ４のタイミングでフィルタ１からの制御電圧が基準電圧Ｖｒｅｆに近づくように減少しはじめ、Ｔ５のタイミングで基準電圧Ｖｒｅｆと等しくなる。このとき、図７（ｃ）に示すように、電圧制御発振器からの出力Ｆｏｕｔと分周器１へ入力されるＲＥＦの位相差が減少し、Ｔ５のタイミングで位相差が０になる。Ｔ５のタイミング以降、ＰＬＬ回路はロックされた状態となり、フィルタ１からの制御電圧とフィルタ２からの制御電圧は共に基準電圧Ｖｒｅｆで一定となる。また、フィルタ３からの制御電圧は所定電圧で一定となる。
【００４６】
Ｔ５のタイミング以降においても、電圧制御発振器は低ゲインパスと高ゲインパスの両方で動作している。しかし、本実施の形態にかかるＰＬＬ回路では、フィルタ１の電圧が基準電圧Ｖｒｅｆに近づくと低ゲインパスが支配的となり、高ゲインパスの影響を受けなくなる。よって、ロック時におけるＰＬＬ回路は低ゲインパスで動作する回路となっている。このとき、高ゲインパスは固定のオフセット周波数を生成する役目をしている。
【００４７】
図８（ｂ）は、本実施の形態にかかるＰＬＬ回路の電圧制御発振器における、各フィルタの出力信号の周波数とオープンループゲインの関係を示す図である。図８（ｂ）に示すように、本実施の形態にかかるＰＬＬ回路の電圧制御発振器では、フィルタ３の帯域を、フィルタ１及びフィルタ２の帯域よりも小さく設定している。さらには各々のＤＣゲインも最適な値に調整することにより、ロックアップ過程における電圧制御発振器の高ゲインパス、低ゲインパスの電流配分を調整する際に発生するサイクルスリップを防止することができる。また、ＰＬＬ回路がロックされた状態において、高ゲインパス（フィルタ３のパス）を無視することができる。
【００４８】
したがって、本実施の形態にかかるＰＬＬ回路ではロック時における電圧制御発振器のゲインを小さく抑えることができるため、制御電圧に対する感度を小さくすることができる。これにより、ＰＬＬ回路のロック時における電圧制御発振器のノイズ感度を低減することが可能となる。更に、本実施の形態にかかるＰＬＬ回路では、第１のチャージポンプ回路と第２のチャージポンプ回路を設け、第１のフィルタと第２のフィルタを異なる電流で動作させている。これにより、第１のフィルタを構成するコンデンサの容量値を低減することができるので、ＰＬＬ回路の面積を削減することができる。なお、本実施の形態にかかるＰＬＬ回路では、異なる電流で容量低減を実現するだけでなく、異なるゲインで容量低減を実現しても良いし、電流とゲインを組み合わせても良い。
【００４９】
また、図１４に示す特許文献２にかかるＰＬＬ回路では、第１のチャージポンプ回路２１３、積分フィルタ２１４、第１の電圧電流変換回路２１５を経由するパスと、第２のチャージポンプ回路２１６、リップルフィルタ２１７、第２の電圧電流変換回路２１８を経由するパスを設けており、各々のパスのゲインを合わせこむのは困難であった。しかし、本実施の形態にかかるＰＬＬ回路では、ロック時において第１のフィルタと第２のフィルタの出力電圧を同一としている。これにより、制御電圧が固定された電圧制御発振器（ＶＣＯ）を実現することが可能となり、電圧制御発振器を安定に動作させることができる。
【００５０】
実施の形態２
次に、本発明の実施の形態２について説明する。図９は本実施の形態にかかるＰＬＬ回路の回路構成を示すブロック図である。図９に示すように、本実施の形態にかかるＰＬＬ回路では、電圧制御発振器（ＶＣＯ）１０の高ゲイン入力に供給される第３の電圧信号を生成する電圧制御部３０の構成が実施の形態１の場合と異なる。それ以外の部分は、実施の形態１の場合と同様であるので重複した説明は省略する。
【００５１】
本実施の形態にかかるＰＬＬ回路の電圧制御部３０は、コンパレータ９と、カウンタ３１と、クロック生成回路３２と、演算回路３３と、デジタルアナログ変換器（以下、ＤＡＣという）３４とを有する。
【００５２】
コンパレータ９は基準電圧Ｖｒｅｆと第１のフィルタ６からノード１５を介して供給される第１の電圧信号とを比較し、この比較結果をノード１６を介してカウンタ３１に出力する。コンパレータ９は、例えば第１の電圧信号が基準電圧Ｖｒｅｆ以上の場合は「１」を出力し、第１の電圧信号が基準電圧Ｖｒｅｆよりも小さい場合は「０」を出力する。
【００５３】
カウンタ３１は、クロック生成回路３２から供給されるクロックに基づきカウント値を生成する。カウンタ３１は、例えば、コンパレータ９の出力が「１」である場合は、クロック生成回路３２からのクロックの立ち上がりのタイミングで「１」を出力する。ここで、「１」はカウントアップ（ＵＰ）を意味する。一方、カウンタ３１は、コンパレータ９の出力が「０」である場合は、クロック生成回路３２からのクロックの立ち上がりのタイミングで「０」を出力する。ここで、「０」はカウントダウン（ＤＮ）を意味する。カウンタ３１からの出力は、演算回路３３に供給される。
【００５４】
クロック生成回路３２は、例えば図１０（ａ）に示すように、インバータ４１_１〜４１_３を奇数段（図１０（ａ）の場合は３段）接続したリングオシレータで構成することができる。また、クロック生成回路３２は、例えば図１０（ｂ）に示すように、インバータ４１_１〜４１_３を奇数段（図１０（ｂ）の場合は３段）接続し、その後段に分周回路４２を設けた構成としてもよい。
【００５５】
演算回路３３は、カウンタ３１から供給されるカウント値に基づきＤＡＣ３４へ供給する制御コードを演算する。つまり、演算回路３３は、カウンタ３１からの出力が「１」である場合は加算し、カウンタ３１からの出力が「０」である場合は減算する。
【００５６】
ＤＡＣ３４は、演算回路３３からの制御コードに基づき第３の電圧信号を生成する。そして、生成された第３の電圧信号は、ノード１７を介して電圧制御発振器１０の高ゲイン入力に供給される。
【００５７】
本発明にかかるＰＬＬ回路では、高ゲインパス（電圧制御部）は低ゲインパスよりも低帯域になるように設計する必要があるため、電圧制御部３０を非常に低い帯域のローパスフィルタで構成する必要がある。実施の形態１のように、コンパレータ９や第３のフィルタ８でアナログ的に低帯域にすることも可能であるが、アナログ的に回路を構成すると回路面積が増加し、特性をダイナミックに変えることは容易ではない。つまり、実施の形態１にかかるＰＬＬ回路の電圧制御部３０では、第３のフィルタ８として例えば容量を用いているので、低帯域を実現するためにはコンパレータ９のゲインを下げ（つまり、出力電流を減らし）、第３のフィルタ８に用いられる容量を大きくする必要がある。このため、リーク電流の影響を受けやすく、また回路面積も増加する。
【００５８】
本実施の形態にかかるＰＬＬ回路では、電圧制御部３０を上記構成とすることでこのような問題を解決することができる。つまり、本実施の形態にかかるＰＬＬ回路の電圧制御部３０ではコンパレータ９の出力電流を大きくすることが可能であり、また、ＤＡＣ３４の出力電流もリーク電流を無視できる程度に設定可能であるため、リーク電流の影響を低減することができる。
【００５９】
また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、コンパレータ９の出力結果をモニタするデジタル回路のカウント値等で帯域を制御できるため、コンパレータ９のゲインや第３のフィルタ８の容量を変えることなく帯域を制御することができる。よって、電圧制御部３０の回路面積を増加することなく、より低帯域化することが可能である。
【００６０】
また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、デジタル回路を用いて帯域を制御しているため、カウント値等を変えることで帯域をダイナミックに変化させることができる。また、本実施の形態にかかるＰＬＬ回路の電圧制御部３０は、カウンタ３１を用いてクロックをカウントしているため時間情報も有している。このため、電圧制御部３０は、第３の電圧信号の値を自由に設定することができる。よって、例えばＰＬＬ回路の起動時は高速でロックし、ＰＬＬ回路のロック後は低速で動作させることもできる。
【００６１】
実施の形態３
次に、本発明の実施の形態３について説明する。図１１は本実施の形態にかかるＰＬＬ回路の回路構成を示すブロック図である。図１１に示すように、本実施の形態にかかるＰＬＬ回路では、電圧制御部３０のカウンタ３１に入力されるクロックとして、分周器１に入力されるクロックＲＥＦ（つまり、位相比較器に入力されるクロック）を用いている点が実施の形態２と異なる。また、本実施の形態にかかるＰＬＬ回路では、分周器１に入力されるクロックＲＥＦを分周制御回路３５で制御することで、カウンタ３１に入力されるクロックの周波数を調整することができる。それ以外の部分は、実施の形態２の場合と同様であるので重複した説明は省略する。
【００６２】
実施の形態２では、図１０に示したリングオシレータなどを用いてクロックを生成しているが、この場合、発信周波数がプロセスに依存するため外部からの制御が困難となる場合があった。しかし、本実施の形態にかかるＰＬＬ回路の電圧制御部３０では、カウンタ３１に入力されるクロックとして、分周器１に入力されるクロックＲＥＦを用いている。このため、分周器１に入力されるクロックＲＥＦの周波数は既知であるため、電圧制御部３０において時間間隔の把握が容易になる。よって、クロックＲＥＦに連動して、電圧制御部３０の周波数特性を容易に自動で制御することができる。
【００６３】
また、実施の形態２のように別途クロック生成回路を設ける必要がないので、回路面積を小さくでき消費電力も低減することができる。
【００６４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００６５】
１、２ 分周器
３ 位相比較器
４ 第１のチャージポンプ回路
５ 第２のチャージポンプ回路
６ 第１のフィルタ（フィルタ１）
７ 第２のフィルタ（フィルタ２）
８ 第３のフィルタ（フィルタ３）
９ コンパレータ
１０ 電圧制御発振器（ＶＣＯ）
２０ コンデンサ
２１ Ｎチャネルトランジスタ
２２ 定電流源
２４ Ｐチャネルトランジスタ
２５、２６ 抵抗
３０ 電圧制御部
３１ カウンタ
３２ クロック生成回路
３３ 演算回路
３４ ＤＡＣ
３５ 分周制御回路
【特許請求の範囲】
【請求項１】
位相比較器の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路と、
前記第１のチャージポンプ回路が出力する電流に基づき発生する信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタと、
前記第２のチャージポンプ回路が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタと、
前記第１のフィルタから出力された前記第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部と、
前記第１及び第２の電圧信号を低ゲイン入力、前記第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する電圧制御発振器と、を備え、
前記電圧制御発振器の出力信号を前記位相比較器に帰還させるＰＬＬ回路。
【請求項２】
前記第１の電圧信号と比較される前記基準電圧は、前記第２のフィルタから出力された前記所定の一定電圧と同一である、請求項１に記載のＰＬＬ回路。
【請求項３】
前記第２のフィルタは、前記第２のチャージポンプ回路と接続される入力端子と接地電圧との間に設けられたコンデンサと、前記電圧制御発振器への出力端子とゲートとドレインが接続され、ソースが接地電圧と接続されたＮチャネルトランジスタと、を有する請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記ＰＬＬ回路の発振周波数は、前記第２の電圧信号により決定される、請求項１乃至３のいずれか一項に記載のＰＬＬ回路。
【請求項５】
前記第１の電圧信号の電圧と前記第２の電圧信号の電圧との比較結果に基づき、前記電圧制御発振器の高ゲインパスが動作する、請求項１乃至４のいずれか一項に記載のＰＬＬ回路。
【請求項６】
前記第１の電圧信号の電圧が前記第２の電圧信号の電圧以上である場合、前記電圧制御発振器の高ゲインパスが動作する、請求項５に記載のＰＬＬ回路。
【請求項７】
前記第３の電圧信号は、前記電圧制御発振器から出力される発振周波数が目標の周波数となるような電圧信号である、請求項１乃至６のいずれか一項に記載のＰＬＬ回路。
【請求項８】
前記第１及び第２の電圧信号は、前記位相比較器で比較される基準信号の位相と前記電圧制御発振器の出力信号の位相との差がゼロとなるような電圧信号である、請求項１乃至７のいずれか一項に記載のＰＬＬ回路。
【請求項９】
前記ＰＬＬ回路がロック状態の時、前記第１の電圧信号の電圧と前記第２の電圧信号の電圧が前記基準電圧となる、請求項１乃至８のいずれか一項に記載のＰＬＬ回路。
【請求項１０】
前記ＰＬＬ回路がロック状態の時、前記電圧制御発振器の低ゲインパスが支配的となる、請求項１乃至９のいずれか一項に記載のＰＬＬ回路。
【請求項１１】
前記電圧制御部は、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧とを比較するコンパレータと、当該コンパレータの出力に基づき前記第３の電圧信号を生成する第３のフィルタとを備える、請求項１乃至１０のいずれか一項に記載のＰＬＬ回路。
【請求項１２】
前記電圧制御部は、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧とを比較するコンパレータと、当該コンパレータの比較結果をクロックに基づき出力するカウンタと、当該カウンタの出力を演算する演算回路と、当該演算回路の演算結果に基づき前記第３の電圧信号を生成するデジタルアナログ変換器と、を備える、請求項１乃至１０のいずれか一項に記載のＰＬＬ回路。
【請求項１３】
前記カウンタに入力されるクロックを生成するクロック生成回路を備える、請求項１２に記載のＰＬＬ回路。
【請求項１４】
前記カウンタに入力されるクロックは、前記位相比較器に入力されるクロックを用いて生成される、請求項１２に記載のＰＬＬ回路。
【請求項１５】
前記位相比較器に入力されるクロックを入力し、当該クロックの周波数を調整する分周制御回路を更に有し、前記カウンタは当該分周制御回路で調整されたクロックを入力する、請求項１４に記載のＰＬＬ回路。
【請求項１】
位相比較器の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路と、
前記第１のチャージポンプ回路が出力する電流に基づき発生する信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタと、
前記第２のチャージポンプ回路が出力する電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタと、
前記第１のフィルタから出力された前記第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部と、
前記第１及び第２の電圧信号を低ゲイン入力、前記第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づいて発振周波数を生成する電圧制御発振器と、を備え、
前記電圧制御発振器の出力信号を前記位相比較器に帰還させるＰＬＬ回路。
【請求項２】
前記第１の電圧信号と比較される前記基準電圧は、前記第２のフィルタから出力された前記所定の一定電圧と同一である、請求項１に記載のＰＬＬ回路。
【請求項３】
前記第２のフィルタは、前記第２のチャージポンプ回路と接続される入力端子と接地電圧との間に設けられたコンデンサと、前記電圧制御発振器への出力端子とゲートとドレインが接続され、ソースが接地電圧と接続されたＮチャネルトランジスタと、を有する請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記ＰＬＬ回路の発振周波数は、前記第２の電圧信号により決定される、請求項１乃至３のいずれか一項に記載のＰＬＬ回路。
【請求項５】
前記第１の電圧信号の電圧と前記第２の電圧信号の電圧との比較結果に基づき、前記電圧制御発振器の高ゲインパスが動作する、請求項１乃至４のいずれか一項に記載のＰＬＬ回路。
【請求項６】
前記第１の電圧信号の電圧が前記第２の電圧信号の電圧以上である場合、前記電圧制御発振器の高ゲインパスが動作する、請求項５に記載のＰＬＬ回路。
【請求項７】
前記第３の電圧信号は、前記電圧制御発振器から出力される発振周波数が目標の周波数となるような電圧信号である、請求項１乃至６のいずれか一項に記載のＰＬＬ回路。
【請求項８】
前記第１及び第２の電圧信号は、前記位相比較器で比較される基準信号の位相と前記電圧制御発振器の出力信号の位相との差がゼロとなるような電圧信号である、請求項１乃至７のいずれか一項に記載のＰＬＬ回路。
【請求項９】
前記ＰＬＬ回路がロック状態の時、前記第１の電圧信号の電圧と前記第２の電圧信号の電圧が前記基準電圧となる、請求項１乃至８のいずれか一項に記載のＰＬＬ回路。
【請求項１０】
前記ＰＬＬ回路がロック状態の時、前記電圧制御発振器の低ゲインパスが支配的となる、請求項１乃至９のいずれか一項に記載のＰＬＬ回路。
【請求項１１】
前記電圧制御部は、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧とを比較するコンパレータと、当該コンパレータの出力に基づき前記第３の電圧信号を生成する第３のフィルタとを備える、請求項１乃至１０のいずれか一項に記載のＰＬＬ回路。
【請求項１２】
前記電圧制御部は、前記第１のフィルタから出力された前記第１の電圧信号と基準電圧とを比較するコンパレータと、当該コンパレータの比較結果をクロックに基づき出力するカウンタと、当該カウンタの出力を演算する演算回路と、当該演算回路の演算結果に基づき前記第３の電圧信号を生成するデジタルアナログ変換器と、を備える、請求項１乃至１０のいずれか一項に記載のＰＬＬ回路。
【請求項１３】
前記カウンタに入力されるクロックを生成するクロック生成回路を備える、請求項１２に記載のＰＬＬ回路。
【請求項１４】
前記カウンタに入力されるクロックは、前記位相比較器に入力されるクロックを用いて生成される、請求項１２に記載のＰＬＬ回路。
【請求項１５】
前記位相比較器に入力されるクロックを入力し、当該クロックの周波数を調整する分周制御回路を更に有し、前記カウンタは当該分周制御回路で調整されたクロックを入力する、請求項１４に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２７３３２０（Ｐ２０１０−２７３３２０Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２０１０−１００５４（Ｐ２０１０−１００５４）
【出願日】平成２２年１月２０日（２０１０．１．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２２年１月２０日（２０１０．１．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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