ＰＬＬ周波数シンセサイザ
【課題】ループフィルタの容量素子の面積の増大を抑制しつつループフィルタの自然周波数ωｎを小さくすることができるＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。このループにおいて、ゲート部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。位相比較部１２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉｃｐが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。
【解決手段】ＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。このループにおいて、ゲート部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。位相比較部１２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉｃｐが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ周波数シンセサイザは、電圧制御発振器，位相比較部，チャージポンプおよびループフィルタを備え、基準発振信号の周波数を定数倍した周波数を有する発振信号を出力する。
【０００３】
ＰＬＬ周波数シンセサイザは以下のように動作する。電圧制御発振器に制御電圧値が入力され、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号の周波数を分周した周波数を有する信号が、帰還発振信号として位相比較部に入力される。また、基準発振信号も位相比較部に入力される。位相比較部において、これら帰還発振信号と基準発振信号との位相差が検出されて、この検出された位相差を表す位相差信号が出力される。この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。そして、ループフィルタから出力される制御電圧値が電圧制御発振器に入力される。このようにして、ＰＬＬ周波数シンセサイザからは、基準発振信号の周波数を定数倍した周波数を有する発振信号が出力される。
【０００４】
一般に、ループフィルタは抵抗器および容量素子を含む。抵抗器の第１端は、チャージポンプの出力端に接続され、また、電圧制御発振器の入力端に接続されている。抵抗器の第２端は、容量素子を介して基準電位に接続される。このようなループフィルタの特性を表す時定数のうち、自然周波数ωｎは下記（１）式で表され、ダンピングファクタζは下記（２）式で表される。ここで、Ｉｐｍｐ［Ａ］はチャージポンプから出力される充放電電流の大きさであり、Ｋｖｃｏ［Ｈｚ／Ｖ］は電圧制御発振器のゲインであり、Ｃ［Ｆ］は容量素子の容量値であり、Ｒ［Ω］は抵抗器の抵抗値である。
【０００５】
【数１】
【０００６】
【数２】
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２８０８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ周波数シンセサイザは、ループフィルタの帯域が狭いこと、すなわち、ループフィルタの自然周波数ωｎが小さいことが好ましい。ループフィルタの自然周波数ωｎを小さくするには、チャージポンプから出力される充放電電流の大きさＩｐｍｐを小さくすることや、ループフィルタの容量素子の容量値Ｃを大きくすることが考えられる。ただし、チャージポンプから出力される充放電電流の大きさＩｐｍｐを小さくすることは、製造精度の問題から限界がある。したがって、この観点からは、ループフィルタの容量素子の容量値Ｃを大きくすることが好ましい。しかし、容量値Ｃを大きくすることは、容量素子の面積の増大につながり、ひいてはコストアップの問題が生じる。このような問題は、ＰＬＬ周波数シンセサイザがＬＳＩに内蔵される場合に特に顕著である。
【０００９】
本発明は、上記問題点を解消する為になされたものであり、ループフィルタの容量素子の面積の増大を抑制しつつループフィルタの自然周波数ωｎを小さくすることができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るＰＬＬ周波数シンセサイザは、(1) 入力される制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、(2)電圧制御発振器から出力される発振信号または該発振信号の周波数を分周した周波数を有する信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との位相差を検出して、基準発振信号に対して帰還発振信号の位相が遅れているときに第１位相差信号を出力し、基準発振信号に対して帰還発振信号の位相が進んでいるときに第２位相差信号を出力する位相比較部と、(3)位相比較部から出力される第１位相差信号および第２位相差信号を入力して、基準発振信号のＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号および第２位相差信号を出力するゲート部と、(4) ゲート部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(5)チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、チャージポンプから出力される充放電電流を第１端に入力して充放電され、第１端の電位に応じた制御電圧値を電圧制御発振器へ出力する容量素子と、(6)位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて容量素子の第１端の電位を上昇または下降させる電位調整部と、を備えることを特徴とする。
【００１１】
このＰＬＬ周波数シンセサイザでは、位相比較部，ゲート部，チャージポンプ，容量素子，電位調整部および電圧制御発振器によりループが構成されている。ただし、このループにおいて、ゲート部およびチャージポンプと電位調整部とは並列的に設けられている。このループにおいて、位相比較部に入力される基準発振信号と帰還発振信号との位相差が小さくなるように、チャージポンプから容量素子へ充放電電流が入力され、また、電位調整部により容量素子の第１端の電位が調整される。そして、このループの動作が安定した状態では、電圧制御発振器から出力される発振信号は、基準発振信号の周波数を定数倍した周波数を有する。
【００１２】
本発明に係るＰＬＬ周波数シンセサイザは、容量素子の第１端と電圧制御発振器の入力端との間に設けられたローパスフィルタを更に備えるのが好適である。本発明に係るＰＬＬ周波数シンセサイザでは、電位調整部は、位相比較部から出力される第１位相差信号を入力する第１バッファと、この第１バッファの出力端と容量素子の第１端との間に設けられた第１容量素子と、位相比較部から出力される第２位相差信号を入力する第２バッファと、この第２バッファの出力端と容量素子の第１端との間に設けられた第２容量素子と、を含むのが好適である。このとき、電位調整部は、第１バッファの出力端と第１容量素子との間に設けられた第１抵抗器と、第２バッファの出力端と第２容量素子との間に設けられた第２抵抗器と、を含むのが好適である。また、電位調整部は、第１バッファおよび第２バッファそれぞれを駆動するＬＤＯ電源を含むのが好適である。
【発明の効果】
【００１３】
本発明に係るＰＬＬ周波数シンセサイザは、ループフィルタの容量素子の面積の増大を抑制しつつ、ループフィルタの自然周波数ωｎを小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成を示す図である。
【図２】第１比較例のＰＬＬ周波数シンセサイザ２Ａに含まれるループフィルタ２５Ａの回路図である。
【図３】第１比較例のＰＬＬ周波数シンセサイザ２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉｃｐおよび制御電圧値Ｖｃｏｎそれぞれの波形の一例を示す図である。
【図４】第２比較例のＰＬＬ周波数シンセサイザ２Ｂの構成を示す図である。
【図５】第２比較例のＰＬＬ周波数シンセサイザ２Ｂに含まれるループフィルタ２５Ｂの回路図である。
【図６】第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成を示す図である。
【図７】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれるゲート部１３の回路図である。
【図８】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の回路図である。
【図９】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の詳細な回路図である。
【図１０】第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の一例を示す図である。
【図１１】第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の他の一例を示す図である。
【図１２】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザにおける伝達関数モデルを示す図である。
【図１３】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループゲインの周波数依存性を示すグラフである。
【図１４】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループ位相の周波数依存性を示すグラフである。
【図１５】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのクローズループゲインの周波数依存性を示すグラフである。
【図１６】第２実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成を示す図である。
【図１７】第２実施形態のＰＬＬ周波数シンセサイザ１Ｂに含まれるローパスフィルタ１７の回路図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、初めに比較例の構成を説明した後に、この比較例と対比しつつ本発明の実施形態の構成を説明する。
【００１６】
（第１比較例）
【００１７】
図１は、第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成を示す図である。この図に示される第１比較例のＰＬＬ周波数シンセサイザ２Ａは、発振器２０，入力分周部２１，位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａ，電圧制御発振器２８および帰還分周部２９を備える。
【００１８】
発振器２０は、例えば水晶振動子を含み、高精度に安定化された一定周波数の発振信号ＲＣＬＫ０を入力分周部２１へ出力する。入力分周部２１は、発振器２０から出力された発振信号ＲＣＬＫ０を入力し、この発振信号ＲＣＬＫ０を分周して基準発振信号ＲＣＬＫを生成し、この基準発振信号ＲＣＬＫを位相比較部２２へ出力する。
【００１９】
位相比較部２２は、入力分周部２１から出力される基準発振信号ＲＣＬＫを入力し、また、帰還分周部２９から出力される帰還発振信号ＰＣＬＫを入力する。位相比較部２２は、これら帰還発振信号ＰＣＬＫと基準発振信号ＲＣＬＫとの位相差を検出する。そして、位相比較部２２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているときに第１位相差信号ＵＰをパルスとしてチャージポンプ２４へ出力する。また、位相比較部２２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるときに第２位相差信号ＤＮをパルスとしてチャージポンプ２４へ出力する。
【００２０】
チャージポンプ２４は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、チャージポンプ２４は、これらの信号ＵＰ，ＤＮが表す位相差に応じた充放電電流Ｉｃｐをループフィルタ２５Ａへ出力する。ループフィルタ２５Ａは、チャージポンプ２４から出力される充放電電流Ｉｃｐを入力して、この充放電電流Ｉｃｐに応じて増減される制御電圧値Ｖｃｏｎを電圧制御発振器２８へ出力する。
【００２１】
電圧制御発振器２８は、ループフィルタ２５Ａから出力される制御電圧値Ｖｃｏｎを入力し、この制御電圧値Ｖｃｏｎに応じた周波数を有する発振信号ＯｕｔＣＬＫを出力する。帰還分周部２９は、電圧制御発振器２８から出力される発振信号ＯｕｔＣＬＫを入力し、この発振信号ＯｕｔＣＬＫを分周して帰還発振信号ＰＣＬＫを生成し、この帰還発振信号ＰＣＬＫを位相比較部２２へ出力する。
【００２２】
このＰＬＬ周波数シンセサイザ２Ａでは、位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａ，電圧制御発振器２８および帰還分周部２９によりループが構成されている。このループにおいて、位相比較部２２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ２４からループフィルタ２５Ａへ充放電電流Ｉｃｐが入力される。そして、このループの動作が安定した状態では、電圧制御発振器２８から出力される発振信号ＯｕｔＣＬＫは、基準発振信号ＲＣＬＫの周波数を定数倍した周波数を有する。
【００２３】
図２は、第１比較例のＰＬＬ周波数シンセサイザ２Ａに含まれるループフィルタ２５Ａの回路図である。第１比較例におけるループフィルタ２５Ａは、抵抗器Ｒ１Ａ、容量素子Ｃ１Ａおよび容量素子Ｃ２Ａを含む。抵抗器Ｒ１Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、抵抗器Ｒ１Ａの他端は容量素子Ｃ１Ａを介して接地電位に接続されている。容量素子Ｃ２Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、容量素子Ｃ２Ａの他端は接地電位に接続されている。
【００２４】
チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉｃｐは、抵抗器Ｒ１Ａを経て容量素子Ｃ１Ａに流れ込み、容量素子Ｃ１Ａにおける蓄積電荷量を変化させる。そして、ループフィルタ２５Ａから出力されて電圧制御発振器２８に入力される制御電圧値Ｖｃｏｎは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分、を含む。
【００２５】
図３は、第１比較例のＰＬＬ周波数シンセサイザ２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉｃｐおよび制御電圧値Ｖｃｏｎそれぞれの波形の一例を示す図である。ここでは、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているとし、位相比較部２２から出力される第１位相差信号ＵＰがパルスとしてチャージポンプ２４へ入力されるものとする。また、この図ではループフィルタ２５Ａが容量素子Ｃ１Ｂを含まない場合の波形が示されているが、ループフィルタ２５Ａが容量素子Ｃ１Ｂを含む場合には制御電圧値Ｖｃｏｎは鈍った波形となる。
【００２６】
この図に示されるように、位相比較部２２から出力される第１位相差信号ＵＰのパルスは、基準発振信号ＲＣＬＫに対する帰還発振信号ＰＣＬＫの位相差に応じたパルス幅φｅを有する。チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉｃｐの値は、その第１位相差信号ＵＰのパルス期間に亘って電流値Ｉｐｍｐとなる。
【００２７】
ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とする。ループフィルタ２５Ａから出力されて電圧制御発振器２８に入力される制御電圧値Ｖｃｏｎは、第１位相差信号ＵＰのパルス期間では、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分（Ｉｐｍｐ・Ｒ１）を含む。第１位相差信号ＵＰのパルス期間の後では、制御電圧値Ｖｃｏｎは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分（Ｉｐｍｐ・φｅ／Ｃ１）となる。
【００２８】
このような第１比較例のＰＬＬ周波数シンセサイザ２Ａにおいて、前述したとおり、ループフィルタ２５Ａの帯域を狭くする（すなわち、ループフィルタ２５Ａの自然周波数ωｎを小さくする）には、チャージポンプ２４から出力される充放電電流の大きさＩｐｍｐを小さくすることや、ループフィルタ２５Ａの容量素子Ｃ１Ａの容量値を大きくすることが考えられる。ただし、チャージポンプ２４から出力される充放電電流の大きさＩｐｍｐを小さくすることは、製造精度の問題から限界がある。一方、容量素子Ｃ１Ａの容量値を大きくすることは、容量素子Ｃ１Ａの面積の増大につながり、ひいてはコストアップの問題が生じる。そこで、この問題を解消するための構成として、図４に示される第２比較例の構成が考えられる。
【００２９】
（第２比較例）
【００３０】
図４は、第２比較例のＰＬＬ周波数シンセサイザ２Ｂの構成を示す図である。この図に示される第２比較例のＰＬＬ周波数シンセサイザ２Ｂは、発振器２０，入力分周部２１，位相比較部２２，ゲート部２３，チャージポンプ２４，ループフィルタ２５Ｂ，電圧制御発振器２８および帰還分周部２９を備える。
【００３１】
図１に示された第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成と比較すると、この図４に示される第２比較例のＰＬＬ周波数シンセサイザ２Ｂは、ゲート部２３を更に備える点で相違し、ループフィルタ２５Ａに替えてループフィルタ２５Ｂを備える点で相違する。
【００３２】
ゲート部２３は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、ゲート部２３は、基準発振信号ＲＣＬＫのＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号ＵＰおよび第２位相差信号ＤＮを出力する。以降、Ｎ周期のうちＭ周期の割合でゲート部２３から出力される第１位相差信号をＵＰＦＲＱと記し、Ｎ周期のうちＭ周期の割合でゲート部２３から出力される第２位相差信号をＤＮＦＲＱと記す。ゲート部２３は、これら第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱをチャージポンプ２４へ出力する。以下では、Ｍ＝１ とする。
【００３３】
チャージポンプ２４は、ゲート部２３から出力される第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ２４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉｃｐをループフィルタ２５Ｂへ出力する。ループフィルタ２５Ｂは、チャージポンプ２４から出力される充放電電流Ｉｃｐを入力して、この充放電電流Ｉｃｐに応じて増減される制御電圧値Ｖｃｏｎを電圧制御発振器２８へ出力する。
【００３４】
図５は、第２比較例のＰＬＬ周波数シンセサイザ２Ｂに含まれるループフィルタ２５Ｂの回路図である。第２比較例におけるループフィルタ２５Ｂは、抵抗器Ｒ１Ｂ、容量素子Ｃ１Ｂおよび容量素子Ｃ２Ｂを含む。抵抗器Ｒ１Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、抵抗器Ｒ１Ｂの他端は容量素子Ｃ１Ｂを介して接地電位に接続されている。容量素子Ｃ２Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、容量素子Ｃ２Ｂの他端は接地電位に接続されている。
【００３５】
図２に示された第１比較例におけるループフィルタ２５Ａの構成と比較すると、この図５に示される第２比較例におけるループフィルタ２５Ｂは、抵抗器の抵抗値および容量素子の容量値の点で相違する。すなわち、第１比較例において、抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とし、容量素子Ｃ２Ａの容量値をＣ２とすると、第２比較例においては、抵抗器Ｒ１Ｂの抵抗値はＲ１・Ｎ であり、容量素子Ｃ１Ｂの容量値は Ｃ１／Ｎ であり、容量素子Ｃ２Ｂの容量値はＣ２／Ｎ である。
【００３６】
このように第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、位相比較部２２とチャージポンプ２４との間に設けられたゲート部２３を備えることにより、ループフィルタ２５Ｂの容量素子Ｃ１Ｂの面積の増大を抑制しつつ、ループフィルタ２５Ｂの自然周波数ωｎを小さくすることができる。しかし、第２比較例のＰＬＬ周波数シンセサイザ２Ｂにおいて設けられるゲート部２３は平均して０.５・Ｎ・Ｔ_ＲＣＬＫ の遅延要素となるので、ＰＬＬ周波数シンセサイザ２Ｂの動作が不安定になることが考えられる。Ｔ_ＲＣＬＫは基準発振信号ＲＣＬＫの周期である。そこで、このような問題を解消するための構成として、図６に示される第１実施形態の構成が考えられる。
【００３７】
（第１実施形態）
【００３８】
図６は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成を示す図である。この図に示されるＰＬＬ周波数シンセサイザ１Ａは、発振器１０，入力分周部１１，位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９を備える。
【００３９】
発振器１０は、例えば水晶振動子を含み、高精度に安定化された一定周波数の発振信号ＲＣＬＫ０を入力分周部１１へ出力する。入力分周部１１は、発振器１０から出力された発振信号ＲＣＬＫ０を入力し、この発振信号ＲＣＬＫ０を分周して基準発振信号ＲＣＬＫを生成し、この基準発振信号ＲＣＬＫを位相比較部１２へ出力する。
【００４０】
位相比較部１２は、入力分周部１１から出力される基準発振信号ＲＣＬＫを入力し、また、帰還分周部１９から出力される帰還発振信号ＰＣＬＫを入力する。位相比較部１２は、これら帰還発振信号ＰＣＬＫと基準発振信号ＲＣＬＫとの位相差を検出する。そして、位相比較部１２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているときに第１位相差信号ＵＰをパルスとしてゲート部１３および電位調整部１６それぞれへ出力する。また、位相比較部１２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるときに第２位相差信号ＤＮをパルスとしてゲート部１３および電位調整部１６それぞれへ出力する。
【００４１】
ゲート部１３は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、ゲート部１３は、基準発振信号ＲＣＬＫのＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号ＵＰおよび第２位相差信号ＤＮを出力する。以降、Ｎ周期のうちＭ周期の割合でゲート部１３から出力される第１位相差信号をＵＰＦＲＱと記し、Ｎ周期のうちＭ周期の割合でゲート部１３から出力される第２位相差信号をＤＮＦＲＱと記す。ゲート部１３は、これら第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱをチャージポンプ１４へ出力する。以下では、Ｍ＝１ とする。
【００４２】
チャージポンプ１４は、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ１４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉｃｐを容量素子１５へ出力する。
【００４３】
容量素子１５は、チャージポンプ１４の出力端に接続される第１端と、接地電位に接続される第２端とを有する。容量素子１５は、チャージポンプ１４から出力される充放電電流Ｉｃｐを第１端に入力して充放電され、第１端の電位に応じた制御電圧値Ｖｃｏｎを電圧制御発振器１８へ出力する。この容量素子１５の容量値は、第２比較例におけるループフィルタ２５Ｂの容量素子Ｃ１Ｂの容量値と同程度である。
【００４４】
電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、電位調整部１６は、これらの信号ＵＰ，ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させる。
【００４５】
電圧制御発振器１８は、容量素子１５の第１端から出力される制御電圧値Ｖｃｏｎを入力し、この制御電圧値Ｖｃｏｎに応じた周波数を有する発振信号ＯｕｔＣＬＫを出力する。帰還分周部１９は、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫを入力し、この発振信号ＯｕｔＣＬＫを分周して帰還発振信号ＰＣＬＫを生成し、この帰還発振信号ＰＣＬＫを位相比較部１２へ出力する。
【００４６】
このＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。ただし、このループにおいて、ゲート部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。このループにおいて、位相比較部１２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉｃｐが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。そして、このループの動作が安定した状態では、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫは、基準発振信号ＲＣＬＫの周波数を定数倍した周波数を有する。
【００４７】
図７は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれるゲート部１３の回路図である。ゲート部１３は、分周部１３０，論理積回路１３１および論理積回路１３２を含む。分周部１３０は、基準発振信号ＲＣＬＫを入力し、基準発振信号ＲＣＬＫのＮ周期のうち１周期の割合でハイレベルとなるゲート信号ＧＡＴＥを出力する。基準発振信号ＲＣＬＫがハイレベルからローレベルに転じるタイミングで、ゲート信号ＧＡＴＥはローレベルからハイレベルに転じ、基準発振信号ＲＣＬＫが次にハイレベルからローレベルに転じるタイミングで、ゲート信号ＧＡＴＥはハイレベルからローレベルに転じる。
【００４８】
論理積回路１３１は、位相比較部１２から出力される第１位相差信号ＵＰを入力するとともに、分周部１３０から出力されるゲート信号ＧＡＴＥを入力する。そして、論理積回路１３１は、これら第１位相差信号ＵＰとゲート信号ＧＡＴＥとの論理積を演算して、その演算結果である第１位相差信号ＵＰＦＲＱを出力する。
【００４９】
論理積回路１３２は、位相比較部１２から出力される第２位相差信号ＤＮを入力するとともに、分周部１３０から出力されるゲート信号ＧＡＴＥを入力する。そして、論理積回路１３２は、これら第２位相差信号ＤＮとゲート信号ＧＡＴＥとの論理積を演算して、その演算結果である第２位相差信号ＤＮＦＲＱを出力する。このように構成されるゲート部１３は、基準発振信号ＲＣＬＫのＮ周期のうち１周期の割合で第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを出力することができる。
【００５０】
図８は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の回路図である。電位調整部１６は、第１バッファ１６１，第２バッファ１６２，第１抵抗器Ｒ１６１，第２抵抗器Ｒ１６２，第１容量素子Ｃ１６１および第２容量素子Ｃ１６２を含む。第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２それぞれの抵抗値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれは例えばメタルキャパシタとして実現され得る。
【００５１】
第１バッファ１６１は第１位相差信号ＵＰを入力する。第２バッファ１６２は第２位相差信号ＤＮを入力する。第１抵抗器Ｒ１６１の一端は第１バッファ１６１の出力端に接続され、第１抵抗器Ｒ１６１の他端は第１容量素子Ｃ１６１を介して容量素子１５に接続されている。第２抵抗器Ｒ１６２の一端は第２バッファ１６２の出力端に接続され、第２抵抗器Ｒ１６２の他端は第２容量素子Ｃ１６２を介して容量素子１５に接続されている。
【００５２】
このように構成される電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させることができる。
【００５３】
図９は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の詳細な回路図である。この図では、第１バッファ１６１および第２バッファ１６２それぞれがトランジスタレベルの回路図で示されている。また、この図には、第１バッファ１６１および第２バッファ１６２それぞれを駆動するＬＤＯ（Low Drop Out）電源１６０も示されている。
【００５４】
第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源電圧の変動は、電位調整部１６による容量素子１５の第１端の電位調整におけるジッタの原因となる。そこで、第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源として、安定した電圧値を供給することができるＬＤＯ電源１６０が用いられるのが好ましい。
【００５５】
なお、電位調整部１６において第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２は設けられなくてもよい。しかし、第１抵抗器Ｒ１６１が設けられない場合には、第１バッファ１６１が直接に第１容量素子Ｃ１６１を駆動するので、瞬間的な大電流が流れることになって、信頼性低下の原因となる可能性がある。第２抵抗器Ｒ１６２が設けられない場合も同様である。そこで、第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２が設けられることにより、信頼性が改善される。また、これらが設けられることにより、電位調整部１６は、ローパスフィルタの機能をも有することになって、この点でも好都合である。
【００５６】
図１０および図１１は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の一例を示す図である。これらの図には、上から順に、位相比較部１２に入力される帰還発振信号ＰＣＬＫ、位相比較部１２に入力される基準発振信号ＲＣＬＫ、位相比較部１２から出力される第１位相差信号ＵＰ、位相比較部１２から出力される第２位相差信号ＤＮ、電位調整部１６の第１バッファ１６１からの出力信号ＵＰＰＨ、電位調整部１６の第２バッファ１６２からの出力信号ＤＮＰＨＸ、ゲート部１３の分周部１３０から出力されるゲート信号ＧＡＴＥ、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱ、ゲート部１３から出力される第２位相差信号ＤＮＦＲＱ、および、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎ、それぞれの波形の一例が示されている。
【００５７】
図１０に示される例では、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているとし、位相比較部１２から第１位相差信号ＵＰがパルスとして出力されるものとする。また、Ｎ値を４としている。すなわち、位相比較部１２から出力される第１位相差信号ＵＰのパルスは基準発振信号ＲＣＬＫの周期毎に現れるのに対して、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱのパルスは、基準発振信号ＲＣＬＫの４周期のうち１周期の割合で現れる。
【００５８】
したがって、基準発振信号ＲＣＬＫの周期毎に位相比較部１２から第１位相差信号ＵＰがパルスとして出力される期間においては、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎは電位調整部１６により調整される。また、基準発振信号ＲＣＬＫの４周期のうち１周期の割合でゲート部１３から第１位相差信号ＵＰＦＲＱがパルスとして出力される期間において容量素子１５が充電され、それ以降において制御電圧値Ｖｃｏｎは充電後の値を維持する。
【００５９】
図１１に示される例では、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるとし、位相比較部１２から第２位相差信号ＤＮがパルスとして出力されるものとする。また、Ｎ値を４としている。すなわち、位相比較部１２から出力される第２位相差信号ＤＮのパルスは基準発振信号ＲＣＬＫの周期毎に現れるのに対して、ゲート部１３から出力される第２位相差信号ＤＮＦＲＱのパルスは、基準発振信号ＲＣＬＫの４周期のうち１周期の割合で現れる。
【００６０】
したがって、基準発振信号ＲＣＬＫの周期毎に位相比較部１２から第２位相差信号ＤＮがパルスとして出力される期間においては、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎは電位調整部１６により調整される。また、基準発振信号ＲＣＬＫの４周期のうち１周期の割合でゲート部１３から第２位相差信号ＤＮＦＲＱがパルスとして出力される期間において容量素子１５が放電され、それ以降において制御電圧値Ｖｃｏｎは放電後の値を維持する。
【００６１】
ここで、第１実施形態において、容量素子１５の容量値をＣ１５とし、電位調整部１６に含まれる第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値をＣ１６とし、電位調整部１６に含まれる第１バッファ１６１および第２バッファ１６２それぞれの出力信号ＵＰＰＨ，ＤＮＰＨＸのパルスの大きさをＶｐｈｆｂとする。なお、図９，図１０および図１１に示されるように、信号ＵＰＰＨ，ＤＮＰＨＸの各パルスは互いに逆極性である。また、第１比較例において、ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、チャージポンプ２４から出力される充放電電流Ｉｃｐの大きさをＩｐｍｐとする。このとき、Ｖｐｈｆｂ・Ｃ１６／Ｃ１５＝Ｒ１・Ｉｐｍｐなる関係式を満たすようにすれば、第１実施形態と第１比較例とで、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫの位相の調整に関して同様の効果が得られる。
【００６２】
図１２は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザにおける伝達関数モデルを示す図である。同図（ａ）は第１比較例のＰＬＬ周波数シンセサイザ２Ａの伝達関数モデルを示し、同図（ｂ）は第２比較例のＰＬＬ周波数シンセサイザ２Ｂの伝達関数モデルを示し、また、同図（ｃ）は第１実施形態のＰＬＬ周波数シンセサイザ１Ａの伝達関数モデルを示す。同図（ｂ），（ｃ）の各伝達関数モデル中に登場するτは、遅延要素であるゲート部１３，２３による遅延時間を表し、τ＝０.５・Ｎ・Ｔ_ＲＣＬＫ なる式で表される。Ｔ_ＲＣＬＫは基準発振信号ＲＣＬＫの周期である。
【００６３】
同図（ｂ）に示された第２比較例のＰＬＬ周波数シンセサイザ２Ｂの伝達関数モデルでは、遅延要素であるゲート部１３による位相シフトがループ内に存在する。したがって、第２比較例のＰＬＬ周波数シンセサイザ２Ｂの動作は不安定になる。これに対して、同図（ｃ）に示された第１実施形態のＰＬＬ周波数シンセサイザ１Ａの伝達関数モデルでは、遅延要素であるゲート部１３による位相シフトは、ループ内において互いに並列的に設けられている比例項および積分項のうち積分項に対して限定的に存在する。したがって、第１実施形態のＰＬＬ周波数シンセサイザ１Ａの動作は安定である。
【００６４】
図１３は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループゲインの周波数依存性を示すグラフである。図１４は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループ位相の周波数依存性を示すグラフである。また、図１５は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのクローズループゲインの周波数依存性を示すグラフである。これらは、図１２に示された伝達関数モデルに基づいて計算されたものである。
【００６５】
図１３に示されるように、オープンループゲインの周波数依存性については、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザの間で相違するところは殆ど無い。
【００６６】
図１４に示されるように、オープンループ位相の周波数依存性については、第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、遅延要素であるゲート部２３による位相シフトの影響により、オープンループゲインが１となるクロスオーバー周波数の付近で位相が回転しているので、位相余裕が全く無い。これに対して、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、第１比較例のＰＬＬ周波数シンセサイザ２Ａと同様に、位相余裕を確保することができている。
【００６７】
その結果、図１５に示されるように、クローズループゲインの周波数依存性については、第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、不安定を示すピークが現れる。これに対して、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、第１比較例のＰＬＬ周波数シンセサイザ２Ａと同様に、安定な特性を示している。
【００６８】
以上のように、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、容量素子１５の面積の増大を抑制しつつ、自然周波数ωｎを小さくすることができ、また、安定な動作をすることができる。
【００６９】
（第２実施形態）
【００７０】
図１６は、第２実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成を示す図である。この図に示されるＰＬＬ周波数シンセサイザ１Ｂは、発振器１０，入力分周部１１，位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，ローパスフィルタ１７、電圧制御発振器１８および帰還分周部１９を備える。
【００７１】
図６に示された第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成と比較すると、この図１６に示される第２実施形態のＰＬＬ周波数シンセサイザ１Ｂは、容量素子１５の第１端と電圧制御発振器１７の入力端との間に設けられたローパスフィルタ１７を更に備える点で相違する。
【００７２】
図１７は、第２実施形態のＰＬＬ周波数シンセサイザ１Ｂに含まれるローパスフィルタ１７の回路図である。ローパスフィルタ１７は、抵抗器Ｒ１７および容量素子Ｃ１７を含む。抵抗器Ｒ１７の一端は容量素子１５の第１端と接続されている。抵抗器Ｒ１７の他端は、電圧制御発振器１７の入力端に接続され、また、容量素子Ｃ１７を介して接地電位に接続されている。ローパスフィルタ１７は、図１７に示される構成のものが多段に接続されてなるものであってもよい。
【００７３】
（変形例）
【００７４】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、ゲート部１３および電位調整部１６は、上述した回路構成に限られず、他の回路構成であってもよい。入力分周部１１は設けられていなくてもよいし、帰還分周部１９も設けられていなくてもよい。
【符号の説明】
【００７５】
１Ａ，１Ｂ，２Ａ，２Ｂ…ＰＬＬ周波数シンセサイザ、１０…発振器、１１…入力分周部、１２…位相比較部、１３…ゲート部、１４…チャージポンプ、１５…容量素子、１６…電位調整部、１７…ローパスフィルタ、１８…電圧制御発振器、１９…帰還分周部、２０…発振器、２１…入力分周部、２２…位相比較部、２３…ゲート部、２４…チャージポンプ、２５Ａ，２５Ｂ…ループフィルタ、２８…電圧制御発振器、２９…帰還分周部。
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ周波数シンセサイザは、電圧制御発振器，位相比較部，チャージポンプおよびループフィルタを備え、基準発振信号の周波数を定数倍した周波数を有する発振信号を出力する。
【０００３】
ＰＬＬ周波数シンセサイザは以下のように動作する。電圧制御発振器に制御電圧値が入力され、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号の周波数を分周した周波数を有する信号が、帰還発振信号として位相比較部に入力される。また、基準発振信号も位相比較部に入力される。位相比較部において、これら帰還発振信号と基準発振信号との位相差が検出されて、この検出された位相差を表す位相差信号が出力される。この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。そして、ループフィルタから出力される制御電圧値が電圧制御発振器に入力される。このようにして、ＰＬＬ周波数シンセサイザからは、基準発振信号の周波数を定数倍した周波数を有する発振信号が出力される。
【０００４】
一般に、ループフィルタは抵抗器および容量素子を含む。抵抗器の第１端は、チャージポンプの出力端に接続され、また、電圧制御発振器の入力端に接続されている。抵抗器の第２端は、容量素子を介して基準電位に接続される。このようなループフィルタの特性を表す時定数のうち、自然周波数ωｎは下記（１）式で表され、ダンピングファクタζは下記（２）式で表される。ここで、Ｉｐｍｐ［Ａ］はチャージポンプから出力される充放電電流の大きさであり、Ｋｖｃｏ［Ｈｚ／Ｖ］は電圧制御発振器のゲインであり、Ｃ［Ｆ］は容量素子の容量値であり、Ｒ［Ω］は抵抗器の抵抗値である。
【０００５】
【数１】
【０００６】
【数２】
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２８０８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ周波数シンセサイザは、ループフィルタの帯域が狭いこと、すなわち、ループフィルタの自然周波数ωｎが小さいことが好ましい。ループフィルタの自然周波数ωｎを小さくするには、チャージポンプから出力される充放電電流の大きさＩｐｍｐを小さくすることや、ループフィルタの容量素子の容量値Ｃを大きくすることが考えられる。ただし、チャージポンプから出力される充放電電流の大きさＩｐｍｐを小さくすることは、製造精度の問題から限界がある。したがって、この観点からは、ループフィルタの容量素子の容量値Ｃを大きくすることが好ましい。しかし、容量値Ｃを大きくすることは、容量素子の面積の増大につながり、ひいてはコストアップの問題が生じる。このような問題は、ＰＬＬ周波数シンセサイザがＬＳＩに内蔵される場合に特に顕著である。
【０００９】
本発明は、上記問題点を解消する為になされたものであり、ループフィルタの容量素子の面積の増大を抑制しつつループフィルタの自然周波数ωｎを小さくすることができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るＰＬＬ周波数シンセサイザは、(1) 入力される制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、(2)電圧制御発振器から出力される発振信号または該発振信号の周波数を分周した周波数を有する信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との位相差を検出して、基準発振信号に対して帰還発振信号の位相が遅れているときに第１位相差信号を出力し、基準発振信号に対して帰還発振信号の位相が進んでいるときに第２位相差信号を出力する位相比較部と、(3)位相比較部から出力される第１位相差信号および第２位相差信号を入力して、基準発振信号のＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号および第２位相差信号を出力するゲート部と、(4) ゲート部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(5)チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、チャージポンプから出力される充放電電流を第１端に入力して充放電され、第１端の電位に応じた制御電圧値を電圧制御発振器へ出力する容量素子と、(6)位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて容量素子の第１端の電位を上昇または下降させる電位調整部と、を備えることを特徴とする。
【００１１】
このＰＬＬ周波数シンセサイザでは、位相比較部，ゲート部，チャージポンプ，容量素子，電位調整部および電圧制御発振器によりループが構成されている。ただし、このループにおいて、ゲート部およびチャージポンプと電位調整部とは並列的に設けられている。このループにおいて、位相比較部に入力される基準発振信号と帰還発振信号との位相差が小さくなるように、チャージポンプから容量素子へ充放電電流が入力され、また、電位調整部により容量素子の第１端の電位が調整される。そして、このループの動作が安定した状態では、電圧制御発振器から出力される発振信号は、基準発振信号の周波数を定数倍した周波数を有する。
【００１２】
本発明に係るＰＬＬ周波数シンセサイザは、容量素子の第１端と電圧制御発振器の入力端との間に設けられたローパスフィルタを更に備えるのが好適である。本発明に係るＰＬＬ周波数シンセサイザでは、電位調整部は、位相比較部から出力される第１位相差信号を入力する第１バッファと、この第１バッファの出力端と容量素子の第１端との間に設けられた第１容量素子と、位相比較部から出力される第２位相差信号を入力する第２バッファと、この第２バッファの出力端と容量素子の第１端との間に設けられた第２容量素子と、を含むのが好適である。このとき、電位調整部は、第１バッファの出力端と第１容量素子との間に設けられた第１抵抗器と、第２バッファの出力端と第２容量素子との間に設けられた第２抵抗器と、を含むのが好適である。また、電位調整部は、第１バッファおよび第２バッファそれぞれを駆動するＬＤＯ電源を含むのが好適である。
【発明の効果】
【００１３】
本発明に係るＰＬＬ周波数シンセサイザは、ループフィルタの容量素子の面積の増大を抑制しつつ、ループフィルタの自然周波数ωｎを小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成を示す図である。
【図２】第１比較例のＰＬＬ周波数シンセサイザ２Ａに含まれるループフィルタ２５Ａの回路図である。
【図３】第１比較例のＰＬＬ周波数シンセサイザ２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉｃｐおよび制御電圧値Ｖｃｏｎそれぞれの波形の一例を示す図である。
【図４】第２比較例のＰＬＬ周波数シンセサイザ２Ｂの構成を示す図である。
【図５】第２比較例のＰＬＬ周波数シンセサイザ２Ｂに含まれるループフィルタ２５Ｂの回路図である。
【図６】第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成を示す図である。
【図７】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれるゲート部１３の回路図である。
【図８】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の回路図である。
【図９】第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の詳細な回路図である。
【図１０】第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の一例を示す図である。
【図１１】第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の他の一例を示す図である。
【図１２】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザにおける伝達関数モデルを示す図である。
【図１３】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループゲインの周波数依存性を示すグラフである。
【図１４】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループ位相の周波数依存性を示すグラフである。
【図１５】第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのクローズループゲインの周波数依存性を示すグラフである。
【図１６】第２実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成を示す図である。
【図１７】第２実施形態のＰＬＬ周波数シンセサイザ１Ｂに含まれるローパスフィルタ１７の回路図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、初めに比較例の構成を説明した後に、この比較例と対比しつつ本発明の実施形態の構成を説明する。
【００１６】
（第１比較例）
【００１７】
図１は、第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成を示す図である。この図に示される第１比較例のＰＬＬ周波数シンセサイザ２Ａは、発振器２０，入力分周部２１，位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａ，電圧制御発振器２８および帰還分周部２９を備える。
【００１８】
発振器２０は、例えば水晶振動子を含み、高精度に安定化された一定周波数の発振信号ＲＣＬＫ０を入力分周部２１へ出力する。入力分周部２１は、発振器２０から出力された発振信号ＲＣＬＫ０を入力し、この発振信号ＲＣＬＫ０を分周して基準発振信号ＲＣＬＫを生成し、この基準発振信号ＲＣＬＫを位相比較部２２へ出力する。
【００１９】
位相比較部２２は、入力分周部２１から出力される基準発振信号ＲＣＬＫを入力し、また、帰還分周部２９から出力される帰還発振信号ＰＣＬＫを入力する。位相比較部２２は、これら帰還発振信号ＰＣＬＫと基準発振信号ＲＣＬＫとの位相差を検出する。そして、位相比較部２２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているときに第１位相差信号ＵＰをパルスとしてチャージポンプ２４へ出力する。また、位相比較部２２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるときに第２位相差信号ＤＮをパルスとしてチャージポンプ２４へ出力する。
【００２０】
チャージポンプ２４は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、チャージポンプ２４は、これらの信号ＵＰ，ＤＮが表す位相差に応じた充放電電流Ｉｃｐをループフィルタ２５Ａへ出力する。ループフィルタ２５Ａは、チャージポンプ２４から出力される充放電電流Ｉｃｐを入力して、この充放電電流Ｉｃｐに応じて増減される制御電圧値Ｖｃｏｎを電圧制御発振器２８へ出力する。
【００２１】
電圧制御発振器２８は、ループフィルタ２５Ａから出力される制御電圧値Ｖｃｏｎを入力し、この制御電圧値Ｖｃｏｎに応じた周波数を有する発振信号ＯｕｔＣＬＫを出力する。帰還分周部２９は、電圧制御発振器２８から出力される発振信号ＯｕｔＣＬＫを入力し、この発振信号ＯｕｔＣＬＫを分周して帰還発振信号ＰＣＬＫを生成し、この帰還発振信号ＰＣＬＫを位相比較部２２へ出力する。
【００２２】
このＰＬＬ周波数シンセサイザ２Ａでは、位相比較部２２，チャージポンプ２４，ループフィルタ２５Ａ，電圧制御発振器２８および帰還分周部２９によりループが構成されている。このループにおいて、位相比較部２２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ２４からループフィルタ２５Ａへ充放電電流Ｉｃｐが入力される。そして、このループの動作が安定した状態では、電圧制御発振器２８から出力される発振信号ＯｕｔＣＬＫは、基準発振信号ＲＣＬＫの周波数を定数倍した周波数を有する。
【００２３】
図２は、第１比較例のＰＬＬ周波数シンセサイザ２Ａに含まれるループフィルタ２５Ａの回路図である。第１比較例におけるループフィルタ２５Ａは、抵抗器Ｒ１Ａ、容量素子Ｃ１Ａおよび容量素子Ｃ２Ａを含む。抵抗器Ｒ１Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、抵抗器Ｒ１Ａの他端は容量素子Ｃ１Ａを介して接地電位に接続されている。容量素子Ｃ２Ａの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、容量素子Ｃ２Ａの他端は接地電位に接続されている。
【００２４】
チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉｃｐは、抵抗器Ｒ１Ａを経て容量素子Ｃ１Ａに流れ込み、容量素子Ｃ１Ａにおける蓄積電荷量を変化させる。そして、ループフィルタ２５Ａから出力されて電圧制御発振器２８に入力される制御電圧値Ｖｃｏｎは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分、を含む。
【００２５】
図３は、第１比較例のＰＬＬ周波数シンセサイザ２Ａにおける第１位相差信号ＵＰ，第２位相差信号ＤＮ，充放電電流Ｉｃｐおよび制御電圧値Ｖｃｏｎそれぞれの波形の一例を示す図である。ここでは、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているとし、位相比較部２２から出力される第１位相差信号ＵＰがパルスとしてチャージポンプ２４へ入力されるものとする。また、この図ではループフィルタ２５Ａが容量素子Ｃ１Ｂを含まない場合の波形が示されているが、ループフィルタ２５Ａが容量素子Ｃ１Ｂを含む場合には制御電圧値Ｖｃｏｎは鈍った波形となる。
【００２６】
この図に示されるように、位相比較部２２から出力される第１位相差信号ＵＰのパルスは、基準発振信号ＲＣＬＫに対する帰還発振信号ＰＣＬＫの位相差に応じたパルス幅φｅを有する。チャージポンプ２４から出力されてループフィルタ２５Ａに入力される充放電電流Ｉｃｐの値は、その第１位相差信号ＵＰのパルス期間に亘って電流値Ｉｐｍｐとなる。
【００２７】
ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とする。ループフィルタ２５Ａから出力されて電圧制御発振器２８に入力される制御電圧値Ｖｃｏｎは、第１位相差信号ＵＰのパルス期間では、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分、および、抵抗器Ｒ１Ａを流れる電流による抵抗器Ｒ１Ａにおける電圧降下分（Ｉｐｍｐ・Ｒ１）を含む。第１位相差信号ＵＰのパルス期間の後では、制御電圧値Ｖｃｏｎは、容量素子Ｃ１Ａにおける蓄積電荷量に応じた電圧値分（Ｉｐｍｐ・φｅ／Ｃ１）となる。
【００２８】
このような第１比較例のＰＬＬ周波数シンセサイザ２Ａにおいて、前述したとおり、ループフィルタ２５Ａの帯域を狭くする（すなわち、ループフィルタ２５Ａの自然周波数ωｎを小さくする）には、チャージポンプ２４から出力される充放電電流の大きさＩｐｍｐを小さくすることや、ループフィルタ２５Ａの容量素子Ｃ１Ａの容量値を大きくすることが考えられる。ただし、チャージポンプ２４から出力される充放電電流の大きさＩｐｍｐを小さくすることは、製造精度の問題から限界がある。一方、容量素子Ｃ１Ａの容量値を大きくすることは、容量素子Ｃ１Ａの面積の増大につながり、ひいてはコストアップの問題が生じる。そこで、この問題を解消するための構成として、図４に示される第２比較例の構成が考えられる。
【００２９】
（第２比較例）
【００３０】
図４は、第２比較例のＰＬＬ周波数シンセサイザ２Ｂの構成を示す図である。この図に示される第２比較例のＰＬＬ周波数シンセサイザ２Ｂは、発振器２０，入力分周部２１，位相比較部２２，ゲート部２３，チャージポンプ２４，ループフィルタ２５Ｂ，電圧制御発振器２８および帰還分周部２９を備える。
【００３１】
図１に示された第１比較例のＰＬＬ周波数シンセサイザ２Ａの構成と比較すると、この図４に示される第２比較例のＰＬＬ周波数シンセサイザ２Ｂは、ゲート部２３を更に備える点で相違し、ループフィルタ２５Ａに替えてループフィルタ２５Ｂを備える点で相違する。
【００３２】
ゲート部２３は、位相比較部２２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、ゲート部２３は、基準発振信号ＲＣＬＫのＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号ＵＰおよび第２位相差信号ＤＮを出力する。以降、Ｎ周期のうちＭ周期の割合でゲート部２３から出力される第１位相差信号をＵＰＦＲＱと記し、Ｎ周期のうちＭ周期の割合でゲート部２３から出力される第２位相差信号をＤＮＦＲＱと記す。ゲート部２３は、これら第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱをチャージポンプ２４へ出力する。以下では、Ｍ＝１ とする。
【００３３】
チャージポンプ２４は、ゲート部２３から出力される第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ２４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉｃｐをループフィルタ２５Ｂへ出力する。ループフィルタ２５Ｂは、チャージポンプ２４から出力される充放電電流Ｉｃｐを入力して、この充放電電流Ｉｃｐに応じて増減される制御電圧値Ｖｃｏｎを電圧制御発振器２８へ出力する。
【００３４】
図５は、第２比較例のＰＬＬ周波数シンセサイザ２Ｂに含まれるループフィルタ２５Ｂの回路図である。第２比較例におけるループフィルタ２５Ｂは、抵抗器Ｒ１Ｂ、容量素子Ｃ１Ｂおよび容量素子Ｃ２Ｂを含む。抵抗器Ｒ１Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、抵抗器Ｒ１Ｂの他端は容量素子Ｃ１Ｂを介して接地電位に接続されている。容量素子Ｃ２Ｂの一端はチャージポンプ２４の出力端および電圧制御発振器２８の入力端に接続されており、容量素子Ｃ２Ｂの他端は接地電位に接続されている。
【００３５】
図２に示された第１比較例におけるループフィルタ２５Ａの構成と比較すると、この図５に示される第２比較例におけるループフィルタ２５Ｂは、抵抗器の抵抗値および容量素子の容量値の点で相違する。すなわち、第１比較例において、抵抗器Ｒ１Ａの抵抗値をＲ１とし、容量素子Ｃ１Ａの容量値をＣ１とし、容量素子Ｃ２Ａの容量値をＣ２とすると、第２比較例においては、抵抗器Ｒ１Ｂの抵抗値はＲ１・Ｎ であり、容量素子Ｃ１Ｂの容量値は Ｃ１／Ｎ であり、容量素子Ｃ２Ｂの容量値はＣ２／Ｎ である。
【００３６】
このように第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、位相比較部２２とチャージポンプ２４との間に設けられたゲート部２３を備えることにより、ループフィルタ２５Ｂの容量素子Ｃ１Ｂの面積の増大を抑制しつつ、ループフィルタ２５Ｂの自然周波数ωｎを小さくすることができる。しかし、第２比較例のＰＬＬ周波数シンセサイザ２Ｂにおいて設けられるゲート部２３は平均して０.５・Ｎ・Ｔ_ＲＣＬＫ の遅延要素となるので、ＰＬＬ周波数シンセサイザ２Ｂの動作が不安定になることが考えられる。Ｔ_ＲＣＬＫは基準発振信号ＲＣＬＫの周期である。そこで、このような問題を解消するための構成として、図６に示される第１実施形態の構成が考えられる。
【００３７】
（第１実施形態）
【００３８】
図６は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成を示す図である。この図に示されるＰＬＬ周波数シンセサイザ１Ａは、発振器１０，入力分周部１１，位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９を備える。
【００３９】
発振器１０は、例えば水晶振動子を含み、高精度に安定化された一定周波数の発振信号ＲＣＬＫ０を入力分周部１１へ出力する。入力分周部１１は、発振器１０から出力された発振信号ＲＣＬＫ０を入力し、この発振信号ＲＣＬＫ０を分周して基準発振信号ＲＣＬＫを生成し、この基準発振信号ＲＣＬＫを位相比較部１２へ出力する。
【００４０】
位相比較部１２は、入力分周部１１から出力される基準発振信号ＲＣＬＫを入力し、また、帰還分周部１９から出力される帰還発振信号ＰＣＬＫを入力する。位相比較部１２は、これら帰還発振信号ＰＣＬＫと基準発振信号ＲＣＬＫとの位相差を検出する。そして、位相比較部１２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているときに第１位相差信号ＵＰをパルスとしてゲート部１３および電位調整部１６それぞれへ出力する。また、位相比較部１２は、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるときに第２位相差信号ＤＮをパルスとしてゲート部１３および電位調整部１６それぞれへ出力する。
【００４１】
ゲート部１３は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、ゲート部１３は、基準発振信号ＲＣＬＫのＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で第１位相差信号ＵＰおよび第２位相差信号ＤＮを出力する。以降、Ｎ周期のうちＭ周期の割合でゲート部１３から出力される第１位相差信号をＵＰＦＲＱと記し、Ｎ周期のうちＭ周期の割合でゲート部１３から出力される第２位相差信号をＤＮＦＲＱと記す。ゲート部１３は、これら第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱをチャージポンプ１４へ出力する。以下では、Ｍ＝１ とする。
【００４２】
チャージポンプ１４は、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを入力する。そして、チャージポンプ１４は、これらの信号ＵＰＦＲＱ，ＤＮＦＲＱが表す位相差に応じた充放電電流Ｉｃｐを容量素子１５へ出力する。
【００４３】
容量素子１５は、チャージポンプ１４の出力端に接続される第１端と、接地電位に接続される第２端とを有する。容量素子１５は、チャージポンプ１４から出力される充放電電流Ｉｃｐを第１端に入力して充放電され、第１端の電位に応じた制御電圧値Ｖｃｏｎを電圧制御発振器１８へ出力する。この容量素子１５の容量値は、第２比較例におけるループフィルタ２５Ｂの容量素子Ｃ１Ｂの容量値と同程度である。
【００４４】
電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮを入力する。そして、電位調整部１６は、これらの信号ＵＰ，ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させる。
【００４５】
電圧制御発振器１８は、容量素子１５の第１端から出力される制御電圧値Ｖｃｏｎを入力し、この制御電圧値Ｖｃｏｎに応じた周波数を有する発振信号ＯｕｔＣＬＫを出力する。帰還分周部１９は、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫを入力し、この発振信号ＯｕｔＣＬＫを分周して帰還発振信号ＰＣＬＫを生成し、この帰還発振信号ＰＣＬＫを位相比較部１２へ出力する。
【００４６】
このＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。ただし、このループにおいて、ゲート部１３およびチャージポンプ１４と電位調整部１６とは並列的に設けられている。このループにおいて、位相比較部１２に入力される基準発振信号ＲＣＬＫと帰還発振信号ＰＣＬＫとの位相差が小さくなるように、チャージポンプ１４から容量素子１５へ充放電電流Ｉｃｐが入力され、また、電位調整部１６により容量素子１５の第１端の電位が調整される。そして、このループの動作が安定した状態では、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫは、基準発振信号ＲＣＬＫの周波数を定数倍した周波数を有する。
【００４７】
図７は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれるゲート部１３の回路図である。ゲート部１３は、分周部１３０，論理積回路１３１および論理積回路１３２を含む。分周部１３０は、基準発振信号ＲＣＬＫを入力し、基準発振信号ＲＣＬＫのＮ周期のうち１周期の割合でハイレベルとなるゲート信号ＧＡＴＥを出力する。基準発振信号ＲＣＬＫがハイレベルからローレベルに転じるタイミングで、ゲート信号ＧＡＴＥはローレベルからハイレベルに転じ、基準発振信号ＲＣＬＫが次にハイレベルからローレベルに転じるタイミングで、ゲート信号ＧＡＴＥはハイレベルからローレベルに転じる。
【００４８】
論理積回路１３１は、位相比較部１２から出力される第１位相差信号ＵＰを入力するとともに、分周部１３０から出力されるゲート信号ＧＡＴＥを入力する。そして、論理積回路１３１は、これら第１位相差信号ＵＰとゲート信号ＧＡＴＥとの論理積を演算して、その演算結果である第１位相差信号ＵＰＦＲＱを出力する。
【００４９】
論理積回路１３２は、位相比較部１２から出力される第２位相差信号ＤＮを入力するとともに、分周部１３０から出力されるゲート信号ＧＡＴＥを入力する。そして、論理積回路１３２は、これら第２位相差信号ＤＮとゲート信号ＧＡＴＥとの論理積を演算して、その演算結果である第２位相差信号ＤＮＦＲＱを出力する。このように構成されるゲート部１３は、基準発振信号ＲＣＬＫのＮ周期のうち１周期の割合で第１位相差信号ＵＰＦＲＱおよび第２位相差信号ＤＮＦＲＱを出力することができる。
【００５０】
図８は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の回路図である。電位調整部１６は、第１バッファ１６１，第２バッファ１６２，第１抵抗器Ｒ１６１，第２抵抗器Ｒ１６２，第１容量素子Ｃ１６１および第２容量素子Ｃ１６２を含む。第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２それぞれの抵抗値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値は互いに等しい。第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれは例えばメタルキャパシタとして実現され得る。
【００５１】
第１バッファ１６１は第１位相差信号ＵＰを入力する。第２バッファ１６２は第２位相差信号ＤＮを入力する。第１抵抗器Ｒ１６１の一端は第１バッファ１６１の出力端に接続され、第１抵抗器Ｒ１６１の他端は第１容量素子Ｃ１６１を介して容量素子１５に接続されている。第２抵抗器Ｒ１６２の一端は第２バッファ１６２の出力端に接続され、第２抵抗器Ｒ１６２の他端は第２容量素子Ｃ１６２を介して容量素子１５に接続されている。
【００５２】
このように構成される電位調整部１６は、位相比較部１２から出力される第１位相差信号ＵＰおよび第２位相差信号ＤＮが表す位相差に応じて容量素子１５の第１端の電位を上昇または下降させることができる。
【００５３】
図９は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａに含まれる電位調整部１６の詳細な回路図である。この図では、第１バッファ１６１および第２バッファ１６２それぞれがトランジスタレベルの回路図で示されている。また、この図には、第１バッファ１６１および第２バッファ１６２それぞれを駆動するＬＤＯ（Low Drop Out）電源１６０も示されている。
【００５４】
第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源電圧の変動は、電位調整部１６による容量素子１５の第１端の電位調整におけるジッタの原因となる。そこで、第１バッファ１６１および第２バッファ１６２それぞれを駆動する電源として、安定した電圧値を供給することができるＬＤＯ電源１６０が用いられるのが好ましい。
【００５５】
なお、電位調整部１６において第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２は設けられなくてもよい。しかし、第１抵抗器Ｒ１６１が設けられない場合には、第１バッファ１６１が直接に第１容量素子Ｃ１６１を駆動するので、瞬間的な大電流が流れることになって、信頼性低下の原因となる可能性がある。第２抵抗器Ｒ１６２が設けられない場合も同様である。そこで、第１抵抗器Ｒ１６１および第２抵抗器Ｒ１６２が設けられることにより、信頼性が改善される。また、これらが設けられることにより、電位調整部１６は、ローパスフィルタの機能をも有することになって、この点でも好都合である。
【００５６】
図１０および図１１は、第１実施形態のＰＬＬ周波数シンセサイザ１Ａにおける各信号の波形の一例を示す図である。これらの図には、上から順に、位相比較部１２に入力される帰還発振信号ＰＣＬＫ、位相比較部１２に入力される基準発振信号ＲＣＬＫ、位相比較部１２から出力される第１位相差信号ＵＰ、位相比較部１２から出力される第２位相差信号ＤＮ、電位調整部１６の第１バッファ１６１からの出力信号ＵＰＰＨ、電位調整部１６の第２バッファ１６２からの出力信号ＤＮＰＨＸ、ゲート部１３の分周部１３０から出力されるゲート信号ＧＡＴＥ、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱ、ゲート部１３から出力される第２位相差信号ＤＮＦＲＱ、および、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎ、それぞれの波形の一例が示されている。
【００５７】
図１０に示される例では、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が遅れているとし、位相比較部１２から第１位相差信号ＵＰがパルスとして出力されるものとする。また、Ｎ値を４としている。すなわち、位相比較部１２から出力される第１位相差信号ＵＰのパルスは基準発振信号ＲＣＬＫの周期毎に現れるのに対して、ゲート部１３から出力される第１位相差信号ＵＰＦＲＱのパルスは、基準発振信号ＲＣＬＫの４周期のうち１周期の割合で現れる。
【００５８】
したがって、基準発振信号ＲＣＬＫの周期毎に位相比較部１２から第１位相差信号ＵＰがパルスとして出力される期間においては、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎは電位調整部１６により調整される。また、基準発振信号ＲＣＬＫの４周期のうち１周期の割合でゲート部１３から第１位相差信号ＵＰＦＲＱがパルスとして出力される期間において容量素子１５が充電され、それ以降において制御電圧値Ｖｃｏｎは充電後の値を維持する。
【００５９】
図１１に示される例では、基準発振信号ＲＣＬＫに対して帰還発振信号ＰＣＬＫの位相が進んでいるとし、位相比較部１２から第２位相差信号ＤＮがパルスとして出力されるものとする。また、Ｎ値を４としている。すなわち、位相比較部１２から出力される第２位相差信号ＤＮのパルスは基準発振信号ＲＣＬＫの周期毎に現れるのに対して、ゲート部１３から出力される第２位相差信号ＤＮＦＲＱのパルスは、基準発振信号ＲＣＬＫの４周期のうち１周期の割合で現れる。
【００６０】
したがって、基準発振信号ＲＣＬＫの周期毎に位相比較部１２から第２位相差信号ＤＮがパルスとして出力される期間においては、電圧制御発振器１８に入力される制御電圧値Ｖｃｏｎは電位調整部１６により調整される。また、基準発振信号ＲＣＬＫの４周期のうち１周期の割合でゲート部１３から第２位相差信号ＤＮＦＲＱがパルスとして出力される期間において容量素子１５が放電され、それ以降において制御電圧値Ｖｃｏｎは放電後の値を維持する。
【００６１】
ここで、第１実施形態において、容量素子１５の容量値をＣ１５とし、電位調整部１６に含まれる第１容量素子Ｃ１６１および第２容量素子Ｃ１６２それぞれの容量値をＣ１６とし、電位調整部１６に含まれる第１バッファ１６１および第２バッファ１６２それぞれの出力信号ＵＰＰＨ，ＤＮＰＨＸのパルスの大きさをＶｐｈｆｂとする。なお、図９，図１０および図１１に示されるように、信号ＵＰＰＨ，ＤＮＰＨＸの各パルスは互いに逆極性である。また、第１比較例において、ループフィルタ２５Ａに含まれる抵抗器Ｒ１Ａの抵抗値をＲ１とし、チャージポンプ２４から出力される充放電電流Ｉｃｐの大きさをＩｐｍｐとする。このとき、Ｖｐｈｆｂ・Ｃ１６／Ｃ１５＝Ｒ１・Ｉｐｍｐなる関係式を満たすようにすれば、第１実施形態と第１比較例とで、電圧制御発振器１８から出力される発振信号ＯｕｔＣＬＫの位相の調整に関して同様の効果が得られる。
【００６２】
図１２は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザにおける伝達関数モデルを示す図である。同図（ａ）は第１比較例のＰＬＬ周波数シンセサイザ２Ａの伝達関数モデルを示し、同図（ｂ）は第２比較例のＰＬＬ周波数シンセサイザ２Ｂの伝達関数モデルを示し、また、同図（ｃ）は第１実施形態のＰＬＬ周波数シンセサイザ１Ａの伝達関数モデルを示す。同図（ｂ），（ｃ）の各伝達関数モデル中に登場するτは、遅延要素であるゲート部１３，２３による遅延時間を表し、τ＝０.５・Ｎ・Ｔ_ＲＣＬＫ なる式で表される。Ｔ_ＲＣＬＫは基準発振信号ＲＣＬＫの周期である。
【００６３】
同図（ｂ）に示された第２比較例のＰＬＬ周波数シンセサイザ２Ｂの伝達関数モデルでは、遅延要素であるゲート部１３による位相シフトがループ内に存在する。したがって、第２比較例のＰＬＬ周波数シンセサイザ２Ｂの動作は不安定になる。これに対して、同図（ｃ）に示された第１実施形態のＰＬＬ周波数シンセサイザ１Ａの伝達関数モデルでは、遅延要素であるゲート部１３による位相シフトは、ループ内において互いに並列的に設けられている比例項および積分項のうち積分項に対して限定的に存在する。したがって、第１実施形態のＰＬＬ周波数シンセサイザ１Ａの動作は安定である。
【００６４】
図１３は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループゲインの周波数依存性を示すグラフである。図１４は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのオープンループ位相の周波数依存性を示すグラフである。また、図１５は、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザのクローズループゲインの周波数依存性を示すグラフである。これらは、図１２に示された伝達関数モデルに基づいて計算されたものである。
【００６５】
図１３に示されるように、オープンループゲインの周波数依存性については、第１比較例，第２比較例および第１実施形態の各ＰＬＬ周波数シンセサイザの間で相違するところは殆ど無い。
【００６６】
図１４に示されるように、オープンループ位相の周波数依存性については、第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、遅延要素であるゲート部２３による位相シフトの影響により、オープンループゲインが１となるクロスオーバー周波数の付近で位相が回転しているので、位相余裕が全く無い。これに対して、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、第１比較例のＰＬＬ周波数シンセサイザ２Ａと同様に、位相余裕を確保することができている。
【００６７】
その結果、図１５に示されるように、クローズループゲインの周波数依存性については、第２比較例のＰＬＬ周波数シンセサイザ２Ｂでは、不安定を示すピークが現れる。これに対して、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、第１比較例のＰＬＬ周波数シンセサイザ２Ａと同様に、安定な特性を示している。
【００６８】
以上のように、第１実施形態のＰＬＬ周波数シンセサイザ１Ａは、容量素子１５の面積の増大を抑制しつつ、自然周波数ωｎを小さくすることができ、また、安定な動作をすることができる。
【００６９】
（第２実施形態）
【００７０】
図１６は、第２実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成を示す図である。この図に示されるＰＬＬ周波数シンセサイザ１Ｂは、発振器１０，入力分周部１１，位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，ローパスフィルタ１７、電圧制御発振器１８および帰還分周部１９を備える。
【００７１】
図６に示された第１実施形態のＰＬＬ周波数シンセサイザ１Ａの構成と比較すると、この図１６に示される第２実施形態のＰＬＬ周波数シンセサイザ１Ｂは、容量素子１５の第１端と電圧制御発振器１７の入力端との間に設けられたローパスフィルタ１７を更に備える点で相違する。
【００７２】
図１７は、第２実施形態のＰＬＬ周波数シンセサイザ１Ｂに含まれるローパスフィルタ１７の回路図である。ローパスフィルタ１７は、抵抗器Ｒ１７および容量素子Ｃ１７を含む。抵抗器Ｒ１７の一端は容量素子１５の第１端と接続されている。抵抗器Ｒ１７の他端は、電圧制御発振器１７の入力端に接続され、また、容量素子Ｃ１７を介して接地電位に接続されている。ローパスフィルタ１７は、図１７に示される構成のものが多段に接続されてなるものであってもよい。
【００７３】
（変形例）
【００７４】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、ゲート部１３および電位調整部１６は、上述した回路構成に限られず、他の回路構成であってもよい。入力分周部１１は設けられていなくてもよいし、帰還分周部１９も設けられていなくてもよい。
【符号の説明】
【００７５】
１Ａ，１Ｂ，２Ａ，２Ｂ…ＰＬＬ周波数シンセサイザ、１０…発振器、１１…入力分周部、１２…位相比較部、１３…ゲート部、１４…チャージポンプ、１５…容量素子、１６…電位調整部、１７…ローパスフィルタ、１８…電圧制御発振器、１９…帰還分周部、２０…発振器、２１…入力分周部、２２…位相比較部、２３…ゲート部、２４…チャージポンプ、２５Ａ，２５Ｂ…ループフィルタ、２８…電圧制御発振器、２９…帰還分周部。
【特許請求の範囲】
【請求項１】
入力される制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号の周波数を分周した周波数を有する信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との位相差を検出して、前記基準発振信号に対して前記帰還発振信号の位相が遅れているときに第１位相差信号を出力し、前記基準発振信号に対して前記帰還発振信号の位相が進んでいるときに第２位相差信号を出力する位相比較部と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、前記基準発振信号のＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で前記第１位相差信号および前記第２位相差信号を出力するゲート部と、
前記ゲート部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、前記チャージポンプから出力される充放電電流を前記第１端に入力して充放電され、前記第１端の電位に応じた前記制御電圧値を前記電圧制御発振器へ出力する容量素子と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて前記容量素子の第１端の電位を上昇または下降させる電位調整部と、
を備えることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記容量素子の前記第１端と前記電圧制御発振器の入力端との間に設けられたローパスフィルタを更に備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記電位調整部が、
前記位相比較部から出力される第１位相差信号を入力する第１バッファと、
この第１バッファの出力端と前記容量素子の前記第１端との間に設けられた第１容量素子と、
前記位相比較部から出力される第２位相差信号を入力する第２バッファと、
この第２バッファの出力端と前記容量素子の前記第１端との間に設けられた第２容量素子と、
を含むことを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記電位調整部が、
前記第１バッファの出力端と前記第１容量素子との間に設けられた第１抵抗器と、
前記第２バッファの出力端と前記第２容量素子との間に設けられた第２抵抗器と、
を含むことを特徴とする請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記電位調整部が、前記第１バッファおよび前記第２バッファそれぞれを駆動するＬＤＯ電源を含む、ことを特徴とする請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項１】
入力される制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号の周波数を分周した周波数を有する信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との位相差を検出して、前記基準発振信号に対して前記帰還発振信号の位相が遅れているときに第１位相差信号を出力し、前記基準発振信号に対して前記帰還発振信号の位相が進んでいるときに第２位相差信号を出力する位相比較部と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、前記基準発振信号のＮ周期（Ｎは２以上の整数）のうちＭ周期（Ｍは１以上Ｎ未満の整数）の割合で前記第１位相差信号および前記第２位相差信号を出力するゲート部と、
前記ゲート部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプの出力端に接続される第１端と基準電位に接続される第２端とを有し、前記チャージポンプから出力される充放電電流を前記第１端に入力して充放電され、前記第１端の電位に応じた前記制御電圧値を前記電圧制御発振器へ出力する容量素子と、
前記位相比較部から出力される第１位相差信号および第２位相差信号を入力して、これらの信号が表す位相差に応じて前記容量素子の第１端の電位を上昇または下降させる電位調整部と、
を備えることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記容量素子の前記第１端と前記電圧制御発振器の入力端との間に設けられたローパスフィルタを更に備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記電位調整部が、
前記位相比較部から出力される第１位相差信号を入力する第１バッファと、
この第１バッファの出力端と前記容量素子の前記第１端との間に設けられた第１容量素子と、
前記位相比較部から出力される第２位相差信号を入力する第２バッファと、
この第２バッファの出力端と前記容量素子の前記第１端との間に設けられた第２容量素子と、
を含むことを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記電位調整部が、
前記第１バッファの出力端と前記第１容量素子との間に設けられた第１抵抗器と、
前記第２バッファの出力端と前記第２容量素子との間に設けられた第２抵抗器と、
を含むことを特徴とする請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記電位調整部が、前記第１バッファおよび前記第２バッファそれぞれを駆動するＬＤＯ電源を含む、ことを特徴とする請求項３に記載のＰＬＬ周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２７２９６８（Ｐ２０１０−２７２９６８Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２１１１８（Ｐ２００９−１２１１１８）
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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