【課題】局部発振周波数を制御する制御電圧を得る際に用いられる電源回路（ＤＣ／ＤＣコンバータ）の内部発振周波数に起因する障害を回避する。
【解決手段】電源回路１０と電圧制御発振器１３と基準発振器１５と電圧制御発振器の発振周波数f（VCO）を電圧制御する制御回路１６を備える。電源回路１０は内部発振器１１の発振信号Ｖｏから所定電圧Ｖｚを提供する。電圧制御発振器１３は可変容量ダイオード１４に印加される制御電圧Ｖcontによって発振周波数が変化する。制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数ｆ（COMP）とf（VCO）に基づく検査周波数ｆ（CHK）との比較結果によりＶcontを制御する。Ｖcontは所定電圧Ｖｚを用いて生成される。ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。 （もっと読む）

【課題】リファレンス信号を取得できている状態において動作環境が通常のものから一時的に外れた場合でも、自走用制御信号を精度良く得ることができる基準周波数発生器を提供する。
【解決手段】基準周波数発生器は、電圧制御発振器と、位相比較器と、温度センサと、制御部と、を備える。制御部は、ＧＰＳ受信機からの１ＰＰＳ信号が供給されなくなると、ループフィルタから出力される制御電圧信号に代えて、自走用制御電圧信号を生成して電圧制御発振器を制御する。制御部は、電圧制御発振器が動作している経過時間に応じて、前記自走用制御電圧信号を決定する。また、この制御部は、１ＰＰＳ信号を取得できているときに時系列で記憶された制御電圧信号から、温度センサの検出値が設定温度範囲から外れたときの制御電圧信号を除外した上で、残りの制御電圧信号の変化に基づいて前記自走用制御電圧信号を決定することができる。 （もっと読む）

【課題】安定したＰＬＬ動作を確立できる発振器制御装置を提供する。
【解決手段】発振器制御装置は、発振器調整信号ＯＴＷに応じた発振周波数の発振信号を出力するデジタル制御発振器１００と、発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタ１２０と、発振信号と基準信号との位相差ｄを算出する時間デジタル変換器１３０と、カウント値と位相差とを加算し、加算値を第１位相情報として出力する加算器１４０と、発振信号の立ち上がりタイミングと基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、デジタル制御発振器の発振周波数を設定するための位相制御信号Ａｃｃ１に基づいて第１位相情報を補正し、第２位相情報を出力する補正部１６０と、位相制御信号と第２位相情報との差分を平滑化するフィルタ１８０と、フィルタ出力にパラメータＫを乗算して発振器調整信号ＯＴＷを出力する乗算器１９０と、を備える。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】ユーザ側装置で立上りタイミングが一致した２つの信号を容易に得られる基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、ユーザ側装置へ１０ＭＨｚ及び１Ｈｚの信号をそれぞれ出力する２つの出力端子と、ユーザ側装置から戻された上記信号をそれぞれ入力する２つの入力端子と、を備える。基準周波数発生装置を初めてユーザ側装置に接続したときは、２つの出力端子から出力される波形は何れも、その立上りタイミングがＵＴＣの１秒に正確に同期している。この基準状態で、出力する１Ｈｚの波形と、ユーザ側装置から戻された１Ｈｚの波形との間で、立上りタイミングの差が測定される。また、ユーザ側装置から戻された１Ｈｚの波形と、同様に戻された１０ＭＨｚの波形との間で、立上りタイミングの差が測定される。ＣＰＵは、得られた時間差に基づき、１０ＭＨｚ及び１Ｈｚの出力信号波形の位相を所定の関係に従って調整する。 （もっと読む）

【課題】演算処理能力の低い安価なＣＰＵを用いても、ホールドオーバー時における位相差を抑制して、保守作業の時間的制限等の自走発振に係わる課題を解決することができる基準信号発生装置を実現する。
【解決手段】制御部１０は、１ＰＰＳが入力されている間に同期型制御電圧信号のレベルを経時的に観測し、記憶する。制御部１０は、リファレンス信号の入力断を検出すると、自走用第１制御電圧信号を生成し、電圧制御発振器１４へ与える。また該自走用第１制御電圧信号を用いて前記電圧制御発振器を制御している期間において、自走用第２制御電圧信号の算出を開始する。そして前自走用第２制御電圧信号の記算出が完了し次第、自走用制御電圧補正値を算出し、位相差を相殺しながら制御を続ける。以後、Ｈ．Ｏ．が終了するまで、自走用第Ｎ制御電圧信号の算出を繰り返し、高精度な基準周波数信号を発生させる。 （もっと読む）

【課題】 動作周波数が高められた分周器を提供する。
【解決手段】 動作制御信号ＥＮＢが‘Ｈ’レベルに遷移し、クロック信号ＶＣＯ，分周信号ＶＣＯ＿ｄｉｖ２が‘Ｌ’レベル，‘Ｈ’レベルで停止した場合、３入力ナンドゲート１４から出力された制御信号Ａが‘Ｌ’レベルとなり、イクスクルーシブノアゲート１０から出力されるトリガ信号ＶＣＯ＿ｄｅｌａｙが‘Ｈ’レベルとなる。トリガ信号ＶＣＯ＿ｄｅｌａｙはフリップフロップ１１＿１のトリガ端子Ｔに入力されており、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２を‘Ｈ’レベルから‘Ｌ’レベルに遷移して、フリップフロップ１１＿１をリセット状態にする。 （もっと読む）

【課題】光源の輝度劣化の影響を回避する。
【解決手段】第１の励起光５２を出力する励起光出力部１２と、第１の励起光５２を分光し第２の励起光１５２を出力する分光器２４と、第１の励起光５２により励起される第１のガスセル１３を含み第１の周波数信号Ｏ１を出力する第１の原子発振部１００と、第２の励起光１５２により励起される第２のガスセル１１３を含み第２の周波数信号Ｏ２を出力する第２の原子発振部２００と、第１の周波数信号Ｏ１と第２の周波数信号Ｏ２とを混合した混合信号３０１を出力する周波数混合器３１０と、混合信号３０１の周波数を変換した出力信号ＯＵＴを出力する周波数変換部３００と、を含む原子発振器１。 （もっと読む）

【解決手段】発振器は、制御回路と、対称性負荷遅延セルのリングとを含む。各遅延セルは、２つの新規な対称性負荷を含む。各負荷は、レベルシフト回路と、電流ソース接続されたトランジスタと並列に結合されたダイオード接続されたトランジスタとを含む。制御回路は、発振器入力信号をバイアス制御信号に変換し、バイアス制御信号は、対称性負荷の実効的な抵抗を、遅延セルの遅延が入力信号の関数であるように制御する。制御回路は、発振遅延セル出力信号が一定の振幅を有するように遅延セルのレベルシフト回路を制御するため、制御ループの対称性負荷レプリカを用いる。第１の有利な側面では、この一定の振幅により、発振器は広い周波数レンジで動作可能である。第２の有利な側面では、発振器入力信号は出力信号発振周波数に対して、実質的に線形の関係を有する。 （もっと読む）

【課題】ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ることのないＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ１に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が所定の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の位相判定信号ＰＤ０の変化を無効化した位相判定信号ＰＤ１を生成する無効化回路２００とを備える。これにより、短い周期で位相判定信号に影響を与える成分を排除することが可能となる。 （もっと読む）

【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。
【解決手段】クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、第１周波数信号と第２周波数信号との位相差が制御信号に応じた値になるように第１入力電圧と第２入力電圧とを制御する位相調整回路と、第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、第２周波数信号に同期して受信信号を検出して出力する第２判定回路と、第１判定回路の出力と第２判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧と第２入力電圧とを制御する位相検出器とを含む。 （もっと読む）

【課題】位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラを提供する。
【解決手段】ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ３００）とを備えている。このＰＬＬ３００は、誤り訂正信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器３１２と、前記発振器３１２に結合され、前記基準信号３４１を受信し、且つ前記基準信号３４１と、フィードバック信号３４２との間の位相差に基づいて誤り訂正信号を生成させる位相周波数検出器（ＰＦＤ３０２）と、前記ＰＦＤ３０２に結合され、周期的にＰＦＤ３０２が誤り訂正信号を生成することができるようにする抑制回路３２１とを備えている。 （もっと読む）

【課題】従来のＡＤＰＬＬ回路では、出力クロックにデューティ劣化がある場合、最終的に導き出される位相差に大きな誤差が生じてしまう。
【解決手段】第１クロックをカウントする第１カウンタと、第２クロックを分周した第３クロックをカウントする第２カウンタと、第３クロックの遅延クロックと第１クロックを比較した第１比較結果と、第１クロックの遅延クロックと第３クロックを比較した第２比較結果とに応じ第１、第３クロックの相対的位相差を検出する第１位相検出器と、第２クロックの周期を測定する第２位相検出器と、第２位相検出器の検出結果により第１位相検出器の検出結果を正規化した値と、第１、第２カウンタの値とに応じて第１、第３クロックとの位相差を演算する位相誤差演算部と、位相誤差演算部の演算結果に応じ第２クロックを出力するＤＣＯとを有するデジタルＰＬＬ回路。 （もっと読む）

【課題】 デジタル位相ロック・ループ（ＤＰＬＬ）および方法を提供する。
【解決手段】 デジタル位相ロック・ループ（ＤＰＬＬ）および方法は、入力として基準クロックを受け取り、ディザリングした基準クロック信号を出力するように構成された調整可能遅延線を含む。位相周波数検出器（ＰＦＤ）は、ディザリングした基準クロック信号をフィードバック・クロック信号と比較して、ディザリングした基準クロック信号とフィードバック・クロック信号との位相および周波数の差を決定するように構成される。デジタル制御発振器（ＤＣＯ）は、ＰＦＤから早遅判断を受け取り、それに応じて出力を調整するように構成され、ディザリングした基準クロック信号はＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散する。 （もっと読む）

【課題】ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供する。
【解決手段】本発明のデジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。 （もっと読む）

【課題】 位相誤差の小さい、発振信号の精度が高いＰＬＬ回路及び無線機を提供する。
【解決手段】 第一差動信号を生成する第一発振部と、前記第一差動信号を９０度の位相差をもつ第二差動信号を生成する第二発振部と、を有する電圧制御発振器と、前記第一及び第二差動信号に基づく第三差動信号の位相と、基準信号の位相とを比較する位相比較器と、前記位相比較器の比較結果に基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、を具備することを特徴とするＰＬＬ回路。 （もっと読む）

【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。 （もっと読む）

【課題】高性能位相検出器は、プログラムで制御できる周波数および位相を有するデジタル基準信号を生成する局部デジタルオシレータを含む。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するＡＴＥシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。 （もっと読む）

【課題】広く普及しているＡＤＳＬ方式等を採用した通信回線を利用して、利用者側において、通信品質の低下や発着信の制約等を生じることなく、高精度な基準信号を容易且つ安価に得ることが可能な基準信号生成装置及びこれを用いた機器を提供する。
【解決手段】局側の通信装置と、利用者側の端末装置との間で、通信回線を介して通信を行う通信システムを用いて基準信号を生成する基準信号生成装置において、前記局側の通信装置から前記通信回線を介して伝送される一定の周波数を有する基準信号が含まれる信号を入力し、前記入力信号から基準信号を抽出する基準信号抽出回路を備えるように構成した。 （もっと読む）

【課題】従来のＰＬＬ回路は発振周波数を精度良くかつ安定して制御することができないという問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、２つのクロック信号の位相差を検出するＰＦＤ４０１と、ＰＦＤ４０１の検出結果に基づいて電圧４０４を出力するＬＰＦ４０３と、電圧４０４に基づいて出力するＶＣＯ出力クロック４０６の周波数を制御するＶＣＯ４０５と、ＶＣＯ出力クロック４０６を分周して出力クロック４０８を出力する分周器４０７と、電圧４０４に基づいて分周器４０７の分周比を調整する自動調整回路４１１と、を備える。さらに自動調整回路４１１は、分周器４０７を制御する制御信号４１９と基準電圧を制御する制御信号４２０とを出力する比較回路４３４と、基準電圧選択器４１３と、を備える。このような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することができる。 （もっと読む）