ＰＬＬ回路およびその制御方法
【課題】従来のＰＬＬ回路は発振周波数を精度良くかつ安定して制御することができないという問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、２つのクロック信号の位相差を検出するＰＦＤ４０１と、ＰＦＤ４０１の検出結果に基づいて電圧４０４を出力するＬＰＦ４０３と、電圧４０４に基づいて出力するＶＣＯ出力クロック４０６の周波数を制御するＶＣＯ４０５と、ＶＣＯ出力クロック４０６を分周して出力クロック４０８を出力する分周器４０７と、電圧４０４に基づいて分周器４０７の分周比を調整する自動調整回路４１１と、を備える。さらに自動調整回路４１１は、分周器４０７を制御する制御信号４１９と基準電圧を制御する制御信号４２０とを出力する比較回路４３４と、基準電圧選択器４１３と、を備える。このような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することができる。
【解決手段】本発明にかかるＰＬＬ回路は、２つのクロック信号の位相差を検出するＰＦＤ４０１と、ＰＦＤ４０１の検出結果に基づいて電圧４０４を出力するＬＰＦ４０３と、電圧４０４に基づいて出力するＶＣＯ出力クロック４０６の周波数を制御するＶＣＯ４０５と、ＶＣＯ出力クロック４０６を分周して出力クロック４０８を出力する分周器４０７と、電圧４０４に基づいて分周器４０７の分周比を調整する自動調整回路４１１と、を備える。さらに自動調整回路４１１は、分周器４０７を制御する制御信号４１９と基準電圧を制御する制御信号４２０とを出力する比較回路４３４と、基準電圧選択器４１３と、を備える。このような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびその制御方法に関するものである。
【背景技術】
【０００２】
近年、高速化の進展が目覚しいＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）の送受信回路の最も重要な構成部品のひとつに、広帯域のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）がある。特に、ＨＤＭＩの受信回路に使用されるＰＬＬには、ＨＤＭＩ送信回路から供給される基準クロックがＨＤＭＩのクロックチャネルを介して入力される。そして、この基準クロックに基づいて逓倍された周波数のクロックがＰＬＬから出力される。このとき、ＰＬＬから出力されるクロックの周波数は、ＨＤＭＩのデータチャネルの伝送レートに相当する周波数である必要がある。ここで、ＨＤＭＩのデータチャネルの周波数は数百ＭＨｚから数ＧＨｚまで変化する。したがって、ＨＤＭＩの受信回路に使用されるＰＬＬは、そのような幅広い周波数の出力クロックの周波数範囲において正確にロック（同期）することが要求される。さらに、出力クロックのランダムジッタを所望の伝送エラーレートによって設定される所定値以下に抑えることが要求される。
【０００３】
図４に典型的なＰＬＬ回路のブロック図を示す。図４に示すＰＬＬ回路は、位相周波数検知回路１０１（Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ、以下ＰＦＤと称す）と、チャージポンプ１０２（Ｃｈａｒｇｅ Ｐｕｍｐ、以下ＣＰと称す）と、ループフィルタ１０３（Ｌｏｏｐ Ｆｉｌｔｅｒ、以下ＬＰＦと称す）と、電圧制御発振器１０５（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯと称す）と、１／Ｎプログラマブル分周器１０７と、１／Ｍプログラマブル分周器１０９と、から構成される。
【０００４】
外部から入力される基準クロック１１０と、ＰＬＬ回路の出力クロックの周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）した比較クロックと、がＰＦＤ１０１に入力される。ＰＦＤ１０１は、この２つの信号の位相差を比較してパルス信号として出力する。ＣＰ１０２は、ＰＦＤ１０１から出力されたパルス信号に応じた電圧の信号を出力する。ＬＰＦ１０３は、ＣＰ１０２から出力された信号を直流信号に変換し、コントロール電圧１０４として出力する。ＶＣＯ１０５は、コントロール電圧１０４に応じた周波数のクロック信号を、ＶＣＯ出力クロック１０６として出力する。１／Ｎプログラマブル分周器１０７は、ＶＣＯ出力クロック１０６の周波数を１／Ｎに分周（Ｎは１以上の整数。分周比Ｎ）し、ＰＬＬの出力クロック１０８として出力する。１／Ｍプログラマブル分周器１０９は、出力クロック１０８の周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）し、ＰＦＤ１０１の比較クロックとして出力する。ここで、１／Ｎプログラマブル分周器１０７の分周比が"１"の場合（Ｎ＝１）を考える。このとき、ＰＬＬ回路は基準クロック１１０の周波数をＭ倍に逓倍した出力クロック１０８を出力する。
【０００５】
図５に、ＶＣＯ１０５に入力されるコントロール電圧１０４と、ＶＣＯ出力クロック１０６の周波数との典型的な関係を示す。図５に示すように、ＶＣＯ１０５に入力されるコントロール電圧１０４が大きくなると、その電圧に比例してＶＣＯ出力クロック１０６の周波数が増加する。
【０００６】
また、図６に、ＶＣＯ出力クロック１０６の周波数と、そのランダムジッタと、の典型的な関係を示す。図６に示すように、一般的にＶＣＯ出力クロック１０６の周波数がある周波数範囲よりも高くなると、ＶＣＯ出力クロック１０６のランダムジッタが急激に増加するような特性を示す。同様に、ＶＣＯ出力クロック１０６の周波数がある周波数範囲よりも低くなると、ＶＣＯ出力クロック１０６のランダムジッタが急激に増加するような特性を示す。図６の例では、ＶＣＯ出力クロック１０６の周波数がＦ１よりも低い場合や、ＶＣＯ出力クロック１０６の周波数がＦ２よりも高い場合には、ランダムジッタが急激に増加する様子を示している。例えば、このＰＬＬ回路に許容されるランダムジッタの上限値をＲ１とする。このとき、図６の例では、ランダムジッタの値がＲ１以下となるのはＶＣＯ出力クロック１０６の周波数がＦ１からＦ２の範囲である。
【０００７】
一方、ＰＬＬ回路の出力クロック１０８に要求される最小周波数をＦＬとする。また、ＰＬＬに要求される出力クロック１０８の最大周波数をＦＨとする（ただし、ＦＬ＜ＦＨ）。このとき、１／Ｎプログラマブル分周器１０７の分周比をＮ＝１に保持したまま、ＰＬＬの出力クロック１０８の全周波数が、ＦＬからＦＨの周波数範囲内を動作することが理想的である。しかし、現実にはこのような広い周波数範囲において低ランダムジッタを満足させることは非常に難しい。
【０００８】
図５及び図６において、例えば、１／Ｎプログラマブル分周器１０７の分周比が"１"の場合（Ｎ＝１）を考える。即ち、出力クロック１０８の周波数とＶＣＯ出力クロック１０６の周波数が同じである場合を考える。このとき、図６に示すように、ＶＣＯ出力クロック１０６の周波数がＦＨのとき、ランダムジッタは許容値Ｒ１以下である。しかし、ＶＣＯ出力クロックの周波数がＦＬのとき、ランダムジッタは許容値Ｒ１を超えてしまう。ここで、図５に示すように、ＶＣＯ出力クロック１０６の最小周波数ＦＬをＦ１以上に設定するには、コントロール電圧１０４を大きくする必要がある。そのため、ＰＬＬ回路は、１／Ｎプログラマブル分周器１０７等の分周比を制御する機能を備えることが望ましい。それにより、コントロール電圧１０４を常にＶ１からＶ２の間の値を示すように自動調整することができる。このような制御方法の例として、特許文献１が開示されている。
【０００９】
図８に、特許文献１に開示されているＰＬＬクロック信号生成回路を示す。図９の回路は、位相比較器（ＰＦＤ）１０１と、チャージポンプ（ＣＰ）１０２と、フィルタ（ＬＰＦ）１０３と、電圧制御発振器（ＶＣＯ）１０４と、第１分周器１０５と、第２分周器１０６と、逓倍率制御回路１０７と、から構成される。更に、逓倍率制御回路１０７は、図９に示すように、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１、リファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２、状態検出用のＡＮＤゲート２０３、状態検出用のＮＯＲゲート２０４、分周器切り換え用Ｄフリップフロップ２０５、ＡＮＤゲート２０６、ＯＲゲート２０７から構成されている。
【００１０】
フィルタ１０３から出力されるリファレンス電圧（コントロール電圧）ＬＰＦＩＮは、電圧制御発振器１０４に入力されるとともに、逓倍率制御回路１０７に備えられた２個のシュミットトリガ回路２０１、２０２に入力される。また、図１０に示すように、シュミットトリガ回路２０１は、レファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲の上限値ＶＣＨを上回ると、出力信号がＬ状態からＨ状態に変化する。一方、図１１に示すように、シュミットトリガ回路２０２は、電圧制御発振器１０４のレファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲の下限値ＶＣＬを下回ると、出力信号がＨ状態からＬ状態に変化する。
【００１１】
この特許文献１に示すＰＬＬクロック信号生成回路は、電圧制御発振器１０４が正しく動作する入力電圧範囲が狭い場合において、基準クロックの周波数範囲を広げても正しいロック（同期）状態を維持することを目的としている。
【００１２】
それを実現するために、逓倍率制御回路１０７は、レファレンス電圧ＬＰＦＩＮの値が常に電圧制御発振器１０４が正常に動作する電圧範囲（下限値ＶＣＬから上限値ＶＣＨの間。以下、単に下限値ＶＣＬ、上限値ＶＣＨと称す）を維持するように、第１分周器１０５と第２分周器１０６の分周比を制御している。具体的には、リファレンス電圧ＬＰＦＩＮが上限値ＶＣＨを上回ったことがシュミットトリガ回路２０１によって検知されると、第１分周器１０５と第２分周器１０６の分周比をそれぞれ１段階小さくする。つまり、位相比較器１０１に入力される比較クロックＤＩＶＯＵＴの周波数を１段階大きくする。ここで、位相差比較器１０１の補正が働くことにより、電圧制御発振器１０４の発振周波数が小さくなる。それにより、リファレンス電圧ＬＰＦＩＮが低下する。一方、リファレンス電圧ＬＰＦＩＮが下限値ＶＣＬを下回ったことがシュミットトリガ回路２０２によって検知されると、第１分周器１０５と第２分周器１０６の分周比をそれぞれ１段階大きくする。つまり、位相比較器１０１に入力される比較クロックＤＩＶＯＵＴの周波数を１段階小さくする。ここで、位相差比較器１０１の補正が働くことにより、電圧制御発振器１０４の発振周波数が大きくなる。それにより、リファレンス電圧ＬＰＦＩＮが上昇する。
【００１３】
ここで、電圧制御発振器１０４に入力されるリファレンス電圧ＬＰＦＩＮは、ＰＬＬが正常にロックして動作している場合でも、フィルタ１０３から出力されるリップル電圧成分によって常に微小電圧だけ変動している。そのため、リファレンス電圧ＬＰＦＩＮが上限値ＶＣＨもしくは下限値ＶＣＬ付近の値を示した場合、ＰＬＬの動作が不安定になる可能性がある。そのような現象を回避するため、特許文献１の回路では、ヒステリシス特性を有するシュミットトリガ回路２０１、２０２によりリファレンス電圧ＬＰＦＩＮを制御している。それにより、リップル電圧の影響によりリファレンス電圧ＬＰＦＩＮが変動しても、逓倍率制御回路１０７から安定した制御信号ＬＰＦＯＵＴを出力することができる。したがって、ＰＬＬの動作を安定させることができる。
【００１４】
前述のように、特許文献１に開示されているＰＬＬクロック生成回路では、電圧制御発振器１０４に入力されるレファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲内の値（下限値ＶＣＬ、上限値ＶＣＨの間）をとるように制御される。ここで、ＶＣＨおよびＶＣＬの本来あるべき値（理想値）をそれぞれＶＣＨ＿ｉｄｅａｌおよびＶＣＬ＿ｉｄｅａｌと呼ぶことにする。ＶＣＨ＿ｉｄｅａｌおよびＶＣＬ＿ｉｄｅａｌを決定する方法はいろいろと考えられる。例えば、電圧制御発振器１０４を回路シミュレーションして求める方法や、電圧制御発振器１０４を搭載したデバイスの実測結果から求める方法がある。
【００１５】
このとき、ＶＣＨをＶＣＨ＿ｉｄｅａｌに、ＶＣＬをＶＣＬ＿ｉｄｅａｌに出来るだけ正確に一致させることが極めて重要である。仮にＶＣＨがＶＣＨ＿ｉｄｅａｌよりも高い値に設定された場合、自動調整の結果としてレファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲からはずれてしまう。同様に、ＶＣＬがＶＣＬ＿ｉｄｅａｌよりも低い値に設定された場合、自動調整の結果としてレファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲からはずれてしまう。その結果、ＰＬＬが正しく動作しない可能性がある。一方、ＶＣＨがＶＣＨ＿ｉｄｅａｌよりも低い値に設定された場合、レファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲の全域の値をとらないことになる。同様に、ＶＣＬがＶＣＬ＿ｉｄｅａｌよりも高い値に設定された場合、レファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲の全域の値をとらないことになる。つまり、ＰＬＬの動作範囲に過剰な制約を加えることになってしまう。
【００１６】
ここで、特許文献１では、実際の回路動作において生成される値がＶＣＨ＿ｉｄｅａｌ、ＶＣＬ＿ｉｄｅａｌとして設定されたと考えられる。つまり、この例では、ヒステリシス特性を有するシュミットトリガ回路２０１、２０２の実際の動作おける閾値電圧が、それぞれＶＣＨ＿ｉｄｅａｌ、ＶＣＬ＿ｉｄｅａｌとして設定されたと考えられる。しかし、一般的に、シュミットトリガ回路の閾値は、ＬＳＩの製造プロセス、動作電圧、動作温度等のばらつきの影響を受けやすい。したがって、それらのばらつきの影響によってシュミットトリガ回路の閾値は電源電圧の数十パーセントも変動することがある。したがって、特許文献１の回路では、電圧制御発振器１０４のレファレンス電圧ＬＰＦＩＮが正常動作範囲内の値（ＶＣＨ＿ｉｄｅａｌからＶＣＬ＿ｉｄｅａｌの範囲の値）を示していることを正確に検出することは困難である。つまり、特許文献１のＰＬＬ回路では、クロック周波数を正確に自動調整することは困難である。ここで、電圧制御発振器１０４の特性が電気シミュレーション結果と実ＬＳＩの間でずれが生じた場合等に対応するために、ＶＣＨおよびＶＣＬの値を外部からの制御信号によって調整する機能があることが望ましい。しかし、前述のようにシュミットトリガ回路の閾値を正確に決定することが困難であるため、ＶＣＨおよびＶＣＬの値自体を調整する機能を実現することも難しい。
【００１７】
図１２に、特許文献２に開示されているＰＬＬ回路を示す。図１２に示す回路は、ＰＦＤ１４と、ループフィルタ（ＬＰＦ）１８と、ＶＣＯ２０と、ＣＬＫ分周器２２と、判定回路３０と、制御ユニット３２と、から構成される。特許文献２によると、このＰＬＬ回路に入力される基準クロックの周波数が幅広い周波数範囲をとる場合に、ＰＬＬ回路の周波数逓倍率を自動的に調整する。それにより、ＰＬＬ回路の出力クロック周波数を比較的一定に保つことを目的としている。図１２に示すように、ＶＣＯ２０に入力される電圧（コントロール電圧）が、設定された電圧範囲内にあるかどうかを判定回路３０で判定する。そして、この判定結果に基づいて制御ユニット３２がＣＬＫ分周器２２の逓倍率を制御する。それにより、ＰＬＬ回路から出力されるクロック信号の周波数を安定させている。しかし、特許文献２には、ヒステリシス特性を有する回路によるコントロール電圧の制御方法については言及されていない。したがって、微小な電圧変動によりＰＬＬの動作が不安定になる可能性がある。
【００１８】
特許文献３に開示されているＰＬＬ回路及びその制御方法は、ＰＬＬ回路の出力クロックの発振周波数範囲を自動調整することを目的としている。そこで、特許文献３のＰＬＬ回路は、発振周波数範囲を段階的に制御できる電圧制御可変発振器（図１３）を備える。図１３に示すように、ＬＣタンク型の電圧制御発振器の発振ノードに付加する容量の大きさを制御信号ＣＯＮＴ０、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３で切り替えることによって、電圧制御発振器の発振周波数を制御するものである。しかし、特許文献３においても、ヒステリシス特性を有する回路によるコントロール電圧の制御方法については言及されていない。したがって、微小な電圧変動によりＰＬＬの動作が不安定になる可能性がある。
【特許文献１】特開２００５−１４３０３０号公報
【特許文献２】特表２００１−５２０４７１号公報
【特許文献３】特開２００２−２０８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述のように、従来のＰＬＬ回路は発振周波数を精度良くかつ安定して制御することができないという問題があった。
【課題を解決するための手段】
【００２０】
本発明にかかるＰＬＬ回路は、基準信号とフィードバック信号との位相差を検出する位相差比較回路と、前記位相差比較回路の出力信号に基づいて制御電圧を出力するフィルタ回路と、前記制御電圧に基づいて出力するクロック信号の周波数を制御する電圧制御発振回路と、前記クロック信号を分周して前記フィードバック信号を出力する分周回路と、前記制御電圧に基づいて前記分周回路の分周比を調整する自動調整回路と、を備えたＰＬＬ回路であって、前記自動調整回路は、前記制御電圧と第１の基準電圧との電位差に基づいて前記分周比を制御するための第１の制御信号と、前記第１の基準電圧を制御するための第２の制御信号と、を出力する比較回路と、前記第２の制御信号に基づいて前記第１の基準電圧を選択し出力する基準電圧選択回路と、を備える。
【００２１】
また、本発明にかかるＰＬＬ回路の制御方法は、基準信号とフィードバック信号との位相差を検出し、前記位相差に基づいて制御電圧を生成し、前記制御電圧に基づいて出力するクロック信号の周波数を制御し、前記制御電圧と第１の基準電圧との電位差に基づいて前記クロック信号の分周比を制御して前記フィードバック信号を生成し、前記制御電圧と前記第１の基準電圧との電位差に基づいて前記第１の基準電圧を制御するものである。
【００２２】
上述のような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することが可能である。
【発明の効果】
【００２３】
本発明により、発振周波数を精度良くかつ安定して制御することが可能なＰＬＬ回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２５】
発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１のＰＬＬ回路のブロック図である。このＰＬＬ回路は、入力される２つのクロックの位相差を比較するＰＦＤ（位相差比較回路）４０１と、入力信号に応じた電圧を出力するＣＰ（チャージポンプ）４０２と、パルス信号を直流成分に変換するＬＰＦ（フィルタ回路）４０３と、入力電圧に応じた周波数のクロック信号を出力するＶＣＯ（電圧制御発振回路）４０５と、入力されたクロック信号の周波数を１／Ｎに分周（Ｎは１以上の整数。分周比Ｎ）する１／Ｎプログラマブル分周器（分周回路）４０７と、入力されたクロック信号の周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）する１／Ｍプログラマブル分周器４０９と、入力電圧に応じた制御信号を出力する自動調整回路４１１と、を備える。さらに、自動調整回路４１１は、基準電圧発生器（基準電圧生成回路）４１２と、基準電圧選択器（基準電圧選択回路）４１３と、比較回路４３４と、を有する。なお、比較回路４３４は、第１の電圧コンパレータ（第１のコンパレータ）４１６と、第２の電圧コンパレータ（第２のコンパレータ）４１７と、コントローラ（コントロール回路）４１８と、を有する。
【００２６】
ＰＦＤ４０１の一方の入力端子は、外部入力端子に接続される。ＰＦＤ４０１の他方の入力端子は、１／Ｍプログラマブル分周器４０９の出力端子に接続される。ＰＦＤ４０１の出力端子は、ＣＰ４０２の入力端子に接続される。ＣＰ４０２の出力端子は、ＬＰＦ４０３の入力端子に接続される。ＬＰＦ４０３の出力端子は、ＶＣＯ４０５の入力端子と、自動調整回路４１１の入力端子と、にそれぞれ接続される。ＶＣＯ４０５の出力端子は、１／Ｎプログラマブル分周器４０７の一方の入力端子に接続される。自動調整回路４１１の出力端子は、１／Ｎプログラマブル分周器４０７の他方の入力端子に接続される。１／Ｎプログラマブル分周器４０７の出力端子は、外部出力端子と、１／Ｍプログラマブル分周器４０９の入力端子と、にそれぞれ接続される。
【００２７】
基準電圧発生器４１２の各出力端子は、基準電圧選択器４１３の各入力端子にそれぞれ接続される。基準電圧選択器４１３の一方の出力端子は、第１の電圧コンパレータ４１６の一方の入力端子に接続される。基準電圧選択器４１３の他方の出力端子は、第２の電圧コンパレータ４１７の一方の入力端子に接続される。第１の電圧コンパレータ４１６の他方の入力端子と、第２の電圧コンパレータ４１７の他方の入力端子には、ＬＰＦ４０３の出力端子が接続される。第１の電圧コンパレータ４１６の出力端子は、コントローラ４１８の一方の入力端子に接続される。第２の電圧コンパレータ４１７の出力端子は、コントローラ４１８の他方の入力端子に接続される。コントローラ４１８の一方の出力端子は、１／Ｎプログラマブル分周器４０７の入力端子に接続される。コントローラ４１８の他方の出力端子は、基準電圧選択器４１３の入力端子に接続される。
【００２８】
外部から入力される基準クロック（基準信号）４１０と、ＰＬＬ回路の出力クロックの周波数を１／Ｍに分周した比較クロック（フィードバック信号）と、がＰＦＤ４０１に入力される。ＰＦＤ４０１は、この２つの信号の位相差を比較してパルス信号として出力する。ＣＰ４０２は、ＰＦＤ４０１から出力されたパルス信号に応じた電圧の信号を出力する。ＬＰＦ４０３は、ＣＰ４０２から出力された信号を直流信号に変換し、コントロール電圧４０４として出力する。ＶＣＯ４０５は、コントロール電圧４０４に応じた周波数のクロックを、ＶＣＯ出力クロック４０６として出力する。１／Ｎプログラマブル分周器４０７は、ＶＣＯ出力クロック４０６の周波数を１／Ｎに分周し、ＰＬＬの出力クロック４０８として出力する。１／Ｍプログラマブル分周器４０９は、出力クロック４０８の周波数を１／Ｍに分周し、ＰＦＤ４０１の比較クロックとして出力する。
【００２９】
また、自動調整回路４１１において、基準電圧発生器４１２から出力された複数の基準電圧が基準電圧選択器４１３に入力される。基準電圧選択器４１３には、さらにコントローラ４１８から出力された第２の制御信号４２０が入力される。基準電圧選択器４１３は、第２の制御信号４２０に基づいて複数の基準電圧のいずれかを選択的に指定し、それぞれ第１の基準電圧４１４、第２の基準電圧４１５として出力する。第１の電圧コンパレータ４１６の一方の入力端子には、第１の基準電圧４１４が入力される。また、第１の電圧コンパレータ４１６の他方の入力端子には、コントロール電圧４０４が入力される。第１の電圧コンパレータ４１６は、入力された２つの電圧を比較した結果をコントローラ４１８の一方の入力端子に出力する。同様に、第２の電圧コンパレータ４１７の一方の入力端子には、第２の基準電圧４１５が入力される。第２の電圧コンパレータ４１７の他方の入力端子には、コントロール電圧４０４が入力される。第２の電圧コンパレータ４１７は、入力された２つの電圧を比較した結果をコントローラ４１８の他方の入力端子に出力する。コントローラ４１８は、コンパレータ４１６、４１７から出力された信号に基づいて、１／Ｎプログラマブル分周器４０７を制御する第１の制御信号４１９を出力する。また、コントローラ４１８は、コンパレータ４１６、４１７から出力された信号に基づいて、基準電圧選択器４１３を制御する第２の制御信号４２０を出力する。
【００３０】
次に、本発明の実施の形態１にかかるＰＬＬ回路の動作を説明する。なお、図５及び図６は、ＰＬＬ回路の一般的な関係を示した図であるため、本発明の実施の形態１の例においても適用できる。したがって、図５はＶＣＯ４０５のコントロール電圧４０４とＶＣＯ出力クロック４０６の周波数の関係を表すものとする。また、図６はＶＣＯ出力クロック４０６の周波数とそのランダムジッタの関係を表すものとする。また、図５及び図６のその他の説明は前記と同様であるため省略する。
【００３１】
まず、予めＶＣＯ４０５の回路シミュレーション等により、ＶＣＯ出力クロック４０６のランダムジッタが許容値Ｒ１以下となるようなコントロール電圧４０４の下限値Ｖ１と上限値Ｖ２を求めておく。ここで求められたＶ１、Ｖ２が基準電圧発生器４１２に設定される。
【００３２】
図２に基準電圧発生器４１２と基準電圧選択器４１３の回路構成の例を示す。基準電圧発生器４１２は、抵抗素子４２１〜４２５を有する。抵抗素子４２１〜４２５は、電源電圧端子（高電位側電源）ＶＤＤと接地電圧端子（低電位側電源）ＧＮＤとの間に直列に接続されている。具体的には、抵抗素子４２１の一方の端子は、電源電圧端子ＶＤＤに接続される。抵抗素子４２１の他方の端子は、ノード４２６を介して抵抗素子４２２の一方の端子に接続される。抵抗素子４２２の他方の端子は、ノード４２７を介して抵抗素子４２３の一方の端子に接続される。抵抗素子４２３の他方の端子は、ノード４２８を介して抵抗素子４２４の一方の端子に接続される。抵抗素子４２４の他方の端子は、ノード４２９を介して抵抗素子４２５の一方の端子に接続される。抵抗素子４２５の他方の端子は、接地電圧端子ＧＮＤに接続される。
【００３３】
基準電圧選択器４１３は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）４３１、４３２と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称す）４３０、４３３と、を有する。ＮＭＯＳ４３０のドレインは、基準電圧発生器４１２のノード４２６に接続される。ＰＭＯＳ４３１のソースは、基準電圧発生器４１２のノード４２７に接続される。ＰＭＯＳ４３２のソースは、基準電圧発生器４１２のノード４２８に接続される。ＮＭＯＳ４３３のドレインは、基準電圧発生器４１２のノード４２９に接続される。ＮＭＯＳ４３０のソースと、ＰＭＯＳ４３１のドレインは、それぞれ共通のノードを介して第２の電圧コンパレータ４１７の一方の入力端子に接続される。ＰＭＯＳ４３２のドレインと、ＮＭＯＳ４３３のソースは、それぞれ共通のノードを介して第１の電圧コンパレータ４１６の一方の入力端子に接続される。ここで、各トランジスタ４３０〜４３３のゲートには第２の制御信号４２０が入力される。それにより、各トランジスタのオンオフが制御される。
【００３４】
ここで、基準電圧発生器４１２において、抵抗素子４１２〜４２５の抵抗成分を調整することにより、ノード４２６〜４２９の電圧レベルを設定することができる。具体的には、ノード４２７はＶ２に相当する基準電圧５０２を示すように設定する。ノード４２６はＶ２より適当な値ΔＶだけ大きい（ただし、ΔＶ＞０）基準電圧５０１を示すように設定する。ノード４２８はＶ１に相当する基準電圧５０３を示すように設定する。ノード４２９はＶ１より適当な値ΔＶだけ小さい基準電圧５０４を示すように設定する。
【００３５】
基準電圧選択器４１３において、第２の制御信号４２０がロウレベルを示す場合、ＰＭＯＳ４３１とＰＭＯＳ４３２がオンする。また、ＮＭＯＳ４３０とＮＭＯＳ４３３はオフする。それにより、基準電圧５０２（Ｖ２）が第２の基準電圧４１５として基準電圧選択器４１３から出力される。また、基準電圧５０３（Ｖ１）が第１の基準電圧４１４として基準電圧選択器４１３から出力される。一方、第２の制御信号４２０がハイレベルを示す場合、ＮＭＯＳ４３０とＮＭＯＳ４３３がオンする。また、ＰＭＯＳ４３１とＰＭＯＳ４３２がオフする。それにより、基準電圧５０１（Ｖ２＋ΔＶ）が第２の基準電圧４１５として基準電圧選択器４１３から出力される。また、基準電圧５０４（Ｖ１−ΔＶ）が第１の基準電圧４１４として基準電圧選択器４１３から出力される。
【００３６】
ここで、第１の電圧コンパレータ４１６において、コントロール電圧４０４が第１の基準電圧４１４より大きくなると、出力信号がロウレベルからハイレベルに遷移する。また、第１の電圧コンパレータ４１６において、コントロール電圧４０４が第１の基準電圧４１４より小さくなると、出力信号がハイレベルからロウレベルに遷移する。同様に、第２の電圧コンパレータ４１７において、コントロール電圧４０４が第２の基準電圧４１５より大きくなると、出力信号がロウレベルからハイレベルに遷移する。また、第２の電圧コンパレータ４１７において、コントロール電圧４０４が第２の基準電圧４１５より小さくなると、出力信号がハイレベルからロウレベルに遷移する。ここで、第１の電圧コンパレータ４１６では、コントロール電圧４０４の下限電圧を検出するものとする。また、第２の電圧コンパレータ４１７では、コントロール電圧４０４の上限電圧を検出するものとする。
【００３７】
次に、１／Ｎプログラマブル分周器４０７の分周比を自動調整するコントローラ４１８の動作シーケンスについて図３を用いて説明する。まず、第２の制御信号４２０をロウレベルにセットすることにより、第１の基準電圧４１４として基準電圧５０３（Ｖ１）を、第２の基準電圧４１５として基準電圧５０２（Ｖ２）を選択する（Ｓ５０１）。
【００３８】
次に、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比を１（Ｎ＝１）にセットする（Ｓ５０２）。そして、コントロール電圧４０４が安定するまで一定時間待機する（Ｓ５０３）。その後、第１の電圧コンパレータ４１６によりコントロール電圧４０４と第１の基準電圧４１４を比較するとともに、第２の電圧コンパレータ４１７によりコントロール電圧４０４と第２の基準電圧４１５を比較する（Ｓ５０４）。
【００３９】
第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合、かつ、分周比Ｎが最大値Ｎｍａｘ（Ｎｍａｘは、１／Ｎプログラマブル分周器４０７が取り得る分周比Ｎの最大値）の場合（Ｓ５０５のＮＯ）、Ｓ５０１に戻る。第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合、かつ、分周比Ｎが最大値Ｎｍａｘ以外の場合（Ｓ５０５のＹＥＳ）、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比Ｎを１段階大きくする（Ｓ５０７）。例えば、分周比Ｎ＝１を分周比Ｎ＝２にする。つまり、１／Ｎプログラマブル分周器４０７から出力されるクロック信号の周波数を１段階小さくする。その後、Ｓ５０３に戻る。
【００４０】
第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにハイレベルである場合、かつ、分周比Ｎが"１"の場合（Ｓ５０６のＮＯ）、Ｓ５０１に戻る。第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにハイレベルである場合、かつ、分周比Ｎが"１"以外の場合（Ｓ５０６のＹＥＳ）、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比Ｎを１段階小さくする（Ｓ５０８）。例えば、分周比Ｎ＝２を分周比Ｎ＝１にする。つまり、１／Ｎプログラマブル分周器４０７から出力されるクロック信号の周波数を１段階大きくする。その後、Ｓ５０３に戻る。
【００４１】
第１の電圧コンパレータ４１６の出力信号がハイレベルであって、かつ、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合（正常動作の範囲内）、第２の制御信号４２０をハイレベルにセットする（Ｓ５０９）。それにより、第１の基準電圧４１４として基準電圧５０４（Ｖ１−ΔＶ）を、第２の基準電圧４１５として基準電圧５０１（Ｖ２＋ΔＶ）を選択する。つまり、第１の電圧コンパレータ４１６及び第２の電圧コンパレータ４１７の判定結果にヒステリシス特性を持たせる。その後、Ｓ５０３に戻る。
【００４２】
このような自動調整回路４１１を常に動作させることにより、１／Ｎプログラマブル分周器４０７の分周比Ｎを最適な値に制御することができる。つまり、基準クロック４１０の周波数の変化によりＰＬＬの出力クロック４０８の周波数が変化しても、１／Ｎプログラマブル分周器４０７の分周比を最適な値に制御することができる。その際、外部からの制御を一切加える必要がない。その結果、コントロール電圧４０４は常にＰＬＬ回路の正常動作範囲内の値を示す。つまり、出力クロック４０８のランダムジッタを常に許容値以下に抑えることができる。
【００４３】
さらに、図３のＳ５０９に示すように、コントロール電圧４０４が正常動作範囲内で動作することを確認した後は、電圧コンパレータ４１６、４１７の判定結果にヒステリシス特性を持たせている。それにより、リップル電圧等による微小なコントロール電圧４０４の変動に対して自動調整回路４１１が過敏に応答することを防ぐことができる。
【００４４】
一例として、図６に示すように、このＰＬＬに許容されるＶＣＯ出力クロック４０６のランダムジッタの上限値をＲ１とする。また、許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最小値をＦ１とする。許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最大値をＦ２とする。ここで、１／Ｎプログラマブル分周器４０７の分周比を１に設定（Ｎ＝１）した場合に、このＰＬＬを使用するアプリケーションから要求されるＶＣＯ出力クロック４０６の最小周波数をＦＬとする。また、そのときのＶＣＯ出力クロック４０６の最大周波数をＦＨとする。なお、ＦＨ＞ＦＬ、Ｆ２＞ＦＨ、Ｆ１＞ＦＬ、Ｆ２＞（Ｆ１×２）という関係があるものと仮定する。
【００４５】
このとき、ＶＣＯ出力クロック４０６の周波数がＦＬ付近では、明らかにランダムジッタが許容値Ｒ１を超過してしまう。この場合に、自動調整回路４１１によって１／Ｎプログラマブル分周器４０７の分周比が例えば"２"（Ｎ＝２）に制御される。このときのＰＬＬ回路の出力クロック４０８の周波数とそのランダムジッタの関係を図７に示す。なお、Ｎ＝２の場合に、ランダムジッタが許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最小値をＦ３とする。また、そのときのＶＣＯ出力クロック４０６の最大値をＦ４とする。図７の例に示すように、Ｆ３はＦＬよりも小さな値（ＦＬ＞Ｆ３）を示す。そのため、ＰＬＬ回路の出力クロック４０８の周波数がＦＬからＦＨまでのいずれの値を示した場合でも、ランダムジッタを許容値Ｒ１以下に制御することができる。したがって、このＰＬＬ回路を使用するアプリケーションの要求を満たすことが出来る。
【００４６】
以上のように、本発明の実施の形態のＰＬＬ回路では、基準電圧発生器４１２および基準電圧選択器４１３によって、コントロール電圧４０４の下限値Ｖ１と上限値Ｖ２に相当する２個の基準電圧４１４、４１５を発生させる。例えば、この下限値Ｖ１と上限値Ｖ２の電圧範囲は、ＶＣＯ出力クロック４０６のランダムジッタが許容値Ｒ１以下を示す電圧範囲である。この２つの基準電圧４１４、４１５とＶＣＯコントロール電圧４０４とをそれぞれ比較することにより、コントロール電圧４０４が設定した電圧範囲内にあることを精度よく検出することができる。また、１／Ｎプログラマブル分周器の分周比がいったん適切な値に設定された後は、第１の基準電圧４１４をＶ１からＶ１−ΔＶに、第２の基準電圧４１５をＶ２からＶ２+ΔＶに変化させる。それにより、リップル電圧等による微小なコントロール電圧４０４の変動に対して自動調整回路４１１が過敏に応答することを防ぐことができる。それにより、ＰＬＬの動作を安定させることができる。
【００４７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態では２個の基準電圧と２個のコンパレータを用いた例について説明したが、これに限られない。例えば、３個以上の基準電圧と、３個以上のコンパレータを用いた回路構成も可能である。あるいは、１個の基準電圧と１個のコンパレータを用いた回路構成も可能である。また、本実施の形態では、自動調整回路４１１を常に動作させた場合の例について説明したが、これに限られず、外部からの制御信号により自動調整回路４１１を一時的に停止させるような回路構成も可能である。
【００４８】
また、本発明の実施の形態では、基準電圧選択器４１３にＭＯＳトランジスタが備えられた場合の例について説明したが、これに限られず、他のスイッチ素子を備えても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図２】本発明の実施の形態１にかかる自動調整回路の一部を示す回路図である。
【図３】本発明の実施の形態１にかかる自動調整回路の処理を示すフローチャートである。
【図４】従来技術のＰＬＬ回路のブロック図である。
【図５】典型的なＶＣＯのコントロール電圧とＶＣＯ出力クロック周波数の関係を示す図である。
【図６】典型的なＶＣＯ出力クロック周波数とそのランダムジッタの関係を示す図である。
【図７】ＰＬＬ出力クロックの周波数とそのランダムジッタの関係を示す図である。
【図８】特許文献１のＰＬＬ回路を示すブロック図である。
【図９】特許文献１の逓倍率制御回路の例を示す回路図である。
【図１０】特許文献１のシュミットトリガ回路の入出力特性を示す図である。
【図１１】特許文献１のシュミットトリガ回路の入出力特性を示す図である。
【図１２】特許文献２のＰＬＬ回路を示すブロック図である。
【図１３】特許文献３の電圧制御可変周波数発振器の構成を示す回路図である。
【符号の説明】
【００５０】
４０１ ＰＦＤ
４０２ ＣＰ
４０３ ＬＰＦ
４０４ コントロール電圧
４０５ ＶＣＯ
４０６ ＶＣＯ出力クロック
４０７ １／Ｎプログラマブル分周器
４０８ 出力クロック
４０９ １／Ｍプログラマブル分周器
４１０ 基準クロック
４１１ 自動調整回路
４１２ 基準電圧発生器
４１３ 基準電圧選択器
４１４ 第１の基準電圧
４１５ 第２の基準電圧
４１６ 第１の電圧コンパレータ
４１７ 第２の電圧コンパレータ
４１８ コントローラ
４１９ 第１の制御信号
４２０ 第２の制御信号
４２１ 抵抗素子
４２２ 抵抗素子
４２３ 抵抗素子
４２４ 抵抗素子
４２５ 抵抗素子
４２６ ノード
４２７ ノード
４２８ ノード
４２９ ノード
４３０ Ｐチャネル型ＭＯＳトランジスタ
４３１ Ｐチャネル型ＭＯＳトランジスタ
４３２ Ｎチャネル型ＭＯＳトランジスタ
４３３ Ｎチャネル型ＭＯＳトランジスタ
４３４ 比較回路
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびその制御方法に関するものである。
【背景技術】
【０００２】
近年、高速化の進展が目覚しいＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）の送受信回路の最も重要な構成部品のひとつに、広帯域のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）がある。特に、ＨＤＭＩの受信回路に使用されるＰＬＬには、ＨＤＭＩ送信回路から供給される基準クロックがＨＤＭＩのクロックチャネルを介して入力される。そして、この基準クロックに基づいて逓倍された周波数のクロックがＰＬＬから出力される。このとき、ＰＬＬから出力されるクロックの周波数は、ＨＤＭＩのデータチャネルの伝送レートに相当する周波数である必要がある。ここで、ＨＤＭＩのデータチャネルの周波数は数百ＭＨｚから数ＧＨｚまで変化する。したがって、ＨＤＭＩの受信回路に使用されるＰＬＬは、そのような幅広い周波数の出力クロックの周波数範囲において正確にロック（同期）することが要求される。さらに、出力クロックのランダムジッタを所望の伝送エラーレートによって設定される所定値以下に抑えることが要求される。
【０００３】
図４に典型的なＰＬＬ回路のブロック図を示す。図４に示すＰＬＬ回路は、位相周波数検知回路１０１（Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ、以下ＰＦＤと称す）と、チャージポンプ１０２（Ｃｈａｒｇｅ Ｐｕｍｐ、以下ＣＰと称す）と、ループフィルタ１０３（Ｌｏｏｐ Ｆｉｌｔｅｒ、以下ＬＰＦと称す）と、電圧制御発振器１０５（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯと称す）と、１／Ｎプログラマブル分周器１０７と、１／Ｍプログラマブル分周器１０９と、から構成される。
【０００４】
外部から入力される基準クロック１１０と、ＰＬＬ回路の出力クロックの周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）した比較クロックと、がＰＦＤ１０１に入力される。ＰＦＤ１０１は、この２つの信号の位相差を比較してパルス信号として出力する。ＣＰ１０２は、ＰＦＤ１０１から出力されたパルス信号に応じた電圧の信号を出力する。ＬＰＦ１０３は、ＣＰ１０２から出力された信号を直流信号に変換し、コントロール電圧１０４として出力する。ＶＣＯ１０５は、コントロール電圧１０４に応じた周波数のクロック信号を、ＶＣＯ出力クロック１０６として出力する。１／Ｎプログラマブル分周器１０７は、ＶＣＯ出力クロック１０６の周波数を１／Ｎに分周（Ｎは１以上の整数。分周比Ｎ）し、ＰＬＬの出力クロック１０８として出力する。１／Ｍプログラマブル分周器１０９は、出力クロック１０８の周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）し、ＰＦＤ１０１の比較クロックとして出力する。ここで、１／Ｎプログラマブル分周器１０７の分周比が"１"の場合（Ｎ＝１）を考える。このとき、ＰＬＬ回路は基準クロック１１０の周波数をＭ倍に逓倍した出力クロック１０８を出力する。
【０００５】
図５に、ＶＣＯ１０５に入力されるコントロール電圧１０４と、ＶＣＯ出力クロック１０６の周波数との典型的な関係を示す。図５に示すように、ＶＣＯ１０５に入力されるコントロール電圧１０４が大きくなると、その電圧に比例してＶＣＯ出力クロック１０６の周波数が増加する。
【０００６】
また、図６に、ＶＣＯ出力クロック１０６の周波数と、そのランダムジッタと、の典型的な関係を示す。図６に示すように、一般的にＶＣＯ出力クロック１０６の周波数がある周波数範囲よりも高くなると、ＶＣＯ出力クロック１０６のランダムジッタが急激に増加するような特性を示す。同様に、ＶＣＯ出力クロック１０６の周波数がある周波数範囲よりも低くなると、ＶＣＯ出力クロック１０６のランダムジッタが急激に増加するような特性を示す。図６の例では、ＶＣＯ出力クロック１０６の周波数がＦ１よりも低い場合や、ＶＣＯ出力クロック１０６の周波数がＦ２よりも高い場合には、ランダムジッタが急激に増加する様子を示している。例えば、このＰＬＬ回路に許容されるランダムジッタの上限値をＲ１とする。このとき、図６の例では、ランダムジッタの値がＲ１以下となるのはＶＣＯ出力クロック１０６の周波数がＦ１からＦ２の範囲である。
【０００７】
一方、ＰＬＬ回路の出力クロック１０８に要求される最小周波数をＦＬとする。また、ＰＬＬに要求される出力クロック１０８の最大周波数をＦＨとする（ただし、ＦＬ＜ＦＨ）。このとき、１／Ｎプログラマブル分周器１０７の分周比をＮ＝１に保持したまま、ＰＬＬの出力クロック１０８の全周波数が、ＦＬからＦＨの周波数範囲内を動作することが理想的である。しかし、現実にはこのような広い周波数範囲において低ランダムジッタを満足させることは非常に難しい。
【０００８】
図５及び図６において、例えば、１／Ｎプログラマブル分周器１０７の分周比が"１"の場合（Ｎ＝１）を考える。即ち、出力クロック１０８の周波数とＶＣＯ出力クロック１０６の周波数が同じである場合を考える。このとき、図６に示すように、ＶＣＯ出力クロック１０６の周波数がＦＨのとき、ランダムジッタは許容値Ｒ１以下である。しかし、ＶＣＯ出力クロックの周波数がＦＬのとき、ランダムジッタは許容値Ｒ１を超えてしまう。ここで、図５に示すように、ＶＣＯ出力クロック１０６の最小周波数ＦＬをＦ１以上に設定するには、コントロール電圧１０４を大きくする必要がある。そのため、ＰＬＬ回路は、１／Ｎプログラマブル分周器１０７等の分周比を制御する機能を備えることが望ましい。それにより、コントロール電圧１０４を常にＶ１からＶ２の間の値を示すように自動調整することができる。このような制御方法の例として、特許文献１が開示されている。
【０００９】
図８に、特許文献１に開示されているＰＬＬクロック信号生成回路を示す。図９の回路は、位相比較器（ＰＦＤ）１０１と、チャージポンプ（ＣＰ）１０２と、フィルタ（ＬＰＦ）１０３と、電圧制御発振器（ＶＣＯ）１０４と、第１分周器１０５と、第２分周器１０６と、逓倍率制御回路１０７と、から構成される。更に、逓倍率制御回路１０７は、図９に示すように、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１、リファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２、状態検出用のＡＮＤゲート２０３、状態検出用のＮＯＲゲート２０４、分周器切り換え用Ｄフリップフロップ２０５、ＡＮＤゲート２０６、ＯＲゲート２０７から構成されている。
【００１０】
フィルタ１０３から出力されるリファレンス電圧（コントロール電圧）ＬＰＦＩＮは、電圧制御発振器１０４に入力されるとともに、逓倍率制御回路１０７に備えられた２個のシュミットトリガ回路２０１、２０２に入力される。また、図１０に示すように、シュミットトリガ回路２０１は、レファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲の上限値ＶＣＨを上回ると、出力信号がＬ状態からＨ状態に変化する。一方、図１１に示すように、シュミットトリガ回路２０２は、電圧制御発振器１０４のレファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲の下限値ＶＣＬを下回ると、出力信号がＨ状態からＬ状態に変化する。
【００１１】
この特許文献１に示すＰＬＬクロック信号生成回路は、電圧制御発振器１０４が正しく動作する入力電圧範囲が狭い場合において、基準クロックの周波数範囲を広げても正しいロック（同期）状態を維持することを目的としている。
【００１２】
それを実現するために、逓倍率制御回路１０７は、レファレンス電圧ＬＰＦＩＮの値が常に電圧制御発振器１０４が正常に動作する電圧範囲（下限値ＶＣＬから上限値ＶＣＨの間。以下、単に下限値ＶＣＬ、上限値ＶＣＨと称す）を維持するように、第１分周器１０５と第２分周器１０６の分周比を制御している。具体的には、リファレンス電圧ＬＰＦＩＮが上限値ＶＣＨを上回ったことがシュミットトリガ回路２０１によって検知されると、第１分周器１０５と第２分周器１０６の分周比をそれぞれ１段階小さくする。つまり、位相比較器１０１に入力される比較クロックＤＩＶＯＵＴの周波数を１段階大きくする。ここで、位相差比較器１０１の補正が働くことにより、電圧制御発振器１０４の発振周波数が小さくなる。それにより、リファレンス電圧ＬＰＦＩＮが低下する。一方、リファレンス電圧ＬＰＦＩＮが下限値ＶＣＬを下回ったことがシュミットトリガ回路２０２によって検知されると、第１分周器１０５と第２分周器１０６の分周比をそれぞれ１段階大きくする。つまり、位相比較器１０１に入力される比較クロックＤＩＶＯＵＴの周波数を１段階小さくする。ここで、位相差比較器１０１の補正が働くことにより、電圧制御発振器１０４の発振周波数が大きくなる。それにより、リファレンス電圧ＬＰＦＩＮが上昇する。
【００１３】
ここで、電圧制御発振器１０４に入力されるリファレンス電圧ＬＰＦＩＮは、ＰＬＬが正常にロックして動作している場合でも、フィルタ１０３から出力されるリップル電圧成分によって常に微小電圧だけ変動している。そのため、リファレンス電圧ＬＰＦＩＮが上限値ＶＣＨもしくは下限値ＶＣＬ付近の値を示した場合、ＰＬＬの動作が不安定になる可能性がある。そのような現象を回避するため、特許文献１の回路では、ヒステリシス特性を有するシュミットトリガ回路２０１、２０２によりリファレンス電圧ＬＰＦＩＮを制御している。それにより、リップル電圧の影響によりリファレンス電圧ＬＰＦＩＮが変動しても、逓倍率制御回路１０７から安定した制御信号ＬＰＦＯＵＴを出力することができる。したがって、ＰＬＬの動作を安定させることができる。
【００１４】
前述のように、特許文献１に開示されているＰＬＬクロック生成回路では、電圧制御発振器１０４に入力されるレファレンス電圧ＬＰＦＩＮが、電圧制御発振器１０４が正常に動作する電圧範囲内の値（下限値ＶＣＬ、上限値ＶＣＨの間）をとるように制御される。ここで、ＶＣＨおよびＶＣＬの本来あるべき値（理想値）をそれぞれＶＣＨ＿ｉｄｅａｌおよびＶＣＬ＿ｉｄｅａｌと呼ぶことにする。ＶＣＨ＿ｉｄｅａｌおよびＶＣＬ＿ｉｄｅａｌを決定する方法はいろいろと考えられる。例えば、電圧制御発振器１０４を回路シミュレーションして求める方法や、電圧制御発振器１０４を搭載したデバイスの実測結果から求める方法がある。
【００１５】
このとき、ＶＣＨをＶＣＨ＿ｉｄｅａｌに、ＶＣＬをＶＣＬ＿ｉｄｅａｌに出来るだけ正確に一致させることが極めて重要である。仮にＶＣＨがＶＣＨ＿ｉｄｅａｌよりも高い値に設定された場合、自動調整の結果としてレファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲からはずれてしまう。同様に、ＶＣＬがＶＣＬ＿ｉｄｅａｌよりも低い値に設定された場合、自動調整の結果としてレファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲からはずれてしまう。その結果、ＰＬＬが正しく動作しない可能性がある。一方、ＶＣＨがＶＣＨ＿ｉｄｅａｌよりも低い値に設定された場合、レファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲の全域の値をとらないことになる。同様に、ＶＣＬがＶＣＬ＿ｉｄｅａｌよりも高い値に設定された場合、レファレンス電圧ＬＰＦＩＮが電圧制御発振器１０４の正常動作範囲の全域の値をとらないことになる。つまり、ＰＬＬの動作範囲に過剰な制約を加えることになってしまう。
【００１６】
ここで、特許文献１では、実際の回路動作において生成される値がＶＣＨ＿ｉｄｅａｌ、ＶＣＬ＿ｉｄｅａｌとして設定されたと考えられる。つまり、この例では、ヒステリシス特性を有するシュミットトリガ回路２０１、２０２の実際の動作おける閾値電圧が、それぞれＶＣＨ＿ｉｄｅａｌ、ＶＣＬ＿ｉｄｅａｌとして設定されたと考えられる。しかし、一般的に、シュミットトリガ回路の閾値は、ＬＳＩの製造プロセス、動作電圧、動作温度等のばらつきの影響を受けやすい。したがって、それらのばらつきの影響によってシュミットトリガ回路の閾値は電源電圧の数十パーセントも変動することがある。したがって、特許文献１の回路では、電圧制御発振器１０４のレファレンス電圧ＬＰＦＩＮが正常動作範囲内の値（ＶＣＨ＿ｉｄｅａｌからＶＣＬ＿ｉｄｅａｌの範囲の値）を示していることを正確に検出することは困難である。つまり、特許文献１のＰＬＬ回路では、クロック周波数を正確に自動調整することは困難である。ここで、電圧制御発振器１０４の特性が電気シミュレーション結果と実ＬＳＩの間でずれが生じた場合等に対応するために、ＶＣＨおよびＶＣＬの値を外部からの制御信号によって調整する機能があることが望ましい。しかし、前述のようにシュミットトリガ回路の閾値を正確に決定することが困難であるため、ＶＣＨおよびＶＣＬの値自体を調整する機能を実現することも難しい。
【００１７】
図１２に、特許文献２に開示されているＰＬＬ回路を示す。図１２に示す回路は、ＰＦＤ１４と、ループフィルタ（ＬＰＦ）１８と、ＶＣＯ２０と、ＣＬＫ分周器２２と、判定回路３０と、制御ユニット３２と、から構成される。特許文献２によると、このＰＬＬ回路に入力される基準クロックの周波数が幅広い周波数範囲をとる場合に、ＰＬＬ回路の周波数逓倍率を自動的に調整する。それにより、ＰＬＬ回路の出力クロック周波数を比較的一定に保つことを目的としている。図１２に示すように、ＶＣＯ２０に入力される電圧（コントロール電圧）が、設定された電圧範囲内にあるかどうかを判定回路３０で判定する。そして、この判定結果に基づいて制御ユニット３２がＣＬＫ分周器２２の逓倍率を制御する。それにより、ＰＬＬ回路から出力されるクロック信号の周波数を安定させている。しかし、特許文献２には、ヒステリシス特性を有する回路によるコントロール電圧の制御方法については言及されていない。したがって、微小な電圧変動によりＰＬＬの動作が不安定になる可能性がある。
【００１８】
特許文献３に開示されているＰＬＬ回路及びその制御方法は、ＰＬＬ回路の出力クロックの発振周波数範囲を自動調整することを目的としている。そこで、特許文献３のＰＬＬ回路は、発振周波数範囲を段階的に制御できる電圧制御可変発振器（図１３）を備える。図１３に示すように、ＬＣタンク型の電圧制御発振器の発振ノードに付加する容量の大きさを制御信号ＣＯＮＴ０、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３で切り替えることによって、電圧制御発振器の発振周波数を制御するものである。しかし、特許文献３においても、ヒステリシス特性を有する回路によるコントロール電圧の制御方法については言及されていない。したがって、微小な電圧変動によりＰＬＬの動作が不安定になる可能性がある。
【特許文献１】特開２００５−１４３０３０号公報
【特許文献２】特表２００１−５２０４７１号公報
【特許文献３】特開２００２−２０８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述のように、従来のＰＬＬ回路は発振周波数を精度良くかつ安定して制御することができないという問題があった。
【課題を解決するための手段】
【００２０】
本発明にかかるＰＬＬ回路は、基準信号とフィードバック信号との位相差を検出する位相差比較回路と、前記位相差比較回路の出力信号に基づいて制御電圧を出力するフィルタ回路と、前記制御電圧に基づいて出力するクロック信号の周波数を制御する電圧制御発振回路と、前記クロック信号を分周して前記フィードバック信号を出力する分周回路と、前記制御電圧に基づいて前記分周回路の分周比を調整する自動調整回路と、を備えたＰＬＬ回路であって、前記自動調整回路は、前記制御電圧と第１の基準電圧との電位差に基づいて前記分周比を制御するための第１の制御信号と、前記第１の基準電圧を制御するための第２の制御信号と、を出力する比較回路と、前記第２の制御信号に基づいて前記第１の基準電圧を選択し出力する基準電圧選択回路と、を備える。
【００２１】
また、本発明にかかるＰＬＬ回路の制御方法は、基準信号とフィードバック信号との位相差を検出し、前記位相差に基づいて制御電圧を生成し、前記制御電圧に基づいて出力するクロック信号の周波数を制御し、前記制御電圧と第１の基準電圧との電位差に基づいて前記クロック信号の分周比を制御して前記フィードバック信号を生成し、前記制御電圧と前記第１の基準電圧との電位差に基づいて前記第１の基準電圧を制御するものである。
【００２２】
上述のような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することが可能である。
【発明の効果】
【００２３】
本発明により、発振周波数を精度良くかつ安定して制御することが可能なＰＬＬ回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２５】
発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１のＰＬＬ回路のブロック図である。このＰＬＬ回路は、入力される２つのクロックの位相差を比較するＰＦＤ（位相差比較回路）４０１と、入力信号に応じた電圧を出力するＣＰ（チャージポンプ）４０２と、パルス信号を直流成分に変換するＬＰＦ（フィルタ回路）４０３と、入力電圧に応じた周波数のクロック信号を出力するＶＣＯ（電圧制御発振回路）４０５と、入力されたクロック信号の周波数を１／Ｎに分周（Ｎは１以上の整数。分周比Ｎ）する１／Ｎプログラマブル分周器（分周回路）４０７と、入力されたクロック信号の周波数を１／Ｍに分周（Ｍは１以上の整数。分周比Ｍ）する１／Ｍプログラマブル分周器４０９と、入力電圧に応じた制御信号を出力する自動調整回路４１１と、を備える。さらに、自動調整回路４１１は、基準電圧発生器（基準電圧生成回路）４１２と、基準電圧選択器（基準電圧選択回路）４１３と、比較回路４３４と、を有する。なお、比較回路４３４は、第１の電圧コンパレータ（第１のコンパレータ）４１６と、第２の電圧コンパレータ（第２のコンパレータ）４１７と、コントローラ（コントロール回路）４１８と、を有する。
【００２６】
ＰＦＤ４０１の一方の入力端子は、外部入力端子に接続される。ＰＦＤ４０１の他方の入力端子は、１／Ｍプログラマブル分周器４０９の出力端子に接続される。ＰＦＤ４０１の出力端子は、ＣＰ４０２の入力端子に接続される。ＣＰ４０２の出力端子は、ＬＰＦ４０３の入力端子に接続される。ＬＰＦ４０３の出力端子は、ＶＣＯ４０５の入力端子と、自動調整回路４１１の入力端子と、にそれぞれ接続される。ＶＣＯ４０５の出力端子は、１／Ｎプログラマブル分周器４０７の一方の入力端子に接続される。自動調整回路４１１の出力端子は、１／Ｎプログラマブル分周器４０７の他方の入力端子に接続される。１／Ｎプログラマブル分周器４０７の出力端子は、外部出力端子と、１／Ｍプログラマブル分周器４０９の入力端子と、にそれぞれ接続される。
【００２７】
基準電圧発生器４１２の各出力端子は、基準電圧選択器４１３の各入力端子にそれぞれ接続される。基準電圧選択器４１３の一方の出力端子は、第１の電圧コンパレータ４１６の一方の入力端子に接続される。基準電圧選択器４１３の他方の出力端子は、第２の電圧コンパレータ４１７の一方の入力端子に接続される。第１の電圧コンパレータ４１６の他方の入力端子と、第２の電圧コンパレータ４１７の他方の入力端子には、ＬＰＦ４０３の出力端子が接続される。第１の電圧コンパレータ４１６の出力端子は、コントローラ４１８の一方の入力端子に接続される。第２の電圧コンパレータ４１７の出力端子は、コントローラ４１８の他方の入力端子に接続される。コントローラ４１８の一方の出力端子は、１／Ｎプログラマブル分周器４０７の入力端子に接続される。コントローラ４１８の他方の出力端子は、基準電圧選択器４１３の入力端子に接続される。
【００２８】
外部から入力される基準クロック（基準信号）４１０と、ＰＬＬ回路の出力クロックの周波数を１／Ｍに分周した比較クロック（フィードバック信号）と、がＰＦＤ４０１に入力される。ＰＦＤ４０１は、この２つの信号の位相差を比較してパルス信号として出力する。ＣＰ４０２は、ＰＦＤ４０１から出力されたパルス信号に応じた電圧の信号を出力する。ＬＰＦ４０３は、ＣＰ４０２から出力された信号を直流信号に変換し、コントロール電圧４０４として出力する。ＶＣＯ４０５は、コントロール電圧４０４に応じた周波数のクロックを、ＶＣＯ出力クロック４０６として出力する。１／Ｎプログラマブル分周器４０７は、ＶＣＯ出力クロック４０６の周波数を１／Ｎに分周し、ＰＬＬの出力クロック４０８として出力する。１／Ｍプログラマブル分周器４０９は、出力クロック４０８の周波数を１／Ｍに分周し、ＰＦＤ４０１の比較クロックとして出力する。
【００２９】
また、自動調整回路４１１において、基準電圧発生器４１２から出力された複数の基準電圧が基準電圧選択器４１３に入力される。基準電圧選択器４１３には、さらにコントローラ４１８から出力された第２の制御信号４２０が入力される。基準電圧選択器４１３は、第２の制御信号４２０に基づいて複数の基準電圧のいずれかを選択的に指定し、それぞれ第１の基準電圧４１４、第２の基準電圧４１５として出力する。第１の電圧コンパレータ４１６の一方の入力端子には、第１の基準電圧４１４が入力される。また、第１の電圧コンパレータ４１６の他方の入力端子には、コントロール電圧４０４が入力される。第１の電圧コンパレータ４１６は、入力された２つの電圧を比較した結果をコントローラ４１８の一方の入力端子に出力する。同様に、第２の電圧コンパレータ４１７の一方の入力端子には、第２の基準電圧４１５が入力される。第２の電圧コンパレータ４１７の他方の入力端子には、コントロール電圧４０４が入力される。第２の電圧コンパレータ４１７は、入力された２つの電圧を比較した結果をコントローラ４１８の他方の入力端子に出力する。コントローラ４１８は、コンパレータ４１６、４１７から出力された信号に基づいて、１／Ｎプログラマブル分周器４０７を制御する第１の制御信号４１９を出力する。また、コントローラ４１８は、コンパレータ４１６、４１７から出力された信号に基づいて、基準電圧選択器４１３を制御する第２の制御信号４２０を出力する。
【００３０】
次に、本発明の実施の形態１にかかるＰＬＬ回路の動作を説明する。なお、図５及び図６は、ＰＬＬ回路の一般的な関係を示した図であるため、本発明の実施の形態１の例においても適用できる。したがって、図５はＶＣＯ４０５のコントロール電圧４０４とＶＣＯ出力クロック４０６の周波数の関係を表すものとする。また、図６はＶＣＯ出力クロック４０６の周波数とそのランダムジッタの関係を表すものとする。また、図５及び図６のその他の説明は前記と同様であるため省略する。
【００３１】
まず、予めＶＣＯ４０５の回路シミュレーション等により、ＶＣＯ出力クロック４０６のランダムジッタが許容値Ｒ１以下となるようなコントロール電圧４０４の下限値Ｖ１と上限値Ｖ２を求めておく。ここで求められたＶ１、Ｖ２が基準電圧発生器４１２に設定される。
【００３２】
図２に基準電圧発生器４１２と基準電圧選択器４１３の回路構成の例を示す。基準電圧発生器４１２は、抵抗素子４２１〜４２５を有する。抵抗素子４２１〜４２５は、電源電圧端子（高電位側電源）ＶＤＤと接地電圧端子（低電位側電源）ＧＮＤとの間に直列に接続されている。具体的には、抵抗素子４２１の一方の端子は、電源電圧端子ＶＤＤに接続される。抵抗素子４２１の他方の端子は、ノード４２６を介して抵抗素子４２２の一方の端子に接続される。抵抗素子４２２の他方の端子は、ノード４２７を介して抵抗素子４２３の一方の端子に接続される。抵抗素子４２３の他方の端子は、ノード４２８を介して抵抗素子４２４の一方の端子に接続される。抵抗素子４２４の他方の端子は、ノード４２９を介して抵抗素子４２５の一方の端子に接続される。抵抗素子４２５の他方の端子は、接地電圧端子ＧＮＤに接続される。
【００３３】
基準電圧選択器４１３は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）４３１、４３２と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称す）４３０、４３３と、を有する。ＮＭＯＳ４３０のドレインは、基準電圧発生器４１２のノード４２６に接続される。ＰＭＯＳ４３１のソースは、基準電圧発生器４１２のノード４２７に接続される。ＰＭＯＳ４３２のソースは、基準電圧発生器４１２のノード４２８に接続される。ＮＭＯＳ４３３のドレインは、基準電圧発生器４１２のノード４２９に接続される。ＮＭＯＳ４３０のソースと、ＰＭＯＳ４３１のドレインは、それぞれ共通のノードを介して第２の電圧コンパレータ４１７の一方の入力端子に接続される。ＰＭＯＳ４３２のドレインと、ＮＭＯＳ４３３のソースは、それぞれ共通のノードを介して第１の電圧コンパレータ４１６の一方の入力端子に接続される。ここで、各トランジスタ４３０〜４３３のゲートには第２の制御信号４２０が入力される。それにより、各トランジスタのオンオフが制御される。
【００３４】
ここで、基準電圧発生器４１２において、抵抗素子４１２〜４２５の抵抗成分を調整することにより、ノード４２６〜４２９の電圧レベルを設定することができる。具体的には、ノード４２７はＶ２に相当する基準電圧５０２を示すように設定する。ノード４２６はＶ２より適当な値ΔＶだけ大きい（ただし、ΔＶ＞０）基準電圧５０１を示すように設定する。ノード４２８はＶ１に相当する基準電圧５０３を示すように設定する。ノード４２９はＶ１より適当な値ΔＶだけ小さい基準電圧５０４を示すように設定する。
【００３５】
基準電圧選択器４１３において、第２の制御信号４２０がロウレベルを示す場合、ＰＭＯＳ４３１とＰＭＯＳ４３２がオンする。また、ＮＭＯＳ４３０とＮＭＯＳ４３３はオフする。それにより、基準電圧５０２（Ｖ２）が第２の基準電圧４１５として基準電圧選択器４１３から出力される。また、基準電圧５０３（Ｖ１）が第１の基準電圧４１４として基準電圧選択器４１３から出力される。一方、第２の制御信号４２０がハイレベルを示す場合、ＮＭＯＳ４３０とＮＭＯＳ４３３がオンする。また、ＰＭＯＳ４３１とＰＭＯＳ４３２がオフする。それにより、基準電圧５０１（Ｖ２＋ΔＶ）が第２の基準電圧４１５として基準電圧選択器４１３から出力される。また、基準電圧５０４（Ｖ１−ΔＶ）が第１の基準電圧４１４として基準電圧選択器４１３から出力される。
【００３６】
ここで、第１の電圧コンパレータ４１６において、コントロール電圧４０４が第１の基準電圧４１４より大きくなると、出力信号がロウレベルからハイレベルに遷移する。また、第１の電圧コンパレータ４１６において、コントロール電圧４０４が第１の基準電圧４１４より小さくなると、出力信号がハイレベルからロウレベルに遷移する。同様に、第２の電圧コンパレータ４１７において、コントロール電圧４０４が第２の基準電圧４１５より大きくなると、出力信号がロウレベルからハイレベルに遷移する。また、第２の電圧コンパレータ４１７において、コントロール電圧４０４が第２の基準電圧４１５より小さくなると、出力信号がハイレベルからロウレベルに遷移する。ここで、第１の電圧コンパレータ４１６では、コントロール電圧４０４の下限電圧を検出するものとする。また、第２の電圧コンパレータ４１７では、コントロール電圧４０４の上限電圧を検出するものとする。
【００３７】
次に、１／Ｎプログラマブル分周器４０７の分周比を自動調整するコントローラ４１８の動作シーケンスについて図３を用いて説明する。まず、第２の制御信号４２０をロウレベルにセットすることにより、第１の基準電圧４１４として基準電圧５０３（Ｖ１）を、第２の基準電圧４１５として基準電圧５０２（Ｖ２）を選択する（Ｓ５０１）。
【００３８】
次に、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比を１（Ｎ＝１）にセットする（Ｓ５０２）。そして、コントロール電圧４０４が安定するまで一定時間待機する（Ｓ５０３）。その後、第１の電圧コンパレータ４１６によりコントロール電圧４０４と第１の基準電圧４１４を比較するとともに、第２の電圧コンパレータ４１７によりコントロール電圧４０４と第２の基準電圧４１５を比較する（Ｓ５０４）。
【００３９】
第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合、かつ、分周比Ｎが最大値Ｎｍａｘ（Ｎｍａｘは、１／Ｎプログラマブル分周器４０７が取り得る分周比Ｎの最大値）の場合（Ｓ５０５のＮＯ）、Ｓ５０１に戻る。第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合、かつ、分周比Ｎが最大値Ｎｍａｘ以外の場合（Ｓ５０５のＹＥＳ）、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比Ｎを１段階大きくする（Ｓ５０７）。例えば、分周比Ｎ＝１を分周比Ｎ＝２にする。つまり、１／Ｎプログラマブル分周器４０７から出力されるクロック信号の周波数を１段階小さくする。その後、Ｓ５０３に戻る。
【００４０】
第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにハイレベルである場合、かつ、分周比Ｎが"１"の場合（Ｓ５０６のＮＯ）、Ｓ５０１に戻る。第１の電圧コンパレータ４１６の出力信号と、第２の電圧コンパレータ４１７の出力信号がともにハイレベルである場合、かつ、分周比Ｎが"１"以外の場合（Ｓ５０６のＹＥＳ）、第１の制御信号４１９により１／Ｎプログラマブル分周器４０７の分周比Ｎを１段階小さくする（Ｓ５０８）。例えば、分周比Ｎ＝２を分周比Ｎ＝１にする。つまり、１／Ｎプログラマブル分周器４０７から出力されるクロック信号の周波数を１段階大きくする。その後、Ｓ５０３に戻る。
【００４１】
第１の電圧コンパレータ４１６の出力信号がハイレベルであって、かつ、第２の電圧コンパレータ４１７の出力信号がともにロウレベルである場合（正常動作の範囲内）、第２の制御信号４２０をハイレベルにセットする（Ｓ５０９）。それにより、第１の基準電圧４１４として基準電圧５０４（Ｖ１−ΔＶ）を、第２の基準電圧４１５として基準電圧５０１（Ｖ２＋ΔＶ）を選択する。つまり、第１の電圧コンパレータ４１６及び第２の電圧コンパレータ４１７の判定結果にヒステリシス特性を持たせる。その後、Ｓ５０３に戻る。
【００４２】
このような自動調整回路４１１を常に動作させることにより、１／Ｎプログラマブル分周器４０７の分周比Ｎを最適な値に制御することができる。つまり、基準クロック４１０の周波数の変化によりＰＬＬの出力クロック４０８の周波数が変化しても、１／Ｎプログラマブル分周器４０７の分周比を最適な値に制御することができる。その際、外部からの制御を一切加える必要がない。その結果、コントロール電圧４０４は常にＰＬＬ回路の正常動作範囲内の値を示す。つまり、出力クロック４０８のランダムジッタを常に許容値以下に抑えることができる。
【００４３】
さらに、図３のＳ５０９に示すように、コントロール電圧４０４が正常動作範囲内で動作することを確認した後は、電圧コンパレータ４１６、４１７の判定結果にヒステリシス特性を持たせている。それにより、リップル電圧等による微小なコントロール電圧４０４の変動に対して自動調整回路４１１が過敏に応答することを防ぐことができる。
【００４４】
一例として、図６に示すように、このＰＬＬに許容されるＶＣＯ出力クロック４０６のランダムジッタの上限値をＲ１とする。また、許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最小値をＦ１とする。許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最大値をＦ２とする。ここで、１／Ｎプログラマブル分周器４０７の分周比を１に設定（Ｎ＝１）した場合に、このＰＬＬを使用するアプリケーションから要求されるＶＣＯ出力クロック４０６の最小周波数をＦＬとする。また、そのときのＶＣＯ出力クロック４０６の最大周波数をＦＨとする。なお、ＦＨ＞ＦＬ、Ｆ２＞ＦＨ、Ｆ１＞ＦＬ、Ｆ２＞（Ｆ１×２）という関係があるものと仮定する。
【００４５】
このとき、ＶＣＯ出力クロック４０６の周波数がＦＬ付近では、明らかにランダムジッタが許容値Ｒ１を超過してしまう。この場合に、自動調整回路４１１によって１／Ｎプログラマブル分周器４０７の分周比が例えば"２"（Ｎ＝２）に制御される。このときのＰＬＬ回路の出力クロック４０８の周波数とそのランダムジッタの関係を図７に示す。なお、Ｎ＝２の場合に、ランダムジッタが許容値Ｒ１以下を示すＶＣＯ出力クロック４０６の周波数の最小値をＦ３とする。また、そのときのＶＣＯ出力クロック４０６の最大値をＦ４とする。図７の例に示すように、Ｆ３はＦＬよりも小さな値（ＦＬ＞Ｆ３）を示す。そのため、ＰＬＬ回路の出力クロック４０８の周波数がＦＬからＦＨまでのいずれの値を示した場合でも、ランダムジッタを許容値Ｒ１以下に制御することができる。したがって、このＰＬＬ回路を使用するアプリケーションの要求を満たすことが出来る。
【００４６】
以上のように、本発明の実施の形態のＰＬＬ回路では、基準電圧発生器４１２および基準電圧選択器４１３によって、コントロール電圧４０４の下限値Ｖ１と上限値Ｖ２に相当する２個の基準電圧４１４、４１５を発生させる。例えば、この下限値Ｖ１と上限値Ｖ２の電圧範囲は、ＶＣＯ出力クロック４０６のランダムジッタが許容値Ｒ１以下を示す電圧範囲である。この２つの基準電圧４１４、４１５とＶＣＯコントロール電圧４０４とをそれぞれ比較することにより、コントロール電圧４０４が設定した電圧範囲内にあることを精度よく検出することができる。また、１／Ｎプログラマブル分周器の分周比がいったん適切な値に設定された後は、第１の基準電圧４１４をＶ１からＶ１−ΔＶに、第２の基準電圧４１５をＶ２からＶ２+ΔＶに変化させる。それにより、リップル電圧等による微小なコントロール電圧４０４の変動に対して自動調整回路４１１が過敏に応答することを防ぐことができる。それにより、ＰＬＬの動作を安定させることができる。
【００４７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態では２個の基準電圧と２個のコンパレータを用いた例について説明したが、これに限られない。例えば、３個以上の基準電圧と、３個以上のコンパレータを用いた回路構成も可能である。あるいは、１個の基準電圧と１個のコンパレータを用いた回路構成も可能である。また、本実施の形態では、自動調整回路４１１を常に動作させた場合の例について説明したが、これに限られず、外部からの制御信号により自動調整回路４１１を一時的に停止させるような回路構成も可能である。
【００４８】
また、本発明の実施の形態では、基準電圧選択器４１３にＭＯＳトランジスタが備えられた場合の例について説明したが、これに限られず、他のスイッチ素子を備えても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１にかかるＰＬＬ回路を示すブロック図である。
【図２】本発明の実施の形態１にかかる自動調整回路の一部を示す回路図である。
【図３】本発明の実施の形態１にかかる自動調整回路の処理を示すフローチャートである。
【図４】従来技術のＰＬＬ回路のブロック図である。
【図５】典型的なＶＣＯのコントロール電圧とＶＣＯ出力クロック周波数の関係を示す図である。
【図６】典型的なＶＣＯ出力クロック周波数とそのランダムジッタの関係を示す図である。
【図７】ＰＬＬ出力クロックの周波数とそのランダムジッタの関係を示す図である。
【図８】特許文献１のＰＬＬ回路を示すブロック図である。
【図９】特許文献１の逓倍率制御回路の例を示す回路図である。
【図１０】特許文献１のシュミットトリガ回路の入出力特性を示す図である。
【図１１】特許文献１のシュミットトリガ回路の入出力特性を示す図である。
【図１２】特許文献２のＰＬＬ回路を示すブロック図である。
【図１３】特許文献３の電圧制御可変周波数発振器の構成を示す回路図である。
【符号の説明】
【００５０】
４０１ ＰＦＤ
４０２ ＣＰ
４０３ ＬＰＦ
４０４ コントロール電圧
４０５ ＶＣＯ
４０６ ＶＣＯ出力クロック
４０７ １／Ｎプログラマブル分周器
４０８ 出力クロック
４０９ １／Ｍプログラマブル分周器
４１０ 基準クロック
４１１ 自動調整回路
４１２ 基準電圧発生器
４１３ 基準電圧選択器
４１４ 第１の基準電圧
４１５ 第２の基準電圧
４１６ 第１の電圧コンパレータ
４１７ 第２の電圧コンパレータ
４１８ コントローラ
４１９ 第１の制御信号
４２０ 第２の制御信号
４２１ 抵抗素子
４２２ 抵抗素子
４２３ 抵抗素子
４２４ 抵抗素子
４２５ 抵抗素子
４２６ ノード
４２７ ノード
４２８ ノード
４２９ ノード
４３０ Ｐチャネル型ＭＯＳトランジスタ
４３１ Ｐチャネル型ＭＯＳトランジスタ
４３２ Ｎチャネル型ＭＯＳトランジスタ
４３３ Ｎチャネル型ＭＯＳトランジスタ
４３４ 比較回路
【特許請求の範囲】
【請求項１】
基準信号とフィードバック信号との位相差を検出する位相差比較回路と、
前記位相差比較回路の出力信号に基づいて制御電圧を出力するフィルタ回路と、
前記制御電圧に基づいて出力するクロック信号の周波数を制御する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバック信号を出力する分周回路と、
前記制御電圧に基づいて前記分周回路の分周比を調整する自動調整回路と、を備えたＰＬＬ回路であって、
前記自動調整回路は、
前記制御電圧と第１の基準電圧との電位差に基づいて前記分周比を制御するための第１の制御信号と、前記第１の基準電圧を制御するための第２の制御信号と、を出力する比較回路と、
前記第２の制御信号に基づいて前記第１の基準電圧を選択し出力する基準電圧選択回路と、を備えたＰＬＬ回路。
【請求項２】
前記第１の制御信号は、前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と第２の基準電圧との電位差に基づき、
前記第２の制御信号は、前記第１の基準電圧に加え、前記第２の基準電圧を制御するものであって、
前記基準電圧選択回路は、前記第２の制御信号に基づいて前記第１及び前記第２の基準電圧を選択し出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記基準電圧選択回路は、
前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との電圧範囲内である場合において、前記電圧範囲を広げるように前記第１及び前記第２の基準電圧を選択し出力することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記比較回路は、
前記第１の基準電圧と前記制御電圧との電位差を比較する第１のコンパレータと、
前記第２の基準電圧と前記制御電圧との電位差を比較する第２のコンパレータと、
前記第１及び前記第２のコンパレータの比較結果に基づいて前記第１及び前記第２の制御信号を出力するコントロール回路と、を備えた請求項２または３に記載のＰＬＬ回路。
【請求項５】
前記自動調整回路は、
高電位側電源と低電位側電源との間に直列に接続された抵抗素子の電圧降下に基づいて基準電圧を生成する基準電圧生成回路をさらに備え、
前記基準電圧選択回路は、前記基準電圧生成回路から出力された複数の基準電圧のいずれかを選択し出力することを特徴とする請求項２〜４のいずれか一項に記載のＰＬＬ回路。
【請求項６】
基準信号とフィードバック信号との位相差を検出し、
前記位相差に基づいて制御電圧を生成し、
前記制御電圧に基づいて出力するクロック信号の周波数を制御し、
前記制御電圧と第１の基準電圧との電位差に基づいて前記クロック信号の分周比を制御して前記フィードバック信号を生成し、
前記制御電圧と前記第１の基準電圧との電位差に基づいて前記第１の基準電圧を制御するＰＬＬ回路の制御方法。
【請求項７】
前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と第２の基準電圧との電位差に基づいて前記フィードバック信号の分周比を制御して前記フィードバック信号を生成し、
前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と前記第２の基準電圧との電位差に基づいて前記第１及び前記第２の基準電圧を制御する請求項６に記載のＰＬＬ回路の制御方法。
【請求項８】
前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との電圧範囲内である場合において、前記第１及び前記第２の基準電圧との電圧範囲を広げるように、前記第１及び前記第２の基準電圧を制御することを特徴とする請求項６または７に記載のＰＬＬ回路の制御方法。
【請求項１】
基準信号とフィードバック信号との位相差を検出する位相差比較回路と、
前記位相差比較回路の出力信号に基づいて制御電圧を出力するフィルタ回路と、
前記制御電圧に基づいて出力するクロック信号の周波数を制御する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバック信号を出力する分周回路と、
前記制御電圧に基づいて前記分周回路の分周比を調整する自動調整回路と、を備えたＰＬＬ回路であって、
前記自動調整回路は、
前記制御電圧と第１の基準電圧との電位差に基づいて前記分周比を制御するための第１の制御信号と、前記第１の基準電圧を制御するための第２の制御信号と、を出力する比較回路と、
前記第２の制御信号に基づいて前記第１の基準電圧を選択し出力する基準電圧選択回路と、を備えたＰＬＬ回路。
【請求項２】
前記第１の制御信号は、前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と第２の基準電圧との電位差に基づき、
前記第２の制御信号は、前記第１の基準電圧に加え、前記第２の基準電圧を制御するものであって、
前記基準電圧選択回路は、前記第２の制御信号に基づいて前記第１及び前記第２の基準電圧を選択し出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記基準電圧選択回路は、
前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との電圧範囲内である場合において、前記電圧範囲を広げるように前記第１及び前記第２の基準電圧を選択し出力することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記比較回路は、
前記第１の基準電圧と前記制御電圧との電位差を比較する第１のコンパレータと、
前記第２の基準電圧と前記制御電圧との電位差を比較する第２のコンパレータと、
前記第１及び前記第２のコンパレータの比較結果に基づいて前記第１及び前記第２の制御信号を出力するコントロール回路と、を備えた請求項２または３に記載のＰＬＬ回路。
【請求項５】
前記自動調整回路は、
高電位側電源と低電位側電源との間に直列に接続された抵抗素子の電圧降下に基づいて基準電圧を生成する基準電圧生成回路をさらに備え、
前記基準電圧選択回路は、前記基準電圧生成回路から出力された複数の基準電圧のいずれかを選択し出力することを特徴とする請求項２〜４のいずれか一項に記載のＰＬＬ回路。
【請求項６】
基準信号とフィードバック信号との位相差を検出し、
前記位相差に基づいて制御電圧を生成し、
前記制御電圧に基づいて出力するクロック信号の周波数を制御し、
前記制御電圧と第１の基準電圧との電位差に基づいて前記クロック信号の分周比を制御して前記フィードバック信号を生成し、
前記制御電圧と前記第１の基準電圧との電位差に基づいて前記第１の基準電圧を制御するＰＬＬ回路の制御方法。
【請求項７】
前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と第２の基準電圧との電位差に基づいて前記フィードバック信号の分周比を制御して前記フィードバック信号を生成し、
前記制御電圧と前記第１の基準電圧との電位差に加え、前記制御電圧と前記第２の基準電圧との電位差に基づいて前記第１及び前記第２の基準電圧を制御する請求項６に記載のＰＬＬ回路の制御方法。
【請求項８】
前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との電圧範囲内である場合において、前記第１及び前記第２の基準電圧との電圧範囲を広げるように、前記第１及び前記第２の基準電圧を制御することを特徴とする請求項６または７に記載のＰＬＬ回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−１３５９５６（Ｐ２０１０−１３５９５６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０８１３１（Ｐ２００８−３０８１３１）
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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