位相同期回路及びその制御方法、通信装置
【課題】
安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供する。
【解決手段】
位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と電圧制御発振回路の出力信号との位相を比較する比較手段と、位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を制御電圧として電圧制御発振回路に入力する切換手段と、入力信号の異常を検出する異常検出手段とを具備し、切換手段は、異常検出手段による異常の検出結果に基づいて２つ以上のサンプル／ホールド回路のいずれかの出力を選択する。
安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供する。
【解決手段】
位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と電圧制御発振回路の出力信号との位相を比較する比較手段と、位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を制御電圧として電圧制御発振回路に入力する切換手段と、入力信号の異常を検出する異常検出手段とを具備し、切換手段は、異常検出手段による異常の検出結果に基づいて２つ以上のサンプル／ホールド回路のいずれかの出力を選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に使用される位相同期回路及びその制御方法、通信装置に関する。
【背景技術】
【０００２】
バースト状に間欠的に入力される基準信号に同期させてクロックの生成などを行なう位相同期回路（以下、サンプル／ホールド型ＰＬＬ（Phase Locked Loop）、また単にＰＬＬ回路などと呼ぶ）が知られている。
【０００３】
図９は、従来のサンプル／ホールド型ＰＬＬ回路の構成を示す図である。サンプル／ホールド型ＰＬＬ回路には、間欠的に基準信号が入力信号として入力される。入力信号が入力されると、サンプル／ホールド型ＰＬＬ回路は、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周されたクロックとを位相比較する。この比較後、低域通過フィルタであるＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をサンプル／ホールド回路（以下、Ｓ／Ｈと略する場合もある）１２に入力する。Ｓ／Ｈ１２は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作を行なう。Ｓ／Ｈ１２の出力は、ＶＣＯ６の制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。このようなサンプル／ホールド型ＰＬＬ回路を用いることで、間欠的にしか存在しない基準信号に対して同期の取れた連続信号を得ることができる。
【０００４】
サンプリング期間に入力される基準信号にノイズが重畳していたり、この基準信号が充分なレベル確保出来なかったりした場合、ＰＬＬ回路の同期が外れた状態で、バースト期間が終わってしまう可能性がある。この場合、同期が外れた後、次のバースト期間で同期が取れるまでの間、同期が取れていない状態となり、安定したＰＬＬ動作をすることができない。
【０００５】
従来、サンプリング期間に入力される基準信号が、例えば、再生装置のドロップアウトなどを原因として正常な信号状態を保てない場合、サンプル／ホールド回路をホールド状態にし、異常となる直前の電圧を保持する技術が知られている（特許文献１参照）。
【特許文献１】特開昭６２−２９２０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の構成では、種々の課題がある。例えば、従来の構成では、ＶＣＯ制御電圧に影響が出る前に、入力信号の異常を検出しホールド状態に切り換えなければ、同期が外れてしまう。
【０００７】
そこで、本発明は、上記課題に鑑みてなされたものであり、安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一態様による位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較手段と、前記比較手段による位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換手段と、前記入力信号の異常を検出する異常検出手段とを具備し、前記切換手段は、前記異常検出手段による異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択することを特徴とする。
【０００９】
また、本発明の一態様は、位相同期回路の制御方法であって、電圧制御発振回路で制御電圧に応じた信号を出力信号として出力する出力工程と、入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較工程と、前記比較工程での位相の比較に基づく電圧を２つ以上のサンプル／ホールド回路それぞれに異なるタイミングで保持させる保持工程と、前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換工程と、前記入力信号の異常を検出する異常検出工程とを含み、前記切換工程では、前記異常検出工程での異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、安定した周波数の出力信号を出力できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係わる位相同期回路及びその制御方法、通信装置の一実施の形態について添付図面を参照して詳細に説明する。位相同期回路は、例えば、通信装置に内蔵され、通信のために使用される。
【００１２】
（実施形態１）
図１は、実施形態１に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【００１３】
ＰＬＬ回路は、位相同期制御により入力信号に同期した周波数の出力信号を出力する位相同期回路である。ここで、ＰＬＬ回路は、位相比較器１と、ＬＰＦ２と、Ｓ／Ｈａ３と、Ｓ／Ｈｂ４と、切換スイッチ５と、ＶＣＯ６と、１／Ｎ分周回路７と、ノイズ検出回路８と、パルス発生器９とを具備して構成される。
【００１４】
位相比較器１は、入力信号とＶＣＯ６の出力信号との位相を比較する。ここで比較対象となるＶＣＯ６の出力信号は、１／Ｎ分周回路７でＮ分周した周波数（クロック）となる。ＬＰＦ（Low Pass Filter）２は、高域周波数を除去し低域周波数のみを通過させる低域通過フィルタであり、位相比較器１の出力から位相誤差電圧を除去する。Ｓ／Ｈａ３は、第１のサンプル／ホールド回路として機能し、Ｓ／Ｈｂ４は、第２のサンプル／ホールド回路として機能する。切換スイッチ５は、Ｓ／Ｈａ３及びＳ／Ｈｂ４のいずれかを選択する。この選択により、いずれかのサンプル／ホールド回路（以下、Ｓ／Ｈと略する場合もある）からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ（Voltage Controlled Oscillator）６は、電圧制御発振回路であり、切換スイッチ５を介して入力されるＳ／Ｈ回路からの制御電圧に応じた周波数の信号を生成し、それを出力信号として出力する。１／Ｎ分周回路７は、ＶＣＯ６からの周波数を分周する。ノイズ検出回路８は、異常状態を検出する異常検出手段として機能し、具体的には、入力信号のノイズ等（信号レベルの低下も含む）を検出しその検出結果をパルス発生器９に出力する。パルス発生器９は、制御信号を発生し、ＰＬＬ回路を構成する各部を制御する。以上が、実施形態１に係わるＰＬＬ回路の構成についての説明である。
【００１５】
ここで、ＰＬＬ回路に対して、例えば、間欠的に基準信号が入力信号として入力されたとする。ＰＬＬ回路では、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周した出力信号（クロック）とを位相比較する。この比較後、ＰＬＬ回路は、ＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をＳ／Ｈａ３及びＳ／Ｈｂ４に入力する。Ｓ／Ｈａ３及びＳ／Ｈｂ４は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作する。切換スイッチ５において、Ｓ／Ｈａ３又はＳ／Ｈｂ４のいずれかの出力が選択され、その選択されたＳ／Ｈ回路からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。また、ノイズ検出回路８において、入力信号のノイズを検出すると、ノイズ検出回路８からパルス発生器９に検出信号が出力される。
【００１６】
次に、図２〜図４を用いて、図１に示すＰＬＬ回路の処理の流れについて説明する。図２及び図３は、図１に示すＰＬＬ回路の動作の一例を示すフローチャートであり、図４は、その際に使用される各種信号の一例を示す図である。
【００１７】
ここでは、図４に示す表を参照しながら、図２、図３に示すフローチャートを順に追って説明する。電源投入等がなされると、この処理は開始される（ステップＳ１０１）。ＰＬＬ回路では、まず、システムがリセットされ、切換スイッチ５を制御する信号であるＳＷ（サンプルホールド回路切換信号）がＳ／Ｈａ３選択状態になり、ＮＯＩＳＥ（ノイズ検出信号）がノイズ未発生状態に初期設定される（ステップＳ１０２）。その後、ＰＬＬ回路は、間欠的な基準信号の入力において、実際に基準信号が入力される期間を示すバースト期間となるまで待機する（ステップＳ１０３でＮＯ）。
【００１８】
ここで、バースト期間になると（ステップＳ１０３でＹＥＳ）、パルス発生器９からＳ／Ｈａ３及びＳ／Ｈｂ４に対してサンプリングモードへの移行を指示する信号（ＳＨａ＝１、ＳＨｂ＝１）が入力される。これにより、Ｓ／Ｈａ３及びＳ／Ｈｂ４は、サンプリング動作を開始する（ステップＳ１０４）。このサンプリング動作は、バースト期間が終了するまで継続して行なわれる（ステップＳ１０５でＹＥＳ）。サンプリング動作時は、ＰＬＬ回路が閉ループとなり、実際にＰＬＬ動作（位相同期制御に係わる処理）をしている期間となる。
【００１９】
バースト期間が終了すると（ステップＳ１０５でＮＯ）、ＰＬＬ回路は、サンプリング動作からホールド動作に移行する。このホールド動作への移行に伴って、パルス発生器９から出力されるＳ／Ｈａ３の制御モードを決める信号は、サンプリング・モード（ＳＨａ＝１）に設定される。また、パルス発生器９から出力されるＳ／Ｈｂ４の制御モードを決める信号は、ホールド・モード（ＳＨｂ＝０）に設定される（ステップＳ１０６）。
【００２０】
ＰＬＬ回路は、次のバースト期間までホールド動作を維持する（ステップＳ１０７でＮＯ）。ホールド動作期間では、ＰＬＬ回路が開ループとなり、ＰＬＬ動作は行なわず、Ｓ／Ｈ回路に保持された電圧によりＶＣＯ６が制御されクロックが生成される。次のバースト期間となりＳＨ信号がサンプリング状態（ＳＨ＝１）となると（ステップＳ１０７でＹＥＳ）、パルス発生器９からのＳＨａ信号及びＳＨｂ信号に従って、Ｓ／Ｈａ３はサンプリング動作、Ｓ／Ｈｂ４はホールド動作を行なう。
【００２１】
バースト期間が終了すると（ステップＳ１０８でＮＯ）、図３に移り、ＰＬＬ回路は、パルス発生器９において、ノイズ検出回路８からのＮＯＩＳＥ（ノイズ検出信号）を確認する。この処理は、バースト期間中にノイズが発生していた場合には、ＰＬＬ動作が正常に行なえていないため、それを確認するために行なう。この結果、ノイズの発生が確認されなければ（ステップＳ１０９でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ１１０）。また、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１１）。その後、ＰＬＬ回路は、ステップＳ１０７の処理へ戻る。
【００２２】
一方、ステップＳ１０９の判断において、ノイズの発生が確認された場合（ステップＳ１０９でＮＯ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をホールド・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１２）。その後、ＰＬＬ回路は、バースト期間になるまで待機する（ステップＳ１１３でＮＯ）。バースト期間になると（ステップＳ１１３でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１４）。ＰＬＬ回路は、バースト期間の間、サンプリング動作を続ける（ステップＳ１１５でＹＥＳ）。
【００２３】
ここで、バースト期間が終了し（ステップＳ１１５でＮＯ）、そのバースト期間中にノイズが発生していた場合（ステップＳ１１６でＮＯ）、ＰＬＬ回路は、再度、ステップＳ１１２の処理に戻る。一方、ノイズが発生せずサンプリング動作が終了した場合（ステップＳ１１６でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換える。そして、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ１１７）。更に、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換えた後（ステップＳ１１８）、ステップＳ１０７の処理に戻る。
【００２４】
以上説明したように実施形態１によれば、２つのサンプル／ホールド回路を使用してサンプル／ホールド型ＰＬＬ動作を行なう。このとき、２つのサンプル／ホールド回路それぞれは、異なるタイミングでサンプリング動作を行なう。そのため、サンプリング動作時にノイズが発生した場合には、安定した電圧を保持しているサンプル／ホールド回路側の出力に切り換え、ホールド動作時のクロック生成を行なう。これにより、外乱によりＶＣＯの制御電圧が適切な電圧から外れてしまうおそれのある場合であっても、安定したクロック生成が可能となる。
【００２５】
（実施形態２）
次に、実施形態２について説明する。図５は、実施形態２に係わるＰＬＬ回路の構成の一例を示すブロック図である。なお、実施形態１を説明した図１と同一の構成については、同一の符号を付し、その説明については省略する。ここでは、相違点を挙げて説明する。相違点としては、第１の同期検出回路として同期検出回路ａ１０と、第２の同期検出回路として同期検出回路ｂ１１とが新たな構成として設けられているところにある。
【００２６】
ここで、ＰＬＬ回路に対して、例えば、間欠的に基準信号が入力信号として入力されたとする。ＰＬＬ回路では、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周した出力信号（クロック）とを位相比較する。この比較後、ＰＬＬ回路は、ＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をＳ／Ｈａ３及びＳ／Ｈｂ４に入力する。Ｓ／Ｈａ３及びＳ／Ｈｂ４は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作する。切換スイッチ５において、Ｓ／Ｈａ３又はＳ／Ｈｂ４のいずれかの出力が選択され、その選択されたＳ／Ｈ回路からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。また、ノイズ検出回路８において、入力信号のノイズを検出すると、ノイズ検出回路８からパルス発生器９に検出信号が出力される。また更に、第１の同期検出回路ａ又は同期検出回路ｂにおいて、ＰＬＬ同期していることを検出すると、これら同期検出回路からパルス発生器９に検出信号が出力される。
【００２７】
次に、図６〜図８を用いて、図５に示すＰＬＬ回路の処理の流れについて説明する。図６及び図７は、図５に示すＰＬＬ回路の動作の一例を示すフローチャートであり、図８は、その際に使用される各種信号の一例を示す図である。
【００２８】
ここでは、図８に示す表を参照しながら、図６、図７に示すフローチャートを順に追って説明する。電源投入等がなされると、この処理は開始される（ステップＳ２０１）。ＰＬＬ回路では、まず、システムがリセットされ、切換スイッチ５を制御する信号であるＳＷ（サンプルホールド回路切換信号）がＳ／Ｈａ３選択状態になり、ＮＯＩＳＥ（ノイズ検出信号）がノイズ未発生状態に初期設定される。このとき、ＬＯＣＫ（ＰＬＬロック検出信号）も非同期状態に初期設定される（ステップＳ２０２）。その後、ＰＬＬ回路は、間欠的な基準信号の入力において、実際に基準信号が入力される期間を示すバースト期間となるまで待機する（ステップＳ２０３でＮＯ）。
【００２９】
ここで、バースト期間になると（ステップＳ２０３でＹＥＳ）、パルス発生器９からＳ／Ｈａ３及びＳ／Ｈｂ４に対してサンプリングモードへの移行を指示する信号（ＳＨａ＝１、ＳＨｂ＝１）が入力される。これにより、Ｓ／Ｈａ３及びＳ／Ｈｂ４は、サンプリング動作を開始する（ステップＳ２０４）。このサンプリング動作は、バースト期間が終了するまで継続して行なわれる（ステップＳ２０５でＹＥＳ）。サンプリング動作時は、ＰＬＬ回路が閉ループとなり、実際にＰＬＬ動作をしている期間となる。
【００３０】
バースト期間が終了すると（ステップＳ２０５でＮＯ）、ＰＬＬ回路は、サンプリング動作からホールド動作に移行し、パルス検出器９において、同期検出回路１０及び１１からのＬＯＣＫ（ＰＬＬロック検出信号）の値を判定する。その結果、同期検出状態（ＬＯＣＫ＝１）であれば（ステップＳ２０６でＹＥＳ）、パルス発生器９から出力されるＳ／Ｈａ３の制御モードを決める信号は、サンプリング・モード（ＳＨａ＝１）に設定される。また、パルス発生器９から出力されるＳ／Ｈｂ４の制御モードを決める信号は、ホールド・モード（ＳＨｂ＝０）に設定される。このとき、ＬＯＣＫ（ＰＬＬロック検出信号）は、ＯＦＦ（ＬＯＣＫ＝０）にされる（ステップＳ２０７）。一方、ＬＯＣＫ（ＰＬＬロック検出信号）が非同期状態（ＬＯＣＫ＝０）であれば（ステップＳ２０６でＮＯ）、ＰＬＬ回路は、ステップＳ２０３の処理に戻り、同期するまでＰＬＬ動作を繰り返す。
【００３１】
ＰＬＬ回路は、次のバースト期間までホールド動作を維持する（ステップＳ２０８でＮＯ）。ホールド動作期間では、ＰＬＬ回路が開ループとなり、ＰＬＬ動作は行なわず、Ｓ／Ｈ回路に保持された電圧によりＶＣＯ６が制御されクロックが生成される。次のバースト期間となりＳＨ信号がサンプリング状態（ＳＨ＝１）となると（ステップＳ２０８でＹＥＳ）、パルス発生器９からのＳＨａ信号及びＳＨｂ信号に従って、Ｓ／Ｈａ３はサンプリング動作、Ｓ／Ｈｂ４はホールド動作を行なう。バースト期間が終了すると（ステップＳ２０９でＮＯ）、図７に移り、ＰＬＬ回路は、パルス発生器９において、同期検出回路１０及び１１からのＮＯＩＳＥ（ＰＬＬロック検出信号）を確認する。この処理は、バースト期間中にＰＬＬ回路の同期が外れていなかったかを確認するために行なう。この結果、同期が取れていた旨確認できれば（ステップＳ２１０でＹＥＳ）、次に、ＰＬＬ回路は、パルス発生器９において、ノイズ検出回路８からのＮＯＩＳＥ（ノイズ検出信号）を確認する。ノイズの発生が確認されなければ（ステップＳ２１１でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ２１２）。また、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１３）。その後、ＰＬＬ回路は、ステップＳ２０８の処理へ戻る。
【００３２】
一方、ステップＳ２１１の判断においてノイズの発生が確認された場合（ステップＳ２１１でＮＯ）、又はステップＳ２１０の判断において非同期である旨が確認された場合には（ステップＳ２１０でＮＯ）、ＰＬＬ回路は、ステップＳ２１４の処理に進む。すなわち、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をホールド・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１４）。その後、ＰＬＬ回路は、バースト期間になるまで待機する（ステップＳ２１５でＮＯ）。バースト期間になると（ステップＳ２１５でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１６）。ＰＬＬ回路は、バースト期間の間、サンプリング動作を続ける（ステップＳ２１７でＹＥＳ）。
【００３３】
ここで、このバースト期間中に同期が取れていない、又はノイズが発生していた場合には（ステップＳ２１８でＮＯ又はステップＳ２１９でＮＯ）、ＰＬＬ回路は、再度、ステップＳ２１４の処理に戻る。一方、バースト期間中に同期が取れており、また、ノイズが発生せずにバースト期間でのサンプリング動作が終了した場合（ステップＳ２１８でＹＥＳの後、ステップＳ２１９でＹＥＳ）、ＰＬＬ回路は、ステップＳ２２０の処理に進む。そして、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ２２０）。更に、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換えた後（ステップＳ２２１）、ステップＳ２０８の処理に戻る。
【００３４】
以上説明したように実施形態２によれば、実施形態１の構成に加えて、ＰＬＬ動作による同期状態を検出し、同期の取れた状態のＶＣＯ制御信号（制御電圧）でＶＣＯを制御する。これにより、より安定したＰＬＬ動作が可能になる。
【００３５】
以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。
【００３６】
例えば、上述したＰＬＬ回路は、不図示の通信装置に内蔵され、通信の際に利用されてもよい。つまり、本発明は、通信装置にも適用することができる。
【００３７】
また、上述した実施形態１及び２では、サンプル／ホールド回路が２つ設けられている場合を説明したが、これに限られず、この回路が３以上設けられていてもよい。その場合、実施形態２で説明した同期検出回路もそれに合わせて増設すればよい。
【図面の簡単な説明】
【００３８】
【図１】実施形態１に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【図２】図１に示すＰＬＬ回路の動作の一例を示す第１のフローチャートである。
【図３】図１に示すＰＬＬ回路の動作の一例を示す第２のフローチャートである。
【図４】図１に示すＰＬＬ回路で使用される各種信号の一例を示す図である。
【図５】実施形態２に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【図６】図５に示すＰＬＬ回路の動作の一例を示す第１のフローチャートである。
【図７】図５に示すＰＬＬ回路の動作の一例を示す第２のフローチャートである。
【図８】図５に示すＰＬＬ回路で使用される各種信号の一例を示す図である。
【図９】従来例を示す図である。
【符号の説明】
【００３９】
１ 位相比較器
２ ＬＰＦ
３ Ｓ／Ｈａ
４ Ｓ／Ｈｂ
５ 切換スイッチ
６ ＶＣＯ
７ １／Ｎ分周回路
８ ノイズ検出回路
９ パルス発生器
１０ 同期検出回路ａ
１１ 同期検出回路ｂ
【技術分野】
【０００１】
本発明は、電子機器に使用される位相同期回路及びその制御方法、通信装置に関する。
【背景技術】
【０００２】
バースト状に間欠的に入力される基準信号に同期させてクロックの生成などを行なう位相同期回路（以下、サンプル／ホールド型ＰＬＬ（Phase Locked Loop）、また単にＰＬＬ回路などと呼ぶ）が知られている。
【０００３】
図９は、従来のサンプル／ホールド型ＰＬＬ回路の構成を示す図である。サンプル／ホールド型ＰＬＬ回路には、間欠的に基準信号が入力信号として入力される。入力信号が入力されると、サンプル／ホールド型ＰＬＬ回路は、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周されたクロックとを位相比較する。この比較後、低域通過フィルタであるＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をサンプル／ホールド回路（以下、Ｓ／Ｈと略する場合もある）１２に入力する。Ｓ／Ｈ１２は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作を行なう。Ｓ／Ｈ１２の出力は、ＶＣＯ６の制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。このようなサンプル／ホールド型ＰＬＬ回路を用いることで、間欠的にしか存在しない基準信号に対して同期の取れた連続信号を得ることができる。
【０００４】
サンプリング期間に入力される基準信号にノイズが重畳していたり、この基準信号が充分なレベル確保出来なかったりした場合、ＰＬＬ回路の同期が外れた状態で、バースト期間が終わってしまう可能性がある。この場合、同期が外れた後、次のバースト期間で同期が取れるまでの間、同期が取れていない状態となり、安定したＰＬＬ動作をすることができない。
【０００５】
従来、サンプリング期間に入力される基準信号が、例えば、再生装置のドロップアウトなどを原因として正常な信号状態を保てない場合、サンプル／ホールド回路をホールド状態にし、異常となる直前の電圧を保持する技術が知られている（特許文献１参照）。
【特許文献１】特開昭６２−２９２０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の構成では、種々の課題がある。例えば、従来の構成では、ＶＣＯ制御電圧に影響が出る前に、入力信号の異常を検出しホールド状態に切り換えなければ、同期が外れてしまう。
【０００７】
そこで、本発明は、上記課題に鑑みてなされたものであり、安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一態様による位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較手段と、前記比較手段による位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換手段と、前記入力信号の異常を検出する異常検出手段とを具備し、前記切換手段は、前記異常検出手段による異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択することを特徴とする。
【０００９】
また、本発明の一態様は、位相同期回路の制御方法であって、電圧制御発振回路で制御電圧に応じた信号を出力信号として出力する出力工程と、入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較工程と、前記比較工程での位相の比較に基づく電圧を２つ以上のサンプル／ホールド回路それぞれに異なるタイミングで保持させる保持工程と、前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換工程と、前記入力信号の異常を検出する異常検出工程とを含み、前記切換工程では、前記異常検出工程での異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、安定した周波数の出力信号を出力できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係わる位相同期回路及びその制御方法、通信装置の一実施の形態について添付図面を参照して詳細に説明する。位相同期回路は、例えば、通信装置に内蔵され、通信のために使用される。
【００１２】
（実施形態１）
図１は、実施形態１に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【００１３】
ＰＬＬ回路は、位相同期制御により入力信号に同期した周波数の出力信号を出力する位相同期回路である。ここで、ＰＬＬ回路は、位相比較器１と、ＬＰＦ２と、Ｓ／Ｈａ３と、Ｓ／Ｈｂ４と、切換スイッチ５と、ＶＣＯ６と、１／Ｎ分周回路７と、ノイズ検出回路８と、パルス発生器９とを具備して構成される。
【００１４】
位相比較器１は、入力信号とＶＣＯ６の出力信号との位相を比較する。ここで比較対象となるＶＣＯ６の出力信号は、１／Ｎ分周回路７でＮ分周した周波数（クロック）となる。ＬＰＦ（Low Pass Filter）２は、高域周波数を除去し低域周波数のみを通過させる低域通過フィルタであり、位相比較器１の出力から位相誤差電圧を除去する。Ｓ／Ｈａ３は、第１のサンプル／ホールド回路として機能し、Ｓ／Ｈｂ４は、第２のサンプル／ホールド回路として機能する。切換スイッチ５は、Ｓ／Ｈａ３及びＳ／Ｈｂ４のいずれかを選択する。この選択により、いずれかのサンプル／ホールド回路（以下、Ｓ／Ｈと略する場合もある）からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ（Voltage Controlled Oscillator）６は、電圧制御発振回路であり、切換スイッチ５を介して入力されるＳ／Ｈ回路からの制御電圧に応じた周波数の信号を生成し、それを出力信号として出力する。１／Ｎ分周回路７は、ＶＣＯ６からの周波数を分周する。ノイズ検出回路８は、異常状態を検出する異常検出手段として機能し、具体的には、入力信号のノイズ等（信号レベルの低下も含む）を検出しその検出結果をパルス発生器９に出力する。パルス発生器９は、制御信号を発生し、ＰＬＬ回路を構成する各部を制御する。以上が、実施形態１に係わるＰＬＬ回路の構成についての説明である。
【００１５】
ここで、ＰＬＬ回路に対して、例えば、間欠的に基準信号が入力信号として入力されたとする。ＰＬＬ回路では、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周した出力信号（クロック）とを位相比較する。この比較後、ＰＬＬ回路は、ＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をＳ／Ｈａ３及びＳ／Ｈｂ４に入力する。Ｓ／Ｈａ３及びＳ／Ｈｂ４は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作する。切換スイッチ５において、Ｓ／Ｈａ３又はＳ／Ｈｂ４のいずれかの出力が選択され、その選択されたＳ／Ｈ回路からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。また、ノイズ検出回路８において、入力信号のノイズを検出すると、ノイズ検出回路８からパルス発生器９に検出信号が出力される。
【００１６】
次に、図２〜図４を用いて、図１に示すＰＬＬ回路の処理の流れについて説明する。図２及び図３は、図１に示すＰＬＬ回路の動作の一例を示すフローチャートであり、図４は、その際に使用される各種信号の一例を示す図である。
【００１７】
ここでは、図４に示す表を参照しながら、図２、図３に示すフローチャートを順に追って説明する。電源投入等がなされると、この処理は開始される（ステップＳ１０１）。ＰＬＬ回路では、まず、システムがリセットされ、切換スイッチ５を制御する信号であるＳＷ（サンプルホールド回路切換信号）がＳ／Ｈａ３選択状態になり、ＮＯＩＳＥ（ノイズ検出信号）がノイズ未発生状態に初期設定される（ステップＳ１０２）。その後、ＰＬＬ回路は、間欠的な基準信号の入力において、実際に基準信号が入力される期間を示すバースト期間となるまで待機する（ステップＳ１０３でＮＯ）。
【００１８】
ここで、バースト期間になると（ステップＳ１０３でＹＥＳ）、パルス発生器９からＳ／Ｈａ３及びＳ／Ｈｂ４に対してサンプリングモードへの移行を指示する信号（ＳＨａ＝１、ＳＨｂ＝１）が入力される。これにより、Ｓ／Ｈａ３及びＳ／Ｈｂ４は、サンプリング動作を開始する（ステップＳ１０４）。このサンプリング動作は、バースト期間が終了するまで継続して行なわれる（ステップＳ１０５でＹＥＳ）。サンプリング動作時は、ＰＬＬ回路が閉ループとなり、実際にＰＬＬ動作（位相同期制御に係わる処理）をしている期間となる。
【００１９】
バースト期間が終了すると（ステップＳ１０５でＮＯ）、ＰＬＬ回路は、サンプリング動作からホールド動作に移行する。このホールド動作への移行に伴って、パルス発生器９から出力されるＳ／Ｈａ３の制御モードを決める信号は、サンプリング・モード（ＳＨａ＝１）に設定される。また、パルス発生器９から出力されるＳ／Ｈｂ４の制御モードを決める信号は、ホールド・モード（ＳＨｂ＝０）に設定される（ステップＳ１０６）。
【００２０】
ＰＬＬ回路は、次のバースト期間までホールド動作を維持する（ステップＳ１０７でＮＯ）。ホールド動作期間では、ＰＬＬ回路が開ループとなり、ＰＬＬ動作は行なわず、Ｓ／Ｈ回路に保持された電圧によりＶＣＯ６が制御されクロックが生成される。次のバースト期間となりＳＨ信号がサンプリング状態（ＳＨ＝１）となると（ステップＳ１０７でＹＥＳ）、パルス発生器９からのＳＨａ信号及びＳＨｂ信号に従って、Ｓ／Ｈａ３はサンプリング動作、Ｓ／Ｈｂ４はホールド動作を行なう。
【００２１】
バースト期間が終了すると（ステップＳ１０８でＮＯ）、図３に移り、ＰＬＬ回路は、パルス発生器９において、ノイズ検出回路８からのＮＯＩＳＥ（ノイズ検出信号）を確認する。この処理は、バースト期間中にノイズが発生していた場合には、ＰＬＬ動作が正常に行なえていないため、それを確認するために行なう。この結果、ノイズの発生が確認されなければ（ステップＳ１０９でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ１１０）。また、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１１）。その後、ＰＬＬ回路は、ステップＳ１０７の処理へ戻る。
【００２２】
一方、ステップＳ１０９の判断において、ノイズの発生が確認された場合（ステップＳ１０９でＮＯ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をホールド・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１２）。その後、ＰＬＬ回路は、バースト期間になるまで待機する（ステップＳ１１３でＮＯ）。バースト期間になると（ステップＳ１１３でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ１１４）。ＰＬＬ回路は、バースト期間の間、サンプリング動作を続ける（ステップＳ１１５でＹＥＳ）。
【００２３】
ここで、バースト期間が終了し（ステップＳ１１５でＮＯ）、そのバースト期間中にノイズが発生していた場合（ステップＳ１１６でＮＯ）、ＰＬＬ回路は、再度、ステップＳ１１２の処理に戻る。一方、ノイズが発生せずサンプリング動作が終了した場合（ステップＳ１１６でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換える。そして、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ１１７）。更に、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換えた後（ステップＳ１１８）、ステップＳ１０７の処理に戻る。
【００２４】
以上説明したように実施形態１によれば、２つのサンプル／ホールド回路を使用してサンプル／ホールド型ＰＬＬ動作を行なう。このとき、２つのサンプル／ホールド回路それぞれは、異なるタイミングでサンプリング動作を行なう。そのため、サンプリング動作時にノイズが発生した場合には、安定した電圧を保持しているサンプル／ホールド回路側の出力に切り換え、ホールド動作時のクロック生成を行なう。これにより、外乱によりＶＣＯの制御電圧が適切な電圧から外れてしまうおそれのある場合であっても、安定したクロック生成が可能となる。
【００２５】
（実施形態２）
次に、実施形態２について説明する。図５は、実施形態２に係わるＰＬＬ回路の構成の一例を示すブロック図である。なお、実施形態１を説明した図１と同一の構成については、同一の符号を付し、その説明については省略する。ここでは、相違点を挙げて説明する。相違点としては、第１の同期検出回路として同期検出回路ａ１０と、第２の同期検出回路として同期検出回路ｂ１１とが新たな構成として設けられているところにある。
【００２６】
ここで、ＰＬＬ回路に対して、例えば、間欠的に基準信号が入力信号として入力されたとする。ＰＬＬ回路では、位相比較器１において、この入力信号と、ＶＣＯ６の出力を１／Ｎ分周回路７でＮ分周した出力信号（クロック）とを位相比較する。この比較後、ＰＬＬ回路は、ＬＰＦ２において、位相比較器１の出力から位相誤差電圧を除去し、その除去後の信号をＳ／Ｈａ３及びＳ／Ｈｂ４に入力する。Ｓ／Ｈａ３及びＳ／Ｈｂ４は、パルス発生器９により制御され、基準信号が入力される期間ではサンプリング動作し、基準信号が無い期間ではホールド動作する。切換スイッチ５において、Ｓ／Ｈａ３又はＳ／Ｈｂ４のいずれかの出力が選択され、その選択されたＳ／Ｈ回路からの出力が制御電圧としてＶＣＯ６に入力される。ＶＣＯ６からの出力は、１／Ｎ分周回路７によりＮ分周され、基準信号と位相比較される。そのため、ＶＣＯ６からは、基準信号に同期したＮ倍の周波数の信号が出力される。また、ノイズ検出回路８において、入力信号のノイズを検出すると、ノイズ検出回路８からパルス発生器９に検出信号が出力される。また更に、第１の同期検出回路ａ又は同期検出回路ｂにおいて、ＰＬＬ同期していることを検出すると、これら同期検出回路からパルス発生器９に検出信号が出力される。
【００２７】
次に、図６〜図８を用いて、図５に示すＰＬＬ回路の処理の流れについて説明する。図６及び図７は、図５に示すＰＬＬ回路の動作の一例を示すフローチャートであり、図８は、その際に使用される各種信号の一例を示す図である。
【００２８】
ここでは、図８に示す表を参照しながら、図６、図７に示すフローチャートを順に追って説明する。電源投入等がなされると、この処理は開始される（ステップＳ２０１）。ＰＬＬ回路では、まず、システムがリセットされ、切換スイッチ５を制御する信号であるＳＷ（サンプルホールド回路切換信号）がＳ／Ｈａ３選択状態になり、ＮＯＩＳＥ（ノイズ検出信号）がノイズ未発生状態に初期設定される。このとき、ＬＯＣＫ（ＰＬＬロック検出信号）も非同期状態に初期設定される（ステップＳ２０２）。その後、ＰＬＬ回路は、間欠的な基準信号の入力において、実際に基準信号が入力される期間を示すバースト期間となるまで待機する（ステップＳ２０３でＮＯ）。
【００２９】
ここで、バースト期間になると（ステップＳ２０３でＹＥＳ）、パルス発生器９からＳ／Ｈａ３及びＳ／Ｈｂ４に対してサンプリングモードへの移行を指示する信号（ＳＨａ＝１、ＳＨｂ＝１）が入力される。これにより、Ｓ／Ｈａ３及びＳ／Ｈｂ４は、サンプリング動作を開始する（ステップＳ２０４）。このサンプリング動作は、バースト期間が終了するまで継続して行なわれる（ステップＳ２０５でＹＥＳ）。サンプリング動作時は、ＰＬＬ回路が閉ループとなり、実際にＰＬＬ動作をしている期間となる。
【００３０】
バースト期間が終了すると（ステップＳ２０５でＮＯ）、ＰＬＬ回路は、サンプリング動作からホールド動作に移行し、パルス検出器９において、同期検出回路１０及び１１からのＬＯＣＫ（ＰＬＬロック検出信号）の値を判定する。その結果、同期検出状態（ＬＯＣＫ＝１）であれば（ステップＳ２０６でＹＥＳ）、パルス発生器９から出力されるＳ／Ｈａ３の制御モードを決める信号は、サンプリング・モード（ＳＨａ＝１）に設定される。また、パルス発生器９から出力されるＳ／Ｈｂ４の制御モードを決める信号は、ホールド・モード（ＳＨｂ＝０）に設定される。このとき、ＬＯＣＫ（ＰＬＬロック検出信号）は、ＯＦＦ（ＬＯＣＫ＝０）にされる（ステップＳ２０７）。一方、ＬＯＣＫ（ＰＬＬロック検出信号）が非同期状態（ＬＯＣＫ＝０）であれば（ステップＳ２０６でＮＯ）、ＰＬＬ回路は、ステップＳ２０３の処理に戻り、同期するまでＰＬＬ動作を繰り返す。
【００３１】
ＰＬＬ回路は、次のバースト期間までホールド動作を維持する（ステップＳ２０８でＮＯ）。ホールド動作期間では、ＰＬＬ回路が開ループとなり、ＰＬＬ動作は行なわず、Ｓ／Ｈ回路に保持された電圧によりＶＣＯ６が制御されクロックが生成される。次のバースト期間となりＳＨ信号がサンプリング状態（ＳＨ＝１）となると（ステップＳ２０８でＹＥＳ）、パルス発生器９からのＳＨａ信号及びＳＨｂ信号に従って、Ｓ／Ｈａ３はサンプリング動作、Ｓ／Ｈｂ４はホールド動作を行なう。バースト期間が終了すると（ステップＳ２０９でＮＯ）、図７に移り、ＰＬＬ回路は、パルス発生器９において、同期検出回路１０及び１１からのＮＯＩＳＥ（ＰＬＬロック検出信号）を確認する。この処理は、バースト期間中にＰＬＬ回路の同期が外れていなかったかを確認するために行なう。この結果、同期が取れていた旨確認できれば（ステップＳ２１０でＹＥＳ）、次に、ＰＬＬ回路は、パルス発生器９において、ノイズ検出回路８からのＮＯＩＳＥ（ノイズ検出信号）を確認する。ノイズの発生が確認されなければ（ステップＳ２１１でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ２１２）。また、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１３）。その後、ＰＬＬ回路は、ステップＳ２０８の処理へ戻る。
【００３２】
一方、ステップＳ２１１の判断においてノイズの発生が確認された場合（ステップＳ２１１でＮＯ）、又はステップＳ２１０の判断において非同期である旨が確認された場合には（ステップＳ２１０でＮＯ）、ＰＬＬ回路は、ステップＳ２１４の処理に進む。すなわち、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をホールド・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１４）。その後、ＰＬＬ回路は、バースト期間になるまで待機する（ステップＳ２１５でＮＯ）。バースト期間になると（ステップＳ２１５でＹＥＳ）、ＰＬＬ回路は、パルス発生器９において、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換える（ステップＳ２１６）。ＰＬＬ回路は、バースト期間の間、サンプリング動作を続ける（ステップＳ２１７でＹＥＳ）。
【００３３】
ここで、このバースト期間中に同期が取れていない、又はノイズが発生していた場合には（ステップＳ２１８でＮＯ又はステップＳ２１９でＮＯ）、ＰＬＬ回路は、再度、ステップＳ２１４の処理に戻る。一方、バースト期間中に同期が取れており、また、ノイズが発生せずにバースト期間でのサンプリング動作が終了した場合（ステップＳ２１８でＹＥＳの後、ステップＳ２１９でＹＥＳ）、ＰＬＬ回路は、ステップＳ２２０の処理に進む。そして、ＰＬＬ回路は、パルス発生器９において、ＳＨａ信号及びＳＨｂ信号各々の信号を現時点の状態と切り換え、Ｓ／Ｈａ３及びＳ／Ｈｂ４各々のモードを入れ換える（ステップＳ２２０）。更に、ＳＷ信号を制御し、切換スイッチ５をサンプリング・モード側のＳ／Ｈ回路に切り換えた後（ステップＳ２２１）、ステップＳ２０８の処理に戻る。
【００３４】
以上説明したように実施形態２によれば、実施形態１の構成に加えて、ＰＬＬ動作による同期状態を検出し、同期の取れた状態のＶＣＯ制御信号（制御電圧）でＶＣＯを制御する。これにより、より安定したＰＬＬ動作が可能になる。
【００３５】
以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。
【００３６】
例えば、上述したＰＬＬ回路は、不図示の通信装置に内蔵され、通信の際に利用されてもよい。つまり、本発明は、通信装置にも適用することができる。
【００３７】
また、上述した実施形態１及び２では、サンプル／ホールド回路が２つ設けられている場合を説明したが、これに限られず、この回路が３以上設けられていてもよい。その場合、実施形態２で説明した同期検出回路もそれに合わせて増設すればよい。
【図面の簡単な説明】
【００３８】
【図１】実施形態１に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【図２】図１に示すＰＬＬ回路の動作の一例を示す第１のフローチャートである。
【図３】図１に示すＰＬＬ回路の動作の一例を示す第２のフローチャートである。
【図４】図１に示すＰＬＬ回路で使用される各種信号の一例を示す図である。
【図５】実施形態２に係わるＰＬＬ回路の構成の一例を示すブロック図である。
【図６】図５に示すＰＬＬ回路の動作の一例を示す第１のフローチャートである。
【図７】図５に示すＰＬＬ回路の動作の一例を示す第２のフローチャートである。
【図８】図５に示すＰＬＬ回路で使用される各種信号の一例を示す図である。
【図９】従来例を示す図である。
【符号の説明】
【００３９】
１ 位相比較器
２ ＬＰＦ
３ Ｓ／Ｈａ
４ Ｓ／Ｈｂ
５ 切換スイッチ
６ ＶＣＯ
７ １／Ｎ分周回路
８ ノイズ検出回路
９ パルス発生器
１０ 同期検出回路ａ
１１ 同期検出回路ｂ
【特許請求の範囲】
【請求項１】
入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、
入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較手段と、
前記比較手段による位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、
前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換手段と、
前記入力信号の異常を検出する異常検出手段と
を具備し、
前記切換手段は、
前記異常検出手段による異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択する
ことを特徴とする位相同期回路。
【請求項２】
前記切換手段は、
前記異常検出手段により前記入力信号に異常が検出された場合には、その時点で選択しているサンプル／ホールド回路とは異なるサンプル／ホールド回路の出力を選択する
ことを特徴とする請求項１記載の位相同期回路。
【請求項３】
位相同期制御に係わる処理の同期状態を検出する同期検出手段
を更に具備し、
前記切換手段は、
前記異常検出手段により前記入力信号に異常が検出された場合、又は前記同期検出手段により位相同期制御に係わる処理が同期していないと検出された場合には、その時点で選択しているサンプル／ホールド回路とは異なるサンプル／ホールド回路の出力を選択する
ことを特徴とする請求項２記載の位相同期回路。
【請求項４】
高域周波数を除去する低域通過フィルタ
を更に具備し、
前記２つ以上のサンプル／ホールド回路は、
前記低域通過フィルタを通過した前記比較手段による位相の比較に基づく電圧を保持する
ことを特徴とする請求項１乃至３いずれか１項に記載の位相同期回路。
【請求項５】
前記異常検出手段は、
前記入力信号に含まれるノイズを前記異常として検出する
ことを特徴とする請求項１乃至４いずれか１項に記載の位相同期回路。
【請求項６】
位相同期回路の制御方法であって、
電圧制御発振回路で制御電圧に応じた信号を出力信号として出力する出力工程と、
入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較工程と、
前記比較工程での位相の比較に基づく電圧を２つ以上のサンプル／ホールド回路それぞれに異なるタイミングで保持させる保持工程と、
前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換工程と、
前記入力信号の異常を検出する異常検出工程と
を含み、
前記切換工程では、
前記異常検出工程での異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択する
ことを特徴とする位相同期回路の制御方法。
【請求項７】
請求項１乃至５いずれか１項に記載の位相同期回路を内蔵する通信装置。
【請求項１】
入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、
入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較手段と、
前記比較手段による位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、
前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換手段と、
前記入力信号の異常を検出する異常検出手段と
を具備し、
前記切換手段は、
前記異常検出手段による異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択する
ことを特徴とする位相同期回路。
【請求項２】
前記切換手段は、
前記異常検出手段により前記入力信号に異常が検出された場合には、その時点で選択しているサンプル／ホールド回路とは異なるサンプル／ホールド回路の出力を選択する
ことを特徴とする請求項１記載の位相同期回路。
【請求項３】
位相同期制御に係わる処理の同期状態を検出する同期検出手段
を更に具備し、
前記切換手段は、
前記異常検出手段により前記入力信号に異常が検出された場合、又は前記同期検出手段により位相同期制御に係わる処理が同期していないと検出された場合には、その時点で選択しているサンプル／ホールド回路とは異なるサンプル／ホールド回路の出力を選択する
ことを特徴とする請求項２記載の位相同期回路。
【請求項４】
高域周波数を除去する低域通過フィルタ
を更に具備し、
前記２つ以上のサンプル／ホールド回路は、
前記低域通過フィルタを通過した前記比較手段による位相の比較に基づく電圧を保持する
ことを特徴とする請求項１乃至３いずれか１項に記載の位相同期回路。
【請求項５】
前記異常検出手段は、
前記入力信号に含まれるノイズを前記異常として検出する
ことを特徴とする請求項１乃至４いずれか１項に記載の位相同期回路。
【請求項６】
位相同期回路の制御方法であって、
電圧制御発振回路で制御電圧に応じた信号を出力信号として出力する出力工程と、
入力信号と前記電圧制御発振回路の前記出力信号との位相を比較する比較工程と、
前記比較工程での位相の比較に基づく電圧を２つ以上のサンプル／ホールド回路それぞれに異なるタイミングで保持させる保持工程と、
前記２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を前記制御電圧として前記電圧制御発振回路に入力する切換工程と、
前記入力信号の異常を検出する異常検出工程と
を含み、
前記切換工程では、
前記異常検出工程での異常の検出結果に基づいて前記２つ以上のサンプル／ホールド回路のいずれかの出力を選択する
ことを特徴とする位相同期回路の制御方法。
【請求項７】
請求項１乃至５いずれか１項に記載の位相同期回路を内蔵する通信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−４５４５８（Ｐ２０１０−４５４５８Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０６３９３（Ｐ２００８−２０６３９３）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]