無信号検出回路およびそれを用いたＰＬＬ回路
【課題】簡易な構成で迅速に水平同期信号の有無を検出する。
【解決手段】無信号検出回路は、水平同期信号の無信号状態を検出する。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の１周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。
【解決手段】無信号検出回路は、水平同期信号の無信号状態を検出する。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の１周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無信号検出回路およびそれを用いたＰＬＬ回路に関し、より特定的には、映像信号の水平同期信号の有無を検出する無信号検出回路およびそれを用いたＰＬＬ回路に関する。
【背景技術】
【０００２】
液晶表示パネル等の表示装置において、高逓倍型のＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路（高逓倍ＰＬＬ周波数シンセサイザとも呼ばれる）が用いられることがある。高逓倍型ＰＬＬ回路は、描画のためのクロック信号を水平同期信号から生成するために用いられる。高逓倍型ＰＬＬ回路は、入力される水平同期信号が何らかの理由で無信号状態となった場合、クロック周波数が大幅に低下したり、発振停止したりするという性質を有する。そのため、ＰＬＬ回路からクロック信号を正常に出力するためには、水平同期信号が無信号状態となることを監視しておく必要がある。なお、車載用の表示装置においてもＰＬＬ回路が用いられる場合があるが、この場合、車両の走行中において受信波が弱くなることによって映像信号の振幅が下がる結果、水平同期信号が無信号にほぼ等しい状態になってしまう等、水平同期信号が無信号状態になることが考えられる。したがって、ＰＬＬ回路が車載用の表示装置において用いられる場合には特に、水平同期信号を監視しておく必要性が高いと考えられる。
【０００３】
高逓倍型ＰＬＬ回路において水平同期信号の有無を検出する方法としては、特許文献１に記載の方法がある。特許文献１に記載の高逓倍型ＰＬＬ回路は、１垂直期間の水平同期信号の数を実測し、実測された数と基準値とを比較することにより、水平同期信号が無信号になっている場合等、異常信号となっていることを検出している。また、水平同期信号の有無を検出する方法としては、その他、ＰＬＬ回路の外部のＣＰＵによって水平同期信号の有無を検出する方法もある。
【特許文献１】特開２００７−２８１５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の方法では、１垂直期間に含まれる水平同期信号の数（クロック数）を実測するという方法であるので、１垂直期間が経過しなければ水平同期信号が無信号状態となっているか否かを判別することができない。したがって、特許文献１に記載の方法では、無信号状態となったことを迅速に検知することができない。また、外部のＣＰＵによって水平同期信号の有無を検出する方法では、ＣＰＵとＰＬＬ回路とを接続するための構成や、ＣＰＵからの信号をＰＬＬ回路において処理するための動作が煩雑になるとともに、ＣＰＵの処理負担を増大させてしまう。
【０００５】
それ故、本発明の目的は、簡易な構成で迅速に水平同期信号の有無を検出することが可能な無信号検出回路およびＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は以下の構成を採用した。すなわち、本発明は、水平同期信号の無信号状態を検出する無信号検出回路である。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の１周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。
【０００７】
上記によれば、水平同期信号の１周期毎に検出期間を定め、当該検出期間内における水平同期信号に基づいて無信号状態であることが検出される。これによれば、少なくとも１水平期間以内には水平同期信号の無信号状態を検出することができる。したがって、本発明によれば、１垂直期間の遅延を生じていた従来に比べて迅速に水平同期信号の有無を検出することができる。また、本発明によれば、無信号検出回路において検出を行うことが可能となり、外部のＣＰＵによる判定を必要としないので、簡易な構成で水平同期信号の有無を検出することができる。
【０００８】
また、検出部は、極性反転回路と、無信号判定回路とを含んでいてもよい。極性反転回路は、水平同期信号が、無信号状態においてローレベルとなる極性である場合と、無信号状態においてハイレベルとなる極性である場合とのうちのいずれか一方の場合において水平同期信号の極性を反転させる補正を行うことにより、無信号状態においていずれか一方のレベルとなる補正信号を出力する。無信号判定回路は、補正信号が検出期間において一方のレベルとなる場合、水平同期信号が無信号状態であることを示す信号を出力する。
【０００９】
上記によれば、水平同期信号がハイアクティブである（無信号状態においてローレベルとなる）場合であっても、ローアクティブである（無信号状態においてハイレベルとなる）場合であっても、水平同期信号の有無を検出することができる。
【００１０】
また、検出部は、変化点検出回路と、無信号判定回路とを含んでいてもよい。変化点検出回路は、水平同期信号のオン／オフが変化したことを検出する。無信号判定回路は、変化点検出回路によって水平同期信号のオン／オフが変化したことが検出期間において検出された場合、水平同期信号が無信号状態であることを示す信号を出力する。
【００１１】
上記によれば、上記極性反転回路を用いる場合と同様、水平同期信号がハイアクティブである（無信号状態においてローレベルとなる）場合であっても、ローアクティブである（無信号状態においてハイレベルとなる）場合であっても、水平同期信号の有無を検出することができる。
【００１２】
また、期間設定部は、開始タイミング設定部と、終了タイミング設定部とを含んでいてもよい。開始タイミング設定部は、検出期間の開始タイミングとして、水平同期信号がオフからオンに変化すると予測されるタイミングを設定する。終了タイミング設定部は、検出期間の終了タイミングとして、水平同期信号がオフからオンへ変化した後であると予測されるタイミングを検出する。
【００１３】
上記によれば、水平同期信号のオン期間を含むように検出期間を適切に設定することができる。特に、上記極性反転回路を用いる場合には、上記のように検出期間を設定することにより、水平同期信号がハイアクティブである場合であっても、ローアクティブである場合であっても水平同期信号の有無を正確に検出することができる。
【００１４】
また、終了タイミング設定部は、水平同期信号のオン期間を含み、かつ、当該オン期間よりも広いオン期間を有する検出範囲信号を入力し、当該検出範囲信号がオンからオフに変化するタイミングを終了タイミングとして設定してもよい。
【００１５】
上記によれば、検出範囲信号を用いて検出期間の終了タイミングを容易に設定することができる。
【００１６】
また、本発明は、水平同期信号からＰＬＬクロック信号を生成するＰＬＬ回路の形態で提供されてもよい。ＰＬＬ回路は、上記無信号検出回路と、疑似水平同期信号生成回路と、水平同期信号出力回路とを備える。疑似水平同期信号生成回路は、水晶クロック信号を用いて疑似水平同期信号を生成する。水平同期信号出力回路は、検出部によって無信号状態であることが検出される場合、疑似水平同期信号を出力し、検出部によって無信号状態であることが検出されない場合、水平同期信号を出力する。ＰＬＬ回路は、水平同期信号出力回路から出力される信号をリファレンス信号（基準信号）として用いる。
【００１７】
上記によれば、水平同期信号が無信号状態となる場合には、水晶クロック信号から疑似水平同期信号が生成され、この疑似水平同期信号がリファレンス信号として用いられる。したがって、水平同期信号が無信号状態となっても安定的に動作することができるＰＬＬ回路を提供することができる。
【００１８】
また、疑似水平同期信号生成回路は、水平同期信号とオン期間が重複しないように、水平同期信号に対して位相をずらして疑似水平同期信号を生成してもよい。
【００１９】
上記によれば、水平同期信号と疑似水平同期信号との衝突を防止することができ、ＰＬＬ回路を安定的に動作させることができる。
【００２０】
また、ＰＬＬ回路は、第１フィードバック信号生成回路と、第２フィードバック信号生成回路と、フィードバック信号出力回路とを備えていてもよい。第１フィードバック信号生成回路は、ＰＬＬクロック信号を分周することによって第１フィードバック信号を生成する。第２フィードバック信号生成回路は、第１フィードバック信号に対して位相がずれた第２フィードバック信号を生成する。フィードバック信号出力回路は、検出部によって水平同期信号が無信号状態であると判定される場合、第１フィードバック信号を出力し、検出部によって水平同期信号が無信号状態でないと判定される場合、第２フィードバック信号を出力する。ＰＬＬ回路は、フィードバック信号出力回路から出力される信号と、水平同期信号出力回路から出力される信号との位相を位相比較器において比較する。
【００２１】
上記によれば、第１フィードバック信号と第２フィードバック信号との衝突を防止することができ、ＰＬＬ回路を安定的に動作させることができる。
【発明の効果】
【００２２】
本発明によれば、１水平期間毎に水平同期信号の無信号状態を検出する構成としたことにより、従来に比べて迅速に水平同期信号の有無を検出することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態に係る無信号検出回路およびＰＬＬ回路について説明する。図１は、本実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１に示すように、ＰＬＬ回路１は、信号生成回路２、位相比較器３、ループフィルタ４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）５を備えている。ＰＬＬ回路１は、高逓倍型のＰＬＬ回路であり、水平同期信号Ｓ１に基づき所定のクロック数のクロック信号（ＰＬＬクロック信号と呼ぶ）Ｐｃｌｋを出力するものである。
【００２４】
［１．ＰＬＬ回路１の動作概要］
まず、ＰＬＬ回路１全体の動作概要について説明する。信号生成回路２は、水平同期信号Ｓ１を入力し、水平同期信号Ｓ１が無信号状態であることを検出する。そして、信号生成回路２は、水平同期信号Ｓ１が無信号状態でなければ、水平同期信号Ｓ１をそのままリファレンス信号Ｓｒとして出力し、水平同期信号Ｓ１が無信号状態であれば、疑似水平同期信号を生成して出力する。つまり、信号生成回路２から出力されるリファレンス信号Ｓｒは、水平同期信号Ｓ１または疑似水平同期信号である。なお、信号生成回路２には、水晶クロック信号Ｘｃｌｋおよび検出範囲信号Ｓ２が入力される。これらの水晶クロック信号Ｘｃｌｋおよび検出範囲信号Ｓ２は、水平同期信号Ｓ１が無信号状態であるか否かを判定するため等に用いられる。水平同期信号Ｓ１が無信号状態であるか否かを判定する処理、および、疑似水平同期信号を生成する処理の詳細については後述する。
【００２５】
また、信号生成回路２は、ＰＬＬクロック信号Ｐｃｌｋを入力し、ＰＬＬクロック信号Ｐｃｌｋを分周することにより、ＰＬＬクロック信号Ｐｃｌｋの周波数が１／Ｎ（Ｎは予め設定される整数値）となった信号（フィードバック信号と呼ぶ）Ｓｆを出力する。なお、詳細は後述するが、信号生成回路２は、上記水平同期信号Ｓ１が無信号状態であるか否かに応じて異なる信号を出力する。
【００２６】
信号生成回路２には位相比較器３が接続されており、上記リファレンス信号Ｓｒおよびフィードバック信号Ｓｆは位相比較器３に入力される。位相比較器３は、リファレンス信号Ｓｒとフィードバック信号Ｓｆとの位相差（誤差）に応じた信号を出力する。位相比較器３にはループフィルタ４が接続されており、位相比較器３からの出力信号はループフィルタ４に入力される。ループフィルタ４は、ローパスフィルタであり、位相比較器３からの出力信号の低周波成分を抽出して出力する。その結果、ループフィルタ４の出力信号は、上記位相差に応じた電圧の直流信号となる。ループフィルタ４にはＶＣＯ５が接続されており、上記直流信号がＶＣＯ５に入力される。ＶＣＯ５は、上記直流信号の電圧値に応じた周波数のパルス信号をＰＬＬクロック信号Ｐｃｌｋとして出力する。以上のように構成される位相比較器３、ループフィルタ４、およびＶＣＯ５は、周知のＰＬＬ回路と同様、位相比較器３における位相差が０となるように動作する。その結果、リファレンス信号Ｓｆの周波数のＮ倍の周波数を有するＰＬＬクロック信号Ｐｃｌｋが得られる。なお、位相比較器３、ループフィルタ４、およびＶＣＯ５は、ＰＬＬ回路として動作するものであればどのような回路であってもよく、従来から用いられている回路であってよい。
【００２７】
［２．リファレンス信号の生成・出力］
次に、信号生成回路２の詳細な構成について説明する。図２は、図１に示す信号生成回路２の内部構成を示すブロック図である。以下では、まず、リファレンス信号Ｓｒを生成・出力する構成について説明した後、フィードバック信号Ｓｆを生成・出力する構成について説明する。
【００２８】
図２に示すように、信号生成回路２は、無信号検出回路１０、疑似水平同期信号生成回路１１、水平同期信号出力回路１２、第１フィードバック信号生成回路１３、第２フィードバック信号生成回路１４、およびフィードバック信号出力回路１５を備えている。無信号検出回路１０、疑似水平同期信号生成回路１１、および水平同期信号出力回路１２は、リファレンス信号Ｓｒを生成・出力するための構成である。無信号検出回路１０、第１フィードバック信号生成回路１３、第２フィードバック信号生成回路１４、およびフィードバック信号出力回路１５は、フィードバック信号Ｓｆを生成・出力するための構成である。
【００２９】
［２−１．水平同期信号Ｓ１の無信号状態の検出］
まず、水平同期信号Ｓ１の無信号状態を検出するための構成および動作について説明する。本実施形態では、無信号検出回路１０は、水晶クロック信号を用いて水平同期信号Ｓ１の１周期（１水平期間）毎に検出期間を検出する。ここで、検出期間とは、水平同期信号Ｓ１が（正常である場合に）オン期間であると予測される期間を少なくとも含む期間である。本実施形態では、検出期間の開始時点は、水平同期信号Ｓ１の立ち上がり時点であり、検出期間の終了時点は、検出範囲信号Ｓ２の立ち下がり時点（水平同期信号Ｓ１の立ち下がり時点よりも後の時点）である。さらに、無信号検出回路１０は、検出期間の少なくとも一部において水平同期信号Ｓ１がオンとなる場合、水平同期信号Ｓ１が正常であると判定し、検出期間において水平同期信号Ｓ１が（一度も）オンとなっていない場合、水平同期信号Ｓ１が無信号状態であると判定する。これによって、無信号検出回路１０は、従来に比べて迅速に水平同期信号の有無を検出することが可能である。以下、無信号検出回路１０の詳細を説明する。
【００３０】
図３は、図２に示す無信号検出回路１０の詳細な構成を示すブロック図である。無信号検出回路１０は、第１フリップフロップ２０、後エッジ検出回路２１、第２フリップフロップ２２、極性反転回路２３、変化点検出回路２４、前エッジ検出回路２５、切替回路２６、第１カウンタ回路２７、判定信号出力回路２８、および無信号判定回路２９を有する。なお、本実施形態においては、後エッジ検出回路２１が請求項に記載の終了タイミング設定部に相当し、第１カウンタ回路２７が請求項に記載の開始タイミング設定部に相当する。
【００３１】
第２フリップフロップ２２には、無信号検出回路１０に入力される水平同期信号Ｓ１が入力されるとともに、クロック入力として水晶クロック信号Ｘｃｌｋが入力される。したがって、第２フリップフロップ２２から出力される水平同期信号Ｓ１は水晶クロック信号Ｘｃｌｋに同期し、第２フリップフロップ２２の出力以降における回路動作は水晶クロック信号Ｘｃｌｋに同期して行われる。第２フリップフロップ２２から出力された水平同期信号Ｓ１は、極性反転回路２３、変化点検出回路２４、および前エッジ検出回路２５に入力される。
【００３２】
極性反転回路２３および変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローの変化をそれぞれ異なる方法で検出する。つまり、本実施形態では、水平同期信号Ｓ１のハイ／ローの変化を２通りの方法で検出することが可能である。ただし、他の実施形態においては、無信号検出回路１０は、極性反転回路２３および変化点検出回路２４のいずれか一方のみを有する構成であってもよい。このとき、切替回路２６は不要である。
【００３３】
極性反転回路２３は、水平同期信号Ｓ１の極性を必要に応じて反転する補正を行い、補正信号Ｓ４として出力する回路である。ここで、水平同期信号Ｓ１としては、無信号状態になった場合にローとなる（ハイアクティブ）極性と、無信号状態になった場合にハイとなる極性という、２種類の極性がある。極性反転回路２３は、水平同期信号Ｓ１をハイアクティブの信号に（必要に応じて）補正して補正信号Ｓ４として出力する。つまり、極性反転回路２３は、水平同期信号Ｓ１がローアクティブの信号である場合、水平同期信号Ｓ１の極性を反転した信号を補正信号Ｓ４として出力し、水平同期信号Ｓ１がハイアクティブの信号である場合、水平同期信号Ｓ１をそのまま補正信号Ｓ４として出力する。図４は、図３に示す極性反転回路２３の構成の一例を示す図である。図４においては、極性反転回路２３は第１スイッチ４１およびＮＯＴ回路４２を有している。第１スイッチ４１の第１の入力端子には水平同期信号Ｓ１がそのまま入力され、第１スイッチ４１の第２の入力端子にはＮＯＴ回路４２を通した水平同期信号Ｓ１が入力される。図４においては、水平同期信号Ｓ１がハイアクティブであるかローアクティブであるかを示す情報は、ＰＬＬ回路１の内部または外部に設けられるレジスタに予め設定されているものとする。第１スイッチ４１は、上記情報がハイアクティブを示す場合、第１の入力端子に入力された信号を出力し、上記情報がローアクティブを示す場合、第２の入力端子に入力された信号を出力する。なお、図４に示す構成は一例であり、極性反転回路２３は、水平同期信号Ｓ１の極性をハイアクティブ／ローアクティブのいずれかに揃えて出力する構成であればどのような構成であってもよい。
【００３４】
変化点検出回路２４は、水平同期信号のハイ／ローが変化したことを検出する。具体的には、変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローが切り替わるタイミングでハイとなる変化点信号Ｓ５を出力する。図５は、図３に示す変化点検出回路２４および前エッジ検出回路２５の構成の一例を示す図である。図５においては、変化点検出回路２４はＸＯＲ（排他的論理和）回路４３を有する。また、前エッジ検出回路２５は、第３フリップフロップ４４およびＡＮＤ回路４５を有する。図５に示されるように、ＸＯＲ回路４３には、水平同期信号Ｓ１と、水平同期信号Ｓ１を第３フリップフロップ４４に通した信号（１クロック分遅延させた信号）とが入力される。したがって、ＸＯＲ回路４３の出力信号は、水平同期信号Ｓ１の極性が変化した場合にハイとなる変化点信号Ｓ５となる。なお、図５に示す構成は一例であり、変化点検出回路２４は、水平同期信号Ｓ１の変化点を検出することができる構成であればどのような構成であってもよい。
【００３５】
また、前エッジ検出回路２５においては、第３フリップフロップ４４は、水平同期信号Ｓ１を入力し、水平同期信号Ｓ１を水晶クロック信号Ｘｃｌｋに同期させて出力する。これによって、第３フリップフロップ４４を通した水平同期信号Ｓ１は、前エッジ検出回路２５に入力された水平同期信号Ｓ１より１クロック分遅延した信号となる。ＡＮＤ回路４５には、第３フリップフロップ４４を通した水平同期信号Ｓ１が極性を反転されて入力されるとともに、第３フリップフロップ４４を通していない水平同期信号Ｓ１が入力される。したがって、ＡＮＤ回路４５は、水平同期信号Ｓ１がローからハイに変化するタイミングでハイとなる前エッジ信号Ｓ６を出力する。なお、図５に示す構成は一例であり、変化点検出回路２４は、水平同期信号の変化点を検出することができる構成であればどのような構成であってもよく、前エッジ検出回路２５は、水平同期信号Ｓ１のハイ／ローの切り替わりを検出する構成であればどのような構成であってもよい。
【００３６】
切替回路２６は、上記補正信号Ｓ４および変化点信号Ｓ５を入力し、レジスタ等に予め設定された情報に従って補正信号Ｓ４および変化点信号Ｓ５のいずれかを出力する。当該情報は、補正信号Ｓ４と変化点信号Ｓ５とのいずれを出力するかを示し、使用者等によって予め設定されている。このように、本実施形態では、水平同期信号Ｓ１が無信号となっているか否かを２通りの方法で検出可能であり、使用者は、いずれかの方法を適宜選択して使用することができる。
【００３７】
一方、第１カウンタ回路２７は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、水平同期信号Ｓ１の立ち上がりタイミングを検出する。本実施形態では、水平同期信号Ｓ１の立ち上がりタイミングが上述した検出期間の開始時点となる。したがって、本実施形態においては、第１カウンタ回路２７が請求項に記載の開始タイミング設定部に相当する。図６は、図３に示す第１カウンタ回路２７の構成の一例を示すブロック図である。図６において、第１カウンタ回路２７は、第１カウンタ５０、第１比較回路５１、ＯＲ回路５２、条件判別回路５３を含む。第１カウンタ５０は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、カウント値Ｃ１を出力する。第１比較回路５１は、予め定められた設定値Ｈと上記カウント値Ｃ１とを比較する。ここで、設定値Ｈは、水平同期信号Ｓ１の１水平期間に相当する（水晶クロック信号Ｘｃｌｋの）クロック数であり、レジスタ等に設定されている。第１比較回路５１は、カウント値Ｃ１が設定値Ｈ以上である場合に“１（ハイ）”を出力し、カウント値Ｃ１が設定値Ｈよりも小さい場合に“０（ロー）”を出力する。ＯＲ回路５２は、上述した前エッジ検出回路から出力される前エッジ信号Ｓ６と、上記第１比較回路５１からの出力値とを入力し、前エッジ信号Ｓ６と当該出力値との論理和を出力する。上記第１カウンタ５０は、ＯＲ回路５２の出力値が“１”である場合にリセットされ、カウンタ値Ｃ１として“０”を出力する。つまり、第１カウンタ５０は、水平同期信号Ｓ１の実際の立ち上がりタイミング（前エッジ信号Ｓ６がハイ）、あるいは、水平同期信号Ｓ１の立ち上がるべきタイミング（第１比較回路５１の出力値が“１”）で、リセットされる（図１４参照）。条件判別回路５３は、カウンタ値Ｃ１を入力し、当該カウンタ値Ｃ１が“０”である場合に“１”を出力し、当該カウンタ値Ｃ１が“０”以外である場合に“０”を出力する。したがって、条件判別回路５３から出力される立ち上がり信号Ｓ７は、水平同期信号Ｓ１が無信号でないとした場合における水平同期信号Ｓ１の立ち上がりタイミングを示す（立ち上がりタイミングでハイとなる）信号となる（図１４参照）。
【００３８】
判定信号出力回路２８は、切替回路２６から出力された補正信号Ｓ４または変化点信号Ｓ５と、立ち上がり信号Ｓ７とを入力する。そして、判定信号出力回路２８は、補正信号Ｓ４または変化点信号Ｓ５と立ち上がり信号Ｓ７とから判定信号Ｓ８を生成して出力する。判定信号Ｓ８は、水平同期信号Ｓ１が無信号状態であるか否かの判定に用いられる信号である。具体的には、判定信号Ｓ８は、立ち上がり信号Ｓ７がハイとなるタイミングでローにリセットされ、補正信号Ｓ４または変化点信号Ｓ５がハイになったことに応じてハイとなる（リセットされるまではハイを維持する）。つまり、判定信号Ｓ８は、水平同期信号Ｓ１が正常である（無信号でない）場合にハイとなり、水平同期信号Ｓ１が無信号状態である場合にローとなる信号である。
【００３９】
図７は、図３に示す判定信号出力回路２８の構成の一例を示す図である。図７においては、判定信号出力回路２８は、第２スイッチ５４、第３スイッチ５５と、第４フリップフロップ５６とを有する。第２スイッチ５４は、第４フリップフロップ５６の出力信号（判定信号Ｓ８）とロー信号とを入力とし、立ち上がり信号Ｓ７がハイである場合にロー信号を出力し、立ち上がり信号Ｓ７がローである場合に第４フリップフロップ５６の出力信号を出力する。第３スイッチ５５は、第２スイッチ５４の出力信号とハイ信号とを入力し、補正信号Ｓ４または変化点信号Ｓ５がハイである場合にハイ信号を出力し、補正信号Ｓ４または変化点信号Ｓ５がローである場合に第２スイッチ５４の出力信号を出力する。第４フリップフロップ５６は、第３スイッチ５５の出力信号を入力し、第３スイッチ５５の出力信号を水晶クロック信号Ｘｃｌｋに同期させて出力する。なお、図７に示す構成は一例であり、判定信号出力回路２８は、上記判定信号Ｓ８を出力する構成であればどのような構成であってもよい。
【００４０】
無信号判定回路２９は、上記判定信号Ｓ８と、後エッジ信号Ｓ３とを入力し、水平同期信号Ｓ１が無信号状態であるか否かを示す判定結果信号Ｓｄを出力する。以下、無信号判定回路２９の詳細を説明する。
【００４１】
まず、後エッジ信号Ｓ３について説明する。後エッジ信号Ｓ３は、信号生成回路２に入力される検出範囲信号Ｓ２の後エッジ（立ち下がりエッジ）を示す。検出範囲信号Ｓ２とは、水平同期信号Ｓ１のオン期間（ハイである期間）を含み、かつ、当該オン期間よりも広いオン期間を有する信号である。本実施形態では、検出範囲信号Ｓ２は、水平同期信号Ｓ１よりも前後に所定時間だけオン期間が長い信号である（図１０〜図１２参照）。なお、検出範囲信号Ｓ２は、どのような方法で生成されてもよく、例えばＰＬＬ回路１の外部の回路で生成された信号を用いてもよいし、水晶クロック信号Ｘｃｌｋから生成してもよい。
【００４２】
図３に示されるように、第１フリップフロップ２０は、検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２を水晶クロック信号Ｘｃｌｋに同期させて出力する。後エッジ検出回路２１は、第１フリップフロップ２０から出力された検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２の後エッジを検出する。すなわち、後エッジ検出回路２１は、検出範囲信号Ｓ２がハイからローに変化するタイミングでハイとなる後エッジ信号Ｓ３を出力する。本実施形態では、検出範囲信号Ｓ２の後エッジのタイミングが、上述した検出期間の終了時点となる。したがって、本実施形態においては、後エッジ検出回路２１が請求項に記載の終了タイミング設定部に相当する。
【００４３】
図８は、図３に示す後エッジ検出回路２１の構成の一例を示す図である。図８においては、後エッジ検出回路２１は、第５フリップフロップ６０およびＡＮＤ回路６１を有する。第５フリップフロップ６０は、検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２を水晶クロック信号Ｘｃｌｋに同期させて出力する。これによって、第５フリップフロップ６０を通した検出範囲信号Ｓ２は、入力された検出範囲信号Ｓ２より１クロック分遅延した信号となる。ＡＮＤ回路６１には、第５フリップフロップ６０を通した検出範囲信号Ｓ２が入力されるとともに、第５フリップフロップ６０を通していない検出範囲信号Ｓ２が極性を反転されて入力される。したがって、ＡＮＤ回路６１は、検出範囲信号Ｓ２がハイからローに変化するタイミングでハイとなる後エッジ信号Ｓ３を出力する。
【００４４】
無信号判定回路２９は、上記判定信号Ｓ８と、上記後エッジ信号Ｓ３とを入力し、水平同期信号Ｓ１が無信号状態であるか否かを示す判定結果信号Ｓｄを出力する。無信号判定回路２９は、検出範囲信号Ｓ２の立ち下がりタイミングにおける判定信号Ｓ８の状態を検出して出力するものである。図９は、図３に示す無信号判定回路２９の構成の一例を示す図である。図９においては、無信号判定回路２９は、第４スイッチ６２と第６フリップフロップ６３とを有する。第４スイッチ６２は、第６フリップフロップ６３の出力信号（判定結果信号Ｓｄ）と判定信号Ｓ８とを入力とし、後エッジ信号Ｓ３がハイである場合に判定信号Ｓ８を出力し、後エッジ信号Ｓ３がローである場合に第６フリップフロップ６３の出力信号を出力する。第６フリップフロップ６３は、第４スイッチ６２の出力信号を入力し、第４スイッチ６２の出力信号を水晶クロック信号Ｘｃｌｋに同期させて出力する。なお、図９に示す構成は一例であり、無信号判定回路２９は、上記判定結果信号Ｓｄを出力する構成であればどのような構成であってもよい。
【００４５】
以上に説明した無信号検出回路１０によって、水平同期信号Ｓ１の無信号状態を検出することができる。以下、図１０〜図１２を参照して、無信号検出回路１０における各信号の動作を説明する。
【００４６】
図１０は、ハイアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ１〜Ｔ３，Ｔ７，Ｔ８においては正常であり、期間Ｔ４〜Ｔ６において無信号状態となるものとする。また、切替回路２６は補正信号Ｓ４を出力するものとする。
【００４７】
図１０において、水平同期信号Ｓ１はハイアクティブであるので、極性反転回路２３は極性を反転せず、水平同期信号Ｓ１をそのまま補正信号Ｓ４として出力する。したがって、補正信号Ｓ４は水平同期信号Ｓ１と同じになる。次に、判定信号出力回路２８は、補正信号Ｓ４がハイになったことに応じて判定信号Ｓ８をハイとし（ハイを維持し）、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８をローにリセットする。したがって、期間Ｔ１における水平同期信号Ｓ１（Ｓ４）の立ち上がりタイミングｔ１においては、判定信号Ｓ８は一旦リセットされるものの、補正信号Ｓ４がハイとなるので判定信号Ｓ８はすぐにハイになる。次に、無信号判定回路２９は、検出範囲信号Ｓ２の後エッジのタイミング（後エッジ信号ｔ３がハイになるタイミング）ｔ２において判定信号Ｓ８がハイであるかローであるかに応じて判定結果信号Ｓｄのハイ／ローを設定する。したがって、図１０に示すように、上記タイミングｔ２においては、判定結果信号Ｓｄはハイに設定され、水平同期信号Ｓ１が正常であることを表す。期間Ｔ２およびＴ３においても期間Ｔ１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００４８】
一方、期間Ｔ４において水平同期信号Ｓ１が無信号状態となると、補正信号Ｓ４はローを維持する。その結果、判定信号出力回路２８においては、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８がローにリセットされ、その後も（補正信号Ｓ４はローであるので）判定信号Ｓ８はローを維持する。したがって、期間Ｔ４における検出範囲信号Ｓ２の後エッジのタイミングｔ４においては、（判定信号Ｓ８はローであるので）判定結果信号Ｓｄはローとなり、水平同期信号Ｓ１が無信号状態であることを表す。期間Ｔ５およびＴ６においても期間Ｔ４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ１〜Ｔ３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００４９】
図１１は、ローアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ１１〜Ｔ１３，Ｔ１７，Ｔ１８においては正常であり、期間Ｔ１４〜Ｔ１６において無信号状態となるものとする。また、切替回路２６は補正信号Ｓ４を出力するものとする。
【００５０】
図１１において、水平同期信号Ｓ１はローアクティブであるので、極性反転回路２３は水平同期信号Ｓ１の極性を反転して補正信号Ｓ４として出力する。すなわち、補正信号Ｓ４は水平同期信号Ｓ１の極性を反転させた信号となる。判定信号出力回路２８においては、立ち上がり信号Ｓ７がハイとなるタイミングｔ１１で判定信号Ｓ８がローにリセットされ、その後、補正信号Ｓ４がハイになるタイミングｔ１２で判定信号Ｓ８がハイとなる。さらに、無信号判定回路２９においては、検出範囲信号Ｓ２の後エッジのタイミングｔ１３における判定信号Ｓ８の状態に応じて判定結果信号Ｓｄのハイ／ローが設定されるので、上記タイミングｔ１３においては、判定結果信号Ｓｄはハイとなる。期間Ｔ１２およびＴ１３においても期間Ｔ１１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００５１】
一方、期間Ｔ１４において水平同期信号Ｓ１が無信号状態となると、水平同期信号Ｓ１の極性を反転した補正信号Ｓ４は、図１０の場合と同様、ローを維持する。したがって、期間Ｔ１４における無信号検出回路１０の動作は図１０の場合と同様となり、判定結果信号Ｓｄはローとなる。期間Ｔ１５およびＴ１６においても期間Ｔ１４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ１７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ１１〜Ｔ１３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、図１１の場合においても図１０と同様、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００５２】
なお、補正信号Ｓ４に代えて水平同期信号Ｓ１を用いるとすれば、期間Ｔ４〜Ｔ６において水平同期信号Ｓ１はハイとなるので、水平同期信号Ｓ１の無信号状態を正確に検出することができない。これに対して、本実施形態によれば、水平同期信号Ｓ１がローアクティブである場合には極性反転回路２３によって極性が反転されるので、水平同期信号Ｓ１の無信号状態を正確に検出することができる。
【００５３】
さらに、本実施形態では、上記検出期間を、水平同期信号Ｓ１の立ち上がりタイミングから、水平同期信号Ｓ１のオン期間の終了した後の時点（検出範囲信号Ｓ２の立ち下がりタイミング）までの期間としている。このように、検出期間の終了時点を、水平同期信号Ｓ１のオン期間が終了した後の時点とすることにより、水平同期信号Ｓ１がハイアクティブである場合およびローアクティブである場合のいずれの場合にも対応することができる。すなわち、いずれの場合においても同じ方法で判定を行うことができる。
【００５４】
図１２は、変化点信号Ｓ５を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ２１〜Ｔ２３，Ｔ２７，Ｔ２８においては正常であり、期間Ｔ２４〜Ｔ２６において無信号状態となるものとする。また、切替回路２６は変化点信号Ｓ５を出力するものとする。
【００５５】
図１２において、まず変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローが切り替わるタイミングでハイとなる変化点信号Ｓ５を出力する。なお、図１２では水平同期信号Ｓ１はハイアクティブであるとするが、ローアクティブの場合であっても変化点信号Ｓ５は図１２と同じになる。次に、判定信号出力回路２８は、変化点信号Ｓ５がハイになったことに応じて判定信号Ｓ８をハイとし（ハイを維持し）、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８をローにリセットする。したがって、期間Ｔ２１における水平同期信号Ｓ１の立ち上がりタイミングｔ２１においては、判定信号Ｓ８は一旦リセットされるものの、変化点信号Ｓ５がハイとなるので、判定信号Ｓ８は、図１０の場合と同様、すぐにハイになる。図１２の場合においては図１０の場合と同様の判定信号Ｓ８が得られるので、期間Ｔ２１においては判定結果信号Ｓｄはハイとなる。期間Ｔ２２およびＴ２３においても期間Ｔ２１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００５６】
一方、期間Ｔ２４において水平同期信号Ｓ１が無信号状態となると、変化点信号Ｓ５は、図１０に示す補正信号Ｓ４と同様、ローを維持する。したがって、期間Ｔ２４における無信号検出回路１０の動作は図１０の場合と同様となり、判定結果信号Ｓｄはローとなる。期間Ｔ２５およびＴ２６においても期間Ｔ２４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ２７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ２１〜Ｔ２３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、図１２の場合においても図１０と同様、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００５７】
以上のように、本実施形態によれば、水平同期信号Ｓ１が無信号状態であるか否かを無信号検出回路１０によって正確に判定することができる。また、本実施形態では、判定結果信号Ｓｄは水平同期信号Ｓ１に対して１水平期間遅延するだけであるので、従来に比べて迅速に水平同期信号Ｓ１の有無を検出することが可能である。
【００５８】
［２−２．疑似水平同期信号Ｓ１’の生成］
次に、疑似水平同期信号Ｓ１’を生成するための構成および動作について説明する。疑似水平同期信号生成回路１１は、水晶クロック信号Ｘｃｌｋから疑似水平同期信号Ｓ１’を生成する。図１３は、図３に示す疑似水平同期信号生成回路１１の詳細な構成を示すブロック図である。また、図１４は、水平同期信号Ｓ１、カウンタ値Ｃ１、および疑似水平同期信号Ｓ１’の変化を示す図である。
【００５９】
図１３に示すように、疑似水平同期信号生成回路１１は、第１演算回路６４、第２演算回路６５、第２比較回路６６、第３比較回路６７、第２カウンタ６８、ならびに第５スイッチ６９を含む。第１演算回路６４は、上述した設定値Ｈ（図６参照）を入力して、設定値Ｈを１／８にした値を出力する。第２演算回路６５は、上記設定値Ｈを入力して、設定値Ｈを１／２にした値を出力する。第２比較回路６６は、上述した第１カウンタ５０のカウンタ値Ｃ１と、第２演算回路６５の出力値（Ｈ／２）とを入力して、当該出力値Ｈ／２がカウンタ値Ｃ１と等しい場合に“１”を出力し、当該出力値Ｈ／２がカウンタ値Ｃ１と等しくない場合に“０”を出力する。第２カウンタ６８は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、カウント値Ｃ２を出力する。また、第２カウンタ６８は、第２比較回路６６の出力値を入力し、当該出力値が“１”である場合にリセットされ、カウンタ値Ｃ２として“０”を出力する。つまり、第２カウンタ６８は、水平同期信号Ｓ１の立ち上がりタイミングから次の立ち上がりタイミングまでの中間の時点、すなわち、カウンタ値Ｃ１が設定値Ｈの１／２となる時点でリセットされる。第３比較回路６７は、第１演算回路６４の出力値（Ｈ／８）と、第２カウンタのカウンタ位置Ｃ２とを入力して、当該出力値Ｈ／８がカウンタ値Ｃ２以上である場合に“１”を出力し、当該出力値Ｈ／８がカウンタ値Ｃ２よりも小さい場合に“０”を出力する。第５スイッチ６９は、ロー信号およびハイ信号を入力し、上記第３比較回路６７の出力値が“０”である場合にロー信号を出力し、上記第３比較回路６７の出力値が“１”である場合にハイ信号を出力する。第５スイッチ６９からの出力信号が、疑似水平同期信号Ｓ１’となる。
【００６０】
図１３に示した構成により、水晶クロック信号Ｘｃｌｋから疑似水平同期信号Ｓ１’を生成することができる。本実施形態では、図１４に示すように、疑似水平同期信号Ｓ１’は、水平同期信号Ｓ１の立ち上がりタイミングと次の立ち上がりタイミングとの中間の時点（カウンタＣ１＝Ｈ／２の時点）で立ち上がり、水平同期信号Ｓ１の１水平期間の１／８の幅を有する信号である。
【００６１】
本実施形態によれば、疑似水平同期信号Ｓ１’の立ち上がりタイミング（オン期間の開始時点）をカウンタＣ１＝Ｈ／２の時点としているので、疑似水平同期信号Ｓ１’と水平同期信号Ｓ１との衝突を防止することができる。なお、他の実施形態においては、上記立ち上がりタイミングはどのタイミングであってもよく、水平同期信号Ｓ１と非同期であってもよい。また、本実施形態では、ビット演算を簡単にするためにＨ／２の時点としているが、疑似水平同期信号Ｓ１’と水平同期信号Ｓ１との衝突を回避することができる他の時点を上記立ち上がりタイミングとしてもよい。なお、上記立ち上がりタイミングは、第２カウンタ６８のリセットタイミング（上記第２演算回路６５の演算内容）を調整することにより変更することができる。
【００６２】
また、本実施形態では、ビット演算を簡単にする目的で疑似水平同期信号Ｓ１’のオン期間の長さを、１水平期間（＝Ｈ）の１／８としている。なお、本実施形態では、水平同期信号Ｓ１の１水平期間を３１．８［μｓ］とし、水平同期信号Ｓ１のオン期間を約２．３［μｓ］とする。このとき、疑似水平同期信号Ｓ１’のオン期間の長さは約４［μｓ］となるので、疑似水平同期信号Ｓ１’のオン期間の長さは、水平同期信号Ｓ１のオン期間と同程度（水平同期信号Ｓ１のオン期間の方がやや長い）である。なお、疑似水平同期信号Ｓ１’のオン期間の長さはどのくらいでもよいが、水平同期信号Ｓ１のオン期間と同程度に設定することが好ましい。なお、疑似水平同期信号Ｓ１’のオン期間の長さは、上記第１演算回路６４の演算内容を調整することにより変更することができる。
【００６３】
［２−３．リファレンス信号Ｓｒの出力］
次に、リファレンス信号Ｓｒを出力するための構成および動作について説明する。図２に示す水平同期信号出力回路１２は例えばスイッチで構成され、水平同期信号出力回路１２には、水平同期信号Ｓ１と、疑似水平同期信号Ｓ１’とが入力される。水平同期信号出力回路１２は、判定結果信号Ｓｄを制御入力として入力し、判定結果信号Ｓｄがハイである場合に水平同期信号Ｓ１を出力し、判定結果信号Ｓｄがローである場合に疑似水平同期信号Ｓ１’を出力する。図１５は、水平同期信号Ｓ１、疑似水平同期信号Ｓ１’、およびリファレンス信号Ｓｒの変化を示す図である。図１５に示されるように、本実施形態においては、無信号検出回路１０において水平同期信号Ｓ１が正常であると判定される場合には、水平同期信号Ｓ１がそのままリファレンス信号Ｓｒとして出力され、水平同期信号Ｓ１が無信号状態であると判定される場合には、水平同期信号Ｓ１に代えて疑似水平同期信号Ｓ１’がリファレンス信号Ｓｒとして出力される。このように、本実施形態においては、水平同期信号Ｓ１が無信号状態であるか否かを迅速に判定し、水平同期信号Ｓ１が無信号状態である場合には疑似水平同期信号Ｓ１’をリファレンス信号Ｓｒとして出力することができる。これによって、水平同期信号Ｓ１が無信号状態となってもＰＬＬ回路を正常に動作させることができる。
【００６４】
［３．フィードバック信号の生成］
次に、フィードバック信号を生成するための構成である、図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４について説明する。図１６は、図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４の詳細な構成を示すブロック図である。
【００６５】
まず、第１フィードバック信号生成回路１３について説明する。第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋを１／Ｎに分周した信号である第１フィードバック信号Ｓｆ１を生成する回路である。図１６に示すように、第１フィードバック信号生成回路１３は、第３カウンタ７０、第４比較回路７１、第３演算回路７２、第５比較回路７３、およびスイッチ７４を含んでいる。
【００６６】
第３カウンタ７０は、ＰＬＬクロック信号Ｐｃｌｋに同期してカウントを行い、カウント値Ｃ３を出力する。第４比較回路７１は、予め定められた分周値Ｎと上記カウント値Ｃ３とを比較する。ここで、分周値Ｎは、ＰＬＬクロック信号Ｐｃｌｋを分周する値であり、レジスタ等に設定されている。第４比較回路７１は、カウント値Ｃ３が分周値Ｎ以上である場合に“１”を出力し、カウント値Ｃ３が分周値Ｎよりも小さい場合に“０”を出力する。上記第３カウンタ７０は、第４比較回路７１の出力値が“１”である場合にリセットされ、カウンタ値Ｃ３として“０”を出力する。つまり、第３カウンタ７０は、カウンタ値Ｃ３が分周値Ｎとなる度にリセットされる。
【００６７】
また、第３演算回路７２は、上記分周値Ｎを入力して、分周値Ｎを１／１６にした値を出力する。第５比較回路７３は、上記第３カウンタ７０のカウンタ値Ｃ３と、第３演算回路７２の出力値（Ｎ／１６）とを入力して、カウンタ値Ｃ３が当該出力値Ｎ／１６以下である場合に“１”を出力し、カウンタ値Ｃ３が当該出力値Ｎ／１６よりも大きい場合に“０”を出力する。スイッチ７４は、ロー信号およびハイ信号を入力し、上記第５比較回路７３の出力値が“０”である場合にロー信号を出力し、上記第５比較回路７３の出力値が“１”である場合にハイ信号を出力する。スイッチ７４からの出力信号が、第１フィードバック信号Ｓｆ１となる。なお、図１６に示す第１フィードバック信号生成回路１３の構成は一例であり、第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋを分周して第１フィードバック信号Ｓｆ１を生成・出力する構成であればどのような構成であってもよい。
【００６８】
次に、第２フィードバック信号生成回路１４について説明する。第２フィードバック信号生成回路１４は、水平同期信号Ｓ１が無信号状態である場合にフィードバック信号Ｓｆとして用いる第２フィードバック信号Ｓｆ２を生成する回路である。図１６に示すように、第２フィードバック信号生成回路１４は、第４演算回路７５、第５演算回路７６、加算回路７７、第６比較回路７８、ならびに第７スイッチ７９を含んでいる。
【００６９】
第４演算回路７５は、上記分周値Ｎを入力して、分周値Ｎを１／２にした値を出力する。第５演算回路７６は、上記分周値Ｎを入力して、分周値Ｎを１／８にした値を出力する。加算回路７７は、第４演算回路７５の出力値（Ｎ／２）と第５演算回路７６の出力値（Ｎ／８）とを加算した値（５Ｎ／８）を出力する。第６比較回路７８は、上記カウンタ値Ｃ３と、第４演算回路７５の出力値（Ｎ／２）と、加算回路７７の出力値（５Ｎ／８）とを入力し、カウンタ値Ｃ３が、第４演算回路７５の出力値（Ｎ／２）以上、かつ、加算回路７７の出力値（５Ｎ／８）以下であるか否かを判定する。第６比較回路７８は、判定結果が真である場合に“１”を出力し、判定結果が偽である場合に“０”を出力する。第７スイッチ７９は、ロー信号およびハイ信号を入力し、第６比較回路７８の出力値が“０”である場合にロー信号を出力し、第６比較回路７８の出力値が“１”である場合にハイ信号を出力する。第７スイッチ７９からの出力信号が、第２フィードバック信号Ｓｆ２となる。
【００７０】
図１７は、第１フィードバック信号Ｓｆ１、第２フィードバック信号Ｓｆ２、およびフィードバック信号Ｓｆの変化を示す図である。図１７に示すように、第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋをクロックとして、周期Ｎで、オン期間の長さがＮ／１６である第１フィードバック信号Ｓｆ１を生成する。また、第１フィードバック信号Ｓｆ１の立ち上がりタイミングは、カウンタ値Ｃ３＝０となるタイミングである。一方、図１７に示すように、第２フィードバック信号生成回路１４は、ＰＬＬクロック信号Ｐｃｌｋをクロックとして、周期およびオン期間の長さが第１フィードバック信号Ｓｆ１と同じ第２フィードバック信号Ｓｆ２を生成する。また、第２フィードバック信号Ｓｆ２の立ち上がりタイミングは、カウンタ値Ｃ３＝Ｎ／２となるタイミングである。
【００７１】
図２に示すフィードバック信号出力回路１５は例えばスイッチで構成され、フィードバック信号出力回路１５には、第１フィードバック信号Ｓｆ１と、第２フィードバック信号Ｓｆ２とが入力される。フィードバック信号出力回路１５は、判定結果信号Ｓｄを制御入力として入力し、判定結果信号Ｓｄがハイである場合に第１フィードバック信号Ｓｆ１を出力し、判定結果信号Ｓｄがローである場合に第２フィードバック信号Ｓｆ２を出力する。したがって、図１７に示されるように、無信号検出回路１０において水平同期信号Ｓ１が正常であると判定される場合には、第１フィードバック信号Ｓｆ１がフィードバック信号Ｓｆとして出力され、水平同期信号Ｓ１が無信号状態であると判定される場合には、第２フィードバック信号Ｓｆ２がフィードバック信号Ｓｆとして出力される。
【００７２】
ここで、本実施形態においては、水平同期信号Ｓ１が無信号状態であると判定される場合には、水平同期信号Ｓ１に対して１／２水平期間だけ位相がずれた疑似水平同期信号Ｓ１’が用いられる。そのため、水平同期信号Ｓ１が無信号状態であると判定される場合には、ＰＬＬ回路１は、第１フィードバック信号Ｓｆ１に対して１／２水平期間だけずれた第２フィードバック信号Ｓｆ２を用いるものとする。これによって、疑似水平同期信号Ｓ１’をリファレンス信号Ｓｒとして用いる場合であっても、リファレンス信号Ｓｒとフィードバック信号Ｓｆとの位相を合わせることができ、ＰＬＬ回路１を安定的に動作させることができる。
【００７３】
なお、本実施形態では、疑似水平同期信号Ｓ１’の立ち上がりタイミングと水平同期信号Ｓ１の立ち上がりタイミングとをずらしている（図１５参照）とともに、第１フィードバック信号Ｓｆ１の立ち上がりタイミングと第２フィードバック信号Ｓｆ２の立ち上がりタイミングとをずらしている（図１７参照）。したがって、水平同期信号Ｓ１が無信号状態に移行する際や無信号状態から復帰する際に、図１５に示す期間Ｔ３１およびＴ３２、あるいは、図１７に示すＴ４１およびＴ４２のように、リファレンス信号Ｓｒおよびフィードバック信号Ｓｆの周期性が失われる。このように、本実施形態では、リファレンス信号Ｓｒおよびフィードバック信号Ｓｆが短期的に不安定になる状態が生じる。しかし、ＰＬＬ回路１のループフィルタ４が適正に設計されていれば、この状態に起因するＰＬＬクロックの周波数変動は少ない（最大でも数十水平期間で安定する）。したがって、画面上での違和感はほとんどなく、問題はないと考えられる。
【００７４】
［４．変形例］
上記実施形態においては、検出期間を、水平同期信号Ｓ１の立ち上がり時点から、検出範囲信号Ｓ２の立ち下がり時点までの期間としたが、他の実施形態においては、検出期間は、水平同期信号Ｓ１のオン期間を少なくとも含み、１水平期間以下の長さであればよい。なお、上記実施形態のように、水平同期信号Ｓ１の２種類の極性に対応すべく極性反転回路２３を用いる場合には、いずれの極性であっても単一の方法で判定を行うことができるように、検出期間の終了時点を水平同期信号Ｓ１の立ち上がり時点よりも後の時点とすることが好ましい。一方、例えば上記極性反転回路２３を用いずに変化点検出回路２４のみを用いる場合には、検出期間は、水平同期信号Ｓ１の立ち上がり時点を含めばよく、それ以外の時点を含まなくてもよい。
【００７５】
また、本実施形態においては、無信号検出回路１０がＰＬＬ回路１に用いられる場合を例として説明したが、無信号検出回路１０は、水平同期信号を用いる他の種類の回路において用いられてもよい。また、ＰＬＬ回路１は、液晶表示装置の他、各種の表示装置に用いることができる。
【産業上の利用可能性】
【００７６】
以上のように、本発明は、簡易な構成で迅速に水平同期信号の有無を検出すること等を目的として、例えば表示装置に用いられる無信号検出回路やＰＬＬ回路等として利用することができる。
【図面の簡単な説明】
【００７７】
【図１】本実施形態に係るＰＬＬ回路の構成を示すブロック図
【図２】図１に示す信号生成回路２の内部構成を示すブロック図
【図３】図２に示す無信号検出回路１０の詳細な構成を示すブロック図
【図４】図３に示す極性反転回路２３の構成の一例を示す図
【図５】図３に示す変化点検出回路２４および前エッジ検出回路２５の構成の一例を示す図
【図６】図３に示す第１カウンタ回路２７の構成の一例を示すブロック図
【図７】図３に示す判定信号出力回路２８の構成の一例を示す図
【図８】図３に示す後エッジ検出回路２１の構成の一例を示す図
【図９】図３に示す無信号判定回路２９の構成の一例を示す図
【図１０】ハイアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１１】ローアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１２】変化点信号Ｓ５を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１３】図３に示す疑似水平同期信号生成回路１１の詳細な構成を示すブロック図
【図１４】水平同期信号Ｓ１、カウンタ値Ｃ１、および疑似水平同期信号Ｓ１’の変化を示す図
【図１５】水平同期信号Ｓ１、疑似水平同期信号Ｓ１’、およびリファレンス信号Ｓｒの変化を示す図
【図１６】図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４の詳細な構成を示すブロック図
【図１７】第１フィードバック信号Ｓｆ１、第２フィードバック信号Ｓｆ２、およびフィードバック信号Ｓｆの変化を示す図
【符号の説明】
【００７８】
１ ＰＬＬ回路
２ 信号生成回路
３ 位相比較器
４ ループフィルタ
５ ＶＣＯ
１０ 無信号検出回路
１１ 疑似水平同期信号生成回路
１２ 水平同期信号出力回路
１３ 第１フィードバック信号生成回路
１４ 第２フィードバック信号生成回路
１５ フィードバック信号出力回路
２１ 後エッジ検出回路
２３ 極性反転回路
２４ 変化点検出回路
２５ 前エッジ検出回路
２６ 切替回路
２７ 第１カウンタ回路
２８ 判定信号出力回路
２９ 無信号判定回路
【技術分野】
【０００１】
本発明は、無信号検出回路およびそれを用いたＰＬＬ回路に関し、より特定的には、映像信号の水平同期信号の有無を検出する無信号検出回路およびそれを用いたＰＬＬ回路に関する。
【背景技術】
【０００２】
液晶表示パネル等の表示装置において、高逓倍型のＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路（高逓倍ＰＬＬ周波数シンセサイザとも呼ばれる）が用いられることがある。高逓倍型ＰＬＬ回路は、描画のためのクロック信号を水平同期信号から生成するために用いられる。高逓倍型ＰＬＬ回路は、入力される水平同期信号が何らかの理由で無信号状態となった場合、クロック周波数が大幅に低下したり、発振停止したりするという性質を有する。そのため、ＰＬＬ回路からクロック信号を正常に出力するためには、水平同期信号が無信号状態となることを監視しておく必要がある。なお、車載用の表示装置においてもＰＬＬ回路が用いられる場合があるが、この場合、車両の走行中において受信波が弱くなることによって映像信号の振幅が下がる結果、水平同期信号が無信号にほぼ等しい状態になってしまう等、水平同期信号が無信号状態になることが考えられる。したがって、ＰＬＬ回路が車載用の表示装置において用いられる場合には特に、水平同期信号を監視しておく必要性が高いと考えられる。
【０００３】
高逓倍型ＰＬＬ回路において水平同期信号の有無を検出する方法としては、特許文献１に記載の方法がある。特許文献１に記載の高逓倍型ＰＬＬ回路は、１垂直期間の水平同期信号の数を実測し、実測された数と基準値とを比較することにより、水平同期信号が無信号になっている場合等、異常信号となっていることを検出している。また、水平同期信号の有無を検出する方法としては、その他、ＰＬＬ回路の外部のＣＰＵによって水平同期信号の有無を検出する方法もある。
【特許文献１】特開２００７−２８１５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の方法では、１垂直期間に含まれる水平同期信号の数（クロック数）を実測するという方法であるので、１垂直期間が経過しなければ水平同期信号が無信号状態となっているか否かを判別することができない。したがって、特許文献１に記載の方法では、無信号状態となったことを迅速に検知することができない。また、外部のＣＰＵによって水平同期信号の有無を検出する方法では、ＣＰＵとＰＬＬ回路とを接続するための構成や、ＣＰＵからの信号をＰＬＬ回路において処理するための動作が煩雑になるとともに、ＣＰＵの処理負担を増大させてしまう。
【０００５】
それ故、本発明の目的は、簡易な構成で迅速に水平同期信号の有無を検出することが可能な無信号検出回路およびＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は以下の構成を採用した。すなわち、本発明は、水平同期信号の無信号状態を検出する無信号検出回路である。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の１周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。
【０００７】
上記によれば、水平同期信号の１周期毎に検出期間を定め、当該検出期間内における水平同期信号に基づいて無信号状態であることが検出される。これによれば、少なくとも１水平期間以内には水平同期信号の無信号状態を検出することができる。したがって、本発明によれば、１垂直期間の遅延を生じていた従来に比べて迅速に水平同期信号の有無を検出することができる。また、本発明によれば、無信号検出回路において検出を行うことが可能となり、外部のＣＰＵによる判定を必要としないので、簡易な構成で水平同期信号の有無を検出することができる。
【０００８】
また、検出部は、極性反転回路と、無信号判定回路とを含んでいてもよい。極性反転回路は、水平同期信号が、無信号状態においてローレベルとなる極性である場合と、無信号状態においてハイレベルとなる極性である場合とのうちのいずれか一方の場合において水平同期信号の極性を反転させる補正を行うことにより、無信号状態においていずれか一方のレベルとなる補正信号を出力する。無信号判定回路は、補正信号が検出期間において一方のレベルとなる場合、水平同期信号が無信号状態であることを示す信号を出力する。
【０００９】
上記によれば、水平同期信号がハイアクティブである（無信号状態においてローレベルとなる）場合であっても、ローアクティブである（無信号状態においてハイレベルとなる）場合であっても、水平同期信号の有無を検出することができる。
【００１０】
また、検出部は、変化点検出回路と、無信号判定回路とを含んでいてもよい。変化点検出回路は、水平同期信号のオン／オフが変化したことを検出する。無信号判定回路は、変化点検出回路によって水平同期信号のオン／オフが変化したことが検出期間において検出された場合、水平同期信号が無信号状態であることを示す信号を出力する。
【００１１】
上記によれば、上記極性反転回路を用いる場合と同様、水平同期信号がハイアクティブである（無信号状態においてローレベルとなる）場合であっても、ローアクティブである（無信号状態においてハイレベルとなる）場合であっても、水平同期信号の有無を検出することができる。
【００１２】
また、期間設定部は、開始タイミング設定部と、終了タイミング設定部とを含んでいてもよい。開始タイミング設定部は、検出期間の開始タイミングとして、水平同期信号がオフからオンに変化すると予測されるタイミングを設定する。終了タイミング設定部は、検出期間の終了タイミングとして、水平同期信号がオフからオンへ変化した後であると予測されるタイミングを検出する。
【００１３】
上記によれば、水平同期信号のオン期間を含むように検出期間を適切に設定することができる。特に、上記極性反転回路を用いる場合には、上記のように検出期間を設定することにより、水平同期信号がハイアクティブである場合であっても、ローアクティブである場合であっても水平同期信号の有無を正確に検出することができる。
【００１４】
また、終了タイミング設定部は、水平同期信号のオン期間を含み、かつ、当該オン期間よりも広いオン期間を有する検出範囲信号を入力し、当該検出範囲信号がオンからオフに変化するタイミングを終了タイミングとして設定してもよい。
【００１５】
上記によれば、検出範囲信号を用いて検出期間の終了タイミングを容易に設定することができる。
【００１６】
また、本発明は、水平同期信号からＰＬＬクロック信号を生成するＰＬＬ回路の形態で提供されてもよい。ＰＬＬ回路は、上記無信号検出回路と、疑似水平同期信号生成回路と、水平同期信号出力回路とを備える。疑似水平同期信号生成回路は、水晶クロック信号を用いて疑似水平同期信号を生成する。水平同期信号出力回路は、検出部によって無信号状態であることが検出される場合、疑似水平同期信号を出力し、検出部によって無信号状態であることが検出されない場合、水平同期信号を出力する。ＰＬＬ回路は、水平同期信号出力回路から出力される信号をリファレンス信号（基準信号）として用いる。
【００１７】
上記によれば、水平同期信号が無信号状態となる場合には、水晶クロック信号から疑似水平同期信号が生成され、この疑似水平同期信号がリファレンス信号として用いられる。したがって、水平同期信号が無信号状態となっても安定的に動作することができるＰＬＬ回路を提供することができる。
【００１８】
また、疑似水平同期信号生成回路は、水平同期信号とオン期間が重複しないように、水平同期信号に対して位相をずらして疑似水平同期信号を生成してもよい。
【００１９】
上記によれば、水平同期信号と疑似水平同期信号との衝突を防止することができ、ＰＬＬ回路を安定的に動作させることができる。
【００２０】
また、ＰＬＬ回路は、第１フィードバック信号生成回路と、第２フィードバック信号生成回路と、フィードバック信号出力回路とを備えていてもよい。第１フィードバック信号生成回路は、ＰＬＬクロック信号を分周することによって第１フィードバック信号を生成する。第２フィードバック信号生成回路は、第１フィードバック信号に対して位相がずれた第２フィードバック信号を生成する。フィードバック信号出力回路は、検出部によって水平同期信号が無信号状態であると判定される場合、第１フィードバック信号を出力し、検出部によって水平同期信号が無信号状態でないと判定される場合、第２フィードバック信号を出力する。ＰＬＬ回路は、フィードバック信号出力回路から出力される信号と、水平同期信号出力回路から出力される信号との位相を位相比較器において比較する。
【００２１】
上記によれば、第１フィードバック信号と第２フィードバック信号との衝突を防止することができ、ＰＬＬ回路を安定的に動作させることができる。
【発明の効果】
【００２２】
本発明によれば、１水平期間毎に水平同期信号の無信号状態を検出する構成としたことにより、従来に比べて迅速に水平同期信号の有無を検出することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態に係る無信号検出回路およびＰＬＬ回路について説明する。図１は、本実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１に示すように、ＰＬＬ回路１は、信号生成回路２、位相比較器３、ループフィルタ４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）５を備えている。ＰＬＬ回路１は、高逓倍型のＰＬＬ回路であり、水平同期信号Ｓ１に基づき所定のクロック数のクロック信号（ＰＬＬクロック信号と呼ぶ）Ｐｃｌｋを出力するものである。
【００２４】
［１．ＰＬＬ回路１の動作概要］
まず、ＰＬＬ回路１全体の動作概要について説明する。信号生成回路２は、水平同期信号Ｓ１を入力し、水平同期信号Ｓ１が無信号状態であることを検出する。そして、信号生成回路２は、水平同期信号Ｓ１が無信号状態でなければ、水平同期信号Ｓ１をそのままリファレンス信号Ｓｒとして出力し、水平同期信号Ｓ１が無信号状態であれば、疑似水平同期信号を生成して出力する。つまり、信号生成回路２から出力されるリファレンス信号Ｓｒは、水平同期信号Ｓ１または疑似水平同期信号である。なお、信号生成回路２には、水晶クロック信号Ｘｃｌｋおよび検出範囲信号Ｓ２が入力される。これらの水晶クロック信号Ｘｃｌｋおよび検出範囲信号Ｓ２は、水平同期信号Ｓ１が無信号状態であるか否かを判定するため等に用いられる。水平同期信号Ｓ１が無信号状態であるか否かを判定する処理、および、疑似水平同期信号を生成する処理の詳細については後述する。
【００２５】
また、信号生成回路２は、ＰＬＬクロック信号Ｐｃｌｋを入力し、ＰＬＬクロック信号Ｐｃｌｋを分周することにより、ＰＬＬクロック信号Ｐｃｌｋの周波数が１／Ｎ（Ｎは予め設定される整数値）となった信号（フィードバック信号と呼ぶ）Ｓｆを出力する。なお、詳細は後述するが、信号生成回路２は、上記水平同期信号Ｓ１が無信号状態であるか否かに応じて異なる信号を出力する。
【００２６】
信号生成回路２には位相比較器３が接続されており、上記リファレンス信号Ｓｒおよびフィードバック信号Ｓｆは位相比較器３に入力される。位相比較器３は、リファレンス信号Ｓｒとフィードバック信号Ｓｆとの位相差（誤差）に応じた信号を出力する。位相比較器３にはループフィルタ４が接続されており、位相比較器３からの出力信号はループフィルタ４に入力される。ループフィルタ４は、ローパスフィルタであり、位相比較器３からの出力信号の低周波成分を抽出して出力する。その結果、ループフィルタ４の出力信号は、上記位相差に応じた電圧の直流信号となる。ループフィルタ４にはＶＣＯ５が接続されており、上記直流信号がＶＣＯ５に入力される。ＶＣＯ５は、上記直流信号の電圧値に応じた周波数のパルス信号をＰＬＬクロック信号Ｐｃｌｋとして出力する。以上のように構成される位相比較器３、ループフィルタ４、およびＶＣＯ５は、周知のＰＬＬ回路と同様、位相比較器３における位相差が０となるように動作する。その結果、リファレンス信号Ｓｆの周波数のＮ倍の周波数を有するＰＬＬクロック信号Ｐｃｌｋが得られる。なお、位相比較器３、ループフィルタ４、およびＶＣＯ５は、ＰＬＬ回路として動作するものであればどのような回路であってもよく、従来から用いられている回路であってよい。
【００２７】
［２．リファレンス信号の生成・出力］
次に、信号生成回路２の詳細な構成について説明する。図２は、図１に示す信号生成回路２の内部構成を示すブロック図である。以下では、まず、リファレンス信号Ｓｒを生成・出力する構成について説明した後、フィードバック信号Ｓｆを生成・出力する構成について説明する。
【００２８】
図２に示すように、信号生成回路２は、無信号検出回路１０、疑似水平同期信号生成回路１１、水平同期信号出力回路１２、第１フィードバック信号生成回路１３、第２フィードバック信号生成回路１４、およびフィードバック信号出力回路１５を備えている。無信号検出回路１０、疑似水平同期信号生成回路１１、および水平同期信号出力回路１２は、リファレンス信号Ｓｒを生成・出力するための構成である。無信号検出回路１０、第１フィードバック信号生成回路１３、第２フィードバック信号生成回路１４、およびフィードバック信号出力回路１５は、フィードバック信号Ｓｆを生成・出力するための構成である。
【００２９】
［２−１．水平同期信号Ｓ１の無信号状態の検出］
まず、水平同期信号Ｓ１の無信号状態を検出するための構成および動作について説明する。本実施形態では、無信号検出回路１０は、水晶クロック信号を用いて水平同期信号Ｓ１の１周期（１水平期間）毎に検出期間を検出する。ここで、検出期間とは、水平同期信号Ｓ１が（正常である場合に）オン期間であると予測される期間を少なくとも含む期間である。本実施形態では、検出期間の開始時点は、水平同期信号Ｓ１の立ち上がり時点であり、検出期間の終了時点は、検出範囲信号Ｓ２の立ち下がり時点（水平同期信号Ｓ１の立ち下がり時点よりも後の時点）である。さらに、無信号検出回路１０は、検出期間の少なくとも一部において水平同期信号Ｓ１がオンとなる場合、水平同期信号Ｓ１が正常であると判定し、検出期間において水平同期信号Ｓ１が（一度も）オンとなっていない場合、水平同期信号Ｓ１が無信号状態であると判定する。これによって、無信号検出回路１０は、従来に比べて迅速に水平同期信号の有無を検出することが可能である。以下、無信号検出回路１０の詳細を説明する。
【００３０】
図３は、図２に示す無信号検出回路１０の詳細な構成を示すブロック図である。無信号検出回路１０は、第１フリップフロップ２０、後エッジ検出回路２１、第２フリップフロップ２２、極性反転回路２３、変化点検出回路２４、前エッジ検出回路２５、切替回路２６、第１カウンタ回路２７、判定信号出力回路２８、および無信号判定回路２９を有する。なお、本実施形態においては、後エッジ検出回路２１が請求項に記載の終了タイミング設定部に相当し、第１カウンタ回路２７が請求項に記載の開始タイミング設定部に相当する。
【００３１】
第２フリップフロップ２２には、無信号検出回路１０に入力される水平同期信号Ｓ１が入力されるとともに、クロック入力として水晶クロック信号Ｘｃｌｋが入力される。したがって、第２フリップフロップ２２から出力される水平同期信号Ｓ１は水晶クロック信号Ｘｃｌｋに同期し、第２フリップフロップ２２の出力以降における回路動作は水晶クロック信号Ｘｃｌｋに同期して行われる。第２フリップフロップ２２から出力された水平同期信号Ｓ１は、極性反転回路２３、変化点検出回路２４、および前エッジ検出回路２５に入力される。
【００３２】
極性反転回路２３および変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローの変化をそれぞれ異なる方法で検出する。つまり、本実施形態では、水平同期信号Ｓ１のハイ／ローの変化を２通りの方法で検出することが可能である。ただし、他の実施形態においては、無信号検出回路１０は、極性反転回路２３および変化点検出回路２４のいずれか一方のみを有する構成であってもよい。このとき、切替回路２６は不要である。
【００３３】
極性反転回路２３は、水平同期信号Ｓ１の極性を必要に応じて反転する補正を行い、補正信号Ｓ４として出力する回路である。ここで、水平同期信号Ｓ１としては、無信号状態になった場合にローとなる（ハイアクティブ）極性と、無信号状態になった場合にハイとなる極性という、２種類の極性がある。極性反転回路２３は、水平同期信号Ｓ１をハイアクティブの信号に（必要に応じて）補正して補正信号Ｓ４として出力する。つまり、極性反転回路２３は、水平同期信号Ｓ１がローアクティブの信号である場合、水平同期信号Ｓ１の極性を反転した信号を補正信号Ｓ４として出力し、水平同期信号Ｓ１がハイアクティブの信号である場合、水平同期信号Ｓ１をそのまま補正信号Ｓ４として出力する。図４は、図３に示す極性反転回路２３の構成の一例を示す図である。図４においては、極性反転回路２３は第１スイッチ４１およびＮＯＴ回路４２を有している。第１スイッチ４１の第１の入力端子には水平同期信号Ｓ１がそのまま入力され、第１スイッチ４１の第２の入力端子にはＮＯＴ回路４２を通した水平同期信号Ｓ１が入力される。図４においては、水平同期信号Ｓ１がハイアクティブであるかローアクティブであるかを示す情報は、ＰＬＬ回路１の内部または外部に設けられるレジスタに予め設定されているものとする。第１スイッチ４１は、上記情報がハイアクティブを示す場合、第１の入力端子に入力された信号を出力し、上記情報がローアクティブを示す場合、第２の入力端子に入力された信号を出力する。なお、図４に示す構成は一例であり、極性反転回路２３は、水平同期信号Ｓ１の極性をハイアクティブ／ローアクティブのいずれかに揃えて出力する構成であればどのような構成であってもよい。
【００３４】
変化点検出回路２４は、水平同期信号のハイ／ローが変化したことを検出する。具体的には、変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローが切り替わるタイミングでハイとなる変化点信号Ｓ５を出力する。図５は、図３に示す変化点検出回路２４および前エッジ検出回路２５の構成の一例を示す図である。図５においては、変化点検出回路２４はＸＯＲ（排他的論理和）回路４３を有する。また、前エッジ検出回路２５は、第３フリップフロップ４４およびＡＮＤ回路４５を有する。図５に示されるように、ＸＯＲ回路４３には、水平同期信号Ｓ１と、水平同期信号Ｓ１を第３フリップフロップ４４に通した信号（１クロック分遅延させた信号）とが入力される。したがって、ＸＯＲ回路４３の出力信号は、水平同期信号Ｓ１の極性が変化した場合にハイとなる変化点信号Ｓ５となる。なお、図５に示す構成は一例であり、変化点検出回路２４は、水平同期信号Ｓ１の変化点を検出することができる構成であればどのような構成であってもよい。
【００３５】
また、前エッジ検出回路２５においては、第３フリップフロップ４４は、水平同期信号Ｓ１を入力し、水平同期信号Ｓ１を水晶クロック信号Ｘｃｌｋに同期させて出力する。これによって、第３フリップフロップ４４を通した水平同期信号Ｓ１は、前エッジ検出回路２５に入力された水平同期信号Ｓ１より１クロック分遅延した信号となる。ＡＮＤ回路４５には、第３フリップフロップ４４を通した水平同期信号Ｓ１が極性を反転されて入力されるとともに、第３フリップフロップ４４を通していない水平同期信号Ｓ１が入力される。したがって、ＡＮＤ回路４５は、水平同期信号Ｓ１がローからハイに変化するタイミングでハイとなる前エッジ信号Ｓ６を出力する。なお、図５に示す構成は一例であり、変化点検出回路２４は、水平同期信号の変化点を検出することができる構成であればどのような構成であってもよく、前エッジ検出回路２５は、水平同期信号Ｓ１のハイ／ローの切り替わりを検出する構成であればどのような構成であってもよい。
【００３６】
切替回路２６は、上記補正信号Ｓ４および変化点信号Ｓ５を入力し、レジスタ等に予め設定された情報に従って補正信号Ｓ４および変化点信号Ｓ５のいずれかを出力する。当該情報は、補正信号Ｓ４と変化点信号Ｓ５とのいずれを出力するかを示し、使用者等によって予め設定されている。このように、本実施形態では、水平同期信号Ｓ１が無信号となっているか否かを２通りの方法で検出可能であり、使用者は、いずれかの方法を適宜選択して使用することができる。
【００３７】
一方、第１カウンタ回路２７は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、水平同期信号Ｓ１の立ち上がりタイミングを検出する。本実施形態では、水平同期信号Ｓ１の立ち上がりタイミングが上述した検出期間の開始時点となる。したがって、本実施形態においては、第１カウンタ回路２７が請求項に記載の開始タイミング設定部に相当する。図６は、図３に示す第１カウンタ回路２７の構成の一例を示すブロック図である。図６において、第１カウンタ回路２７は、第１カウンタ５０、第１比較回路５１、ＯＲ回路５２、条件判別回路５３を含む。第１カウンタ５０は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、カウント値Ｃ１を出力する。第１比較回路５１は、予め定められた設定値Ｈと上記カウント値Ｃ１とを比較する。ここで、設定値Ｈは、水平同期信号Ｓ１の１水平期間に相当する（水晶クロック信号Ｘｃｌｋの）クロック数であり、レジスタ等に設定されている。第１比較回路５１は、カウント値Ｃ１が設定値Ｈ以上である場合に“１（ハイ）”を出力し、カウント値Ｃ１が設定値Ｈよりも小さい場合に“０（ロー）”を出力する。ＯＲ回路５２は、上述した前エッジ検出回路から出力される前エッジ信号Ｓ６と、上記第１比較回路５１からの出力値とを入力し、前エッジ信号Ｓ６と当該出力値との論理和を出力する。上記第１カウンタ５０は、ＯＲ回路５２の出力値が“１”である場合にリセットされ、カウンタ値Ｃ１として“０”を出力する。つまり、第１カウンタ５０は、水平同期信号Ｓ１の実際の立ち上がりタイミング（前エッジ信号Ｓ６がハイ）、あるいは、水平同期信号Ｓ１の立ち上がるべきタイミング（第１比較回路５１の出力値が“１”）で、リセットされる（図１４参照）。条件判別回路５３は、カウンタ値Ｃ１を入力し、当該カウンタ値Ｃ１が“０”である場合に“１”を出力し、当該カウンタ値Ｃ１が“０”以外である場合に“０”を出力する。したがって、条件判別回路５３から出力される立ち上がり信号Ｓ７は、水平同期信号Ｓ１が無信号でないとした場合における水平同期信号Ｓ１の立ち上がりタイミングを示す（立ち上がりタイミングでハイとなる）信号となる（図１４参照）。
【００３８】
判定信号出力回路２８は、切替回路２６から出力された補正信号Ｓ４または変化点信号Ｓ５と、立ち上がり信号Ｓ７とを入力する。そして、判定信号出力回路２８は、補正信号Ｓ４または変化点信号Ｓ５と立ち上がり信号Ｓ７とから判定信号Ｓ８を生成して出力する。判定信号Ｓ８は、水平同期信号Ｓ１が無信号状態であるか否かの判定に用いられる信号である。具体的には、判定信号Ｓ８は、立ち上がり信号Ｓ７がハイとなるタイミングでローにリセットされ、補正信号Ｓ４または変化点信号Ｓ５がハイになったことに応じてハイとなる（リセットされるまではハイを維持する）。つまり、判定信号Ｓ８は、水平同期信号Ｓ１が正常である（無信号でない）場合にハイとなり、水平同期信号Ｓ１が無信号状態である場合にローとなる信号である。
【００３９】
図７は、図３に示す判定信号出力回路２８の構成の一例を示す図である。図７においては、判定信号出力回路２８は、第２スイッチ５４、第３スイッチ５５と、第４フリップフロップ５６とを有する。第２スイッチ５４は、第４フリップフロップ５６の出力信号（判定信号Ｓ８）とロー信号とを入力とし、立ち上がり信号Ｓ７がハイである場合にロー信号を出力し、立ち上がり信号Ｓ７がローである場合に第４フリップフロップ５６の出力信号を出力する。第３スイッチ５５は、第２スイッチ５４の出力信号とハイ信号とを入力し、補正信号Ｓ４または変化点信号Ｓ５がハイである場合にハイ信号を出力し、補正信号Ｓ４または変化点信号Ｓ５がローである場合に第２スイッチ５４の出力信号を出力する。第４フリップフロップ５６は、第３スイッチ５５の出力信号を入力し、第３スイッチ５５の出力信号を水晶クロック信号Ｘｃｌｋに同期させて出力する。なお、図７に示す構成は一例であり、判定信号出力回路２８は、上記判定信号Ｓ８を出力する構成であればどのような構成であってもよい。
【００４０】
無信号判定回路２９は、上記判定信号Ｓ８と、後エッジ信号Ｓ３とを入力し、水平同期信号Ｓ１が無信号状態であるか否かを示す判定結果信号Ｓｄを出力する。以下、無信号判定回路２９の詳細を説明する。
【００４１】
まず、後エッジ信号Ｓ３について説明する。後エッジ信号Ｓ３は、信号生成回路２に入力される検出範囲信号Ｓ２の後エッジ（立ち下がりエッジ）を示す。検出範囲信号Ｓ２とは、水平同期信号Ｓ１のオン期間（ハイである期間）を含み、かつ、当該オン期間よりも広いオン期間を有する信号である。本実施形態では、検出範囲信号Ｓ２は、水平同期信号Ｓ１よりも前後に所定時間だけオン期間が長い信号である（図１０〜図１２参照）。なお、検出範囲信号Ｓ２は、どのような方法で生成されてもよく、例えばＰＬＬ回路１の外部の回路で生成された信号を用いてもよいし、水晶クロック信号Ｘｃｌｋから生成してもよい。
【００４２】
図３に示されるように、第１フリップフロップ２０は、検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２を水晶クロック信号Ｘｃｌｋに同期させて出力する。後エッジ検出回路２１は、第１フリップフロップ２０から出力された検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２の後エッジを検出する。すなわち、後エッジ検出回路２１は、検出範囲信号Ｓ２がハイからローに変化するタイミングでハイとなる後エッジ信号Ｓ３を出力する。本実施形態では、検出範囲信号Ｓ２の後エッジのタイミングが、上述した検出期間の終了時点となる。したがって、本実施形態においては、後エッジ検出回路２１が請求項に記載の終了タイミング設定部に相当する。
【００４３】
図８は、図３に示す後エッジ検出回路２１の構成の一例を示す図である。図８においては、後エッジ検出回路２１は、第５フリップフロップ６０およびＡＮＤ回路６１を有する。第５フリップフロップ６０は、検出範囲信号Ｓ２を入力し、検出範囲信号Ｓ２を水晶クロック信号Ｘｃｌｋに同期させて出力する。これによって、第５フリップフロップ６０を通した検出範囲信号Ｓ２は、入力された検出範囲信号Ｓ２より１クロック分遅延した信号となる。ＡＮＤ回路６１には、第５フリップフロップ６０を通した検出範囲信号Ｓ２が入力されるとともに、第５フリップフロップ６０を通していない検出範囲信号Ｓ２が極性を反転されて入力される。したがって、ＡＮＤ回路６１は、検出範囲信号Ｓ２がハイからローに変化するタイミングでハイとなる後エッジ信号Ｓ３を出力する。
【００４４】
無信号判定回路２９は、上記判定信号Ｓ８と、上記後エッジ信号Ｓ３とを入力し、水平同期信号Ｓ１が無信号状態であるか否かを示す判定結果信号Ｓｄを出力する。無信号判定回路２９は、検出範囲信号Ｓ２の立ち下がりタイミングにおける判定信号Ｓ８の状態を検出して出力するものである。図９は、図３に示す無信号判定回路２９の構成の一例を示す図である。図９においては、無信号判定回路２９は、第４スイッチ６２と第６フリップフロップ６３とを有する。第４スイッチ６２は、第６フリップフロップ６３の出力信号（判定結果信号Ｓｄ）と判定信号Ｓ８とを入力とし、後エッジ信号Ｓ３がハイである場合に判定信号Ｓ８を出力し、後エッジ信号Ｓ３がローである場合に第６フリップフロップ６３の出力信号を出力する。第６フリップフロップ６３は、第４スイッチ６２の出力信号を入力し、第４スイッチ６２の出力信号を水晶クロック信号Ｘｃｌｋに同期させて出力する。なお、図９に示す構成は一例であり、無信号判定回路２９は、上記判定結果信号Ｓｄを出力する構成であればどのような構成であってもよい。
【００４５】
以上に説明した無信号検出回路１０によって、水平同期信号Ｓ１の無信号状態を検出することができる。以下、図１０〜図１２を参照して、無信号検出回路１０における各信号の動作を説明する。
【００４６】
図１０は、ハイアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ１〜Ｔ３，Ｔ７，Ｔ８においては正常であり、期間Ｔ４〜Ｔ６において無信号状態となるものとする。また、切替回路２６は補正信号Ｓ４を出力するものとする。
【００４７】
図１０において、水平同期信号Ｓ１はハイアクティブであるので、極性反転回路２３は極性を反転せず、水平同期信号Ｓ１をそのまま補正信号Ｓ４として出力する。したがって、補正信号Ｓ４は水平同期信号Ｓ１と同じになる。次に、判定信号出力回路２８は、補正信号Ｓ４がハイになったことに応じて判定信号Ｓ８をハイとし（ハイを維持し）、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８をローにリセットする。したがって、期間Ｔ１における水平同期信号Ｓ１（Ｓ４）の立ち上がりタイミングｔ１においては、判定信号Ｓ８は一旦リセットされるものの、補正信号Ｓ４がハイとなるので判定信号Ｓ８はすぐにハイになる。次に、無信号判定回路２９は、検出範囲信号Ｓ２の後エッジのタイミング（後エッジ信号ｔ３がハイになるタイミング）ｔ２において判定信号Ｓ８がハイであるかローであるかに応じて判定結果信号Ｓｄのハイ／ローを設定する。したがって、図１０に示すように、上記タイミングｔ２においては、判定結果信号Ｓｄはハイに設定され、水平同期信号Ｓ１が正常であることを表す。期間Ｔ２およびＴ３においても期間Ｔ１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００４８】
一方、期間Ｔ４において水平同期信号Ｓ１が無信号状態となると、補正信号Ｓ４はローを維持する。その結果、判定信号出力回路２８においては、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８がローにリセットされ、その後も（補正信号Ｓ４はローであるので）判定信号Ｓ８はローを維持する。したがって、期間Ｔ４における検出範囲信号Ｓ２の後エッジのタイミングｔ４においては、（判定信号Ｓ８はローであるので）判定結果信号Ｓｄはローとなり、水平同期信号Ｓ１が無信号状態であることを表す。期間Ｔ５およびＴ６においても期間Ｔ４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ１〜Ｔ３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００４９】
図１１は、ローアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ１１〜Ｔ１３，Ｔ１７，Ｔ１８においては正常であり、期間Ｔ１４〜Ｔ１６において無信号状態となるものとする。また、切替回路２６は補正信号Ｓ４を出力するものとする。
【００５０】
図１１において、水平同期信号Ｓ１はローアクティブであるので、極性反転回路２３は水平同期信号Ｓ１の極性を反転して補正信号Ｓ４として出力する。すなわち、補正信号Ｓ４は水平同期信号Ｓ１の極性を反転させた信号となる。判定信号出力回路２８においては、立ち上がり信号Ｓ７がハイとなるタイミングｔ１１で判定信号Ｓ８がローにリセットされ、その後、補正信号Ｓ４がハイになるタイミングｔ１２で判定信号Ｓ８がハイとなる。さらに、無信号判定回路２９においては、検出範囲信号Ｓ２の後エッジのタイミングｔ１３における判定信号Ｓ８の状態に応じて判定結果信号Ｓｄのハイ／ローが設定されるので、上記タイミングｔ１３においては、判定結果信号Ｓｄはハイとなる。期間Ｔ１２およびＴ１３においても期間Ｔ１１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００５１】
一方、期間Ｔ１４において水平同期信号Ｓ１が無信号状態となると、水平同期信号Ｓ１の極性を反転した補正信号Ｓ４は、図１０の場合と同様、ローを維持する。したがって、期間Ｔ１４における無信号検出回路１０の動作は図１０の場合と同様となり、判定結果信号Ｓｄはローとなる。期間Ｔ１５およびＴ１６においても期間Ｔ１４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ１７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ１１〜Ｔ１３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、図１１の場合においても図１０と同様、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００５２】
なお、補正信号Ｓ４に代えて水平同期信号Ｓ１を用いるとすれば、期間Ｔ４〜Ｔ６において水平同期信号Ｓ１はハイとなるので、水平同期信号Ｓ１の無信号状態を正確に検出することができない。これに対して、本実施形態によれば、水平同期信号Ｓ１がローアクティブである場合には極性反転回路２３によって極性が反転されるので、水平同期信号Ｓ１の無信号状態を正確に検出することができる。
【００５３】
さらに、本実施形態では、上記検出期間を、水平同期信号Ｓ１の立ち上がりタイミングから、水平同期信号Ｓ１のオン期間の終了した後の時点（検出範囲信号Ｓ２の立ち下がりタイミング）までの期間としている。このように、検出期間の終了時点を、水平同期信号Ｓ１のオン期間が終了した後の時点とすることにより、水平同期信号Ｓ１がハイアクティブである場合およびローアクティブである場合のいずれの場合にも対応することができる。すなわち、いずれの場合においても同じ方法で判定を行うことができる。
【００５４】
図１２は、変化点信号Ｓ５を用いる場合における、無信号検出回路１０における各信号の変化を示す図である。図１０においては、水平同期信号Ｓ１は期間Ｔ２１〜Ｔ２３，Ｔ２７，Ｔ２８においては正常であり、期間Ｔ２４〜Ｔ２６において無信号状態となるものとする。また、切替回路２６は変化点信号Ｓ５を出力するものとする。
【００５５】
図１２において、まず変化点検出回路２４は、水平同期信号Ｓ１のハイ／ローが切り替わるタイミングでハイとなる変化点信号Ｓ５を出力する。なお、図１２では水平同期信号Ｓ１はハイアクティブであるとするが、ローアクティブの場合であっても変化点信号Ｓ５は図１２と同じになる。次に、判定信号出力回路２８は、変化点信号Ｓ５がハイになったことに応じて判定信号Ｓ８をハイとし（ハイを維持し）、立ち上がり信号Ｓ７がハイとなるタイミングで判定信号Ｓ８をローにリセットする。したがって、期間Ｔ２１における水平同期信号Ｓ１の立ち上がりタイミングｔ２１においては、判定信号Ｓ８は一旦リセットされるものの、変化点信号Ｓ５がハイとなるので、判定信号Ｓ８は、図１０の場合と同様、すぐにハイになる。図１２の場合においては図１０の場合と同様の判定信号Ｓ８が得られるので、期間Ｔ２１においては判定結果信号Ｓｄはハイとなる。期間Ｔ２２およびＴ２３においても期間Ｔ２１と同様の結果となるので、判定結果信号Ｓｄはハイとなる。
【００５６】
一方、期間Ｔ２４において水平同期信号Ｓ１が無信号状態となると、変化点信号Ｓ５は、図１０に示す補正信号Ｓ４と同様、ローを維持する。したがって、期間Ｔ２４における無信号検出回路１０の動作は図１０の場合と同様となり、判定結果信号Ｓｄはローとなる。期間Ｔ２５およびＴ２６においても期間Ｔ２４と同様の結果となるので、判定結果信号Ｓｄはローとなる。また、期間Ｔ２７において水平同期信号Ｓ１が無信号状態から復帰して正常な状態となれば、無信号検出回路１０は期間Ｔ２１〜Ｔ２３と同様に動作するので、判定結果信号Ｓｄはハイとなる。以上のように、図１２の場合においても図１０と同様、水平同期信号Ｓ１が無信号状態であるか否かに応じて判定結果信号が変化していることがわかる。
【００５７】
以上のように、本実施形態によれば、水平同期信号Ｓ１が無信号状態であるか否かを無信号検出回路１０によって正確に判定することができる。また、本実施形態では、判定結果信号Ｓｄは水平同期信号Ｓ１に対して１水平期間遅延するだけであるので、従来に比べて迅速に水平同期信号Ｓ１の有無を検出することが可能である。
【００５８】
［２−２．疑似水平同期信号Ｓ１’の生成］
次に、疑似水平同期信号Ｓ１’を生成するための構成および動作について説明する。疑似水平同期信号生成回路１１は、水晶クロック信号Ｘｃｌｋから疑似水平同期信号Ｓ１’を生成する。図１３は、図３に示す疑似水平同期信号生成回路１１の詳細な構成を示すブロック図である。また、図１４は、水平同期信号Ｓ１、カウンタ値Ｃ１、および疑似水平同期信号Ｓ１’の変化を示す図である。
【００５９】
図１３に示すように、疑似水平同期信号生成回路１１は、第１演算回路６４、第２演算回路６５、第２比較回路６６、第３比較回路６７、第２カウンタ６８、ならびに第５スイッチ６９を含む。第１演算回路６４は、上述した設定値Ｈ（図６参照）を入力して、設定値Ｈを１／８にした値を出力する。第２演算回路６５は、上記設定値Ｈを入力して、設定値Ｈを１／２にした値を出力する。第２比較回路６６は、上述した第１カウンタ５０のカウンタ値Ｃ１と、第２演算回路６５の出力値（Ｈ／２）とを入力して、当該出力値Ｈ／２がカウンタ値Ｃ１と等しい場合に“１”を出力し、当該出力値Ｈ／２がカウンタ値Ｃ１と等しくない場合に“０”を出力する。第２カウンタ６８は、水晶クロック信号Ｘｃｌｋに同期してカウントを行い、カウント値Ｃ２を出力する。また、第２カウンタ６８は、第２比較回路６６の出力値を入力し、当該出力値が“１”である場合にリセットされ、カウンタ値Ｃ２として“０”を出力する。つまり、第２カウンタ６８は、水平同期信号Ｓ１の立ち上がりタイミングから次の立ち上がりタイミングまでの中間の時点、すなわち、カウンタ値Ｃ１が設定値Ｈの１／２となる時点でリセットされる。第３比較回路６７は、第１演算回路６４の出力値（Ｈ／８）と、第２カウンタのカウンタ位置Ｃ２とを入力して、当該出力値Ｈ／８がカウンタ値Ｃ２以上である場合に“１”を出力し、当該出力値Ｈ／８がカウンタ値Ｃ２よりも小さい場合に“０”を出力する。第５スイッチ６９は、ロー信号およびハイ信号を入力し、上記第３比較回路６７の出力値が“０”である場合にロー信号を出力し、上記第３比較回路６７の出力値が“１”である場合にハイ信号を出力する。第５スイッチ６９からの出力信号が、疑似水平同期信号Ｓ１’となる。
【００６０】
図１３に示した構成により、水晶クロック信号Ｘｃｌｋから疑似水平同期信号Ｓ１’を生成することができる。本実施形態では、図１４に示すように、疑似水平同期信号Ｓ１’は、水平同期信号Ｓ１の立ち上がりタイミングと次の立ち上がりタイミングとの中間の時点（カウンタＣ１＝Ｈ／２の時点）で立ち上がり、水平同期信号Ｓ１の１水平期間の１／８の幅を有する信号である。
【００６１】
本実施形態によれば、疑似水平同期信号Ｓ１’の立ち上がりタイミング（オン期間の開始時点）をカウンタＣ１＝Ｈ／２の時点としているので、疑似水平同期信号Ｓ１’と水平同期信号Ｓ１との衝突を防止することができる。なお、他の実施形態においては、上記立ち上がりタイミングはどのタイミングであってもよく、水平同期信号Ｓ１と非同期であってもよい。また、本実施形態では、ビット演算を簡単にするためにＨ／２の時点としているが、疑似水平同期信号Ｓ１’と水平同期信号Ｓ１との衝突を回避することができる他の時点を上記立ち上がりタイミングとしてもよい。なお、上記立ち上がりタイミングは、第２カウンタ６８のリセットタイミング（上記第２演算回路６５の演算内容）を調整することにより変更することができる。
【００６２】
また、本実施形態では、ビット演算を簡単にする目的で疑似水平同期信号Ｓ１’のオン期間の長さを、１水平期間（＝Ｈ）の１／８としている。なお、本実施形態では、水平同期信号Ｓ１の１水平期間を３１．８［μｓ］とし、水平同期信号Ｓ１のオン期間を約２．３［μｓ］とする。このとき、疑似水平同期信号Ｓ１’のオン期間の長さは約４［μｓ］となるので、疑似水平同期信号Ｓ１’のオン期間の長さは、水平同期信号Ｓ１のオン期間と同程度（水平同期信号Ｓ１のオン期間の方がやや長い）である。なお、疑似水平同期信号Ｓ１’のオン期間の長さはどのくらいでもよいが、水平同期信号Ｓ１のオン期間と同程度に設定することが好ましい。なお、疑似水平同期信号Ｓ１’のオン期間の長さは、上記第１演算回路６４の演算内容を調整することにより変更することができる。
【００６３】
［２−３．リファレンス信号Ｓｒの出力］
次に、リファレンス信号Ｓｒを出力するための構成および動作について説明する。図２に示す水平同期信号出力回路１２は例えばスイッチで構成され、水平同期信号出力回路１２には、水平同期信号Ｓ１と、疑似水平同期信号Ｓ１’とが入力される。水平同期信号出力回路１２は、判定結果信号Ｓｄを制御入力として入力し、判定結果信号Ｓｄがハイである場合に水平同期信号Ｓ１を出力し、判定結果信号Ｓｄがローである場合に疑似水平同期信号Ｓ１’を出力する。図１５は、水平同期信号Ｓ１、疑似水平同期信号Ｓ１’、およびリファレンス信号Ｓｒの変化を示す図である。図１５に示されるように、本実施形態においては、無信号検出回路１０において水平同期信号Ｓ１が正常であると判定される場合には、水平同期信号Ｓ１がそのままリファレンス信号Ｓｒとして出力され、水平同期信号Ｓ１が無信号状態であると判定される場合には、水平同期信号Ｓ１に代えて疑似水平同期信号Ｓ１’がリファレンス信号Ｓｒとして出力される。このように、本実施形態においては、水平同期信号Ｓ１が無信号状態であるか否かを迅速に判定し、水平同期信号Ｓ１が無信号状態である場合には疑似水平同期信号Ｓ１’をリファレンス信号Ｓｒとして出力することができる。これによって、水平同期信号Ｓ１が無信号状態となってもＰＬＬ回路を正常に動作させることができる。
【００６４】
［３．フィードバック信号の生成］
次に、フィードバック信号を生成するための構成である、図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４について説明する。図１６は、図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４の詳細な構成を示すブロック図である。
【００６５】
まず、第１フィードバック信号生成回路１３について説明する。第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋを１／Ｎに分周した信号である第１フィードバック信号Ｓｆ１を生成する回路である。図１６に示すように、第１フィードバック信号生成回路１３は、第３カウンタ７０、第４比較回路７１、第３演算回路７２、第５比較回路７３、およびスイッチ７４を含んでいる。
【００６６】
第３カウンタ７０は、ＰＬＬクロック信号Ｐｃｌｋに同期してカウントを行い、カウント値Ｃ３を出力する。第４比較回路７１は、予め定められた分周値Ｎと上記カウント値Ｃ３とを比較する。ここで、分周値Ｎは、ＰＬＬクロック信号Ｐｃｌｋを分周する値であり、レジスタ等に設定されている。第４比較回路７１は、カウント値Ｃ３が分周値Ｎ以上である場合に“１”を出力し、カウント値Ｃ３が分周値Ｎよりも小さい場合に“０”を出力する。上記第３カウンタ７０は、第４比較回路７１の出力値が“１”である場合にリセットされ、カウンタ値Ｃ３として“０”を出力する。つまり、第３カウンタ７０は、カウンタ値Ｃ３が分周値Ｎとなる度にリセットされる。
【００６７】
また、第３演算回路７２は、上記分周値Ｎを入力して、分周値Ｎを１／１６にした値を出力する。第５比較回路７３は、上記第３カウンタ７０のカウンタ値Ｃ３と、第３演算回路７２の出力値（Ｎ／１６）とを入力して、カウンタ値Ｃ３が当該出力値Ｎ／１６以下である場合に“１”を出力し、カウンタ値Ｃ３が当該出力値Ｎ／１６よりも大きい場合に“０”を出力する。スイッチ７４は、ロー信号およびハイ信号を入力し、上記第５比較回路７３の出力値が“０”である場合にロー信号を出力し、上記第５比較回路７３の出力値が“１”である場合にハイ信号を出力する。スイッチ７４からの出力信号が、第１フィードバック信号Ｓｆ１となる。なお、図１６に示す第１フィードバック信号生成回路１３の構成は一例であり、第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋを分周して第１フィードバック信号Ｓｆ１を生成・出力する構成であればどのような構成であってもよい。
【００６８】
次に、第２フィードバック信号生成回路１４について説明する。第２フィードバック信号生成回路１４は、水平同期信号Ｓ１が無信号状態である場合にフィードバック信号Ｓｆとして用いる第２フィードバック信号Ｓｆ２を生成する回路である。図１６に示すように、第２フィードバック信号生成回路１４は、第４演算回路７５、第５演算回路７６、加算回路７７、第６比較回路７８、ならびに第７スイッチ７９を含んでいる。
【００６９】
第４演算回路７５は、上記分周値Ｎを入力して、分周値Ｎを１／２にした値を出力する。第５演算回路７６は、上記分周値Ｎを入力して、分周値Ｎを１／８にした値を出力する。加算回路７７は、第４演算回路７５の出力値（Ｎ／２）と第５演算回路７６の出力値（Ｎ／８）とを加算した値（５Ｎ／８）を出力する。第６比較回路７８は、上記カウンタ値Ｃ３と、第４演算回路７５の出力値（Ｎ／２）と、加算回路７７の出力値（５Ｎ／８）とを入力し、カウンタ値Ｃ３が、第４演算回路７５の出力値（Ｎ／２）以上、かつ、加算回路７７の出力値（５Ｎ／８）以下であるか否かを判定する。第６比較回路７８は、判定結果が真である場合に“１”を出力し、判定結果が偽である場合に“０”を出力する。第７スイッチ７９は、ロー信号およびハイ信号を入力し、第６比較回路７８の出力値が“０”である場合にロー信号を出力し、第６比較回路７８の出力値が“１”である場合にハイ信号を出力する。第７スイッチ７９からの出力信号が、第２フィードバック信号Ｓｆ２となる。
【００７０】
図１７は、第１フィードバック信号Ｓｆ１、第２フィードバック信号Ｓｆ２、およびフィードバック信号Ｓｆの変化を示す図である。図１７に示すように、第１フィードバック信号生成回路１３は、ＰＬＬクロック信号Ｐｃｌｋをクロックとして、周期Ｎで、オン期間の長さがＮ／１６である第１フィードバック信号Ｓｆ１を生成する。また、第１フィードバック信号Ｓｆ１の立ち上がりタイミングは、カウンタ値Ｃ３＝０となるタイミングである。一方、図１７に示すように、第２フィードバック信号生成回路１４は、ＰＬＬクロック信号Ｐｃｌｋをクロックとして、周期およびオン期間の長さが第１フィードバック信号Ｓｆ１と同じ第２フィードバック信号Ｓｆ２を生成する。また、第２フィードバック信号Ｓｆ２の立ち上がりタイミングは、カウンタ値Ｃ３＝Ｎ／２となるタイミングである。
【００７１】
図２に示すフィードバック信号出力回路１５は例えばスイッチで構成され、フィードバック信号出力回路１５には、第１フィードバック信号Ｓｆ１と、第２フィードバック信号Ｓｆ２とが入力される。フィードバック信号出力回路１５は、判定結果信号Ｓｄを制御入力として入力し、判定結果信号Ｓｄがハイである場合に第１フィードバック信号Ｓｆ１を出力し、判定結果信号Ｓｄがローである場合に第２フィードバック信号Ｓｆ２を出力する。したがって、図１７に示されるように、無信号検出回路１０において水平同期信号Ｓ１が正常であると判定される場合には、第１フィードバック信号Ｓｆ１がフィードバック信号Ｓｆとして出力され、水平同期信号Ｓ１が無信号状態であると判定される場合には、第２フィードバック信号Ｓｆ２がフィードバック信号Ｓｆとして出力される。
【００７２】
ここで、本実施形態においては、水平同期信号Ｓ１が無信号状態であると判定される場合には、水平同期信号Ｓ１に対して１／２水平期間だけ位相がずれた疑似水平同期信号Ｓ１’が用いられる。そのため、水平同期信号Ｓ１が無信号状態であると判定される場合には、ＰＬＬ回路１は、第１フィードバック信号Ｓｆ１に対して１／２水平期間だけずれた第２フィードバック信号Ｓｆ２を用いるものとする。これによって、疑似水平同期信号Ｓ１’をリファレンス信号Ｓｒとして用いる場合であっても、リファレンス信号Ｓｒとフィードバック信号Ｓｆとの位相を合わせることができ、ＰＬＬ回路１を安定的に動作させることができる。
【００７３】
なお、本実施形態では、疑似水平同期信号Ｓ１’の立ち上がりタイミングと水平同期信号Ｓ１の立ち上がりタイミングとをずらしている（図１５参照）とともに、第１フィードバック信号Ｓｆ１の立ち上がりタイミングと第２フィードバック信号Ｓｆ２の立ち上がりタイミングとをずらしている（図１７参照）。したがって、水平同期信号Ｓ１が無信号状態に移行する際や無信号状態から復帰する際に、図１５に示す期間Ｔ３１およびＴ３２、あるいは、図１７に示すＴ４１およびＴ４２のように、リファレンス信号Ｓｒおよびフィードバック信号Ｓｆの周期性が失われる。このように、本実施形態では、リファレンス信号Ｓｒおよびフィードバック信号Ｓｆが短期的に不安定になる状態が生じる。しかし、ＰＬＬ回路１のループフィルタ４が適正に設計されていれば、この状態に起因するＰＬＬクロックの周波数変動は少ない（最大でも数十水平期間で安定する）。したがって、画面上での違和感はほとんどなく、問題はないと考えられる。
【００７４】
［４．変形例］
上記実施形態においては、検出期間を、水平同期信号Ｓ１の立ち上がり時点から、検出範囲信号Ｓ２の立ち下がり時点までの期間としたが、他の実施形態においては、検出期間は、水平同期信号Ｓ１のオン期間を少なくとも含み、１水平期間以下の長さであればよい。なお、上記実施形態のように、水平同期信号Ｓ１の２種類の極性に対応すべく極性反転回路２３を用いる場合には、いずれの極性であっても単一の方法で判定を行うことができるように、検出期間の終了時点を水平同期信号Ｓ１の立ち上がり時点よりも後の時点とすることが好ましい。一方、例えば上記極性反転回路２３を用いずに変化点検出回路２４のみを用いる場合には、検出期間は、水平同期信号Ｓ１の立ち上がり時点を含めばよく、それ以外の時点を含まなくてもよい。
【００７５】
また、本実施形態においては、無信号検出回路１０がＰＬＬ回路１に用いられる場合を例として説明したが、無信号検出回路１０は、水平同期信号を用いる他の種類の回路において用いられてもよい。また、ＰＬＬ回路１は、液晶表示装置の他、各種の表示装置に用いることができる。
【産業上の利用可能性】
【００７６】
以上のように、本発明は、簡易な構成で迅速に水平同期信号の有無を検出すること等を目的として、例えば表示装置に用いられる無信号検出回路やＰＬＬ回路等として利用することができる。
【図面の簡単な説明】
【００７７】
【図１】本実施形態に係るＰＬＬ回路の構成を示すブロック図
【図２】図１に示す信号生成回路２の内部構成を示すブロック図
【図３】図２に示す無信号検出回路１０の詳細な構成を示すブロック図
【図４】図３に示す極性反転回路２３の構成の一例を示す図
【図５】図３に示す変化点検出回路２４および前エッジ検出回路２５の構成の一例を示す図
【図６】図３に示す第１カウンタ回路２７の構成の一例を示すブロック図
【図７】図３に示す判定信号出力回路２８の構成の一例を示す図
【図８】図３に示す後エッジ検出回路２１の構成の一例を示す図
【図９】図３に示す無信号判定回路２９の構成の一例を示す図
【図１０】ハイアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１１】ローアクティブの水平同期信号Ｓ１を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１２】変化点信号Ｓ５を用いる場合における、無信号検出回路１０における各信号の変化を示す図
【図１３】図３に示す疑似水平同期信号生成回路１１の詳細な構成を示すブロック図
【図１４】水平同期信号Ｓ１、カウンタ値Ｃ１、および疑似水平同期信号Ｓ１’の変化を示す図
【図１５】水平同期信号Ｓ１、疑似水平同期信号Ｓ１’、およびリファレンス信号Ｓｒの変化を示す図
【図１６】図２に示す第１フィードバック信号生成回路１３および第２フィードバック信号生成回路１４の詳細な構成を示すブロック図
【図１７】第１フィードバック信号Ｓｆ１、第２フィードバック信号Ｓｆ２、およびフィードバック信号Ｓｆの変化を示す図
【符号の説明】
【００７８】
１ ＰＬＬ回路
２ 信号生成回路
３ 位相比較器
４ ループフィルタ
５ ＶＣＯ
１０ 無信号検出回路
１１ 疑似水平同期信号生成回路
１２ 水平同期信号出力回路
１３ 第１フィードバック信号生成回路
１４ 第２フィードバック信号生成回路
１５ フィードバック信号出力回路
２１ 後エッジ検出回路
２３ 極性反転回路
２４ 変化点検出回路
２５ 前エッジ検出回路
２６ 切替回路
２７ 第１カウンタ回路
２８ 判定信号出力回路
２９ 無信号判定回路
【特許請求の範囲】
【請求項１】
水平同期信号の無信号状態を検出する無信号検出回路であって、
前記水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて前記水平同期信号の１周期毎に設定する期間設定部と、
前記検出期間において前記水平同期信号がオンとなっていない場合、前記水平同期信号が無信号状態であることを検出する検出部とを備える、無信号検出回路。
【請求項２】
前記検出部は、
前記水平同期信号が、無信号状態においてローレベルとなる極性である場合と、無信号状態においてハイレベルとなる極性である場合とのうちのいずれか一方の場合において前記水平同期信号の極性を反転させる補正を行うことにより、無信号状態においていずれか一方のレベルとなる補正信号を出力する極性反転回路と、
前記補正信号が前記検出期間において前記一方のレベルとなる場合、前記水平同期信号が無信号状態であることを示す信号を出力する無信号判定回路とを含む、請求項１に記載の無信号検出回路。
【請求項３】
前記検出部は、
前記水平同期信号のオン／オフが変化したことを検出する変化点検出回路と、
前記変化点検出回路によって前記水平同期信号のオン／オフが変化したことが前記検出期間において検出された場合、前記水平同期信号が無信号状態であることを示す信号を出力する無信号判定回路とを含む、請求項１に記載の無信号検出回路。
【請求項４】
前記期間設定部は、
前記検出期間の開始タイミングとして、前記水平同期信号がオフからオンに変化すると予測されるタイミングを設定する開始タイミング設定部と、
前記検出期間の終了タイミングとして、前記水平同期信号がオフからオンへ変化した後であると予測されるタイミングを設定する終了タイミング設定部とを含む、請求項１から請求項３のいずれか１項に記載の無信号検出回路。
【請求項５】
前記終了タイミング設定部は、前記水平同期信号のオン期間を含み、かつ、当該オン期間よりも広いオン期間を有する検出範囲信号を入力し、当該検出範囲信号がオンからオフに変化するタイミングを前記終了タイミングとして設定する、請求項４に記載の無信号検出回路。
【請求項６】
水平同期信号からＰＬＬクロック信号を生成するＰＬＬ回路であって、
請求項１から請求項５のいずれか１項に記載の無信号検出回路と、
前記水晶クロック信号を用いて疑似水平同期信号を生成する疑似水平同期信号生成回路と、
前記検出部によって無信号状態であることが検出される場合、前記疑似水平同期信号を出力し、前記検出部によって無信号状態であることが検出されない場合、前記水平同期信号を出力する水平同期信号出力回路とを備え、
前記水平同期信号出力回路から出力される信号をリファレンス信号として用いる、ＰＬＬ回路。
【請求項７】
前記疑似水平同期信号生成回路は、前記水平同期信号とオン期間が重複しないように、前記水平同期信号に対して位相をずらして疑似水平同期信号を生成する、請求項６に記載のＰＬＬ回路。
【請求項８】
前記ＰＬＬクロック信号を分周することによって第１フィードバック信号を生成する第１フィードバック信号生成回路と、
前記第１フィードバック信号に対して位相がずれた第２フィードバック信号を生成する第２フィードバック信号生成回路と、
前記検出部によって前記水平同期信号が無信号状態であると判定される場合、前記第１フィードバック信号を出力し、前記検出部によって前記水平同期信号が無信号状態でないと判定される場合、前記第２フィードバック信号を出力するフィードバック信号出力回路とを備え、
前記フィードバック信号出力回路から出力される信号と、前記水平同期信号出力回路から出力される信号との位相を位相比較器において比較する、請求項７に記載のＰＬＬ回路。
【請求項１】
水平同期信号の無信号状態を検出する無信号検出回路であって、
前記水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて前記水平同期信号の１周期毎に設定する期間設定部と、
前記検出期間において前記水平同期信号がオンとなっていない場合、前記水平同期信号が無信号状態であることを検出する検出部とを備える、無信号検出回路。
【請求項２】
前記検出部は、
前記水平同期信号が、無信号状態においてローレベルとなる極性である場合と、無信号状態においてハイレベルとなる極性である場合とのうちのいずれか一方の場合において前記水平同期信号の極性を反転させる補正を行うことにより、無信号状態においていずれか一方のレベルとなる補正信号を出力する極性反転回路と、
前記補正信号が前記検出期間において前記一方のレベルとなる場合、前記水平同期信号が無信号状態であることを示す信号を出力する無信号判定回路とを含む、請求項１に記載の無信号検出回路。
【請求項３】
前記検出部は、
前記水平同期信号のオン／オフが変化したことを検出する変化点検出回路と、
前記変化点検出回路によって前記水平同期信号のオン／オフが変化したことが前記検出期間において検出された場合、前記水平同期信号が無信号状態であることを示す信号を出力する無信号判定回路とを含む、請求項１に記載の無信号検出回路。
【請求項４】
前記期間設定部は、
前記検出期間の開始タイミングとして、前記水平同期信号がオフからオンに変化すると予測されるタイミングを設定する開始タイミング設定部と、
前記検出期間の終了タイミングとして、前記水平同期信号がオフからオンへ変化した後であると予測されるタイミングを設定する終了タイミング設定部とを含む、請求項１から請求項３のいずれか１項に記載の無信号検出回路。
【請求項５】
前記終了タイミング設定部は、前記水平同期信号のオン期間を含み、かつ、当該オン期間よりも広いオン期間を有する検出範囲信号を入力し、当該検出範囲信号がオンからオフに変化するタイミングを前記終了タイミングとして設定する、請求項４に記載の無信号検出回路。
【請求項６】
水平同期信号からＰＬＬクロック信号を生成するＰＬＬ回路であって、
請求項１から請求項５のいずれか１項に記載の無信号検出回路と、
前記水晶クロック信号を用いて疑似水平同期信号を生成する疑似水平同期信号生成回路と、
前記検出部によって無信号状態であることが検出される場合、前記疑似水平同期信号を出力し、前記検出部によって無信号状態であることが検出されない場合、前記水平同期信号を出力する水平同期信号出力回路とを備え、
前記水平同期信号出力回路から出力される信号をリファレンス信号として用いる、ＰＬＬ回路。
【請求項７】
前記疑似水平同期信号生成回路は、前記水平同期信号とオン期間が重複しないように、前記水平同期信号に対して位相をずらして疑似水平同期信号を生成する、請求項６に記載のＰＬＬ回路。
【請求項８】
前記ＰＬＬクロック信号を分周することによって第１フィードバック信号を生成する第１フィードバック信号生成回路と、
前記第１フィードバック信号に対して位相がずれた第２フィードバック信号を生成する第２フィードバック信号生成回路と、
前記検出部によって前記水平同期信号が無信号状態であると判定される場合、前記第１フィードバック信号を出力し、前記検出部によって前記水平同期信号が無信号状態でないと判定される場合、前記第２フィードバック信号を出力するフィードバック信号出力回路とを備え、
前記フィードバック信号出力回路から出力される信号と、前記水平同期信号出力回路から出力される信号との位相を位相比較器において比較する、請求項７に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−６８４６３（Ｐ２０１０−６８４６３Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３５４８２（Ｐ２００８−２３５４８２）
【出願日】平成２０年９月１２日（２００８．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月１２日（２００８．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]