【課題】位相同期ループ回路のロックを検出するためのシステム及び方法。特に、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するＰＬＬの安定性を検出するために構成されたロック検出器。
【解決手段】安定性は、ＰＬＬ回路に挿入され位相−周波数検出器とチャージポンプとの間に配置されたカウンタにより示されることができる。カウンタ値は位相−周波数検出器により作動されるので、ＰＬＬロックはカウンタ値の安定性により示される。デジタルカウンタ値は、デジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合に生じる可能性があるロックの誤表示を避けるために、可変タイマーを含むことができる。 （もっと読む）

【課題】 ＴＤＭＡ／ＴＤＤのスロット可変型通信における周波数の変動を防止する。
【解決手段】 ２系統のＰＬＬ回路をそれぞれ有する第１の集積回路（40a）および第２の集積回路（40b）と、基準発振回路（30）と、２系統の周波数帯域の信号を出力する出力回路（50,60）とを備える。互いに同一系統となる２つの第１ＰＬＬ回路（70A,70B）は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線（70AC,70BC）と出力回路とに接続される。第１の集積回路の第２ＰＬＬ回路（80A）は、該ＰＬＬ回路を上記タイムスロットの双方にて動作させるための制御信号が供給される信号線（80AC）と出力回路とに接続される。第２の集積回路の第２ＰＬＬ回路（80B）は、出力回路には接続されず、第１の集積回路のＰＬＬ回路が接続された信号線（70AC,80AC）のうちのいずれかと接続される。 （もっと読む）

【課題】ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。
【解決手段】ループ利得検出にあたっては、まず、位相比較器１０１の第２の入力（ＩＮ−２）への入力信号の周波数を変化させ、その変化に対する応答を電圧制御型発信器１０２の出力で検出する。検出手段としては、電圧制御型発信器１０２の出力にカウンタ１０３を接続し、そのカウンタ１０３の出力に積分器１０４を接続することで行う。この検出結果をチャージポンプ１０５の電流値にフィードバックすることで、位相同期ループ特性を最適化する。 （もっと読む）

【課題】 無線回路の部品コストを安価にし、回路設計および設計検証に掛かる時間を削減した無線基地局を得る。
【解決手段】 無線基地局は、送信信号をデジタルからアナログに変換するＤＡ変換器と、送信信号を増幅する増幅回路と、所定の周波数で発振するＰＬＬ回路と、前記ＰＬＬ回路を用いて送信信号を無線周波数にアップコンバージョンする周波数変換部とを備え、少なくとも前記増幅回路、ＰＬＬ回路および周波数変換部を１つの集積回路に集積している。こうした構成により、部品コストを安価にでき、回路設計および設計検証に掛かる時間を削減できる。 （もっと読む）

回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
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【課題】
簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 （もっと読む）

【課題】所定の周波数の局部発振信号を発生する発振器を含むＰＬＬ回路を内蔵し、温度が変化してＶＣＯの発振周波数が変動してもＰＬＬループのロックがはずれにくい高周波ＩＣを提供する。
【解決手段】発振周波数帯を切り替え可能なＶＣＯ１１と可変分周回路１２と位相比較回路１５とループフィルタ１７とを含み、ループフィルタとＶＣＯとの間を切り離した開ループ状態で、複数の所定の固定電圧のいずれかをＶＣＯへ印加する切替えスイッチと、所定の周波数の基準信号に対する可変分周回路の出力の位相の進みまたは遅れを判別する判別回路２２と、判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド切り替え回路２３とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけ、さらにＶＣＯへ印加する固定電圧を２分探査方式で切り替え最適な印加電圧を見つけＰＬＬループをロックさせる。 （もっと読む）

【課題】 オフセットＰＬＬ方式の送信回路を有する高周波ＩＣにおいて、中間周波数の信号を生成するＩＦＶＣＯが不要であるとともに、フラクショナルＰＬＬのような複雑な分周制御回路を必要とせずに所望の周波数帯の送受信信号の変復調を行なうことができ、それによってチップサイズを低減させることが可能な回路技術を提供する。
【解決手段】 送信回路と受信回路に共通のローカル発振信号を生成するＲＦＶＣＯを含むＲＦ−ＰＬＬ（２６３）に、基準となる発振信号を分周する分周回路（２６６）と自らの発振信号を分周してフィードバックする分周回路（２６７）としてそれぞれ整数で表わされる分周比で分周可能な可変分周回路を設けるとともに、上記ＲＦ−ＰＬＬで生成されたローカル発振信号を分周して送信回路で必要な中間周波数の信号を生成する分周回路（２３１）を設け、上記可変分周回路の分周比をそれぞれ送信周波数または受信周波数に応じて適宜切り替えるようにした。 （もっと読む）

【課題】ＰＬＬ帯域を広げることなくセットリング時間を短縮し、かつ、ＩＣ化に適したＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器１を電流出力型とし、セットリング時間を短縮するために、電流出力型位相比較器１の出力端に定電流源２を接続する。また、ＰＬＬのリセット用スイッチ３を電流出力型位相比較器１の出力端に接続する。セットリング時間を短縮するために、ＰＬＬ帯域を広げる必要がなく、雑音を低減できる。また、リセット用スイッチおよびセットリング時間短縮用の定電流源のＩＣ化が可能となる。 （もっと読む）

【課題】 回路規模の増大を抑制しつつ、ＰＬＬ回路の電磁輻射ノイズを低減させる。
【解決手段】 ＰＬＬ回路２を半導体チップ１に形成するとともに、ＰＬＬ回路２にリファレンスクロックＳａを入力するリファレンスクロック入力端子３ａ、ＰＬＬ回路２の周波数制御に用いられる制御電圧Ｓｂが入力される制御電圧入力端子３ｂおよびＰＬＬ回路２にて生成されたクロック信号Ｓｃを出力するクロック出力端子３ｃを配置し、制御電圧入力端子３ｂとリファレンスクロック入力端子３ａとの間隔Ａは、リファレンスクロックＳａによって制御電圧Ｓｂのレベル変動Ｂが発生するように設定し、制御電圧Ｓｂのレベル変動Ｂに対応してクロック信号Ｓｃのクロック発振周波数を所定の周期で変調させる。 （もっと読む）

【課題】 簡易な回路構成により、構成素子の特性の製造バラツキにかかわらず、出力特性のバラツキを抑制する調整が可能な、電圧制御発振回路、およびその調整方法を提供すること。
【解決手段】 低域通過フィルタ１５、高域通過フィルタ１６は、電圧制御発振回路１１を構成する素子と同一構造の素子で構成され、所定の相関関係が形成される。補正素子１４は、電圧制御発振回路１１において発振周波数制御信号ＶＴが入力される主素子と並列に接続される。目標ゲイン値ＴＧにおいて、低域通過フィルタ１５と高域通過フィルタ１６との周波数−ゲイン特性は互いに逆の傾きを有して交差する。容量値が低くばらつく場合、基準周波数ｆＲＥＦにおいて、出力信号ＳＬ２がＳＨ２よりも出力レベルが大きくなり、出力レベル差ＬＤ２が発生し、ＬＤ２に応じた調整信号ＶＣＮＴ２が出力され、発振周波数ｆＶＣＯが低くされる。 （もっと読む）

【課題】 本発明は、ＬＳＩ等の集積回路に組み込まれた回路にクロック信号を分配するためのクロック分配回路に関し、特にクロック信号の位相差調整を自動的に行うクロック調整回路を提供するものである。
【解決手段】 本発明は、ＬＳＩチップに構築された回路素子を駆動する際、駆動の基準となるクロック信号の供給を第１分配から順次階層状に下層に分配し、例えば第５分配「５」からＬＳＩチップの各エリアに供給する回路であり、その際クロック信号の遅延を位相差検出回路によって検出し、その検出結果に基づいて各第５分配「５」に内装された遅延調整回路に遅延情報として自動的に書き込み、以後当該遅延情報を使用してＬＳＩチップが実装された際のクロック信号の位相差を調整する。 （もっと読む）

【課題】チャージポンプ回路をより高い周波数で動作できるようにすることである。
【解決手段】ＵＰ信号がローレベルのとき、ｐチャネルＭＯＳトランジスタＴＲ１のゲートに、ＶＤＤ−Ｖｔｈ＜Ｐｂ＜ＶＤＤの条件を満たすバイアス電圧Ｐｂを供給し、ＤＯＷＮ信号がローレベルのとき、ｎチャネルＭＯＳトランジスタＴＲ２のゲートに、ＧＮＤ＜Ｎｂ＜Ｖｔｈの条件を満たすバイアス電圧Ｎｂを供給する。これにより、ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２がオン状態になるまでの遅延時間を短くすることができる。 （もっと読む）

【課題】位相同期回路のループバンド幅を最適制御する。
【解決手段】位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 （もっと読む）

【課題】 ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつきにより変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適切な値に制御する。
【解決手段】 参照周波数Ｆrefを有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧をＶＣＯ２１の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダ１５に与えて分周して第１の信号を出力する位相同期ループ回路ＰＬＬ１１と、制御信号を生成してＶＣＯ２１に与える制御部ＣＴ２１とを備え、ＶＣＯ２１は、入力端子と出力端子との間にコイル及び可変容量が並列に接続され、さらに入力端子と出力端子との間に可変容量に並列に、複数の容量をスイッチにより選択的に接続する構成を有し、このスイッチは制御信号によりオン／オフが制御される。 （もっと読む）

【課題】外部クロック信号に対する内部クロック信号のロッキング所要時間を短縮させる内部クロック発生回路と、動作領域の幅が広くて、クロック信号の周波数変化に対処可能なアナログシンクロナスミラーディレイを提供する。
【解決手段】内部クロック発生回路は、第１遅延ミラー、巨視ロッキングブロック、電圧制御遅延ブロック、第２遅延ミラー、および微細ロッキングブロックを含む。第１遅延ミラーは、所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するために駆動し、第１ミラーリング遅延時間は、所定の第１〜第３遅延時間の和と同一であり、バッファリングクロック信号は、外部クロック信号に対して第１送信遅延時間で同期し、巨視ロッキングブロックは、前記バッファリングクロック信号と遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する。 （もっと読む）

【課題】位相及び遅延同期ループとこれを備えた半導体メモリ装置を提供する。
【解決手段】この回路は、入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器、アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、ダウン信号に応答して放電電流を流れるようにして制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して供給電流を補償し、第２制御電圧に応答して放電電流を補償して前記制御信号を出力する電荷ポンプ、ロック状態後にアップ信号とダウン信号とのレベル差に対応する第１制御電圧及び第２制御電圧を発生する補償部、及び、制御信号に応答して出力クロック信号の位相を変更する電圧制御発振器で構成されている。従って、ロック状態後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償でき、これによりアップ信号とダウン信号間の位相差も補償できる。 （もっと読む）

【課題】 外部クロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成する。
【解決手段】 ＰＬＬ回路（２）は、参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路(１０)と、参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路(１１)と、発振制御信号に加算されるバイアス信号を生成するバイアス回路(１５)と、発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路(１６)とを有する。外部クロックが停止されてもＰＬＬ回路のバイアス回路で生成されるバイアス信号に応じた周波数のクロック信号を形成することができる。必要な周波数はバイアス信号によって決定することができるから、外部から供給されるクロックが停止されたときの生成されるクロック信号の周波数に大きなばらつきを生じ難い。 （もっと読む）

【課題】 １つのカウンタとクロック個数差検出部とを利用して、位相が同期されない２クロック信号の周波数を比較して、周波数ロックを判別(所望の周波数精度内にあるか否かを判別)することにより、集積化が容易な周波数ロック検出器を提供すること。
【解決手段】 本発明は、周波数ロック検出器において、外部から基準クロック信号を受け取って、基準クロック信号のクロック個数をカウントするためのカウンタと、前記外部から受け取った基準クロック信号と、前記基準クロック信号と互いに位相が同期されない復元されたクロック信号とのクロック個数の差を検出するためのクロック個数差検出部と、前記カウンタと前記クロック個数差検出部の結果値とを利用して、周波数ロックを判別するためのロック判別部とを備える。 （もっと読む）

ＤＰＣ（２００）であって、周波数源（２０）と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ（２２０）と、合成信号の所望の周波数を識別する入力信号を受信する為の、ＤＰＳ（２８２）とＤＡＣ（２８４）とを有した制御装置（２８０）と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の１シーケンスを選択し、粗い合成信号を出力する選択回路（２７０）と、可変遅延セル（２９０）とがあるＤＰＣ（２００）であり、可変遅延セル（２９０）が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号（２９２）を生成する為に、粗い合成信号を受信するべく選択回路に結合された第１の入力と、微同調調整信号を受信する為に制御装置に結合された第２の入力とを有している。ＤＰＣには更に、ＤＰＣを較正するトレーニング装置がある。
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