【課題】実装面積やコストを抑え、起動時間を短縮し、周波数精度の高いクロックも出力できるＭＥＭＳデバイス等を提供する。
【解決手段】 第１のクロック信号４００と第２のクロック信号４０２の少なくとも一方を出力するＭＥＭＳデバイス１００であって、同一の基板上に設けられた第１のＭＥＭＳ共振子３０２を有する第１のＭＥＭＳ発振器３００と第２のＭＥＭＳ共振子３２２を有する第２のＭＥＭＳ発振器３２０とを含み、第１のＭＥＭＳ発振器の共振周波数である第１の共振周波数と、第２のＭＥＭＳ発振器の共振周波数である第２の共振周波数とは略一致し、第１のＭＥＭＳ共振子のＱ値と第２のＭＥＭＳ共振子のＱ値とは異なり、第１のＭＥＭＳ発振器は、第１の共振周波数を周波数とする第１のクロック信号を出力し、第２のＭＥＭＳ発振器は、第２の共振周波数を周波数とする第２のクロック信号を出力する。 （もっと読む）

【課題】 レイアウト的な制限がないＤＬＬ回路を提供すること。
【解決手段】 ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。遅延回路は、第１乃至第ＭのＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路が縦続接続された回路である。複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。ローパスフィルタ回路は、第１の電源電圧と異なる第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給する。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】クロック信号の周波数に依存しないデューティ調整回路が搭載されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を指定するカウンタ回路１２３と、カウンタ回路１２３のカウント値を調整するカウンタ制御回路１２２と、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫのライズエッジが一致する第１及び第２のカウント値との差分を演算する減算回路１３３とを備え、得られた差分の１／２に相当する値に基づいて、内部クロック信号ＬＣＬＫのフォールエッジを調整する。これにより、キャパシタを交互にディスチャージするタイプのデューティ調整回路を用いた場合のように、適用可能な周波数帯域が限られることがない。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

サンプリング装置（１１０）は、変動する周期時間を有する入力クロック信号（ＣＬＫ_ｉｎ）を受信し、入力クロック信号（ＣＬＫ_ｉｎ）の平均周波数より実質的に高い周波数を有するサンプリングクロック信号（ＣＬＫ_ｓｍｐｌ）に基づいて、入力クロック信号（ＣＬＫ_ｉｎ）をサンプリングする。サンプリング装置（１１０）は、入力クロック信号（ＣＬＫ_ｉｎ）の各周期に対して、各周期長値（ＰＬ）を生成する。平均化装置（１２０）は、いくつかの周期長値（ＰＬ）をサンプリング装置（１１０）から受信し、それに基づき、前記数の周期長値（ＰＬ）に等しい周期数を含む平均化期間に渡って、入力クロック信号（ＣＬＫ_ｉｎ）に対して平均周期時間を表す平均周期長値（ＰＬ_ａｖｇ）を生成する。出力装置（１５１）は、平均周期長値（ＰＬ_ａｖｇ）およびサンプリングクロック信号（ＣＬＫ_ｓｍｐｌ）に基づいて、安定した出力クロック信号（ＣＬＫ_ｏｕｔ）を生成する。 （もっと読む）

【課題】セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。 （もっと読む）

集積回路（「ＩＣ」）は、入力データ信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。ＣＤＲ回路によって出力される時刻変更（再生）データ信号は、その信号に含有される通信変更要求について、ＩＣ上の他の制御回路によって監視される。そのような要求に応答して、制御回路は、ＣＤＲ回路の動作パラメータ（例えば、上述のループのうちのいずれか一方で使用される周波数分割ファクター）を変更することができる。これは、オートスピードネゴシエーションを採用するＩＣサポート通信プロトコルに役立つことができる。
（もっと読む）

【課題】ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。
【解決手段】レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。 （もっと読む）

【課題】フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）の提供。
【解決手段】二重経路は、電圧制御発振器内のデュアルバラクタを介して有利に結合され、ループフィルタ部品をさらに低減する。ＰＬＬは、二重経路構成を加算するために通常用いられる回路によってもたらされるノイズの欠点をなくす。 （もっと読む）

【課題】出力ドライバのスイング能力を変化させた場合に生じるリードデータのスキューをキャンセルする。
【解決手段】リードデータＤＱを外部に出力する出力ドライバ９０と、出力ドライバ９０のスイング能力を設定するモードレジスタ５３とを備える。出力ドライバ９０によって駆動されるリードデータＤＱの遷移開始タイミングは、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に大きく設定されている場合には相対的に早められ、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に小さく設定されている場合には相対的に遅らせる。これにより、出力ドライバ９０のスイング能力に関わらず、リードデータＤＱがしきい値レベルを超えるタイミングを所望のタイミングに一致させることが可能となる。 （もっと読む）

フェーズロックループや低周波温度安定形発振器を必要としない信号生成回路（６００）および方法が開示される。この方法は、振動出力信号の周波数を制御するフィードバック信号（６０８）に応じて振動出力信号（ＣＬＫ１〜ＣＬＫＮ）を生成することと、振動出力信号の周波数に対応する大きさを有する電流出力信号を生成することと、フィードバック信号を生成するために電流出力信号を基準信号（６５４）と比較することとを含んでよい。信号生成回路（６００）は、フィードバック信号（６０８）に反応する発振回路（６０２）と、振動出力信号の周波数に対応する周波数依存性電流信号を生成する周波数−電流変換回路（６２０）とを含んでよい。発振回路へ向けてフィードバック信号（６０８）を生成するため、フィードバック変換回路（６１２）は出力信号を基準信号（６５４）と比較する。
（もっと読む）

【課題】高速で遅延時間を行い、パフォーマンスを向上させる。
【解決手段】温度センサＳ１は、温度を検知し、温度情報として出力する。ＴＡＰ保持回路Ｓ２は、予め使用される周波数と電圧状態とにおいて、使用温度範囲でＤＬＬ回路Ｓ４をロックさせ、その時々の温度センサＳ１により検知された温度に対応付けて、ＤＬＬ回路Ｓ４のロック状態を初期遅延時間情報として保持する。実使用時には、ＤＬＬ回路Ｓ４は、遅延時間制御開始時に温度センサＳ１により生成された温度に対する初期遅延時間情報をＴＡＰ保持回路Ｓ２から読み出し、そのロック情報に基づいて遅延時間を開始させる。 （もっと読む）

【課題】安定したデータ送信ができる無線回路、集積回路装置及び電子機器等を提供すること。
【解決手段】無線回路１００は、電圧制御発振回路を有するＰＬＬ回路１２０を有し送信信号を生成して出力する送信信号生成回路１１０と、送信信号を増幅するパワーアンプ１３０と、周波数測定回路１４０とを含む。ＰＬＬ回路１２０は、送信データ出力期間の前の期間ではクローズドループ動作に設定され、送信データ出力期間ではオープンループ動作に設定される。周波数測定回路１４０は、クローズドループ動作からオープンループ動作への切り換え時における送信信号の搬送波信号の周波数シフト量、及び送信データ出力期間における搬送波信号の周波数ドリフト量の少なくとも一方を測定する。 （もっと読む）

【課題】テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。
【解決手段】この半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、コンパレータから出力される信号をサンプリングする回路とを具備する。 （もっと読む）

【課題】比較的小さな電源電圧による速度変動を高精度で抑制して比較的大きな電源電圧による速度変動を高速で抑制する。
【解決手段】半導体集積回路は、第１と第２の機能ブロックＭＯＤ００、０１、クロック生成回路ＰＬＬ、クロック供給回路ＣＳ０を具備する。第１と第２の機能ブロックＭＯＤ００、０１には、電圧値の相違する第１と第２の電源電圧ＶＤＤ００、１が供給される。ＭＯＤ００は一方の電源電圧ＶＤＤ０１が供給可能な第１の内部回路ＢＵＦ００と第１の論理回路ＭＦＦ００を含み、ＭＯＤ０１は他方の電源電圧ＶＤＤ００が供給可能な第２の内部回路ＢＵＦ０１と第２の論理回路ＭＦＦ０１を含む。クロック供給回路ＣＳ０は微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０と位相差計測回路ＲＳＭ０を含み、ＲＳＭ０は第１と第２の動作クロック信号ＣOＵＴ００、０１の位相差に応答してＦＣ０の遅延時間ＴＦ０とＣＣ０の遅延時間ＴＣ０を制御する。 （もっと読む）

【課題】電流供給および吸入用の定電流源と、それらの定電流源の間に設けられる２つの直列に接続されたスイッチ素子から成り第１の出力端子を持つ主出力側電流路と、同様に２つのスイッチ素子から成り第２の出力端子を持つ副出力側電流路とを備え、位相比較器からの駆動信号に応答して、主出力側電流路のスイッチと副出力側電流路との各スイッチ素子が開閉し、第１の出力端子から正負の電流パルスが出力される差動スイッチング方式のチャージポンプ回路において、ダイ面積を縮小するとともに、消費電力を削減する。
【解決手段】主出力側電流路のスイッチ素子Ｑ７，Ｑ８間の電位と副出力側電流路のスイッチ素子Ｑ５，Ｑ６間の電位との差に起因して定電流源Ｑ３，Ｑ４の寄生容量の充放電に伴い発生する緩慢なグリッチを補償するために、コンパレータ３７と、ラッチ回路３８と、コンデンサＣ１と、充放電器Ｑ９，Ｑ１０とを用いてグリッチ補償回路３６を構成する。 （もっと読む）

【課題】低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。
【解決手段】遅延ロックループ回路は、位相変更回路と、遅延線回路と、遅延制御回路とを具備する。位相変更回路は、入力される基準クロックに対して第１の位相差を有する第１の信号と、第２の位相差を有する第２の信号とを出力する。第１の位相差と第２の位相差との差分は所定の位相遅延量を示す。遅延線回路は、変更可能な単位遅延量を備える遅延回路を複数含む。遅延制御回路は、単位遅延量の合計が基準位相遅延量になるように単位遅延量を制御する。 （もっと読む）

【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

電圧制御発振器（ＶＣＯ）バッファのための回路が説明される。回路は、ＶＣＯコアと接続されるＶＣＯバッファの入力と接続された第１のキャパシタを含む。回路は、また、ＶＣＯバッファの入力と、ｐ型金属酸化膜半導体電界効果（ＰＭＯＳ）トランジスタのゲートとに接続された第２のキャパシタを含む。回路は、さらに、第１のキャパシタと、ＰＭＯＳトランジスタのゲートとに接続された第１のスイッチを含む。回路は、また、ＶＣＯバッファの入力と接続された第３のキャパシタを含む。回路は、さらに、ＶＣＯバッファの入力と、ｎ型金属酸化膜半導体電界効果（ＮＭＯＳ）トランジスタのゲートとに接続された第４のキャパシタを含む。回路は、また、第３のキャパシタとＮＭＯＳトランジスタのゲートとに接続された第２のスイッチを含む。 （もっと読む）