レジスタ制御ディレイロックループを備えた半導体デバイス
【課題】ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。
【解決手段】レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。
【解決手段】レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路技術に関し、特に、ディレイロックループ(delay-locked loop)（ＤＬＬ）に関し、より詳細には、レジスタ制御ディレイロックループ(register-controlled DLL)を備えた半導体デバイスに関する。
【背景技術】
【０００２】
通常、システムや回路において、クロック信号は、動作タイミングを合わせるための基準信号として用いられており、エラーなしに高速動作させることを保証するためにも用いられる。外部回路から入力されるクロックが内部回路で用いられる場合、内部回路による時間遅延（クロックスキュー(clock skew)）が発生するが、そのような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬが用いられている。
【０００３】
一方、ＤＬＬは、従来用いられてきたフェイズロックループ（ＰＬＬ）に比べて、雑音(noise)の影響をあまり受けないという長所があって、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を始めとする同期式半導体メモリ等の半導体デバイスで広く用いられており、その中でもレジスタ制御ＤＬＬ(register-controlled DLL)が最も一般的に用いられている。
【０００４】
添付の図面中、図８は、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図８を参照しながら説明すると、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、反転外部クロック/clkを入力として外部クロックclkの立下りエッジに同期された内部クロックfall_clkを生成する第１クロックバッファ１１と、外部クロックclkを入力として外部クロックclkの立上りエッジに同期された内部クロックrise_clkを生成する第２クロックバッファ１２と、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ（ｎは正の整数であり、典型的にはｎ＝８）に分周して、遅延監視クロック信号dly_in及び基準クロック信号refを出力するクロック分周器１３と、外部クロックclkの立下りエッジに同期された内部クロックfall_clkを入力とする第１遅延ライン１４と、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを入力とする第２遅延ライン１５と、遅延監視クロックdly_inを入力とする第３遅延ライン１６と、第１、第２、第３の遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、第１遅延ライン１４の出力ifclkを受けてＤＬＬクロックfclk_dllを生成する第１ＤＬＬドライバ２０と、第２遅延ライン１５の出力irclkを受けてＤＬＬクロックrclk_dllを生成する第２ＤＬＬドライバ２１と、第３遅延ライン１６の出力feedback_dlyを入力としてクロック信号feedback_dlyが実際のクロック信号伝搬経路と同じ遅延を被るように構成された遅延モデル回路２２と、遅延モデル２２の出力feedbackと基準クロック信号refの位相とを比較する位相比較器１９と、位相比較器１９から出力された制御信号ctrlに応答してシフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR、SL及びディレイロック(delay locking)がなされたことを表すディレイロック信号dll_lockbを出力するシフト制御器１８を備えて構成されている。
【０００５】
ここで、遅延モデル２２は、ダミークロックバッファ、ダミー出力バッファ、及びダミーロードを含んでおり、レプリカ回路(replica circuit)とも呼ばれる。そして、シフトレジスタ１７及びシフト制御器１８は、遅延調整手段２３を形成し、遅延ユニット１０内の第１、第２及び第３の遅延ライン１４、１５及び１６を調整制御する。
【０００６】
以下、上記のように構成された従来のレジスタ制御ＤＬＬの動作について説明する。まず、第１クロックバッファ１１は、反転外部クロック/clkを受けて外部クロックclkの立下りエッジに同期された内部クロックfall_clkを発生させ、第２クロックバッファ１２は、外部クロックclkを受けて外部クロックclkの立上りエッジに同期された内部クロックrise_clkを発生させている。クロック分周器１３は、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ分周して、外部クロックclkのｎ番目のパルスごとに一回ずつ同期される基準クロックref及び遅延監視クロックdly_inを形成している。
【０００７】
まず、動作の最初として、遅延監視クロックdly_inは、遅延ユニット１０の第３遅延ライン１６を通過して、遅延クロックfeedback_dlyとして出力され、この遅延クロックがさらに遅延モデル２２を経て遅延されて、別の遅延クロックfeedbackとして出力される。
【０００８】
一方、位相比較器１９は、基準クロック信号refの立上りエッジと上記別の遅延クロックfeedbackの立上りエッジとを比較して、制御信号ctrlを生成してシフト制御器１８に供給し、シフト制御器１８はその制御信号ctrlに応答して、シフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR及びSLを出力する。シフトレジスタ１７は、シフト制御信号SR、SLに応答して、第１、第２及び第３遅延ライン１４、１５及び１６の遅延量を決定する。この場合、SR(shift right)が入力されれば、シフトレジスタ１７を右にシフトさせ、SL(shift left)が入力されれば、シフトレジスタ１７を左にシフトさせる。以後、遅延量が制御されたクロック信号feedbackと基準クロックrefとを比較しながら、二つのクロックが最小のジッタを有する瞬間、ディレイロック(delay locking)がなされ、シフト制御器１８からディレイロック信号dll_lockbが出力される。この状態で、第１及び第２のＤＬＬドライバ２０、２１からは、外部クロックの立下り及び立上りとそれぞれ同じ位相を有するＤＬＬクロックfclk_dll及びrclk_dllが得られる。
【０００９】
一旦、位相ロック状態に入ると、ＤＬＬクロックは、リフレッシュやパワーダウンモードである場合を除いては、図９に示すように、トグリング(toggling)（反転動作）をし続けるために、無用な電流の消耗をもたらした。特に、高周波動作の際に、電流の消耗が増加するという問題点があった。図９において、ACT は作動指令信号、WT は書込み指令、PRE はプリチャージ指令、RD は読出し指令をそれぞれ表す。図９は、以上の命令の有無に無関係に、ＤＬＬクロックがトグリングし続ける状態を示している。
【００１０】
他方、半導体メモリの周辺回路との関係においては、通常、クロック信号のスロープ(slope)を保持するために、図１０に示すように、多段の中継器(repeater)１が設けられているが、中継器１は、そのサイズが大きいため、比較的大きな電流の消耗を来す。典型的には、１０個の中継器があれば、１０ｍＡ程度の電流が消耗される。したがって、ＤＬＬクロックが続けてトグリングすれば、周辺回路での電流の消耗も増加する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−１４７９６７号公報
【特許文献２】特開２０００−１９５２６５号公報
【特許文献３】特開２０００−２１１６５号公報
【特許文献４】特開２０００−１６３９６３号公報
【特許文献５】特開平９−３２１６１４号公報
【特許文献６】米国特許出願公開第２００１／０００５３３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、この発明は、前記従来の技術の問題点に鑑みてなされたものであって、ＤＬＬクロックの無用なトグリングによる電流の消耗を減らすことができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の技術的な課題を達成するためのこの発明の一側面によれば、レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、前記半導体デバイスに対する作動信号又は非作動信号に応答して、前記内部回路に印加される前記ＤＬＬクロックをイネーブルさせたりディスエーブルさせたりするクロックイネーブル信号を生成するための手段を備えてなることを特徴とするレジスタ制御ディレイロックループが提供される。
【００１４】
その場合、前記ＤＬＬクロックイネーブル信号を生成する手段は、前記作動信号又は前記非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、前記半導体デバイスに対する作動信号に応答して前記駆動手段の出力ノードをリセットするリセット手段と、前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えていることを特徴とする。
【００１５】
この発明は、ＤＬＬクロックをイネーブルさせたりディスエーブルさせたりするためのクロックイネーブル信号を生成する回路を設けることによって、ＤＬＬクロック信号が必要な区間に限ってトグリングするようにしている。すなわち、半導体デバイスにおいて、ＤＬＬクロックが使用されない非作動状態では、ＤＬＬクロックをマスキングして、ＤＬＬクロックの無用なトグリングによる電流の消耗を大きく減らすことができる。
【発明の効果】
【００１６】
この発明によれば、無用な電流の消耗を最小限にして、低電力素子の開発に大きく寄与すると期待される。
【図面の簡単な説明】
【００１７】
【図１】この発明の一実施例に係るＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブック線図である。
【図２】図１のＤＬＬクロックイネーブル信号発生器の回路構成を例示する回路図である。
【図３】図１の第１クロック制御部または第２クロック制御部の回路構成の一例を示す回路図である。
【図４】図１の第１クロック制御部または第２クロック制御部の回路構成の他の例を示す回路図である。
【図５】図２のＤＬＬクロックイネーブル信号発生器の入出力信号の波形を示すタイミング図である。
【図６】図１のＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬにおける信号波形を示すタイミング図である。
【図７】この発明の他の実施例に係るＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブロック線図である。
【図８】従来技術によるＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブロック線図である。
【図９】従来技術におけるＤＬＬクロック信号の波形図である。
【図１０】半導体メモリの周辺回路に配置される中継器の関係を示すブロック線図である。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の最も好ましい実施例を図面を参照しながら説明する。
【００１９】
図１は、この発明の一実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図１を参照すれば、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、第１クロックバッファ４１、第２クロックバッファ４２、クロック分周器４３、位相比較器４９、遅延ユニット４０、遅延モデル５２、第１ＤＬＬドライバ５０，第２ＤＬＬドライバ５１を備え、シフトレジスタ４７及びシフト制御器４８により形成される遅延調整ユニット５３と、第１、第２、第３の遅延ライン４４、４５、４６を含む遅延ユニット４０により構成されており、前記図８に示した従来のＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬの基本的な構成に従っている。したがって、これらの構成関係に関する詳細な説明は、省略する。
【００２０】
ただし、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、ＤＬＬクロックイネーブル信号dll_enを生成するＤＬＬクロックイネーブル信号発生器５４と、第１及び第２のクロックバッファ４１及び４２と第１及び第２の遅延ライン４４及び４５の間の経路上に設けられＤＬＬクロックイネーブル信号dll_enに応答して内部クロックfall_clk、rise_clkを選択的にオン／オフさせる第１及び第２のクロック制御部５５及び５６とを、さらに備えている。ＤＬＬクロックイネーブル信号発生器５４で生成されるＤＬＬクロックイネーブル信号dll_enは、素子の動作状態に応じて、ＤＬＬクロックclk_dllをイネーブルしたりディスエーブルしたりする役割をし、この実施例ではハイレべルを作動化状態として用いる。
【００２１】
図２は、前記図１のＤＬＬクロックイネーブル信号発生器５４の回路構成を示す回路図である。図２を参照すれば、例示されたＤＬＬクロックイネーブル信号発生器は、大きく区分すると、ドライバ部６０、リセット部６２及び出力部６４から構成されている。
【００２２】
ドライバ部６０は、プリチャージパルスpcgzをゲート入力とするプルアップＰＭＯＳトランジスタＭ１と、インバータＩＮＶ１によって反転された行アドレスストローブ活性化パルスact_raszをゲート入力とするプルダウンＮＭＯＳトランジスタＭ２を備えている。プルアップＰＭＯＳトランジスタＭ１は、供給電源とドライバ出力端ｎ０との間に接続され、プルダウンＮＭＯＳトランジスタＭ２は、接地電源とドライバ出力端ｎ０との間に接続されている。ここで、行アドレスストローブ活性化パルスact_raszは、多数のバンクの中で一つのバンクでも活性化される場合に発生する信号であり、プリチャージパルスpcgzは、全てのバンク(bank)をプリチャージする場合に発生する信号である。
【００２３】
リセット部６２は、パワーアップ信号pwrupをゲート入力とするプルアップＰＭＯＳトランジスタＭ３により構成される。プルアップＰＭＯＳトランジスタＭ３は、供給電源とドライバ出力端ｎ０との間に接続されている。
【００２４】
出力部６４は、二つのインバータＩＮＶ２及びＩＮＶ３で構成された反転ラッチと、反転ラッチの出力信号をバッファリングしてＤＬＬクロックイネーブル信号dll_enを出力するためのインバータＩＮＶ４及びＩＮＶ５で構成されている。
【００２５】
図３及び図４は、前記図１の第１クロック制御部５５のそれぞれ別の回路構成例を示す。図３を参照すれば、第１クロック制御部５５は、第１クロックバッファ４１から出力された内部クロックfall_clkとＤＬＬクロックイネーブル信号dll_enとを入力とするＮＡＮＤゲートＮＤと、ＮＡＮＤゲートＮＤの出力を反転させるインバータＩＮＶ６で構成されている。図４を参照すれば、第１クロック制御部５５は、ＤＬＬクロックイネーブル信号dll_enを入力とするインバータＩＮＶ７と、ＤＬＬクロックイネーブル信号dll_en及びその反転信号に応答して内部クロックfall_clkをスイッチングするトランスファゲートＴＧで構成されている。
【００２６】
上記図３及び図４に例示した第１クロック制御部５５の回路は、いずれも、ＤＬＬクロックイネーブル信号dll_enがハイレべル（作動化状態）である場合にのみ内部クロックfall_clkを通過させる構成である。第２クロック制御部５６の場合も、上記第１クロック制御部５５の場合と同様に構成することができる。
【００２７】
図５は、図２に内部回路構成を例示したＤＬＬクロックイネーブル信号発生器５４の入出力信号のタイミング図である。図５を参照すれば、最初に、電源がメモリに印加され、パワーアップ信号pwrup（図２）がローレベルに作動指示されれば、プルアップＰＭＯＳトランジスタＭ３がターンオンされ、ドライバ出力端ｎ０を供給電源レベルに引き上げて、出力部６４を介して極性が反転されて、論理レベルローのＤＬＬクロックイネーブル信号dll_enが出力される。その後、パワーアップ信号pwrupが再び論理レベルハイに遷移されるが、この場合、反転ラッチに保持された値が続けて出力されるため、ＤＬＬクロックイネーブル信号dll_enは、論理レベルローの状態を保持し続ける。
【００２８】
この状態でバンク作動信号が入力されて、行アドレスストローブ活性化パルスact_raszがレベルローに遷移されれば、プルダウンＮＭＯＳトランジスタＭ２がターンオンされ、ドライバ出力端ｎ０を放電させることになり、これによって、ＤＬＬクロックイネーブル信号dll_enが論理レベルハイに遷移される。
【００２９】
次に、行アドレスストローブ活性化パルスact_raszが論理レベルハイに遷移されると、出力部６４のラッチに保持された値を続けて出力して、ＤＬＬクロックイネーブル信号dll_enは、ハイレべルを維持することになる。その後、読出し指令や書込み指令が印加されると、メモリはＤＬＬクロックに合わせて読出し又は書込みの動作を行う。
【００３０】
一方、メモリに対するアクセス動作が終了すると、非作動化信号であるプリチャージ指令が印加され、メモリのビットラインに対するプリチャージ動作を行う。この場合、プリチャージパルスpcgzはローに遷移され、これによってプルアップＰＭＯＳトランジスタＭ１がターンオンされて、ドライバ出力端ｎ０を論理レベルハイに充電し、出力部６４のラッチの値が論理レベルローに変わることになる。そして、プリチャージパルスpcgzが再び論理レベルハイに遷移されても、ラッチに保持された論理レベルローの値が出力され続けるために、ＤＬＬクロックイネーブル信号dll_enはローの非作動化状態を維持することになる。すなわち、ＤＬＬクロックイネーブル信号dll_enは、メモリに対する作動指令と非作動指令との間の区間でのみクロックを供給させる。
【００３１】
図６は、前記図１に示したＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのタイミング図である。図６を参照すれば、まずＤＬＬクロックイネーブル信号dll_enの作動指示の如何とは関係なく、クロック分周器４３、位相比較器４９、シフト制御器４８、シフトレジスタ４７、遅延モデル５２で構成されたループは、続けて動作を行って、遅延量が制御されたクロックfeedback_dlyを出力し続ける。
【００３２】
この場合、メモリが非作動状態、すなわち、読出しや書込みの動作を行わない場合には、ＤＬＬクロックイネーブル信号dll_enが非作動指示状態になって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを遮断するために、第１及び第２のＤＬＬドライバ５０及び５１の出力が制限される。
【００３３】
一方、メモリを作動させる作動指令ACTが印加されると、ＤＬＬクロックイネーブル信号dll_enが作動指示レベルを呈し、これによって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを通過させて、それぞれ第１及び第２の遅延ライン４４及び４５に伝達することによって、第１及び第２のＤＬＬドライバ５０及び５１からそれぞれＤＬＬクロックfclk_dll及びrclk_dllが出力され、メモリは次いで印加される読出し指令RDによって、読出し動作を行う。その後、メモリに対するアクセスが完了し、プリチャージ指令PREが印加されると、これに応答して、ＤＬＬクロックイネーブル信号dll_enが再び非作動指示レベルを呈し、これによって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを再び遮断し、次の作動指令が印加されるまで、ＤＬＬクロックfclk_dll及びrclk_dllの出力が制限される。
【００３４】
以上のように、動作するこの実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、メモリに対する作動指令と非作動指令との間の区間でのみＤＬＬクロックをイネーブルし、残りの区間ではＤＬＬクロックをディスエーブルして、無要な電流の消耗を最小限にする。また、この実施例によれば、第１及び第２の遅延ラインをそれぞれ通過するクロックによる電流の消耗も低減することができる。
【００３５】
図７は、この発明の他の実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図７を参照すれば、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、前述の実施例のように、基本的なレジスタ制御ＤＬＬの構成に従っている。ただし、ＤＬＬクロックイネーブル信号発生器９０が第１及び第２のＤＬＬドライバ５０及び５１の前端に配置され、ＤＬＬクロックイネーブル信号dll_enは、図１におけるような別途のクロック制御部５５、５６を介さず、直接に第１及び第２のＤＬＬドライバ５０及び５１をイネーブルしたりディスエーブルしたりする構成となっている点が、図１の場合と異なる。
【００３６】
この場合、第１及び第２のＤＬＬドライバ５０及び５１のプルアップ端及びプルダウン端にそれぞれＤＬＬクロックイネーブル信号dll_enにより制御されるスイッチを追加すれば良い。
【００３７】
この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、前記図６に示したのと同様の動作をする。すなわち、メモリが非作動状態である場合は、ＤＬＬクロックイネーブル信号dll_enがローレベルを呈するために、第１及び第２のＤＬＬドライバ５０及び５１がディスエーブルされて、ＤＬＬクロックfclk_dll及びrclk_dllの出力が制限され、メモリが作動状態である場合は、ＤＬＬクロックイネーブル信号dll_enがハイレバルを呈するために、第１及び第２のＤＬＬドライバ５０及び５１がイネーブルされて、ＤＬＬクロックfclk_dll及びrclk_dllが出力される。
【００３８】
この場合、前述の実施例と比較して、第１及び第２の遅延ライン４４及び４５をそれぞれ通過するクロックによる電流の消耗は低減することはできないが、ＤＬＬクロックの無要なトグリングを抑制することによって、その分だけ電流の消耗を低減することができる。
【００３９】
この発明のさらに別の実施例としては、メモリの周辺回路の入口にＤＬＬクロックイネーブル信号発生器と、ＤＬＬクロックイネーブル信号dll_enに応答してＤＬＬクロックを選択的にオン／オフするクロック制御部（図１を参照）を配置することができる。ＤＬＬクロックイネーブル信号発生器をＤＬＬ回路に含めた場合が電流の消耗を低減することに対してより効果的であるが、このように周辺回路の入口にＤＬＬクロックイネーブル信号発生器とクロック制御部を配置する場合にも、周辺回路の中継器で消耗される電流を大きく低減することができる。
【００４０】
また、この発明のＤＬＬクロックイネーブル信号発生器は、必要に応じて、読出し動作時にのみＤＬＬクロックがトグリングするように制御することができる。すなわち、読出し動作の際にのみＤＬＬクロックを用いる素子の場合、読出し命令を最短経路で受け取ってＤＬＬクロックをイネーブルさせて、バースト動作(burst operation)が終わるか、読出し状態ではない他の状態になる場合、ＤＬＬクロックをディスエーブルさせる必要がある。この場合、前記図２に示したＤＬＬクロックイネーブル信号発生器で、インバータＩＮＶ１の入力で行アドレスストローブ活性化パルスact_raszの代わりに読出し指令信号Rdbとして使用すればよい。読出し指令信号Rdbは、指令バッファ(command buffer)の出力信号を組み合わせて作った作動指令信号である。一方、この場合、データがデータ出力バッファを通過する時点を考慮して、ＤＬＬクロックをディスエーブルさせるように設計すべきであり、メモリ内で読出し動作を行う間には、いかなる信号が印加されても、ＤＬＬクロックイネーブル信号dll_enはローレベルを呈してはいけない。このことは、前記図３〜４の構成の場合においても同様である。
【００４１】
なお、この発明は、上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で、多様に変更実施することが可能である。例えば、上述した実施例では、ＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬを一例として説明したが、この発明のレジスタ制御ＤＬＬは、他の同期式半導体メモリやその他の同期式ロジックにも適用できる。また、上述した実施例では、半導体デバイスに対する作動信号としてメモリに対する行アドレスストローブ活性化パルス又は読出し指令信号を用い、半導体デバイスに対する非作動信号としてメモリに対するプリチャージパルスを用いる場合を一例として説明したが、この発明は、半導体デバイスに対する作動信号としてメモリに対する作動指令、列アドレスストローブ信号、書込みイネーブル信号などを用いることができ、半導体デバイスに対する非作動信号として当該半導体デバイスに所定の動作を停止させる又は禁止することを指示する他の信号を用いる場合にも適用することができる。
【符号の説明】
【００４２】
４９…位相比較器
５０…第１ＤＬＬドライバ
５１…第２ＤＬＬドライバ
５２…遅延モデル
５３…遅延調整ユニット
５４…ＤＬＬクロックイネーブル信号発生器
５５…第１クロック制御部
５６…第２クロック制御部
fall_clk…外部クロックの立下りエッジに同期した内部クロック
rise_clk…外部クロックの立上りエッジに同期した内部クロック
dly_in…遅延監視クロック
ref…基準クロック
dll_en…ＤＬＬクロックイネーブル信号
【技術分野】
【０００１】
この発明は、半導体回路技術に関し、特に、ディレイロックループ(delay-locked loop)（ＤＬＬ）に関し、より詳細には、レジスタ制御ディレイロックループ(register-controlled DLL)を備えた半導体デバイスに関する。
【背景技術】
【０００２】
通常、システムや回路において、クロック信号は、動作タイミングを合わせるための基準信号として用いられており、エラーなしに高速動作させることを保証するためにも用いられる。外部回路から入力されるクロックが内部回路で用いられる場合、内部回路による時間遅延（クロックスキュー(clock skew)）が発生するが、そのような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬが用いられている。
【０００３】
一方、ＤＬＬは、従来用いられてきたフェイズロックループ（ＰＬＬ）に比べて、雑音(noise)の影響をあまり受けないという長所があって、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を始めとする同期式半導体メモリ等の半導体デバイスで広く用いられており、その中でもレジスタ制御ＤＬＬ(register-controlled DLL)が最も一般的に用いられている。
【０００４】
添付の図面中、図８は、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図８を参照しながら説明すると、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、反転外部クロック/clkを入力として外部クロックclkの立下りエッジに同期された内部クロックfall_clkを生成する第１クロックバッファ１１と、外部クロックclkを入力として外部クロックclkの立上りエッジに同期された内部クロックrise_clkを生成する第２クロックバッファ１２と、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ（ｎは正の整数であり、典型的にはｎ＝８）に分周して、遅延監視クロック信号dly_in及び基準クロック信号refを出力するクロック分周器１３と、外部クロックclkの立下りエッジに同期された内部クロックfall_clkを入力とする第１遅延ライン１４と、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを入力とする第２遅延ライン１５と、遅延監視クロックdly_inを入力とする第３遅延ライン１６と、第１、第２、第３の遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、第１遅延ライン１４の出力ifclkを受けてＤＬＬクロックfclk_dllを生成する第１ＤＬＬドライバ２０と、第２遅延ライン１５の出力irclkを受けてＤＬＬクロックrclk_dllを生成する第２ＤＬＬドライバ２１と、第３遅延ライン１６の出力feedback_dlyを入力としてクロック信号feedback_dlyが実際のクロック信号伝搬経路と同じ遅延を被るように構成された遅延モデル回路２２と、遅延モデル２２の出力feedbackと基準クロック信号refの位相とを比較する位相比較器１９と、位相比較器１９から出力された制御信号ctrlに応答してシフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR、SL及びディレイロック(delay locking)がなされたことを表すディレイロック信号dll_lockbを出力するシフト制御器１８を備えて構成されている。
【０００５】
ここで、遅延モデル２２は、ダミークロックバッファ、ダミー出力バッファ、及びダミーロードを含んでおり、レプリカ回路(replica circuit)とも呼ばれる。そして、シフトレジスタ１７及びシフト制御器１８は、遅延調整手段２３を形成し、遅延ユニット１０内の第１、第２及び第３の遅延ライン１４、１５及び１６を調整制御する。
【０００６】
以下、上記のように構成された従来のレジスタ制御ＤＬＬの動作について説明する。まず、第１クロックバッファ１１は、反転外部クロック/clkを受けて外部クロックclkの立下りエッジに同期された内部クロックfall_clkを発生させ、第２クロックバッファ１２は、外部クロックclkを受けて外部クロックclkの立上りエッジに同期された内部クロックrise_clkを発生させている。クロック分周器１３は、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ分周して、外部クロックclkのｎ番目のパルスごとに一回ずつ同期される基準クロックref及び遅延監視クロックdly_inを形成している。
【０００７】
まず、動作の最初として、遅延監視クロックdly_inは、遅延ユニット１０の第３遅延ライン１６を通過して、遅延クロックfeedback_dlyとして出力され、この遅延クロックがさらに遅延モデル２２を経て遅延されて、別の遅延クロックfeedbackとして出力される。
【０００８】
一方、位相比較器１９は、基準クロック信号refの立上りエッジと上記別の遅延クロックfeedbackの立上りエッジとを比較して、制御信号ctrlを生成してシフト制御器１８に供給し、シフト制御器１８はその制御信号ctrlに応答して、シフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR及びSLを出力する。シフトレジスタ１７は、シフト制御信号SR、SLに応答して、第１、第２及び第３遅延ライン１４、１５及び１６の遅延量を決定する。この場合、SR(shift right)が入力されれば、シフトレジスタ１７を右にシフトさせ、SL(shift left)が入力されれば、シフトレジスタ１７を左にシフトさせる。以後、遅延量が制御されたクロック信号feedbackと基準クロックrefとを比較しながら、二つのクロックが最小のジッタを有する瞬間、ディレイロック(delay locking)がなされ、シフト制御器１８からディレイロック信号dll_lockbが出力される。この状態で、第１及び第２のＤＬＬドライバ２０、２１からは、外部クロックの立下り及び立上りとそれぞれ同じ位相を有するＤＬＬクロックfclk_dll及びrclk_dllが得られる。
【０００９】
一旦、位相ロック状態に入ると、ＤＬＬクロックは、リフレッシュやパワーダウンモードである場合を除いては、図９に示すように、トグリング(toggling)（反転動作）をし続けるために、無用な電流の消耗をもたらした。特に、高周波動作の際に、電流の消耗が増加するという問題点があった。図９において、ACT は作動指令信号、WT は書込み指令、PRE はプリチャージ指令、RD は読出し指令をそれぞれ表す。図９は、以上の命令の有無に無関係に、ＤＬＬクロックがトグリングし続ける状態を示している。
【００１０】
他方、半導体メモリの周辺回路との関係においては、通常、クロック信号のスロープ(slope)を保持するために、図１０に示すように、多段の中継器(repeater)１が設けられているが、中継器１は、そのサイズが大きいため、比較的大きな電流の消耗を来す。典型的には、１０個の中継器があれば、１０ｍＡ程度の電流が消耗される。したがって、ＤＬＬクロックが続けてトグリングすれば、周辺回路での電流の消耗も増加する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−１４７９６７号公報
【特許文献２】特開２０００−１９５２６５号公報
【特許文献３】特開２０００−２１１６５号公報
【特許文献４】特開２０００−１６３９６３号公報
【特許文献５】特開平９−３２１６１４号公報
【特許文献６】米国特許出願公開第２００１／０００５３３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、この発明は、前記従来の技術の問題点に鑑みてなされたものであって、ＤＬＬクロックの無用なトグリングによる電流の消耗を減らすことができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の技術的な課題を達成するためのこの発明の一側面によれば、レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、前記半導体デバイスに対する作動信号又は非作動信号に応答して、前記内部回路に印加される前記ＤＬＬクロックをイネーブルさせたりディスエーブルさせたりするクロックイネーブル信号を生成するための手段を備えてなることを特徴とするレジスタ制御ディレイロックループが提供される。
【００１４】
その場合、前記ＤＬＬクロックイネーブル信号を生成する手段は、前記作動信号又は前記非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、前記半導体デバイスに対する作動信号に応答して前記駆動手段の出力ノードをリセットするリセット手段と、前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えていることを特徴とする。
【００１５】
この発明は、ＤＬＬクロックをイネーブルさせたりディスエーブルさせたりするためのクロックイネーブル信号を生成する回路を設けることによって、ＤＬＬクロック信号が必要な区間に限ってトグリングするようにしている。すなわち、半導体デバイスにおいて、ＤＬＬクロックが使用されない非作動状態では、ＤＬＬクロックをマスキングして、ＤＬＬクロックの無用なトグリングによる電流の消耗を大きく減らすことができる。
【発明の効果】
【００１６】
この発明によれば、無用な電流の消耗を最小限にして、低電力素子の開発に大きく寄与すると期待される。
【図面の簡単な説明】
【００１７】
【図１】この発明の一実施例に係るＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブック線図である。
【図２】図１のＤＬＬクロックイネーブル信号発生器の回路構成を例示する回路図である。
【図３】図１の第１クロック制御部または第２クロック制御部の回路構成の一例を示す回路図である。
【図４】図１の第１クロック制御部または第２クロック制御部の回路構成の他の例を示す回路図である。
【図５】図２のＤＬＬクロックイネーブル信号発生器の入出力信号の波形を示すタイミング図である。
【図６】図１のＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬにおける信号波形を示すタイミング図である。
【図７】この発明の他の実施例に係るＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブロック線図である。
【図８】従来技術によるＤＤＲ−ＳＤＲＡＭ用のレジスタ制御ＤＬＬのブロック線図である。
【図９】従来技術におけるＤＬＬクロック信号の波形図である。
【図１０】半導体メモリの周辺回路に配置される中継器の関係を示すブロック線図である。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の最も好ましい実施例を図面を参照しながら説明する。
【００１９】
図１は、この発明の一実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図１を参照すれば、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、第１クロックバッファ４１、第２クロックバッファ４２、クロック分周器４３、位相比較器４９、遅延ユニット４０、遅延モデル５２、第１ＤＬＬドライバ５０，第２ＤＬＬドライバ５１を備え、シフトレジスタ４７及びシフト制御器４８により形成される遅延調整ユニット５３と、第１、第２、第３の遅延ライン４４、４５、４６を含む遅延ユニット４０により構成されており、前記図８に示した従来のＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬの基本的な構成に従っている。したがって、これらの構成関係に関する詳細な説明は、省略する。
【００２０】
ただし、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、ＤＬＬクロックイネーブル信号dll_enを生成するＤＬＬクロックイネーブル信号発生器５４と、第１及び第２のクロックバッファ４１及び４２と第１及び第２の遅延ライン４４及び４５の間の経路上に設けられＤＬＬクロックイネーブル信号dll_enに応答して内部クロックfall_clk、rise_clkを選択的にオン／オフさせる第１及び第２のクロック制御部５５及び５６とを、さらに備えている。ＤＬＬクロックイネーブル信号発生器５４で生成されるＤＬＬクロックイネーブル信号dll_enは、素子の動作状態に応じて、ＤＬＬクロックclk_dllをイネーブルしたりディスエーブルしたりする役割をし、この実施例ではハイレべルを作動化状態として用いる。
【００２１】
図２は、前記図１のＤＬＬクロックイネーブル信号発生器５４の回路構成を示す回路図である。図２を参照すれば、例示されたＤＬＬクロックイネーブル信号発生器は、大きく区分すると、ドライバ部６０、リセット部６２及び出力部６４から構成されている。
【００２２】
ドライバ部６０は、プリチャージパルスpcgzをゲート入力とするプルアップＰＭＯＳトランジスタＭ１と、インバータＩＮＶ１によって反転された行アドレスストローブ活性化パルスact_raszをゲート入力とするプルダウンＮＭＯＳトランジスタＭ２を備えている。プルアップＰＭＯＳトランジスタＭ１は、供給電源とドライバ出力端ｎ０との間に接続され、プルダウンＮＭＯＳトランジスタＭ２は、接地電源とドライバ出力端ｎ０との間に接続されている。ここで、行アドレスストローブ活性化パルスact_raszは、多数のバンクの中で一つのバンクでも活性化される場合に発生する信号であり、プリチャージパルスpcgzは、全てのバンク(bank)をプリチャージする場合に発生する信号である。
【００２３】
リセット部６２は、パワーアップ信号pwrupをゲート入力とするプルアップＰＭＯＳトランジスタＭ３により構成される。プルアップＰＭＯＳトランジスタＭ３は、供給電源とドライバ出力端ｎ０との間に接続されている。
【００２４】
出力部６４は、二つのインバータＩＮＶ２及びＩＮＶ３で構成された反転ラッチと、反転ラッチの出力信号をバッファリングしてＤＬＬクロックイネーブル信号dll_enを出力するためのインバータＩＮＶ４及びＩＮＶ５で構成されている。
【００２５】
図３及び図４は、前記図１の第１クロック制御部５５のそれぞれ別の回路構成例を示す。図３を参照すれば、第１クロック制御部５５は、第１クロックバッファ４１から出力された内部クロックfall_clkとＤＬＬクロックイネーブル信号dll_enとを入力とするＮＡＮＤゲートＮＤと、ＮＡＮＤゲートＮＤの出力を反転させるインバータＩＮＶ６で構成されている。図４を参照すれば、第１クロック制御部５５は、ＤＬＬクロックイネーブル信号dll_enを入力とするインバータＩＮＶ７と、ＤＬＬクロックイネーブル信号dll_en及びその反転信号に応答して内部クロックfall_clkをスイッチングするトランスファゲートＴＧで構成されている。
【００２６】
上記図３及び図４に例示した第１クロック制御部５５の回路は、いずれも、ＤＬＬクロックイネーブル信号dll_enがハイレべル（作動化状態）である場合にのみ内部クロックfall_clkを通過させる構成である。第２クロック制御部５６の場合も、上記第１クロック制御部５５の場合と同様に構成することができる。
【００２７】
図５は、図２に内部回路構成を例示したＤＬＬクロックイネーブル信号発生器５４の入出力信号のタイミング図である。図５を参照すれば、最初に、電源がメモリに印加され、パワーアップ信号pwrup（図２）がローレベルに作動指示されれば、プルアップＰＭＯＳトランジスタＭ３がターンオンされ、ドライバ出力端ｎ０を供給電源レベルに引き上げて、出力部６４を介して極性が反転されて、論理レベルローのＤＬＬクロックイネーブル信号dll_enが出力される。その後、パワーアップ信号pwrupが再び論理レベルハイに遷移されるが、この場合、反転ラッチに保持された値が続けて出力されるため、ＤＬＬクロックイネーブル信号dll_enは、論理レベルローの状態を保持し続ける。
【００２８】
この状態でバンク作動信号が入力されて、行アドレスストローブ活性化パルスact_raszがレベルローに遷移されれば、プルダウンＮＭＯＳトランジスタＭ２がターンオンされ、ドライバ出力端ｎ０を放電させることになり、これによって、ＤＬＬクロックイネーブル信号dll_enが論理レベルハイに遷移される。
【００２９】
次に、行アドレスストローブ活性化パルスact_raszが論理レベルハイに遷移されると、出力部６４のラッチに保持された値を続けて出力して、ＤＬＬクロックイネーブル信号dll_enは、ハイレべルを維持することになる。その後、読出し指令や書込み指令が印加されると、メモリはＤＬＬクロックに合わせて読出し又は書込みの動作を行う。
【００３０】
一方、メモリに対するアクセス動作が終了すると、非作動化信号であるプリチャージ指令が印加され、メモリのビットラインに対するプリチャージ動作を行う。この場合、プリチャージパルスpcgzはローに遷移され、これによってプルアップＰＭＯＳトランジスタＭ１がターンオンされて、ドライバ出力端ｎ０を論理レベルハイに充電し、出力部６４のラッチの値が論理レベルローに変わることになる。そして、プリチャージパルスpcgzが再び論理レベルハイに遷移されても、ラッチに保持された論理レベルローの値が出力され続けるために、ＤＬＬクロックイネーブル信号dll_enはローの非作動化状態を維持することになる。すなわち、ＤＬＬクロックイネーブル信号dll_enは、メモリに対する作動指令と非作動指令との間の区間でのみクロックを供給させる。
【００３１】
図６は、前記図１に示したＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのタイミング図である。図６を参照すれば、まずＤＬＬクロックイネーブル信号dll_enの作動指示の如何とは関係なく、クロック分周器４３、位相比較器４９、シフト制御器４８、シフトレジスタ４７、遅延モデル５２で構成されたループは、続けて動作を行って、遅延量が制御されたクロックfeedback_dlyを出力し続ける。
【００３２】
この場合、メモリが非作動状態、すなわち、読出しや書込みの動作を行わない場合には、ＤＬＬクロックイネーブル信号dll_enが非作動指示状態になって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを遮断するために、第１及び第２のＤＬＬドライバ５０及び５１の出力が制限される。
【００３３】
一方、メモリを作動させる作動指令ACTが印加されると、ＤＬＬクロックイネーブル信号dll_enが作動指示レベルを呈し、これによって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを通過させて、それぞれ第１及び第２の遅延ライン４４及び４５に伝達することによって、第１及び第２のＤＬＬドライバ５０及び５１からそれぞれＤＬＬクロックfclk_dll及びrclk_dllが出力され、メモリは次いで印加される読出し指令RDによって、読出し動作を行う。その後、メモリに対するアクセスが完了し、プリチャージ指令PREが印加されると、これに応答して、ＤＬＬクロックイネーブル信号dll_enが再び非作動指示レベルを呈し、これによって、第１及び第２のクロック制御部５５及び５６がそれぞれ内部クロックfall_clk及びrise_clkを再び遮断し、次の作動指令が印加されるまで、ＤＬＬクロックfclk_dll及びrclk_dllの出力が制限される。
【００３４】
以上のように、動作するこの実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、メモリに対する作動指令と非作動指令との間の区間でのみＤＬＬクロックをイネーブルし、残りの区間ではＤＬＬクロックをディスエーブルして、無要な電流の消耗を最小限にする。また、この実施例によれば、第１及び第２の遅延ラインをそれぞれ通過するクロックによる電流の消耗も低減することができる。
【００３５】
図７は、この発明の他の実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図７を参照すれば、この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、前述の実施例のように、基本的なレジスタ制御ＤＬＬの構成に従っている。ただし、ＤＬＬクロックイネーブル信号発生器９０が第１及び第２のＤＬＬドライバ５０及び５１の前端に配置され、ＤＬＬクロックイネーブル信号dll_enは、図１におけるような別途のクロック制御部５５、５６を介さず、直接に第１及び第２のＤＬＬドライバ５０及び５１をイネーブルしたりディスエーブルしたりする構成となっている点が、図１の場合と異なる。
【００３６】
この場合、第１及び第２のＤＬＬドライバ５０及び５１のプルアップ端及びプルダウン端にそれぞれＤＬＬクロックイネーブル信号dll_enにより制御されるスイッチを追加すれば良い。
【００３７】
この実施例に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、前記図６に示したのと同様の動作をする。すなわち、メモリが非作動状態である場合は、ＤＬＬクロックイネーブル信号dll_enがローレベルを呈するために、第１及び第２のＤＬＬドライバ５０及び５１がディスエーブルされて、ＤＬＬクロックfclk_dll及びrclk_dllの出力が制限され、メモリが作動状態である場合は、ＤＬＬクロックイネーブル信号dll_enがハイレバルを呈するために、第１及び第２のＤＬＬドライバ５０及び５１がイネーブルされて、ＤＬＬクロックfclk_dll及びrclk_dllが出力される。
【００３８】
この場合、前述の実施例と比較して、第１及び第２の遅延ライン４４及び４５をそれぞれ通過するクロックによる電流の消耗は低減することはできないが、ＤＬＬクロックの無要なトグリングを抑制することによって、その分だけ電流の消耗を低減することができる。
【００３９】
この発明のさらに別の実施例としては、メモリの周辺回路の入口にＤＬＬクロックイネーブル信号発生器と、ＤＬＬクロックイネーブル信号dll_enに応答してＤＬＬクロックを選択的にオン／オフするクロック制御部（図１を参照）を配置することができる。ＤＬＬクロックイネーブル信号発生器をＤＬＬ回路に含めた場合が電流の消耗を低減することに対してより効果的であるが、このように周辺回路の入口にＤＬＬクロックイネーブル信号発生器とクロック制御部を配置する場合にも、周辺回路の中継器で消耗される電流を大きく低減することができる。
【００４０】
また、この発明のＤＬＬクロックイネーブル信号発生器は、必要に応じて、読出し動作時にのみＤＬＬクロックがトグリングするように制御することができる。すなわち、読出し動作の際にのみＤＬＬクロックを用いる素子の場合、読出し命令を最短経路で受け取ってＤＬＬクロックをイネーブルさせて、バースト動作(burst operation)が終わるか、読出し状態ではない他の状態になる場合、ＤＬＬクロックをディスエーブルさせる必要がある。この場合、前記図２に示したＤＬＬクロックイネーブル信号発生器で、インバータＩＮＶ１の入力で行アドレスストローブ活性化パルスact_raszの代わりに読出し指令信号Rdbとして使用すればよい。読出し指令信号Rdbは、指令バッファ(command buffer)の出力信号を組み合わせて作った作動指令信号である。一方、この場合、データがデータ出力バッファを通過する時点を考慮して、ＤＬＬクロックをディスエーブルさせるように設計すべきであり、メモリ内で読出し動作を行う間には、いかなる信号が印加されても、ＤＬＬクロックイネーブル信号dll_enはローレベルを呈してはいけない。このことは、前記図３〜４の構成の場合においても同様である。
【００４１】
なお、この発明は、上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で、多様に変更実施することが可能である。例えば、上述した実施例では、ＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬを一例として説明したが、この発明のレジスタ制御ＤＬＬは、他の同期式半導体メモリやその他の同期式ロジックにも適用できる。また、上述した実施例では、半導体デバイスに対する作動信号としてメモリに対する行アドレスストローブ活性化パルス又は読出し指令信号を用い、半導体デバイスに対する非作動信号としてメモリに対するプリチャージパルスを用いる場合を一例として説明したが、この発明は、半導体デバイスに対する作動信号としてメモリに対する作動指令、列アドレスストローブ信号、書込みイネーブル信号などを用いることができ、半導体デバイスに対する非作動信号として当該半導体デバイスに所定の動作を停止させる又は禁止することを指示する他の信号を用いる場合にも適用することができる。
【符号の説明】
【００４２】
４９…位相比較器
５０…第１ＤＬＬドライバ
５１…第２ＤＬＬドライバ
５２…遅延モデル
５３…遅延調整ユニット
５４…ＤＬＬクロックイネーブル信号発生器
５５…第１クロック制御部
５６…第２クロック制御部
fall_clk…外部クロックの立下りエッジに同期した内部クロック
rise_clk…外部クロックの立上りエッジに同期した内部クロック
dly_in…遅延監視クロック
ref…基準クロック
dll_en…ＤＬＬクロックイネーブル信号
【特許請求の範囲】
【請求項１】
外部クロックのクロックエッジに同期した内部クロック、遅延監視クロック、及び基準クロックを生成する内部クロック生成手段と、
前記遅延監視クロックに実際の内部クロック伝搬経路の遅延条件を反映させて出力する遅延モデルと、
前記遅延モデルの出力信号と前記基準クロックの位相とを比較する位相比較手段と、
前記位相比較手段の比較結果に応答して、前記遅延監視クロック及び前記内部クロックの遅延量を制御する遅延調整手段と、
遅延量が制御された前記内部クロックを入力としてＤＬＬクロックを生成するＤＬＬクロック駆動手段と、
半導体デバイスに対する作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをイネーブルし、前記半導体デバイスに対する非作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをディスエーブルするためのＤＬＬクロックイネーブル信号を生成し、前記ＤＬＬクロック駆動手段に出力するＤＬＬクロックイネーブル信号を生成する手段と、
前記ＤＬＬクロックを用いる内部回路と
を備えてなる半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
前記ＤＬＬクロックイネーブル信号を生成する手段は、
前記作動信号又は非作動信号に応答してプルダウン及びプルアップ動作を行う駆動手段と、
前記半導体デバイスに対する作動信号に応答して、前記駆動手段の出力ノードをリセットするリセット手段と、
前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを含んでいる
ことを特徴とする半導体デバイス。
【請求項３】
請求項２に記載の半導体デバイスにおいて、
前記半導体デバイスに対する作動信号は、メモリに対する作動指令、読出し指令、列アドレスストローブ信号又は行アドレスストローブ信号である
ことを特徴とする半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスにおいて、
前記半導体デバイスに対する非作動信号は、プリチャージ指令である
ことを特徴とする半導体デバイス。
【請求項１】
外部クロックのクロックエッジに同期した内部クロック、遅延監視クロック、及び基準クロックを生成する内部クロック生成手段と、
前記遅延監視クロックに実際の内部クロック伝搬経路の遅延条件を反映させて出力する遅延モデルと、
前記遅延モデルの出力信号と前記基準クロックの位相とを比較する位相比較手段と、
前記位相比較手段の比較結果に応答して、前記遅延監視クロック及び前記内部クロックの遅延量を制御する遅延調整手段と、
遅延量が制御された前記内部クロックを入力としてＤＬＬクロックを生成するＤＬＬクロック駆動手段と、
半導体デバイスに対する作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをイネーブルし、前記半導体デバイスに対する非作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをディスエーブルするためのＤＬＬクロックイネーブル信号を生成し、前記ＤＬＬクロック駆動手段に出力するＤＬＬクロックイネーブル信号を生成する手段と、
前記ＤＬＬクロックを用いる内部回路と
を備えてなる半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
前記ＤＬＬクロックイネーブル信号を生成する手段は、
前記作動信号又は非作動信号に応答してプルダウン及びプルアップ動作を行う駆動手段と、
前記半導体デバイスに対する作動信号に応答して、前記駆動手段の出力ノードをリセットするリセット手段と、
前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを含んでいる
ことを特徴とする半導体デバイス。
【請求項３】
請求項２に記載の半導体デバイスにおいて、
前記半導体デバイスに対する作動信号は、メモリに対する作動指令、読出し指令、列アドレスストローブ信号又は行アドレスストローブ信号である
ことを特徴とする半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスにおいて、
前記半導体デバイスに対する非作動信号は、プリチャージ指令である
ことを特徴とする半導体デバイス。
【図１】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１４７１６５（Ｐ２０１１−１４７１６５Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１１−５２０５４（Ｐ２０１１−５２０５４）
【出願日】平成２３年３月９日（２０１１．３．９）
【分割の表示】特願２００７−１３４６６５（Ｐ２００７−１３４６６５）の分割
【原出願日】平成１４年６月２１日（２００２．６．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２３年３月９日（２０１１．３．９）
【分割の表示】特願２００７−１３４６６５（Ｐ２００７−１３４６６５）の分割
【原出願日】平成１４年６月２１日（２００２．６．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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