【課題】部品公差によって位相ノイズが発生するのを防止することができるＰＬＬ回路を提供すること。
【解決手段】本発明のＰＬＬ回路１は、位相比較器３、２本の位相差信号線７Ｐ、７Ｎを用いて位相比較器３に接続されたループフィルタ４および電圧制御発振器５を備えている。ループフィルタ４を形成する回路要素は、２本の位相差信号線７Ｐ、７Ｎのそれぞれに対称に配設されており、回路要素の一部となるコンデンサＣ１Ｐ、Ｃ１Ｎは、そのコンデンサＣ１Ｐ、Ｃ１Ｎの容量を調整する容量調整部を有している。 （もっと読む）

【課題】 高速外部デバイスとの安定したインターフェースを行なえる可変遅延制御装置を提供する。
【解決手段】 外部から入力されるデータ信号と、データの入出力の識別を行うストローブ信号とを遅延させる遅延値が可変である遅延素子を備えた可変遅延制御装置であって、クロックツリーを介したストローブ信号とクロックツリーを介さないストローブ信号を入力とし、前記２つの信号の遅延差を算出する遅延値算出回路２４を備え、該遅延差をデータ信号遅延用の遅延素子に出力してデータ信号の遅延値に反映させることにより、デバイス自体の温度の上昇や電源電圧の揺れ等によりデータ信号とストローブ信号間のマージンが変化しても、安定したデータ転送を実現する。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】本発明は、温度変動及び工程偏差による抵抗の抵抗値変動を最少化し、かつＣＭＯＳ工程を利用してワンチップ化が可能な自家調整機能を持つＲＣ発振器を提供する。
【解決手段】本発明は、温度が増加するにつれ抵抗値が減少する第１抵抗と、温度が増加するにつれ抵抗値が増加する第２抵抗を直列連結した構造を適用することによって、温度による抵抗値の変動によって発生されるＲＣ発振器の発振周波数変動を著しく減少させることができる。 （もっと読む）

本発明は、とりわけ、ディジタルデータ信（ＤＡＴＡ）を供給するためのディジタルデータ信号入力（Ｅ１０）と、復元クロック信号（Ｑ０）を出力するためのクロック出力（Ｔ１０）とを有し、ディジタルデータ信号が予め定められた公称クロック周波数（ｆｎ）を有するクロック復元装置に関する。本発明によれば、クロック復元装置がディジタル回路によって構成されている。
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【課題】送受信動作に使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を含むＲＦ通信用半導体集積回路において、ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくして補償回路の制御も単純化すること。
【解決手段】受信動作と送信動作とに使用する周波数シンサセイザＦｒｃｔ＿ＳｙｎｔｈとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を、数十ＫＨｚのオーダーの狭帯域とする。チャージポンプ回路ＣＰＣの２つのトランジスタのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるオフセット回路ＭＮ２、ＭＮ３によるループフィルタＬＦＣへのｄｃ直流電流Ｉｏｆｆｓｅｔの注入もしくはＬＦＣからのＩｏｆｆｓｅｔの放出によって実現する。 （もっと読む）

【課題】使用する電圧制御発振器の選択、および、その発振周波数範囲の設定をより効率的に行うことができる位相同期ループ回路を実現する。
【解決手段】位相同期ループ回路１００の制御部１０３は、位相同期ループ回路１００に接続する電圧制御発振器として、複数の電圧制御発振器ＶＣＯ1〜ＶＣＯnのうちから、選局周波数を含む主発振周波数範囲をもつ電圧制御発振器を選択し、その後、選択された電圧制御発振器の発振周波数範囲を、選局周波数を含む副発振周波数範囲に設定する。 （もっと読む）

【課題】 バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。
【解決手段】 基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 （もっと読む）

【課題】周波数特性が調整されたジッタ成分を含んだクロックを回路規模も小さく簡単に生成する。
【解決手段】位相比較器１１ａは、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をチャージポンプ１６に出力する。ローパスフィルタ１２ａは、チャージポンプ１６の出力信号の低周波成分を検出して電圧制御発振器１３に出力する。電圧制御発振器１３は、チャージポンプ１６の出力電圧に基づいて制御される発振周波数の出力信号ＣＫＦを出力し、分周器１４は、出力信号ＣＫＦを分周して位相比較器１１ａに出力する。配線部１５は、外部からノイズを誘導し、スイッチ付ＬＰＦ３１でノイズの低域成分を通過させてスイッチ部３２を介してチャージポンプ１６の出力信号に加算することで出力信号ＣＫＦの発振周波数がノイズによって揺らぐ。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】本発明は、可変周波数の水晶発器（ＶＣＸＯ）を用いること無く、基地局と受信装置間の時間情報および基準クロックの同期を実現することができる、デジタル放送受信装置等を提供する。
【解決手段】水晶発振子２２は、所定の固定周波数のクロックを発振する。可変デジタル分周回路２４は、固定周波数を分周比によりデジタル分周し、分周比を変更することができる。システムでコーダ５は、基地局からの基準時間情報を検出する。基準カウンタ１８は、受信装置２０の時間情報を生成する。位相比較器１３は、基準時間情報と時間情報との差分を検出する。分周比制御回路２５は、前記差分に基づいて前記分周比の変更を制御する。また、基準カウンタ１８は、可変デジタル分周回路２４により分周された周波数を有するクロックに基づいて時間情報の生成を行い、時間情報を位相比較器１３にフィードバックさせている。 （もっと読む）

【課題】差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供する。
【解決手段】差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、差動入力型ＶＣＯ回路に位相検出した信号を供給する位相検出回路と、位相検出回路の出力と差動入力型ＶＣＯ回路の一方の差動入力を接続し、位相検出回路の出力とグランド間に設けたループフィルタ回路と、差動入力型ＶＣＯ回路の他方の差動入力に位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する半導体集積回路に設けられるＰＬＬ回路である。 （もっと読む）

位相同期ループに関するデュアルパスループ濾波器について記述される。チャージ電流を変更することは、付加的な雑音を発生し余計な電力を消費するかもしれない能動形回路を使用することなしに、濾波器が部分的に位相同期ＩＣ回路の中に集積されることを可能にする。低減された濾波器キャパシタンスは集積することが可能である。
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【課題】基準周波数発振器ＤＣＸＯの発振出力信号をレベル変換器Ｌｅｖ＿Ｃｏｎｖによりレベル変換する際に発生するＤＣＸＯの発振出力信号の高調波成分によるＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号の近傍への漏れ込みによる影響を低減すること。
【解決手段】レベル変換器Ｌｅｖ＿ＣｏｎｖはＤＣＸＯの発振出力信号をレベル変換して、レベル変換信号をＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数を制御するＰＬＬ・フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈの位相比較器ＰＤＣに供給する。このＬｅｖ＿Ｃｏｎｖは、基準周波数発振器ＤＣＸＯの基準周波数信号を増幅する自己バイアス型電圧増幅器Ｓｅｌｆ＿Ｂｉａｓ＿Ｖｏｌｔ＿Ａｍｐを含む。自己バイアス型電圧増幅器は、結合容量Ｃ１、増幅トランジスタＱｎ５、負荷Ｑｐ５、バイアス素子Ｒ１を含み、外部電源電圧Ｖｄｄ＿ｅｘｔが変動しても、高調波成分のレベル変動を抑制する。 （もっと読む）

【課題】小型化を促進して生産性を良好にし、電気的性能を向したＰＬＬ制御発振器を提供する。
【解決手段】水晶振動子３Ａと発振回路と温度補償回路とからなる温度補償水晶発振器と、前記温度補償水晶発振器を基準信号源としてＰＬＬ制御されたＬＣ発振回路を備えたＰＬＬ制御発振器において、前記温度補償水晶発振器の水晶振動子を除く発振回路と、前記温度補償発振器の温度補償回路と、前記ＰＬＬ制御されたＬＣ発振回路とを１チップＩＣ２０に集積化して、前記ＩＣチップと前記水晶振動子とを一体化してなり、前記水晶振動子はＨ状とした容器本体３６の一方の凹部の内壁段部に水晶片の一端部が固着され、前記ＩＣチップは前記一方の凹部底面に固着されてなり、前記容器本体の他方の凹部底面には前記ＬＣ発振回路のインダクタ２８ａ２８ｂを形成するとともに、前記インダクタは前記ＬＣ発振回路の発振周波数を調整するプリントによるインダクタである。 （もっと読む）

【課題】ウォブル信号に同期して生成される記録クロックの周波数安定化を簡素な構成で実現することができる情報記録再生装置を提供する。
【解決手段】本発明に係る情報記録再生装置は、光ディスクに記録クロックを用いてデータを記録する情報記録再生装置において、光ディスクの再生信号から抽出されるウォブル信号によるフェーズロック制御に基づいて周波数制御され、記録クロックの発振源となるＶＣＯと、ＶＣＯの周波数変動量を検出する周波数変動検出部と、を備え、ＶＣＯは、フェーズロック制御に基づく周波数制御に加えて、周波数変動検出部にて検出される周波数変動量に基づいて周波数制御される、ことを特徴とする。 （もっと読む）

本明細書では、概して高出力ミリ波発振器の実施例を説明する。その他の実施例も説明および請求できる。一部の実施例では、前記発振器（１００）は、反射配列増幅器（１０２）の個別のサブ配列増幅要素（１１４）による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（１０２）に反射する偏光部分反射器（１０６）を含む。他の一部の実施例では、前記発振器（２００）は、前記サブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（２０２）に反射する位相段階型偏光感知反射板（２０６）を含む。一部の実施例では、前記発振器（４００）は、反射器（４２６）と、反射が前記反射配列増幅器（４０２）に戻ってサブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射器（４２６）に通過させる位相段階型偏光反射透過板（４０６）を含む。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】半導体集積回路装置において、オーバーヘッドを低減することができるクロック生成技術を提供する。
【解決手段】外部から入力されたクロックを逓倍するＰＬＬ回路１０９ａと、ＰＬＬ回路１０９ａで逓倍されたクロックを分周してシステムクロックを生成する分周回路１１０ａ及び選択回路１１１ｃと、外部から入力されたクロックを逓倍するＰＬＬ回路１０９ｂと、ＰＬＬ回路１０９ｂで逓倍されたクロックを分周して通信回路用クロックを生成する分周回路１１０ｂ及び選択回路１１１ｄとを有し、ＰＬＬ回路１０９ａは、リセット後、次のリセットまでに再設定可能であり、ＰＬＬ回路１０９ｂは、リセット後、次のリセットまでは再設定できない半導体集積回路装置。 （もっと読む）

【課題】動作周波数が低く、安価にＩＣ化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるＤＰＬＬ回路を備えた光ディスク装置を提供する。
【解決手段】デジタルＰＬＬ回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。 （もっと読む）