【課題】本発明は、安定ているクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供する。
【解決手段】本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。 （もっと読む）

【課題】入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備えており、制御値生成ブロックが生成した制御値に応じて信号生成回路が生成する信号の位相を強制的にずらすことによって信号生成回路を試験する。ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 （もっと読む）

【課題】
ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。
【解決手段】
周期Ｔ１のクロックをＮ分割したＴ２単位でずらしたＮ相のクロックを出力する手段６、シリアル転送された信号をＴ２毎にサンプリングしてＴ１毎にＮビットパラレルデータに変換する手段４、その出力データをデジタル処理してＮビットパラレルデータに変換する手段で、またデータ変化点を示すＮビットパラレルデータに変換する手段８、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段１０、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段１２を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。 （もっと読む）

【課題】 グローバルＰＬＬベース・タイミング・リカバリ・ループの遅延補償方法及びシステムを提供する。
【解決手段】 一実施形態のシステムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、前記グローバルＰＬＬ回路と結合された遅延補償回路と、を含む。一実施形態の方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。
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【課題】向上されたループ安定度とより早いロッキング率を有する適応的位相同期ループを含む半導体装置を公開する。
【解決手段】本発明の実施形態では、ループの安定度のために第２電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ（ｃｈｉｐ ｄｉｅ）面積を占める。本発明の他の実施形態では、複数の電荷ポンプが用いられて、従来技術に比べてより向上されたロッキング（ｌｏｃｋｉｎｇ）応答時間を得ることができる。 （もっと読む）

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。 （もっと読む）

技法は、電圧制御発振器（ＶＣＯ）で使用されるキャパシタバンクに関連するキャパシタンスをトリミングするために開示される。実施例では、キャパシタンスはそれぞれ複数の構成要素のキャパシタンスへサブ分割される。実施例では、キャパシタンスはそれぞれ複数の構成要素のキャパシタンスへサブ分割される。構成要素のキャパシタンスは、キャパシタバンクのステップのサイズをトリミングするために選択的にイネーブルされ、またはディスイネーブルされ得る。さらなる技法は、キャパシタバンクについてステップのサイズの誤差を最小化するためにトリミング可能なキャパシタンスをキャリブレートするために開示される。
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【課題】 広い範囲にわたって良好な特性のチャージポンプ電流の得られるチャージポンプ回路を提供する。
【解決手段】 第１のチャージポンプ部１４Ａに、定電流源Ｑ1から出力される定電流を、スイッチ回路ＳＷ1、ＳＷ2の直列回路と、スイッチ回路ＳＷ3、ＳＷ4の直列回路とに振り分ける制御信号が供給する。残るチャージポンプ部１４Ｂ、１４Ｃには、定電流源Ｑ1から出力される定電流を、スイッチ回路ＳＷ1、ＳＷ2の直列回路と、スイッチ回路ＳＷ3、ＳＷ4の直列回路とに振り分ける制御信号と、スイッチ回路ＳＷ1〜ＳＷ4をオフにする電位とが、スイッチ回路ＳＷA〜ＳＷDを通じて供給される。必要とするチャージポンプ電流に大きさに対応して、スイッチ回路ＳＷ11BA〜ＳＷ14Cを制御するとともに、定電流源Ｑ1、Ｑ2の出力電流の大きさを変更することにより、出力端子Ｔ3に、必要とする大きさのチャージポンプ電流を得る。 （もっと読む）

位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】動作モードによって周波数変調を行うか行わないかを選択することによって受信側の負荷を低減することができる半導体集積回路を提供すること。
【解決手段】半導体集積回路１は、２以上の内部回路（ビデオデコーダ１１、ＣＰＵ１２など）と、所定の周波数のクロックを発生するＰＬＬ３１と、周波数を変調させたクロックを発生するＳＳＣＧ ＰＬＬ３２と、内部回路にＰＬＬ３１からのクロックか、ＳＳＣＧ ＰＬＬ３２からのクロックのいずれかを選択して内部回路に入力するセレクタ２１とを有する。 （もっと読む）

固体原子クロックは、周波数標準を生成するために、超微細共振を示すことが可能な量子状態を利用する可能性がある。出力信号を生成するために自由走行発振器を超微細共振周波数に結合することが可能なデバイスが本明細書で述べられる。本発明のある態様では、原子クロックは、シリコン基材上で作製されてもよく、また、電子集積回路の一部として、チップスケールで集積化されてもよい。固体原子クロックを利用した動作原理、作製方法、およびシステムもまた開示される。 （もっと読む）

【課題】 高い線形性をもった電圧―電流特性を備え、ゲイン変動を抑えた電圧電流変換回路を有するＰＬＬ回路を提供する。
【解決手段】 電圧電流変換回路１１は、制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ１と直列に接続されたＰチャネルＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１とミラー回路を構成するＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ１と並列に接続された電流源１３を備える。ＰＭＯＳトランジスタＰ２から出力される制御電流Ｉｏｕｔは、ＮＭＯＳトランジスタＮ１に流れる電流から電流源１３によって供給される電流の分だけ差し引かれる。 （もっと読む）

【課題】クロック同期化回路は、インジェクションロッキング方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象なく、所望の位相・周波数ロッキング動作を行う。
【解決手段】クロック同期化回路は、基準クロック信号とフィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段３３２と、検出信号に応答してチャージポンプ動作を行うチャージポンプ手段３３４と、チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段３３６と、発振制御電圧に対応してフィードバッククロック信号を生成する電圧制御発振手段３３８と、発振制御電圧に応答して自由発振周波数が設定され、基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段３１０とを具備する。 （もっと読む）

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。 （もっと読む）

【課題】マルチバンド無線通信のための複数のミキサーに複数のローカル信号を供給するための複数の分周器の入力を電圧制御発振器の発振出力信号により効率的に駆動すること。
【解決手段】半導体集積回路は、第１と第２と第３のミキサー(２５、２６、２８)と、電圧制御発振器(ＶＣＯ)１６と、第１と第２と第３の分周器(１１、１２、１４)と、信号配線とを具備する。第１分周器１１と第３分周器１４の第１分周数は、第２分周器１２の第２分周数よりも小さな値に設定されている。第１と第２と第３の分周器(１１、１２、１４)の分周出力信号は、第１と第２と第３のミキサー(２５、２６、２８)に供給される。信号配線の略中央にＶＣＯ１６と第２分周器１２とが接続され、信号配線の一端と他端とには第１分周器１１と第３分周器１４とがそれぞれ接続される。第１分周器と第３分周器の入力に、第１と第２のバッファ電圧増幅器ＢＵＦがそれぞれ接続される。 （もっと読む）

【課題】発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路５と、電圧制御発振回路５から受けた発振信号の周波数を電圧に変換する周波数／電圧変換回路２と、周波数／電圧変換回路２によって変換された電圧と前回生成した第２の制御電圧との間のレベルを有する新たな第２の制御電圧を生成する制御電圧生成回路１１と、第２の制御電圧を積分することにより第１の制御電圧を生成し、第１の制御電圧を電圧制御発振回路５へ出力するアナログ積分回路３とを備える。 （もっと読む）

【課題】クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路を提供すること。
【解決手段】ＤＬＬ回路１００において、ＣＫとＬＣＬＫの各立ち上がりエッジの位相を比較して判定信号Ｒ−Ｕ／Ｄを生成する位相判定回路１１１と、ＣＫとＬＣＬＫの各立ち下がりエッジの位相を比較して判定信号Ｆ−Ｕ／Ｄを生成する位相判定回路１１２と、判定信号Ｒ−Ｕ／Ｄに基づいてＬＣＬＫＲのアクティブエッジの位置を調整する第１の調整回路と、判定信号Ｆ−Ｕ／Ｄに基づいてＬＣＬＫＦのアクティブエッジの位置を調整する第２の調整回路と、ＬＣＬＫＲとＬＣＬＫＦに基づいてＬＣＬＫを生成するクロック生成回路と、ＬＣＬＫＲのアクティブエッジの調整方向とＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第２の調整回路による調整動作を停止させる停止回路１５０とを備える。 （もっと読む）

【課題】温度変化に起因したタイミングのずれによるデータ不一致の発生を抑制
【解決手段】高速揮発性メモリ３にデータを書き込む場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、書き込み用ＤＬＬ１４に対してレジスタ設定を行う。これにより、書き込み用ＤＬＬ１４に入力したデータ取り込み信号ＤＱＳは、ＣＰＵ２の温度に応じた時間分遅延して、書き込み用ＤＬＬ１４から出力される。また、高速揮発性メモリ３からデータを読み出す場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、読み出し用ＤＬＬ１１に対してレジスタ設定を行う。これにより、読み出し用ＤＬＬ１１に入力したデータ取り込み信号ＤＱＳは、ＣＰＵ２の温度に応じた時間分遅延して、読み出し用ＤＬＬ１１から出力される。 （もっと読む）

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供する。
【解決手段】 ＰＬＬシンセサイザーＩＣ１０６の電源投入時又は電源変動時にマイクロプロセッサ（ＣＰＵ）１０４への割込を監視手段が発生させ、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするＰＬＬシンセサイザー回路である。 （もっと読む）

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。 （もっと読む）