【課題】 ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現する。
【解決手段】 位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７とを備えている。ｄ−ｑ軸変換ユニット５は、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。１周期全加算ユニット６は、瞬時値有効分ｄを１周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを１周期全加算することで無効分Ｑを算出する。位相差算出ユニット７は、有効分Ｄと無効分Ｑを用いて位相差を算出する。 （もっと読む）

【課題】温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正できるＰＬＬ回路を提供する。
【解決手段】デジタルループフィルタ１０３は、位相比較器１０２が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器１０２が出力する位相誤差は、デジタルループフィルタ１０３の出力に所定の係数Ａを乗じたものでゲイン補正され、デジタルループフィルタ１０３に入力される。デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 （もっと読む）

【課題】半導体集積回路装置において、遅延時間及びデューティ比を選択可能にしたクロックを、ジッタ劣化させずに生成することができる技術を提供する。
【解決手段】ＤＬＬ回路２０１から生成された２つのクロックを、生成クロックのライズエッジ及びフォールエッジを定めるために用いる。ＤＬＬ回路２０１からの２つのクロックは遅延時間を選択可能とする。選択された２つのクロックを、クロック合成回路２０３の２入力に与える。このクロック合成回路２０３は位相周波数比較器と同様の回路であり、排他的論理和を用いない。この位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まる。そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られる。 （もっと読む）

【課題】タイムトゥデジタルコンバータを提供する。
【解決手段】タイムトゥデジタルコンバータは、高い解像度と広い測定範囲のために低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含む。低解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔で測定する。高解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔よい更に小さい第２量子化間隔で測定する。低解像度タイムトゥデジタルコンバータは、高解像度タイムトゥデジタルコンバータより広い測定範囲を有する。 （もっと読む）

【課題】スイープ電圧発生のための回路規模を小型化し、且つ非ロック時における周波数引き込み動作を自動的に行なうことが可能なルビジウム原子発振器を提供する。
【解決手段】このルビジウム原子発振器１００は、ＯＭＵ１と、増幅器２と、出力信号をデジタル信号に変換するＡ／Ｄ変換器３と、ロック状態又は非ロック状態を判定する状態判定部１１と、位相変調信号ｆｍの周波数成分を選択的に出力するＢＰＦ１３と、スイープ電圧データを生成するスイープ電圧データ生成手段１２と、タイマ１５と、第１のＢＰＦ１３の出力信号又はスイープ電圧データ生成手段１２の出力信号を選択するＳＷ−Ａ１４と、アナログ信号に変換するＤ／Ａ変換器５と、位相検波して周波数制御信号を生成する位相検波器６と、周波数制御信号を積分処理する積分回路７と、周波数制御信号に従い出力周波数が制御されるＶＣＸＯ８と、を備えて構成されている。 （もっと読む）

【課題】高精度のＰＬＬロック検出信号を得るとともに、平滑回路を削除することができるＰＬＬロック検出回路を提供する。
【解決手段】本発明に係るＰＬＬロック検出回路は、ＰＬＬ回路において、誤ってロック判定することなく、安定したロック状態においてロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行う。ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。 （もっと読む）

【課題】電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するＰＬＬ回路を提供する。
【解決手段】第１の複数電源電圧発生回路８は、２つの異なる電圧レベルＢ，Ｃを電圧選択回路９に出力し、電圧選択回路９は分周回路５の電源線へいずれかの電圧を出力する。電圧レベルＢは、電圧制御発振回路４が暴走を始め、分周回路５が動作不可能となった場合に、分周回路５を動作可能状態にするレベルに設定してある。ループフィルタ３の出力が電圧制御発振回路４を暴走状態にして、分周回路５の動作可能範囲を越える場合、電圧比較回路６はＨＩＧＨ信号を出力し、電圧選択回路９が分周回路の電源電圧を電圧レベルＣから電圧レベルＢへ切り替え、分周回路５の出力クロックが生成されるようになる。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、ＰＬＬで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。
【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ２、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器７、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路３、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路４、制御パルス信号の到来時に微分パルスを出力するゲート回路６、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路８を備え、この保持信号を次段のループフィルタに供給する。 （もっと読む）

【課題】ＤＬＬ回路を備えた半導体記憶装置のチップを複数備えた半導体装置の消費電力の低減。
【解決手段】ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール（ＭＣＭ）において、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド（ＰＡＤ）を有し、一の半導体記憶装置のＤＬＬを動作させ、他の半導体記憶装置ではＤＬＬを動作させず、一の半導体記憶装置の前記専用パッドから、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）から作られる、差動の外部クロック信号（ＣＬＫ、ＣＬＫＢ）に同期した、フライングロッククロック信号を出力し、他の半導体記憶装置は、フライングロッククロック信号を、専用パッドから入力する。 （もっと読む）

【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。
【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。 （もっと読む）

【課題】微細プロセスに好適で高性能化したＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】基準信号と帰還信号と位相比較器で比較する。この位相比較器の位相比較出力でチャージポンプ回路を制御し、その出力電流をフィルタ＆電圧−電流変換回路に供給して発振回路を制御する。上記発振回路の出力信号を分周回路で分周して上記帰還信号を形成してＰＬＬ回路を構成する。上記フィルタ＆電圧−電流変換回路は、一方の入力にバイアス電圧が供給された差動増幅回路の出力信号がゲートに供給された出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられた抵抗素子と、上記出力ＭＯＳＦＥＴのドレインと上記差動増幅回路の他方の入力との間に設けられたキャパシタとで構成される。上記チャージポンプ回路の出力電流を、上記差動増幅回路の他方の入力に供給する。 （もっと読む）

【課題】複数の回路間で異なるクロックを使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。
【解決手段】受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを設ける。 （もっと読む）

【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法を提供する。
【解決手段】ＮＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＵＰ信号を生成するエッジ検出回路１１１ａと、ＭＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＤｏｗｎ信号を生成するエッジ検出回路１１１ｂと、ＵＰ信号及びＤｏｗｎ信号をカウントし、そのカウント値をＱ_１、Ｑ_０信号で出力する２ビットアップダウンカウンタ１１２と、Ｑ_１、Ｑ_０信号に基づいて、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか否かを判定する判定回路１１３と、を有する。 （もっと読む）

【課題】コンデンサの容量値を小さくしてループフィルタのＩＣ化を容易にし、かつ、周波数シンセサイザの同期状態に関係なくＣ／Ｎ特性やスプリアス特性を改善できるようにする。
【解決手段】並列接続された複数のコンデンサＣ₁〜Ｃ_nと、これらのチャージ／ディスチャージ動作をパイプライン処理として行うように切り替えを行うスイッチＳＷ₁₁〜ＳＷ_1n，ＳＷ₂₁〜ＳＷ_2nと、複数のコンデンサＣ₁〜Ｃ_nを備えた並列回路の出力側に接続されたコンデンサＣ_Hとを備えてＬＰＦ１５を構成し、各コンデンサＣ₁〜Ｃ_nに順次チャージされた電荷が並列回路の出力として得られ、それがコンデンサＣ_Hに順次に蓄積されるようにすることにより、各コンデンサＣ₁〜Ｃ_n，Ｃ_Hの容量値を小さくすることにより時定数が小さくなっても、回路全体として大きな時定数を実現できるようにする。 （もっと読む）

【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、ＮＣＬＫ信号およびＭＣＬＫ信号等の周波数が一致しているか否かを正しく判定できるようにする。
【解決手段】ＮＣＬＰ信号の分周信号であるＮＣＬＰ２信号と、ＭＣＬＰ信号の分周信号であるＭＣＬＰ２信号とを生成する。次に、ＭＣＬＰ２信号がＨレベルのときはＮＣＬＰ信号をアップ信号としてカウントし、ＭＣＬＰ２信号がＬレベルのときはＮＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＮ_１、ＱＮ_０信号で出力する。また、ＮＣＬＰ２信号がＨレベルのときはＭＣＬＰ信号をアップ信号としてカウントし、ＮＣＬＰ２信号がＬレベルのときはＭＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＭ_１、ＱＭ_０信号で出力する。そして、ＱＮ_１、ＱＮ_０、ＱＭ_１、ＱＭ_０の各信号に基づいて、ＮＣＬＰ信号とＭＣＬＰ信号の各周波数が一致しているか否かを判定する。 （もっと読む）

【課題】ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。
【解決手段】タイミングコントロールＩＣは、一周期Ｔの基準クロック信号ＩＣＬＫと同一周波数の第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４で、かつＣＬＫ１に対するＣＬＫ３の位相遅れが位相差α（０＜α＜Ｔ／４）であるＣＬＫ１〜ＣＬＫ４のクロック信号を発生させるＤＬＬ４０と、ＣＬＫ１が二逓倍されたデータ生成用のＣＬＫ５を生成し、かつ、ＣＬＫ３が二逓倍されて、ＣＬＫ５に基づき生成されデータ信号に対して位相差αの遅れで同期したＣＬＫ６を生成する二逓倍回路５０とを有する。 （もっと読む）

【課題】基準周波数を得る場合、安定した周波数、もしくは遅延要素を得る回路を提供する。
【解決手段】第１の温度変動率を持つ第１のインピーダンス回路１と第１の能動回路３で構成した第１の発振回路６と、第１の温度変動率とは逆の変動方向となる第２の温度変動率を持つ第２のインピーダンス回路２と第２の能動回路４で構成した第２の発振回路７との出力を時系列的に交互に切替器５で選択する。第１のインピーダンス回路１の温度係数の絶対値が第２のインピーダンス回路２の温度係数より大きいとき、第１の発振回路６の使用時間を短くし、温度係数の小さい第２の発振回路７の使用時間を長く動作させるように、温度係数の比と逆の比率で発振回路の使用時間の比率を設定する。温度変動方向が逆の２つの温度係数を有することから、平均値として温度変動がほぼなく軽減される。時間平均値として温度変動が極めて小さく温度変動率の改善された発振周波数を得る。 （もっと読む）

【課題】入力される基準クロック信号に基づく変調波を生成するスペクトラム拡散クロック発生回路であって、回路の製造プロセス、電源、又は、温度等に起因する変調波の変動を低減するスペクトラム拡散クロック発生回路を提供すること。
【解決手段】出力信号を分周した分周出力信号を出力する分周器と、前記分周出力信号と受信した基準クロック信号との位相差を検出する位相比較器と、前記位相差に応じて充放電信号を発生するチャージポンプと、前記充放電信号に応じた差信号を発生するループフィルタと、前記差信号と変調波とが入力されて被変調波を生成する変調回路と、前記被変調波に応じた周波数のクロックを発生するクロック発生器とを有するスペクトラム拡散クロック発生回路であって、前記基準クロック信号に基づき前記変調波を生成する変調波生成回路を有するスペクトラム拡散クロック発生回路。 （もっと読む）

【課題】
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。 （もっと読む）