ＰＬＬロック検出回路および半導体装置
【課題】高精度のＰＬＬロック検出信号を得るとともに、平滑回路を削除することができるＰＬＬロック検出回路を提供する。
【解決手段】本発明に係るＰＬＬロック検出回路は、ＰＬＬ回路において、誤ってロック判定することなく、安定したロック状態においてロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行う。ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。
【解決手段】本発明に係るＰＬＬロック検出回路は、ＰＬＬ回路において、誤ってロック判定することなく、安定したロック状態においてロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行う。ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路の位相状態を検出する技術に関し、特にＰＬＬロック検出回路および半導体装置に関する。
【背景技術】
【０００２】
従来、映像信号の水平同期信号（あるいは複合同期信号）に同期したＶＣＯ（電圧制御型発振回路）を備える映像表示システムにおいて、ＰＬＬロック検出回路は図７に示したような平滑回路部７００を必要とするものであった。したがって、集積化に際して、外付け端子及び、外付け部品（平滑用の容量）が必要となるという欠点と、ＰＬＬロック検出判定レベルが、バラツキの影響を受けるという欠点があった。
【０００３】
この平滑回路を削除しようとした従来例として、特開平５−２２１３０号公報（特許文献２）があるが、ＰＬＬロックおよびアンロック状態の判定において、デジタル回路として、安定した、確実なロック判定に難点があった。つまりＰＬＬがロックしている状態からロックが外れ、再び位相を合わせようとする動作において、被同期信号（内部ＶＣＯの１／Ｎ分周出力）が同期信号（基準信号、たとえば映像信号の水平同期入力信号）に収束中に位相が一致する点を通過する。このため、誤ったロック判定を出力するという欠点があった。
【０００４】
また、ＰＬＬロックおよびアンロック状態の移行に際し、誤ってロック判定することなく安定したロック判定ができるとした従来例として、特開平１−２３１４３０号公報（特許文献１）がある。この提案は、ロック検出のための条件として、ロック状態が一定時間（カウンタが一定値をカウントする時間で設定）継続することでロック検出している。しかし、位相比較信号と被比較信号の位相差が少しずれただけでアンロック検出となってしまうという欠点があり、この欠点を補うために積分回路が設けられている。したがって、外部端子は必要ないものの、平滑回路を必要とするものであった。
【特許文献１】特開平１−２３１４３０号公報
【特許文献２】特開平５−２２１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
平滑回路を使う従来のＰＬＬ検出回路のブロック図を、図７に示す。また、図７における各ブロックの回路構成を示す回路図を、図８に示す。図７における従来のＰＬＬ検出回路は、ＰＬＬ部１００ｐと、ウインド作成部４００と、論理ゲート部５００と、チャージポンプ部６００と、平滑回路部７００と、シュミット回路８００とを備える。
【０００６】
ＰＬＬ部１００ｐは、映像信号の複合同期信号（あるいは水平同期信号）ＳＹＮｐを基準信号として入力し、被比較信号ＤＥＶｐ（ＶＣＯ（電圧制御発振器）１１ｐの１／Ｎ分周器１２ｐ出力）を作成する。ウインド作成部４００は、被比較信号ＤＥＶｐのタイミングエッジに対応したウインド信号ＷＮを作成する。論理ゲート部５００は、水平同期信号ＳＹＮｐとウインド信号ＷＮとの位相関係において、水平同期信号ＳＹＮｐがウインド信号ＷＮの中にある場合、ＰＬＬロック充電信号ＣＨを出力し、水平同期信号ＳＹＮｐがウインド信号ＷＮの外にある場合、ＰＬＬアンロック放電信号ＤＩを出力する。
【０００７】
チャージポンプ部６００は、ＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２で構成され、それぞれＰＬＬロック充電信号ＣＨとＰＬＬアンロック放電信号ＤＩによりオン／オフされ、ＰＬＬ検出充放電信号ＣＤを出力する。平滑回路部７００は、ＰＬＬ検出充放電信号ＣＤを平滑し、平滑化電圧ＬＶを出力する。シュミット回路８００は、平滑化電圧ＬＶを波形整形して、ＰＬＬロック検出信号ＤＬＫｐを出力する
【０００８】
ウインド信号ＷＮに水平同期信号ＳＹＮｐが含まれている場合をＰＬＬロック状態とし、ウインド信号ＷＮに水平同期信号ＳＹＮｐが含まれていない場合をＰＬＬアンロック状態とするとともに、シュミット回路８００の閾値により、ＰＬＬロック状態とＰＬＬアンロック状態の切り替えレベルを設定している。
【０００９】
また、ＰＬＬ部１００ｐの位相比較用の基準信号として複合同期信号ＳＹＮｐが入力される場合、切れ込みパルス及び等価パルスでの位相比較によるＰＬＬの誤動作を防止する必要がある。このため、垂直帰線期間すなわち垂直ブランキング期間に垂直ブランキング信号ＢＬＫｐをＰＬＬ部１００ｐへ入力し、ＰＬＬ部１００ｐの動作を停止させている。そしてこの同じ垂直ブランキング信号ＢＬＫｐを論理ゲート部５００にも入力し、チャージポンプ部６００へのＰＬＬロック充電信号ＣＨとＰＬＬアンロック放電信号ＤＩを、垂直ブランキング期間で停止させている。
【００１０】
図８には、ＰＬＬ部１００ｐの内部構成も示される。ＰＬＬ部１００ｐは、ＶＣＯ１１ｐと、分周器１２ｐと、位相比較器１３ｐと、チャージポンプ１４ｐと、平滑回路（ループフィルタ）１５ｐとを備える。
【００１１】
分周器１２ｐは、ＶＣＯ１１ｐの出力クロック信号を１／Ｎ分周して被比較信号ＤＥＶｐを出力する。位相比較器１３ｐは、複合同期信号ＳＹＮｐを基準信号として、被比較信号ＤＥＶｐと比較し、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐを出力する。チャージポンプ１４ｐは、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐを入力し、ポンプ電流信号ＣＰｐを出力する。平滑回路１５ｐは、ポンプ電流信号ＣＰｐを入力し、平滑化して平滑化電圧信号ＥＶｐを出力し、ＶＣＯ１１ｐにフィードバックする。
【００１２】
図８には、従来の平滑回路部７００を使用するＰＬＬロック検出部１０００ｐの論理ゲート部５００と、チャージポンプ部６００の回路構成も示している。図９は、ＰＬＬ部１００ｐにおける位相比較器１３ｐの回路図である。図９の位相比較器１３ｐでは、垂直ブランキング信号ＢＬＫｐのロー期間に、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐが非活性となる。この場合、ポンプ電流信号ＣＰｐはハイインピーダンスとなり、平滑回路１５ｐ（ループフィルタ）の電圧は保持される。これにより、ＶＣＯ１１ｐは、垂直ブランキング期間の間、垂直ブランキング直前の状態を継続できる。
【００１３】
図１０は、位相比較器１３ｐの動作を示す動作波形図である。複合同期（水平同期）信号ＳＹＮｐの幅の期間を位相比較期間とし、被比較信号ＤＥＶｐのローレベルと複合同期信号ＳＹＮｐの幅の重なり期間を、ＮＡＮＤゲート１３２により進相誤差信号ＵＰｐとする。また、被比較信号ＤＥＶｐのハイレベルと複合同期信号ＳＹＮｐの幅の重なり期間を、ＡＮＤゲート１３３により遅相誤差信号ＤＮｐとする。進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐは、チャージポンプ１４ｐにより、ポンプ電流信号ＣＰｐとなり、平滑回路１５ｐにより平滑化電圧信号ＥＶｐを得る。
【００１４】
以上のように構成された従来のＰＬＬロック検出回路の動作を、図１１の動作波形図で説明する。時点ｔ１で入力される複合同期信号ＳＹＮｐは、ウインド信号ＷＮの幅（ハイ期間）の間に入力されるので、論理ゲート部５００のＮＡＮＤ５２は、ＰＬＬロック充電信号ＣＨ（負極性）を出力する。ＰＬＬロック充電信号ＣＨは、チャージポンプ部６００のＰチャネルＭＯＳトランジスタ６１をオンさせ、平滑回路（平滑容量）部７００を充電する。
【００１５】
同様に時点ｔ２、時点ｔ３でも複合同期信号ＳＹＮｐは、ウインド信号ＷＮの幅（ハイ期間）の間に入力されるので、平滑回路（平滑容量）部７００は充電されつづけるとともに、平滑化電圧ＬＶは徐々に上昇する。その結果、時点ｔ３では、平滑化電圧ＬＶはシュミット回路８００の閾値（スレッシュレベル）ＴＨを超え、シュミット回路８００は、ＰＬＬロック検出端子３０ｐに出力するＰＬＬロック検出信号ＤＬＰｐを、ローからハイにする。すなはち、ＰＬＬ部１００ｐがロック状態に入ったことが、検出された。時点ｔ４では平滑回路部７００がさらに充電される。
【００１６】
時点ｔ５では、複合同期信号ＳＹＮｐは、ウインド信号ＷＮのハイ期間とロー期間にまたがって入力されている。複合同期信号ＳＹＮｐのハイ期間とウインド信号ＷＮのハイ期間の重なり期間は、時点ｔ１から時点ｔ４までと同様に、ＰＬＬロック充電信号ＣＨが得られる。また、複合同期信号ＳＹＮｐのハイ期間とウインド信号ＷＮのロー期間の重なり期間では、ＰＬＬアンロック放電信号ＤＩ（正極性）が、論理ゲート部５００のＡＮＤ５３から出力される。これにより、チャージポンプ部６００のＮチャネルＭＯＳトランジスタ６２がオンし、平滑回路（平滑容量）部７００が放電することになる。
【００１７】
時点ｔ６では、複合同期信号ＳＹＮｐは、全期間（ハイ期間）がウインド信号ＷＮのロー期間に入力されるので、平滑回路部７００はＰＬＬアンロック放電信号ＤＩの期間（複合同期信号ＳＹＮｐのハイ期間）の間、放電される。同様に時点ｔ７、時点ｔ８でも、複合同期信号ＳＹＮｐは、ウインド信号ＷＮのロー期間の間に入力されるので、平滑回路（平滑容量）部７００は放電されつづけるとともに、平滑化電圧ＬＶは徐々に下降する。その結果、時点ｔ８では、平滑化電圧ＬＶはシュミット回路８００の閾値（スレッシュレベル）電圧ＴＨより低くなり、シュミット回路８００は、ＰＬＬロック検出端子３０ｐに出力するＰＬＬロック検出信号ＤＬＰｐを、ハイからローにする。すなはち、ＰＬＬ部１００ｐがロック状態から外れ、アンロック状態に入ったことが、検出された。
【００１８】
以上のように動作する従来のＰＬＬロック検出回路は、平滑回路を必要とするので、集積回路化に際して、外付け端子および外付け部品が必要になるという欠点があり、また判定レベルのばらつきの影響を受けるという欠点があった。
【００１９】
本発明の目的は、高精度のＰＬＬロック検出信号を得るとともに、平滑回路を削除することができるＰＬＬロック検出回路および半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
上述の目的を達成するために、本発明に係るＰＬＬロック検出回路は、所定周期を有し、論理レベルが変化する基準信号の位相に同期した信号を生成するＰＬＬ回路において、位相状態を検出するＰＬＬ同期検出回路であって、基準信号と被比較信号とを比較し、比較結果信号を生成する位相比較手段と、比較結果信号を平滑化し、平滑化信号を生成する平滑手段と、平滑化信号の大きさに基づいて、所定周期に大略同等な周期を有するように被比較信号を生成する発振手段と、基準信号と被比較信号のうち、一方の信号の一周期内の特定時点における他方の信号の論理レベルに基づいて、位相状態を検出し、位相状態信号を生成する位相状態検出手段と、を有することを特徴としている。
【００２１】
また、本発明に係る半導体装置は、上述したＰＬＬ同期検出回路において、前記位相状態検出手段を半導体チップで構成したことを特徴としている。
【発明の効果】
【００２２】
本発明に係るＰＬＬロック検出回路は、ロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行うことができる。また、ロック判定もアンロック判定も、ＰＬＬの位相状態の連続性により判定するので、誤ることなく安定した検出判定が可能となる。しかも平滑回路の削減によって、外付け端子および外付け部品を削減することができるため、集積回路化も容易に行え、極めて有効な結果を呈する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に関するいくつかの例について、図面を参照しながら説明する。説明する。なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示したものであり、本発明は例示された数字に制限されない。また、ハイやローで表される論理レベルについても、本発明を具体的に説明するために例示したものであり、本発明は例示された論理レベルに制限されない。
（実施の形態１）
【００２４】
図１は、本発明のＰＬＬロック検出回路における実施の形態１を示すブロック図である。図２Ａは、図１における各ブロックの回路構成を示す回路図である。実施の形態１は、ＰＬＬ部１００とＰＬＬロック検出部１０００を備え、ＰＬＬロック検出部１０００は、ロック／アンロック検出部２００と検出結果ラッチ部３００を備える。複合同期信号ＳＹＮと垂直ブランキング信号ＢＬＫが、ＰＬＬ部１００とＰＬＬロック検出部１０００にともに入力され、さらにＰＬＬ部１００内部の位相比較器１３に入力する被比較信号ＤＥＶが、複合同期信号ＳＹＮのサンプリング用として、ＰＬＬロック検出部１０００に入力される。
【００２５】
実施の形態１のＰＬＬロック検出回路は、ＰＬＬ部１００の位相状態を検出する。垂直ブランキング信号ＢＬＫは、所定期間を表す意味で所定期間信号とも呼ばれ、所定期間信号生成部２１００において生成される。
【００２６】
ＰＬＬ部１００は、映像信号の複合同期信号（あるいは水平同期信号）ＳＹＮのように、所定周期を有し、論理レベルが変化する基準信号を入力し、基準信号の位相に同期する被比較信号ＤＥＶ（ＶＣＯ（電圧制御発振器）１１の１／Ｎ分周器１２出力）を作成する。被比較信号ＤＥＶは、基準信号の所定周期に大略同等な周期を有する。
【００２７】
また、ＰＬＬ部１００の位相比較用の基準信号として複合同期信号ＳＹＮが入力される場合、切れ込みパルス及び等価パルスでの位相比較によるＰＬＬの誤動作を防止する必要がある。このため、垂直帰線期間すなわち垂直ブランキング期間に垂直ブランキング信号ＢＬＫをＰＬＬ部１００へ入力し、垂直ブランキング期間内ではＰＬＬ部１００の動作を停止させる。
【００２８】
図２Ａには、ＰＬＬ部１００の内部構成も示される。ＰＬＬ部１００は、ＶＣＯ１１と、分周器１２と、位相比較器１３と、チャージポンプ１４と、平滑回路（ループフィルタ）１５とを備える。ＶＣＯ１１および分周器１２は、発振部を構成する。位相比較器１３およびチャージポンプ１４は、位相比較部を構成する。平滑回路１５は、平滑部とも呼ばれる。
【００２９】
分周器１２は、ＶＣＯ１１の出力クロック信号を１／Ｎ分周して被比較信号ＤＥＶを出力する。位相比較器１３は、複合同期信号ＳＹＮを基準信号として、被比較信号ＤＥＶと比較し、進相誤差信号ＵＰと遅相誤差信号ＤＮを出力する。チャージポンプ１４は、進相誤差信号ＵＰと遅相誤差信号ＤＮを入力し、ポンプ電流信号ＣＰを出力する。平滑回路１５は、ポンプ電流信号ＣＰを入力し、平滑化して平滑化電圧信号ＥＶを出力し、ＶＣＯ１１にフィードバックする。ポンプ電流信号ＣＰは比較結果信号とも呼ばれ、平滑化電圧信号ＥＶは平滑化信号とも呼ばれる。
【００３０】
図２Ｂは、ＰＬＬ部１００における位相比較器１３の回路図である。図２Ｂの位相比較器１３では、垂直ブランキング信号ＢＬＫのロー期間に、進相誤差信号ＵＰと遅相誤差信号ＤＮが非活性となる。この場合、ポンプ電流信号ＣＰはハイインピーダンスとなり、平滑回路１５（ループフィルタ）の電圧は保持され、ＶＣＯ１１は垂直ブランキング期間の間、垂直ブランキング直前の状態を継続する。
【００３１】
図２Ｃは、位相比較器１３の動作を示す動作波形図である。複合同期（水平同期）信号ＳＹＮの幅の期間を位相比較期間とし、被比較信号ＤＥＶのローレベルと複合同期信号ＳＹＮの幅の重なり期間を、ＮＡＮＤゲート１３２により進相誤差信号ＵＰとする。また、被比較信号ＤＥＶのハイレベルと複合同期信号ＳＹＮの幅の重なり期間を、ＡＮＤゲート１３３により遅相誤差信号ＤＮとする。進相誤差信号ＵＰと遅相誤差信号ＤＮは、チャージポンプ１４により、ポンプ電流信号ＣＰとなり、平滑回路１５により平滑化電圧信号ＥＶを得る。
【００３２】
このように、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮのハイレベル期間内にある場合、平滑化電圧信号ＥＶは、ＶＣＯ１１の出力クロック信号がほぼ一定になるように、上下する。すなわちこの場合、ＰＬＬ部１００はロック状態（ＰＬＬロック状態）にある。また、このようなロック状態は、仮ロック状態（ＰＬＬ仮ロック状態）とも呼ばれる。さらに、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮのハイレベル期間内に無い場合、ＰＬＬ部１００はアンロック状態（ＰＬＬアンロック状態）にある。また、このようなアンロック状態は、仮アンロック状態（ＰＬＬ仮アンロック状態）とも呼ばれる。
【００３３】
次に、ＰＬＬロック検出部１０００を構成するロック／アンロック検出部２００と検出結果ラッチ部３００の内部回路構成について説明する。ロック／アンロック検出部２００は、ＰＬＬロック連続性検出部２２およびＰＬＬアンロック連続性検出部２３と、インバータ２１と、ＮＡＮＤゲート２４と、ＮＡＮＤゲート２５とを備える。
【００３４】
インバータ２１は、複合同期信号ＳＹＮの正転信号ＳＹＮを入力し、反転信号ＩＳＹＮを出力する。ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、垂直ブランキング信号ＢＬＫによりリセットされ、ＰＬＬ部１００内部の位相比較器入力信号を表す被比較信号ＤＥＶを共通のサンプリングクロックとして、複合同期信号ＳＹＮの正転信号ＳＹＮと反転信号ＩＳＹＮをそれぞれサンプリングする。ＮＡＮＤゲート２４は、ＰＬＬロック連続性検出部２２の非反転出力を表すＰＬＬ連続ロック信号ＳＬＫと、ＰＬＬアンロック連続性検出部２３の反転出力を表すＰＬＬロック信号ＬＫとの否定論理積により、ＰＬＬロック検出セット信号ＳＥＴを出力する。ＮＡＮＤゲート２５は、ＰＬＬロック連続性検出部２２の反転出力を表すＰＬＬアンロック信号ＵＬと、ＰＬＬアンロック連続性検出部２３の非反転出力を表すＰＬＬ連続アンロック信号ＳＵＬとの否定論理積により、ＰＬＬロック検出リセット信号ＲＳＴを出力する。
【００３５】
検出結果ラッチ部３００は、各ＮＡＮＤゲート３１、３２で構成されるＲ−Ｓラッチを備える。各ＮＡＮＤゲート３１、３２は、互いに一方の出力端子を他方の入力端子に接続する。また、ＮＡＮＤゲート３１、３２の入力端子に、ＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴをそれぞれ入力する。Ｒ−Ｓラッチを構成するＮＡＮＤゲート３１、３２の一方の出力端子は、ＰＬＬロック検出信号出力端子３０に接続される。
【００３６】
図３は、ＰＬＬロック連続性検出部２２の内部回路構成を示す回路図である。ＰＬＬロック状態は、Ｈを一水平同期信号の周期として、３Ｈの期間におけるＰＬＬ仮ロック状態の連続性により判定されるとする。ＰＬＬロック連続性検出部２２は、各フリップフロップ（ＦＦと略す）２２１、２２２、２２３と、各ＡＮＤゲート２２４、２２５とを備える。
【００３７】
各ＦＦ２２１、２２２、２２３は、垂直ブランキング信号ＢＬＫによりリセットされ、クロック入力端子に被比較信号ＤＥＶが入力される。ＡＮＤゲート２２５は、出力端子がＦＦ２２３のＤ入力端子に接続され、一方の入力端子がＦＦ２２２の非反転出力端子に接続され、他方の入力端子がＦＦ２２２のＤ入力端子に接続される。ＡＮＤゲート２２４は、出力端子がＦＦ２２２のＤ入力端子およびＡＮＤゲート２２５の他方の入力端子に接続され、一方の入力端子がＦＦ２２１の非反転出力端子に接続され、他方の入力端子がＦＦ２２１のＤ入力端子および複合同期信号入力端子１０に接続される。
【００３８】
ＰＬＬロック連続性検出部２２は、ＦＦ２２３の非反転出力端子からＰＬＬ連続ロック信号ＳＬＫを出力し、ＦＦ２２３の反転出力端子からＰＬＬ連続アンロック信号ＳＵＬを出力する。ＰＬＬアンロック連続性検出部２３の構成は、図３におけるＰＬＬロック連続性検出部２２の構成と基本的には同等であるが、ＰＬＬロック連続性検出部２２の場合、複合同期信号入力端子１０に入力される複合同期信号ＳＹＮの正転信号ＳＹＮを用いるのに対して、ＰＬＬアンロック連続性検出部２３の場合、インバータ２１による複合同期信号ＳＹＮの反転信号ＩＳＹＮを用いることが異なる。
【００３９】
図４は、ＰＬＬロック連続性検出部２２の主な信号の動作を示す動作波形図である。被比較信号ＤＥＶは、ＰＬＬ部１００の１／Ｎ分周器１２の出力信号であって、位相比較器１３に入力される被比較信号となる信号を表すとともに、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３を構成する各ＦＦ２２１、２２２、２２３のクロック信号を表す。ＰＬＬロック検出部１０００のロック／アンロック検出部２００を構成するＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、その検出の閾値となる仮ロック状態の連続性（Ｈの数）について、ともにプログラマブルにレジスタによって設定されても良い。
【００４０】
時点ｔ１において複合同期信号ＳＹＮのハイ期間に、被比較信号ＤＥＶの立ち上がりエッジがあり、図２Ｃで説明したようにＰＬＬ部１００のロック状態（仮ロック状態）になっている。ＦＦ２２１は、被比較信号ＤＥＶの立ち上がりタイミングで、複合同期信号ＳＹＮのハイレベルを取り込み、非反転出力２２１Ｑはローからハイへ移行する。時点ｔ２から時点ｔ４までは、同様に被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っているので、ＰＬＬ部１００はロック状態にある。
【００４１】
複合同期信号ＳＹＮがハイでかつＦＦ２２１の非反転出力（Ｑ出力）もハイなので、時点ｔ２では、ＦＦ２２２の非反転出力２２２Ｑはローからハイへ移行する。同様に時点ｔ３では、ＦＦ２２３の非反転出力を表すＰＬＬ連続ロック信号ＳＬＫがローからハイへ移行するので、ＰＬＬ仮ロック状態が３Ｈ連続していることが検出できる。時点ｔ４では、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っているので、ＰＬＬはロック状態であるが、ＰＬＬロック連続性検出部２２の内部動作は変化しない。ＰＬＬ連続ロック信号ＳＬＫがハイ状態の場合、ロック状態は真ロック状態（ＰＬＬ真ロック状態）とも呼ばれる。すなわち、ＰＬＬロック連続性検出部２２は、真ロック状態において、ＰＬＬ連続ロック信号ＳＬＫを生成する。
【００４２】
次に時点ｔ５では、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っていない。ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３のＤ入力がローの状態において、被比較信号ＤＥＶの立ち上がりが到来する。このため、ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３の非反転出力はハイからローレベルへ復帰し、ＰＬＬ連続ロック信号ＳＬＫもハイからローへ同様に移行する。すなわち、ＰＬＬ部１００は仮アンロック状態になる。また、時点ｔ９から時点ｔ１０の間に入力される垂直ブランキング信号ＢＬＫにより、ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３はリセットされる。
【００４３】
同様に、ＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮの反転信号を図２Ａのインバータ２１を介して入力する。ＰＬＬ連続ロック信号ＳＬＫがローレベルになると同時に仮アンロック状態になり、仮アンロック状態が３Ｈ連続するとＰＬＬ連続アンロック信号ＳＵＬがローからハイレベルになる。すなわち、仮アンロック状態が３Ｈ連続していることが検出される。ＰＬＬ連続アンロック信号ＳＵＬがハイ状態の場合、アンロック状態は真アンロック状態（ＰＬＬ真アンロック状態）とも呼ばれる。すなわち、ＰＬＬアンロック連続性検出部２３は、真アンロック状態において、ＰＬＬ連続アンロック信号ＳＵＬを生成する。
【００４４】
つまり、ＰＬＬ部１００が真ロック状態の場合、ＰＬＬ連続ロック信号ＳＬＫとＰＬＬロック信号ＬＫはともにハイとなるので、図２ＡにおけるＰＬＬロック検出セット信号ＳＥＴはローとなる。一方、ＰＬＬ部１００が真アンロック状態の場合、ＰＬＬ連続アンロック信号ＳＵＬとＰＬＬアンロック信号ＵＬはともにハイとなるので、ＰＬＬロック検出リセット信号ＲＳＴはローとなる。
【００４５】
したがって、ＰＬＬ部１００が真ロック状態の場合、ＰＬＬロック検出セット信号ＳＥＴは継続して出力されるが、ＰＬＬロック検出リセット信号ＲＳＴは出力されない。また、ＰＬＬ１００が真アンロック状態の場合、ＰＬＬロック検出リセット信号ＲＳＴは継続して出力されるが、ＰＬＬロック検出セット信号ＳＥＴは出力されない。
【００４６】
このように構成されたロック／アンロック検出部２００は、ＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴを出力する。検出結果ラッチ部３００は、２つの入力端子にＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴをそれぞれ入力し、ＰＬＬロック検出信号ＤＬＫを出力する。ＰＬＬロック検出部１０００は位相状態検出部とも呼ばれ、ＰＬＬロック検出信号ＤＬＫは位相状態信号とも呼ばれる。すなわち、位相状態検出部１０００は、ＰＬＬ１００において、位相状態を検出し、位相状態信号ＤＬＫを生成する。
【００４７】
したがって、ＰＬＬ部１００が真ロック状態にある場合、被比較信号ＤＥＶの立ち上がりタイミングで、１回でも複合同期信号ＳＹＮのローレベルをサンプリングすると、ＰＬＬ連続ロック信号ＳＬＫはローとなり、ＰＬＬロック検出セット信号ＳＥＴはハイへ移行する。しかし、ＰＬＬロック検出信号ＤＬＫはハイのまま保持される。被比較信号ＤＥＶの立ち上がりタイミングで連続して３回、複合同期信号ＳＹＮがローである場合が到来することにより、ＰＬＬロック検出信号ＤＬＫはハイからローへ移行し、真アンロック状態になる。
【００４８】
同様に、ＰＬＬ部１００が真アンロック状態である場合、被比較信号ＤＥＶの立ち上がりタイミングで１回でも複合同期信号ＳＹＮのハイレベルをサンプリングすると、ＰＬＬ連続アンロック信号ＳＵＬはローとなり、ＰＬＬロック検出リセット信号ＲＳＴはハイへ移行する。しかし、ＰＬＬロック検出信号ＤＬＫはローのまま保持される。被比較信号ＤＥＶの立ち上がりタイミングで連続して３回、複合同期信号ＳＹＮがハイである場合が到来することにより、ＰＬＬロック検出信号ＤＬＫはローからハイへ移行し、真ロック状態になる。
【００４９】
真ロック状態の開始時点から真アンロック状態の開始時点までをロック検出状態、とも呼び、真アンロック状態の開始時点から真ロック状態の開始時点までをアンロック検出状態、とも呼ぶ。ＰＬＬロック検出信号ＤＬＫがハイの場合、ロック検出状態を表し、ＰＬＬロック検出信号ＤＬＫがローの場合、アンロック検出状態を表す。このように検出結果ラッチ部３００、あるいはＰＬＬロック検出部１０００は、ＰＬＬ部１００が、連続してロック状態を継続しているロック検出状態、または連続してアンロック状態を継続しているアンロック検出状態を判定して検出することができる。すなわち、位相状態検出部１０００は、被比較信号ＤＥＶの立ち上がりタイミングにおける複合同期信号ＳＹＮの論理レベルが同一レベルである位相状態を、複合同期信号ＳＹＮの連続する３回の周期にわたって検出した場合、位相状態信号ＤＬＫを生成する。
【００５０】
以上のように構成されたＰＬＬロック検出部１０００の主な動作波形を、図５に示す。図５の時点ｔ１から時点ｔ４までは、被比較信号ＤＥＶの立ち上がりが複合同期信号ＳＹＮの幅の期間（ハイ期間）にあり、ＰＬＬ部１００はロック状態にある。ＰＬＬ連続ロック信号ＳＬＫは、３Ｈ目の時点ｔ３でローからハイへ移行する。すなわち、ＰＬＬ部１００は真ロック状態になる。同時に、ＰＬＬロック検出セット信号ＳＥＴが負極性で検出結果ラッチ部３００をセットし、ＰＬＬロック検出信号ＤＬＫをローからハイへ移行させる。これにより、ＰＬＬ部１００はロック検出状態と判定される。
【００５１】
時点ｔ５では、被比較信号ＤＥＶの立ち上がりが複合同期信号ＳＹＮの幅の期間（ハイ期間）からはずれてロー期間にあり、ＰＬＬ部１００は仮アンロック状態に移行する。ＰＬＬ連続ロック信号ＳＬＫは、ハイからローへ復帰している。同時に、ＰＬＬロック検出セット信号ＳＥＴもハイに復帰するが、検出結果ラッチ部３００は、ＰＬＬロック検出信号ＤＬＫをハイのまま保持している。
【００５２】
その状態がその後２Ｈ連続した場合、時点ｔ５から時点ｔ７において被比較信号ＤＥＶの立ち上がりが、複合同期信号ＳＹＮの幅の期間（ハイ期間）から３Ｈ連続はずれてロー期間にあることになる。このため、時点ｔ７近傍においてＰＬＬ連続アンロック信号ＳＵＬがローからハイへ移行する。すなわち、ＰＬＬ部１００は真アンロック状態になる。同時に、ＰＬＬロック検出リセット信号ＲＳＴが負極性で検出結果ラッチ部３００をリセットし、ＰＬＬロック検出信号ＤＬＫをハイからローへ移行させる。これにより、ＰＬＬ部１００はアンロック検出状態と判定される。
【００５３】
また、時点ｔ９近傍で入力される垂直ブランキング信号ＢＬＫにより、検出結果ラッチ部３００はＰＬＬロック検出信号ＤＬＫの論理レベルを保持し、映像信号の垂直ブランキング期間において、ＰＬＬ部１００のロック状態およびアンロック状態の検出を停止する。垂直ブランキング期間には、等価パルスや、切れ込みパルス、および垂直同期信号パルスのデューティ変化などがあり、ＰＬＬロック検出部１０００は、ロック状態およびアンロック状態を誤判定する可能性がある。しかし、垂直ブランキング期間において検出を停止すれば、このような誤判定を防止することができる。垂直ブランキング期間におけるＰＬＬ部１００のこのような状態を、ＰＬＬ保持状態とも呼ぶ。
【００５４】
実施の形態１のＰＬＬロック検出回路において、ＰＬＬロック検出部１０００は、一つの半導体チップで構成してもよい。この半導体チップは、さらに、ＰＬＬ部１００を含んでもよい。
【００５５】
実施の形態１におけるＰＬＬロック検出回路は、ロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行うことができる。また、ロック判定もアンロック判定も、ＰＬＬの位相状態の連続性により判定するので、誤ることなく安定した検出判定が可能となる。しかも平滑回路の削減によって、外付け端子および外付け部品を削減することができるため、集積回路化も容易に行え、極めて有効な結果を呈する。
【００５６】
なお、ＰＬＬ部１００は、復号同期信号または水平同期信号に同期するとしたが、これらの同期信号によらず、実質的に周期的な信号であれば他のどのような信号であってもよい。
（実施の形態２）
【００５７】
実施の形態２では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００５８】
図６Ａと図６Ｂは、実施の形態２におけるそれぞれ連続性検出部２２と連続性検出部２３の回路図である。図２Ａにおいて、連続回数設定部２０００は、連続するＮ（Ｎは２以上の整数）回の回数を設定し、ロック連続回数信号ＸＬＫとアンロック連続回数信号ＸＵＫを生成する。ロック連続回数信号ＸＬＫとアンロック連続回数信号ＸＵＫは、図６Ａと図６Ｂにおいて、入力端子２１０と入力端子２２０にそれぞれ入力される。
【００５９】
選択部２５０は、ロック連続回数信号ＸＬＫに基づいて、連続性検出部２２を構成するフリップフロップのうち初段のＦＦ２２１を除く各フリップフロップのＤ入力端子に入力される信号、およびＦＦ２２３のＱ出力端子に出力される信号のうちいずれか一つを選択し、ＰＬＬ連続ロック信号ＳＬＫを出力する。同様に、選択部２６０は、アンロック連続回数信号ＸＵＫに基づいて、連続性検出部２３を構成するフリップフロップのうちＦＦ２３１を除く各フリップフロップのＤ入力端子に入力される信号、およびＦＦ２３３のＱ出力端子に出力される信号のうちいずれか一つを選択し、ＰＬＬ連続アンロック信号ＳＵＬを出力する。
【００６０】
このように構成することにより、実施の形態２の各連続性検出部２２、２３を用いたＰＬＬロック検出部１０００は、被比較信号ＤＥＶの立ち上がりタイミングにおける複合同期信号ＳＹＮの論理レベルが同一レベルである位相状態を、複合同期信号ＳＹＮの連続するＮ回の周期にわたって検出した場合、ＰＬＬロック検出信号ＤＬＫを生成する。これにより、真ロック状態または真アンロック状態に入ったかどうかの判定基準となる水平同期の連続回数Ｎが設定可能となり、実施の形態１に比べて、さらに自由度の高いＰＬＬロック検出回路を提供できる。
【００６１】
（実施の形態３）
【００６２】
実施の形態３では、実施の形態１および２と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１および２と同等であるので、説明を省略する。
【００６３】
図２Ｄは、実施の形態３におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図である。実施の形態１における図２Ａの場合、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、被比較信号ＤＥＶを共通のサンプリングクロックとして、複合同期信号ＳＹＮの正転信号ＳＹＮと反転信号ＩＳＹＮをそれぞれサンプリングする。これに対して、実施の形態３における図２Ｄの場合、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮを共通のサンプリングクロックとし、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶをそれぞれサンプリングする。
【００６４】
デューティ比変更部２２Ａとデューティ比変更部２３Ａは、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶのデューティ比をそれぞれ変更し、変更被比較信号ＤＥＶ１と変更被比較信号ＩＤＥＶ１をそれぞれ生成する。ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮを共通のサンプリングクロックとして、変更被比較信号ＤＥＶ１と変更被比較信号ＩＤＥＶ１をそれぞれサンプリングする。このように、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶのサンプリングする期間をともに調節することにより、ＰＬＬ部１００の位相状態を検出する精度を高めることができる。
【００６５】
サンプリングクロックは、実施の形態１では被比較信号ＤＥＶであり、実施の形態３では複合同期信号（基準信号）ＳＹＮであった。また、サンプリングされる信号は、実施の形態１では複合同期信号（基準信号）ＳＹＮであり、実施の形態３では被比較信号ＤＥＶであった。実施の形態１または実施の形態３のいずれであっても、サンプリングクロックのサンプリング点は立ち上がりタイミング（立ち上がり時点）としていたが、立ち下がりタイミング（立ち下がり時点）であってもよく、また一般に、一方の信号の一周期内の特定タイミング（時点）において、他方の信号の論理レベルをサンプリングしてもよい。立ち上がり時点または立ち上がり時点を、エッジ時点とも呼ぶ。
【００６６】
以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【００６７】
本発明は、ＰＬＬロック検出回路および半導体装置に利用できる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１におけるＰＬＬロック検出回路の構成を示すブロック図
【図２Ａ】実施の形態１におけるＰＬＬロック検出回路の各ブロックの構成を示す回路図
【図２Ｂ】実施の形態１におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図
【図２Ｃ】実施の形態１におけるＰＬＬロック検出回路の位相比較器の動作波形図
【図２Ｄ】実施の形態３におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図
【図３】実施の形態１におけるＰＬＬロック連続性検出部の構成を示す回路図
【図４】の実施の形態１におけるＰＬＬロック連続性検出部の動作波形図
【図５】実施の形態１におけるＰＬＬロック検出回路の動作波形図
【図６Ａ】実施の形態２における連続性検出部の構成を示す回路図
【図６Ｂ】実施の形態２における連続性検出部の構成を示す回路図
【図７】従来のＰＬＬロック検出回路の構成を示すブロック図
【図８】従来のＰＬＬロック検出回路の各ブロックの構成を示す回路図
【図９】従来のＰＬＬロック検出回路における位相比較器の構成を示す回路図
【図１０】従来のＰＬＬロック検出回路における位相比較器の動作波形図
【図１１】従来のＰＬＬロック検出回路の動作波形図
【符号の説明】
【００６９】
１０ 複合同期信号入力端子
１１ ＶＣＯ
１２ １／Ｎ分周器
１３ 位相比較器
１４ チャージポンプ
１５ 平滑回路
２１ インバータ
２２ ＰＬＬロック連続性検出部
２３ ＰＬＬアンロック連続性検出部
２４、２５ ＮＡＮＤゲート
３０ ＰＬＬロック検出信号出力端子
３１、３２ ＮＡＮＤゲート
ＤＥＶ 被比較信号
ＳＬＫ ＰＬＬ連続ロック信号
ＵＬ ＰＬＬアンロック信号
ＳＵＬ ＰＬＬ連続アンロック信号
ＬＫ ＰＬＬロック信号
ＳＥＴ ＰＬＬロック検出セット信号
ＲＳＴ ＰＬＬロック検出リセット信号
ＤＬＫ ＰＬＬロック検出信号
１００ ＰＬＬ部
２００ ロック／アンロック検出部
２５０、２６０ 選択部
３００ 検出結果ラッチ部
１０００ ＰＬＬロック検出部
【技術分野】
【０００１】
本発明は、ＰＬＬ回路の位相状態を検出する技術に関し、特にＰＬＬロック検出回路および半導体装置に関する。
【背景技術】
【０００２】
従来、映像信号の水平同期信号（あるいは複合同期信号）に同期したＶＣＯ（電圧制御型発振回路）を備える映像表示システムにおいて、ＰＬＬロック検出回路は図７に示したような平滑回路部７００を必要とするものであった。したがって、集積化に際して、外付け端子及び、外付け部品（平滑用の容量）が必要となるという欠点と、ＰＬＬロック検出判定レベルが、バラツキの影響を受けるという欠点があった。
【０００３】
この平滑回路を削除しようとした従来例として、特開平５−２２１３０号公報（特許文献２）があるが、ＰＬＬロックおよびアンロック状態の判定において、デジタル回路として、安定した、確実なロック判定に難点があった。つまりＰＬＬがロックしている状態からロックが外れ、再び位相を合わせようとする動作において、被同期信号（内部ＶＣＯの１／Ｎ分周出力）が同期信号（基準信号、たとえば映像信号の水平同期入力信号）に収束中に位相が一致する点を通過する。このため、誤ったロック判定を出力するという欠点があった。
【０００４】
また、ＰＬＬロックおよびアンロック状態の移行に際し、誤ってロック判定することなく安定したロック判定ができるとした従来例として、特開平１−２３１４３０号公報（特許文献１）がある。この提案は、ロック検出のための条件として、ロック状態が一定時間（カウンタが一定値をカウントする時間で設定）継続することでロック検出している。しかし、位相比較信号と被比較信号の位相差が少しずれただけでアンロック検出となってしまうという欠点があり、この欠点を補うために積分回路が設けられている。したがって、外部端子は必要ないものの、平滑回路を必要とするものであった。
【特許文献１】特開平１−２３１４３０号公報
【特許文献２】特開平５−２２１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
平滑回路を使う従来のＰＬＬ検出回路のブロック図を、図７に示す。また、図７における各ブロックの回路構成を示す回路図を、図８に示す。図７における従来のＰＬＬ検出回路は、ＰＬＬ部１００ｐと、ウインド作成部４００と、論理ゲート部５００と、チャージポンプ部６００と、平滑回路部７００と、シュミット回路８００とを備える。
【０００６】
ＰＬＬ部１００ｐは、映像信号の複合同期信号（あるいは水平同期信号）ＳＹＮｐを基準信号として入力し、被比較信号ＤＥＶｐ（ＶＣＯ（電圧制御発振器）１１ｐの１／Ｎ分周器１２ｐ出力）を作成する。ウインド作成部４００は、被比較信号ＤＥＶｐのタイミングエッジに対応したウインド信号ＷＮを作成する。論理ゲート部５００は、水平同期信号ＳＹＮｐとウインド信号ＷＮとの位相関係において、水平同期信号ＳＹＮｐがウインド信号ＷＮの中にある場合、ＰＬＬロック充電信号ＣＨを出力し、水平同期信号ＳＹＮｐがウインド信号ＷＮの外にある場合、ＰＬＬアンロック放電信号ＤＩを出力する。
【０００７】
チャージポンプ部６００は、ＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２で構成され、それぞれＰＬＬロック充電信号ＣＨとＰＬＬアンロック放電信号ＤＩによりオン／オフされ、ＰＬＬ検出充放電信号ＣＤを出力する。平滑回路部７００は、ＰＬＬ検出充放電信号ＣＤを平滑し、平滑化電圧ＬＶを出力する。シュミット回路８００は、平滑化電圧ＬＶを波形整形して、ＰＬＬロック検出信号ＤＬＫｐを出力する
【０００８】
ウインド信号ＷＮに水平同期信号ＳＹＮｐが含まれている場合をＰＬＬロック状態とし、ウインド信号ＷＮに水平同期信号ＳＹＮｐが含まれていない場合をＰＬＬアンロック状態とするとともに、シュミット回路８００の閾値により、ＰＬＬロック状態とＰＬＬアンロック状態の切り替えレベルを設定している。
【０００９】
また、ＰＬＬ部１００ｐの位相比較用の基準信号として複合同期信号ＳＹＮｐが入力される場合、切れ込みパルス及び等価パルスでの位相比較によるＰＬＬの誤動作を防止する必要がある。このため、垂直帰線期間すなわち垂直ブランキング期間に垂直ブランキング信号ＢＬＫｐをＰＬＬ部１００ｐへ入力し、ＰＬＬ部１００ｐの動作を停止させている。そしてこの同じ垂直ブランキング信号ＢＬＫｐを論理ゲート部５００にも入力し、チャージポンプ部６００へのＰＬＬロック充電信号ＣＨとＰＬＬアンロック放電信号ＤＩを、垂直ブランキング期間で停止させている。
【００１０】
図８には、ＰＬＬ部１００ｐの内部構成も示される。ＰＬＬ部１００ｐは、ＶＣＯ１１ｐと、分周器１２ｐと、位相比較器１３ｐと、チャージポンプ１４ｐと、平滑回路（ループフィルタ）１５ｐとを備える。
【００１１】
分周器１２ｐは、ＶＣＯ１１ｐの出力クロック信号を１／Ｎ分周して被比較信号ＤＥＶｐを出力する。位相比較器１３ｐは、複合同期信号ＳＹＮｐを基準信号として、被比較信号ＤＥＶｐと比較し、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐを出力する。チャージポンプ１４ｐは、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐを入力し、ポンプ電流信号ＣＰｐを出力する。平滑回路１５ｐは、ポンプ電流信号ＣＰｐを入力し、平滑化して平滑化電圧信号ＥＶｐを出力し、ＶＣＯ１１ｐにフィードバックする。
【００１２】
図８には、従来の平滑回路部７００を使用するＰＬＬロック検出部１０００ｐの論理ゲート部５００と、チャージポンプ部６００の回路構成も示している。図９は、ＰＬＬ部１００ｐにおける位相比較器１３ｐの回路図である。図９の位相比較器１３ｐでは、垂直ブランキング信号ＢＬＫｐのロー期間に、進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐが非活性となる。この場合、ポンプ電流信号ＣＰｐはハイインピーダンスとなり、平滑回路１５ｐ（ループフィルタ）の電圧は保持される。これにより、ＶＣＯ１１ｐは、垂直ブランキング期間の間、垂直ブランキング直前の状態を継続できる。
【００１３】
図１０は、位相比較器１３ｐの動作を示す動作波形図である。複合同期（水平同期）信号ＳＹＮｐの幅の期間を位相比較期間とし、被比較信号ＤＥＶｐのローレベルと複合同期信号ＳＹＮｐの幅の重なり期間を、ＮＡＮＤゲート１３２により進相誤差信号ＵＰｐとする。また、被比較信号ＤＥＶｐのハイレベルと複合同期信号ＳＹＮｐの幅の重なり期間を、ＡＮＤゲート１３３により遅相誤差信号ＤＮｐとする。進相誤差信号ＵＰｐと遅相誤差信号ＤＮｐは、チャージポンプ１４ｐにより、ポンプ電流信号ＣＰｐとなり、平滑回路１５ｐにより平滑化電圧信号ＥＶｐを得る。
【００１４】
以上のように構成された従来のＰＬＬロック検出回路の動作を、図１１の動作波形図で説明する。時点ｔ１で入力される複合同期信号ＳＹＮｐは、ウインド信号ＷＮの幅（ハイ期間）の間に入力されるので、論理ゲート部５００のＮＡＮＤ５２は、ＰＬＬロック充電信号ＣＨ（負極性）を出力する。ＰＬＬロック充電信号ＣＨは、チャージポンプ部６００のＰチャネルＭＯＳトランジスタ６１をオンさせ、平滑回路（平滑容量）部７００を充電する。
【００１５】
同様に時点ｔ２、時点ｔ３でも複合同期信号ＳＹＮｐは、ウインド信号ＷＮの幅（ハイ期間）の間に入力されるので、平滑回路（平滑容量）部７００は充電されつづけるとともに、平滑化電圧ＬＶは徐々に上昇する。その結果、時点ｔ３では、平滑化電圧ＬＶはシュミット回路８００の閾値（スレッシュレベル）ＴＨを超え、シュミット回路８００は、ＰＬＬロック検出端子３０ｐに出力するＰＬＬロック検出信号ＤＬＰｐを、ローからハイにする。すなはち、ＰＬＬ部１００ｐがロック状態に入ったことが、検出された。時点ｔ４では平滑回路部７００がさらに充電される。
【００１６】
時点ｔ５では、複合同期信号ＳＹＮｐは、ウインド信号ＷＮのハイ期間とロー期間にまたがって入力されている。複合同期信号ＳＹＮｐのハイ期間とウインド信号ＷＮのハイ期間の重なり期間は、時点ｔ１から時点ｔ４までと同様に、ＰＬＬロック充電信号ＣＨが得られる。また、複合同期信号ＳＹＮｐのハイ期間とウインド信号ＷＮのロー期間の重なり期間では、ＰＬＬアンロック放電信号ＤＩ（正極性）が、論理ゲート部５００のＡＮＤ５３から出力される。これにより、チャージポンプ部６００のＮチャネルＭＯＳトランジスタ６２がオンし、平滑回路（平滑容量）部７００が放電することになる。
【００１７】
時点ｔ６では、複合同期信号ＳＹＮｐは、全期間（ハイ期間）がウインド信号ＷＮのロー期間に入力されるので、平滑回路部７００はＰＬＬアンロック放電信号ＤＩの期間（複合同期信号ＳＹＮｐのハイ期間）の間、放電される。同様に時点ｔ７、時点ｔ８でも、複合同期信号ＳＹＮｐは、ウインド信号ＷＮのロー期間の間に入力されるので、平滑回路（平滑容量）部７００は放電されつづけるとともに、平滑化電圧ＬＶは徐々に下降する。その結果、時点ｔ８では、平滑化電圧ＬＶはシュミット回路８００の閾値（スレッシュレベル）電圧ＴＨより低くなり、シュミット回路８００は、ＰＬＬロック検出端子３０ｐに出力するＰＬＬロック検出信号ＤＬＰｐを、ハイからローにする。すなはち、ＰＬＬ部１００ｐがロック状態から外れ、アンロック状態に入ったことが、検出された。
【００１８】
以上のように動作する従来のＰＬＬロック検出回路は、平滑回路を必要とするので、集積回路化に際して、外付け端子および外付け部品が必要になるという欠点があり、また判定レベルのばらつきの影響を受けるという欠点があった。
【００１９】
本発明の目的は、高精度のＰＬＬロック検出信号を得るとともに、平滑回路を削除することができるＰＬＬロック検出回路および半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
上述の目的を達成するために、本発明に係るＰＬＬロック検出回路は、所定周期を有し、論理レベルが変化する基準信号の位相に同期した信号を生成するＰＬＬ回路において、位相状態を検出するＰＬＬ同期検出回路であって、基準信号と被比較信号とを比較し、比較結果信号を生成する位相比較手段と、比較結果信号を平滑化し、平滑化信号を生成する平滑手段と、平滑化信号の大きさに基づいて、所定周期に大略同等な周期を有するように被比較信号を生成する発振手段と、基準信号と被比較信号のうち、一方の信号の一周期内の特定時点における他方の信号の論理レベルに基づいて、位相状態を検出し、位相状態信号を生成する位相状態検出手段と、を有することを特徴としている。
【００２１】
また、本発明に係る半導体装置は、上述したＰＬＬ同期検出回路において、前記位相状態検出手段を半導体チップで構成したことを特徴としている。
【発明の効果】
【００２２】
本発明に係るＰＬＬロック検出回路は、ロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行うことができる。また、ロック判定もアンロック判定も、ＰＬＬの位相状態の連続性により判定するので、誤ることなく安定した検出判定が可能となる。しかも平滑回路の削減によって、外付け端子および外付け部品を削減することができるため、集積回路化も容易に行え、極めて有効な結果を呈する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に関するいくつかの例について、図面を参照しながら説明する。説明する。なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示したものであり、本発明は例示された数字に制限されない。また、ハイやローで表される論理レベルについても、本発明を具体的に説明するために例示したものであり、本発明は例示された論理レベルに制限されない。
（実施の形態１）
【００２４】
図１は、本発明のＰＬＬロック検出回路における実施の形態１を示すブロック図である。図２Ａは、図１における各ブロックの回路構成を示す回路図である。実施の形態１は、ＰＬＬ部１００とＰＬＬロック検出部１０００を備え、ＰＬＬロック検出部１０００は、ロック／アンロック検出部２００と検出結果ラッチ部３００を備える。複合同期信号ＳＹＮと垂直ブランキング信号ＢＬＫが、ＰＬＬ部１００とＰＬＬロック検出部１０００にともに入力され、さらにＰＬＬ部１００内部の位相比較器１３に入力する被比較信号ＤＥＶが、複合同期信号ＳＹＮのサンプリング用として、ＰＬＬロック検出部１０００に入力される。
【００２５】
実施の形態１のＰＬＬロック検出回路は、ＰＬＬ部１００の位相状態を検出する。垂直ブランキング信号ＢＬＫは、所定期間を表す意味で所定期間信号とも呼ばれ、所定期間信号生成部２１００において生成される。
【００２６】
ＰＬＬ部１００は、映像信号の複合同期信号（あるいは水平同期信号）ＳＹＮのように、所定周期を有し、論理レベルが変化する基準信号を入力し、基準信号の位相に同期する被比較信号ＤＥＶ（ＶＣＯ（電圧制御発振器）１１の１／Ｎ分周器１２出力）を作成する。被比較信号ＤＥＶは、基準信号の所定周期に大略同等な周期を有する。
【００２７】
また、ＰＬＬ部１００の位相比較用の基準信号として複合同期信号ＳＹＮが入力される場合、切れ込みパルス及び等価パルスでの位相比較によるＰＬＬの誤動作を防止する必要がある。このため、垂直帰線期間すなわち垂直ブランキング期間に垂直ブランキング信号ＢＬＫをＰＬＬ部１００へ入力し、垂直ブランキング期間内ではＰＬＬ部１００の動作を停止させる。
【００２８】
図２Ａには、ＰＬＬ部１００の内部構成も示される。ＰＬＬ部１００は、ＶＣＯ１１と、分周器１２と、位相比較器１３と、チャージポンプ１４と、平滑回路（ループフィルタ）１５とを備える。ＶＣＯ１１および分周器１２は、発振部を構成する。位相比較器１３およびチャージポンプ１４は、位相比較部を構成する。平滑回路１５は、平滑部とも呼ばれる。
【００２９】
分周器１２は、ＶＣＯ１１の出力クロック信号を１／Ｎ分周して被比較信号ＤＥＶを出力する。位相比較器１３は、複合同期信号ＳＹＮを基準信号として、被比較信号ＤＥＶと比較し、進相誤差信号ＵＰと遅相誤差信号ＤＮを出力する。チャージポンプ１４は、進相誤差信号ＵＰと遅相誤差信号ＤＮを入力し、ポンプ電流信号ＣＰを出力する。平滑回路１５は、ポンプ電流信号ＣＰを入力し、平滑化して平滑化電圧信号ＥＶを出力し、ＶＣＯ１１にフィードバックする。ポンプ電流信号ＣＰは比較結果信号とも呼ばれ、平滑化電圧信号ＥＶは平滑化信号とも呼ばれる。
【００３０】
図２Ｂは、ＰＬＬ部１００における位相比較器１３の回路図である。図２Ｂの位相比較器１３では、垂直ブランキング信号ＢＬＫのロー期間に、進相誤差信号ＵＰと遅相誤差信号ＤＮが非活性となる。この場合、ポンプ電流信号ＣＰはハイインピーダンスとなり、平滑回路１５（ループフィルタ）の電圧は保持され、ＶＣＯ１１は垂直ブランキング期間の間、垂直ブランキング直前の状態を継続する。
【００３１】
図２Ｃは、位相比較器１３の動作を示す動作波形図である。複合同期（水平同期）信号ＳＹＮの幅の期間を位相比較期間とし、被比較信号ＤＥＶのローレベルと複合同期信号ＳＹＮの幅の重なり期間を、ＮＡＮＤゲート１３２により進相誤差信号ＵＰとする。また、被比較信号ＤＥＶのハイレベルと複合同期信号ＳＹＮの幅の重なり期間を、ＡＮＤゲート１３３により遅相誤差信号ＤＮとする。進相誤差信号ＵＰと遅相誤差信号ＤＮは、チャージポンプ１４により、ポンプ電流信号ＣＰとなり、平滑回路１５により平滑化電圧信号ＥＶを得る。
【００３２】
このように、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮのハイレベル期間内にある場合、平滑化電圧信号ＥＶは、ＶＣＯ１１の出力クロック信号がほぼ一定になるように、上下する。すなわちこの場合、ＰＬＬ部１００はロック状態（ＰＬＬロック状態）にある。また、このようなロック状態は、仮ロック状態（ＰＬＬ仮ロック状態）とも呼ばれる。さらに、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮのハイレベル期間内に無い場合、ＰＬＬ部１００はアンロック状態（ＰＬＬアンロック状態）にある。また、このようなアンロック状態は、仮アンロック状態（ＰＬＬ仮アンロック状態）とも呼ばれる。
【００３３】
次に、ＰＬＬロック検出部１０００を構成するロック／アンロック検出部２００と検出結果ラッチ部３００の内部回路構成について説明する。ロック／アンロック検出部２００は、ＰＬＬロック連続性検出部２２およびＰＬＬアンロック連続性検出部２３と、インバータ２１と、ＮＡＮＤゲート２４と、ＮＡＮＤゲート２５とを備える。
【００３４】
インバータ２１は、複合同期信号ＳＹＮの正転信号ＳＹＮを入力し、反転信号ＩＳＹＮを出力する。ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、垂直ブランキング信号ＢＬＫによりリセットされ、ＰＬＬ部１００内部の位相比較器入力信号を表す被比較信号ＤＥＶを共通のサンプリングクロックとして、複合同期信号ＳＹＮの正転信号ＳＹＮと反転信号ＩＳＹＮをそれぞれサンプリングする。ＮＡＮＤゲート２４は、ＰＬＬロック連続性検出部２２の非反転出力を表すＰＬＬ連続ロック信号ＳＬＫと、ＰＬＬアンロック連続性検出部２３の反転出力を表すＰＬＬロック信号ＬＫとの否定論理積により、ＰＬＬロック検出セット信号ＳＥＴを出力する。ＮＡＮＤゲート２５は、ＰＬＬロック連続性検出部２２の反転出力を表すＰＬＬアンロック信号ＵＬと、ＰＬＬアンロック連続性検出部２３の非反転出力を表すＰＬＬ連続アンロック信号ＳＵＬとの否定論理積により、ＰＬＬロック検出リセット信号ＲＳＴを出力する。
【００３５】
検出結果ラッチ部３００は、各ＮＡＮＤゲート３１、３２で構成されるＲ−Ｓラッチを備える。各ＮＡＮＤゲート３１、３２は、互いに一方の出力端子を他方の入力端子に接続する。また、ＮＡＮＤゲート３１、３２の入力端子に、ＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴをそれぞれ入力する。Ｒ−Ｓラッチを構成するＮＡＮＤゲート３１、３２の一方の出力端子は、ＰＬＬロック検出信号出力端子３０に接続される。
【００３６】
図３は、ＰＬＬロック連続性検出部２２の内部回路構成を示す回路図である。ＰＬＬロック状態は、Ｈを一水平同期信号の周期として、３Ｈの期間におけるＰＬＬ仮ロック状態の連続性により判定されるとする。ＰＬＬロック連続性検出部２２は、各フリップフロップ（ＦＦと略す）２２１、２２２、２２３と、各ＡＮＤゲート２２４、２２５とを備える。
【００３７】
各ＦＦ２２１、２２２、２２３は、垂直ブランキング信号ＢＬＫによりリセットされ、クロック入力端子に被比較信号ＤＥＶが入力される。ＡＮＤゲート２２５は、出力端子がＦＦ２２３のＤ入力端子に接続され、一方の入力端子がＦＦ２２２の非反転出力端子に接続され、他方の入力端子がＦＦ２２２のＤ入力端子に接続される。ＡＮＤゲート２２４は、出力端子がＦＦ２２２のＤ入力端子およびＡＮＤゲート２２５の他方の入力端子に接続され、一方の入力端子がＦＦ２２１の非反転出力端子に接続され、他方の入力端子がＦＦ２２１のＤ入力端子および複合同期信号入力端子１０に接続される。
【００３８】
ＰＬＬロック連続性検出部２２は、ＦＦ２２３の非反転出力端子からＰＬＬ連続ロック信号ＳＬＫを出力し、ＦＦ２２３の反転出力端子からＰＬＬ連続アンロック信号ＳＵＬを出力する。ＰＬＬアンロック連続性検出部２３の構成は、図３におけるＰＬＬロック連続性検出部２２の構成と基本的には同等であるが、ＰＬＬロック連続性検出部２２の場合、複合同期信号入力端子１０に入力される複合同期信号ＳＹＮの正転信号ＳＹＮを用いるのに対して、ＰＬＬアンロック連続性検出部２３の場合、インバータ２１による複合同期信号ＳＹＮの反転信号ＩＳＹＮを用いることが異なる。
【００３９】
図４は、ＰＬＬロック連続性検出部２２の主な信号の動作を示す動作波形図である。被比較信号ＤＥＶは、ＰＬＬ部１００の１／Ｎ分周器１２の出力信号であって、位相比較器１３に入力される被比較信号となる信号を表すとともに、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３を構成する各ＦＦ２２１、２２２、２２３のクロック信号を表す。ＰＬＬロック検出部１０００のロック／アンロック検出部２００を構成するＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、その検出の閾値となる仮ロック状態の連続性（Ｈの数）について、ともにプログラマブルにレジスタによって設定されても良い。
【００４０】
時点ｔ１において複合同期信号ＳＹＮのハイ期間に、被比較信号ＤＥＶの立ち上がりエッジがあり、図２Ｃで説明したようにＰＬＬ部１００のロック状態（仮ロック状態）になっている。ＦＦ２２１は、被比較信号ＤＥＶの立ち上がりタイミングで、複合同期信号ＳＹＮのハイレベルを取り込み、非反転出力２２１Ｑはローからハイへ移行する。時点ｔ２から時点ｔ４までは、同様に被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っているので、ＰＬＬ部１００はロック状態にある。
【００４１】
複合同期信号ＳＹＮがハイでかつＦＦ２２１の非反転出力（Ｑ出力）もハイなので、時点ｔ２では、ＦＦ２２２の非反転出力２２２Ｑはローからハイへ移行する。同様に時点ｔ３では、ＦＦ２２３の非反転出力を表すＰＬＬ連続ロック信号ＳＬＫがローからハイへ移行するので、ＰＬＬ仮ロック状態が３Ｈ連続していることが検出できる。時点ｔ４では、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っているので、ＰＬＬはロック状態であるが、ＰＬＬロック連続性検出部２２の内部動作は変化しない。ＰＬＬ連続ロック信号ＳＬＫがハイ状態の場合、ロック状態は真ロック状態（ＰＬＬ真ロック状態）とも呼ばれる。すなわち、ＰＬＬロック連続性検出部２２は、真ロック状態において、ＰＬＬ連続ロック信号ＳＬＫを生成する。
【００４２】
次に時点ｔ５では、被比較信号ＤＥＶの立ち上がりエッジが複合同期信号ＳＹＮの幅（ハイ期間内）に入っていない。ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３のＤ入力がローの状態において、被比較信号ＤＥＶの立ち上がりが到来する。このため、ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３の非反転出力はハイからローレベルへ復帰し、ＰＬＬ連続ロック信号ＳＬＫもハイからローへ同様に移行する。すなわち、ＰＬＬ部１００は仮アンロック状態になる。また、時点ｔ９から時点ｔ１０の間に入力される垂直ブランキング信号ＢＬＫにより、ＦＦ２２１、ＦＦ２２２、およびＦＦ２２３はリセットされる。
【００４３】
同様に、ＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮの反転信号を図２Ａのインバータ２１を介して入力する。ＰＬＬ連続ロック信号ＳＬＫがローレベルになると同時に仮アンロック状態になり、仮アンロック状態が３Ｈ連続するとＰＬＬ連続アンロック信号ＳＵＬがローからハイレベルになる。すなわち、仮アンロック状態が３Ｈ連続していることが検出される。ＰＬＬ連続アンロック信号ＳＵＬがハイ状態の場合、アンロック状態は真アンロック状態（ＰＬＬ真アンロック状態）とも呼ばれる。すなわち、ＰＬＬアンロック連続性検出部２３は、真アンロック状態において、ＰＬＬ連続アンロック信号ＳＵＬを生成する。
【００４４】
つまり、ＰＬＬ部１００が真ロック状態の場合、ＰＬＬ連続ロック信号ＳＬＫとＰＬＬロック信号ＬＫはともにハイとなるので、図２ＡにおけるＰＬＬロック検出セット信号ＳＥＴはローとなる。一方、ＰＬＬ部１００が真アンロック状態の場合、ＰＬＬ連続アンロック信号ＳＵＬとＰＬＬアンロック信号ＵＬはともにハイとなるので、ＰＬＬロック検出リセット信号ＲＳＴはローとなる。
【００４５】
したがって、ＰＬＬ部１００が真ロック状態の場合、ＰＬＬロック検出セット信号ＳＥＴは継続して出力されるが、ＰＬＬロック検出リセット信号ＲＳＴは出力されない。また、ＰＬＬ１００が真アンロック状態の場合、ＰＬＬロック検出リセット信号ＲＳＴは継続して出力されるが、ＰＬＬロック検出セット信号ＳＥＴは出力されない。
【００４６】
このように構成されたロック／アンロック検出部２００は、ＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴを出力する。検出結果ラッチ部３００は、２つの入力端子にＰＬＬロック検出セット信号ＳＥＴとＰＬＬロック検出リセット信号ＲＳＴをそれぞれ入力し、ＰＬＬロック検出信号ＤＬＫを出力する。ＰＬＬロック検出部１０００は位相状態検出部とも呼ばれ、ＰＬＬロック検出信号ＤＬＫは位相状態信号とも呼ばれる。すなわち、位相状態検出部１０００は、ＰＬＬ１００において、位相状態を検出し、位相状態信号ＤＬＫを生成する。
【００４７】
したがって、ＰＬＬ部１００が真ロック状態にある場合、被比較信号ＤＥＶの立ち上がりタイミングで、１回でも複合同期信号ＳＹＮのローレベルをサンプリングすると、ＰＬＬ連続ロック信号ＳＬＫはローとなり、ＰＬＬロック検出セット信号ＳＥＴはハイへ移行する。しかし、ＰＬＬロック検出信号ＤＬＫはハイのまま保持される。被比較信号ＤＥＶの立ち上がりタイミングで連続して３回、複合同期信号ＳＹＮがローである場合が到来することにより、ＰＬＬロック検出信号ＤＬＫはハイからローへ移行し、真アンロック状態になる。
【００４８】
同様に、ＰＬＬ部１００が真アンロック状態である場合、被比較信号ＤＥＶの立ち上がりタイミングで１回でも複合同期信号ＳＹＮのハイレベルをサンプリングすると、ＰＬＬ連続アンロック信号ＳＵＬはローとなり、ＰＬＬロック検出リセット信号ＲＳＴはハイへ移行する。しかし、ＰＬＬロック検出信号ＤＬＫはローのまま保持される。被比較信号ＤＥＶの立ち上がりタイミングで連続して３回、複合同期信号ＳＹＮがハイである場合が到来することにより、ＰＬＬロック検出信号ＤＬＫはローからハイへ移行し、真ロック状態になる。
【００４９】
真ロック状態の開始時点から真アンロック状態の開始時点までをロック検出状態、とも呼び、真アンロック状態の開始時点から真ロック状態の開始時点までをアンロック検出状態、とも呼ぶ。ＰＬＬロック検出信号ＤＬＫがハイの場合、ロック検出状態を表し、ＰＬＬロック検出信号ＤＬＫがローの場合、アンロック検出状態を表す。このように検出結果ラッチ部３００、あるいはＰＬＬロック検出部１０００は、ＰＬＬ部１００が、連続してロック状態を継続しているロック検出状態、または連続してアンロック状態を継続しているアンロック検出状態を判定して検出することができる。すなわち、位相状態検出部１０００は、被比較信号ＤＥＶの立ち上がりタイミングにおける複合同期信号ＳＹＮの論理レベルが同一レベルである位相状態を、複合同期信号ＳＹＮの連続する３回の周期にわたって検出した場合、位相状態信号ＤＬＫを生成する。
【００５０】
以上のように構成されたＰＬＬロック検出部１０００の主な動作波形を、図５に示す。図５の時点ｔ１から時点ｔ４までは、被比較信号ＤＥＶの立ち上がりが複合同期信号ＳＹＮの幅の期間（ハイ期間）にあり、ＰＬＬ部１００はロック状態にある。ＰＬＬ連続ロック信号ＳＬＫは、３Ｈ目の時点ｔ３でローからハイへ移行する。すなわち、ＰＬＬ部１００は真ロック状態になる。同時に、ＰＬＬロック検出セット信号ＳＥＴが負極性で検出結果ラッチ部３００をセットし、ＰＬＬロック検出信号ＤＬＫをローからハイへ移行させる。これにより、ＰＬＬ部１００はロック検出状態と判定される。
【００５１】
時点ｔ５では、被比較信号ＤＥＶの立ち上がりが複合同期信号ＳＹＮの幅の期間（ハイ期間）からはずれてロー期間にあり、ＰＬＬ部１００は仮アンロック状態に移行する。ＰＬＬ連続ロック信号ＳＬＫは、ハイからローへ復帰している。同時に、ＰＬＬロック検出セット信号ＳＥＴもハイに復帰するが、検出結果ラッチ部３００は、ＰＬＬロック検出信号ＤＬＫをハイのまま保持している。
【００５２】
その状態がその後２Ｈ連続した場合、時点ｔ５から時点ｔ７において被比較信号ＤＥＶの立ち上がりが、複合同期信号ＳＹＮの幅の期間（ハイ期間）から３Ｈ連続はずれてロー期間にあることになる。このため、時点ｔ７近傍においてＰＬＬ連続アンロック信号ＳＵＬがローからハイへ移行する。すなわち、ＰＬＬ部１００は真アンロック状態になる。同時に、ＰＬＬロック検出リセット信号ＲＳＴが負極性で検出結果ラッチ部３００をリセットし、ＰＬＬロック検出信号ＤＬＫをハイからローへ移行させる。これにより、ＰＬＬ部１００はアンロック検出状態と判定される。
【００５３】
また、時点ｔ９近傍で入力される垂直ブランキング信号ＢＬＫにより、検出結果ラッチ部３００はＰＬＬロック検出信号ＤＬＫの論理レベルを保持し、映像信号の垂直ブランキング期間において、ＰＬＬ部１００のロック状態およびアンロック状態の検出を停止する。垂直ブランキング期間には、等価パルスや、切れ込みパルス、および垂直同期信号パルスのデューティ変化などがあり、ＰＬＬロック検出部１０００は、ロック状態およびアンロック状態を誤判定する可能性がある。しかし、垂直ブランキング期間において検出を停止すれば、このような誤判定を防止することができる。垂直ブランキング期間におけるＰＬＬ部１００のこのような状態を、ＰＬＬ保持状態とも呼ぶ。
【００５４】
実施の形態１のＰＬＬロック検出回路において、ＰＬＬロック検出部１０００は、一つの半導体チップで構成してもよい。この半導体チップは、さらに、ＰＬＬ部１００を含んでもよい。
【００５５】
実施の形態１におけるＰＬＬロック検出回路は、ロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行うことができる。また、ロック判定もアンロック判定も、ＰＬＬの位相状態の連続性により判定するので、誤ることなく安定した検出判定が可能となる。しかも平滑回路の削減によって、外付け端子および外付け部品を削減することができるため、集積回路化も容易に行え、極めて有効な結果を呈する。
【００５６】
なお、ＰＬＬ部１００は、復号同期信号または水平同期信号に同期するとしたが、これらの同期信号によらず、実質的に周期的な信号であれば他のどのような信号であってもよい。
（実施の形態２）
【００５７】
実施の形態２では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００５８】
図６Ａと図６Ｂは、実施の形態２におけるそれぞれ連続性検出部２２と連続性検出部２３の回路図である。図２Ａにおいて、連続回数設定部２０００は、連続するＮ（Ｎは２以上の整数）回の回数を設定し、ロック連続回数信号ＸＬＫとアンロック連続回数信号ＸＵＫを生成する。ロック連続回数信号ＸＬＫとアンロック連続回数信号ＸＵＫは、図６Ａと図６Ｂにおいて、入力端子２１０と入力端子２２０にそれぞれ入力される。
【００５９】
選択部２５０は、ロック連続回数信号ＸＬＫに基づいて、連続性検出部２２を構成するフリップフロップのうち初段のＦＦ２２１を除く各フリップフロップのＤ入力端子に入力される信号、およびＦＦ２２３のＱ出力端子に出力される信号のうちいずれか一つを選択し、ＰＬＬ連続ロック信号ＳＬＫを出力する。同様に、選択部２６０は、アンロック連続回数信号ＸＵＫに基づいて、連続性検出部２３を構成するフリップフロップのうちＦＦ２３１を除く各フリップフロップのＤ入力端子に入力される信号、およびＦＦ２３３のＱ出力端子に出力される信号のうちいずれか一つを選択し、ＰＬＬ連続アンロック信号ＳＵＬを出力する。
【００６０】
このように構成することにより、実施の形態２の各連続性検出部２２、２３を用いたＰＬＬロック検出部１０００は、被比較信号ＤＥＶの立ち上がりタイミングにおける複合同期信号ＳＹＮの論理レベルが同一レベルである位相状態を、複合同期信号ＳＹＮの連続するＮ回の周期にわたって検出した場合、ＰＬＬロック検出信号ＤＬＫを生成する。これにより、真ロック状態または真アンロック状態に入ったかどうかの判定基準となる水平同期の連続回数Ｎが設定可能となり、実施の形態１に比べて、さらに自由度の高いＰＬＬロック検出回路を提供できる。
【００６１】
（実施の形態３）
【００６２】
実施の形態３では、実施の形態１および２と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１および２と同等であるので、説明を省略する。
【００６３】
図２Ｄは、実施の形態３におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図である。実施の形態１における図２Ａの場合、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、被比較信号ＤＥＶを共通のサンプリングクロックとして、複合同期信号ＳＹＮの正転信号ＳＹＮと反転信号ＩＳＹＮをそれぞれサンプリングする。これに対して、実施の形態３における図２Ｄの場合、ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮを共通のサンプリングクロックとし、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶをそれぞれサンプリングする。
【００６４】
デューティ比変更部２２Ａとデューティ比変更部２３Ａは、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶのデューティ比をそれぞれ変更し、変更被比較信号ＤＥＶ１と変更被比較信号ＩＤＥＶ１をそれぞれ生成する。ＰＬＬロック連続性検出部２２とＰＬＬアンロック連続性検出部２３は、複合同期信号ＳＹＮを共通のサンプリングクロックとして、変更被比較信号ＤＥＶ１と変更被比較信号ＩＤＥＶ１をそれぞれサンプリングする。このように、被比較信号ＤＥＶの正転信号ＤＥＶと反転信号ＩＤＥＶのサンプリングする期間をともに調節することにより、ＰＬＬ部１００の位相状態を検出する精度を高めることができる。
【００６５】
サンプリングクロックは、実施の形態１では被比較信号ＤＥＶであり、実施の形態３では複合同期信号（基準信号）ＳＹＮであった。また、サンプリングされる信号は、実施の形態１では複合同期信号（基準信号）ＳＹＮであり、実施の形態３では被比較信号ＤＥＶであった。実施の形態１または実施の形態３のいずれであっても、サンプリングクロックのサンプリング点は立ち上がりタイミング（立ち上がり時点）としていたが、立ち下がりタイミング（立ち下がり時点）であってもよく、また一般に、一方の信号の一周期内の特定タイミング（時点）において、他方の信号の論理レベルをサンプリングしてもよい。立ち上がり時点または立ち上がり時点を、エッジ時点とも呼ぶ。
【００６６】
以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【００６７】
本発明は、ＰＬＬロック検出回路および半導体装置に利用できる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１におけるＰＬＬロック検出回路の構成を示すブロック図
【図２Ａ】実施の形態１におけるＰＬＬロック検出回路の各ブロックの構成を示す回路図
【図２Ｂ】実施の形態１におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図
【図２Ｃ】実施の形態１におけるＰＬＬロック検出回路の位相比較器の動作波形図
【図２Ｄ】実施の形態３におけるＰＬＬロック検出回路の位相比較器の構成を示す回路図
【図３】実施の形態１におけるＰＬＬロック連続性検出部の構成を示す回路図
【図４】の実施の形態１におけるＰＬＬロック連続性検出部の動作波形図
【図５】実施の形態１におけるＰＬＬロック検出回路の動作波形図
【図６Ａ】実施の形態２における連続性検出部の構成を示す回路図
【図６Ｂ】実施の形態２における連続性検出部の構成を示す回路図
【図７】従来のＰＬＬロック検出回路の構成を示すブロック図
【図８】従来のＰＬＬロック検出回路の各ブロックの構成を示す回路図
【図９】従来のＰＬＬロック検出回路における位相比較器の構成を示す回路図
【図１０】従来のＰＬＬロック検出回路における位相比較器の動作波形図
【図１１】従来のＰＬＬロック検出回路の動作波形図
【符号の説明】
【００６９】
１０ 複合同期信号入力端子
１１ ＶＣＯ
１２ １／Ｎ分周器
１３ 位相比較器
１４ チャージポンプ
１５ 平滑回路
２１ インバータ
２２ ＰＬＬロック連続性検出部
２３ ＰＬＬアンロック連続性検出部
２４、２５ ＮＡＮＤゲート
３０ ＰＬＬロック検出信号出力端子
３１、３２ ＮＡＮＤゲート
ＤＥＶ 被比較信号
ＳＬＫ ＰＬＬ連続ロック信号
ＵＬ ＰＬＬアンロック信号
ＳＵＬ ＰＬＬ連続アンロック信号
ＬＫ ＰＬＬロック信号
ＳＥＴ ＰＬＬロック検出セット信号
ＲＳＴ ＰＬＬロック検出リセット信号
ＤＬＫ ＰＬＬロック検出信号
１００ ＰＬＬ部
２００ ロック／アンロック検出部
２５０、２６０ 選択部
３００ 検出結果ラッチ部
１０００ ＰＬＬロック検出部
【特許請求の範囲】
【請求項１】
所定周期を有し、論理レベルが変化する基準信号の位相に同期した信号を生成するＰＬＬ回路において、位相状態を検出するＰＬＬ同期検出回路であって、
基準信号と被比較信号とを比較し、比較結果信号を生成する位相比較手段と、
比較結果信号を平滑化し、平滑化信号を生成する平滑手段と、
平滑化信号の大きさに基づいて、所定周期に大略同等な周期を有するように被比較信号を生成する発振手段と、
基準信号と被比較信号のうち、一方の信号の一周期内の特定時点における他方の信号の論理レベルに基づいて、位相状態を検出し、位相状態信号を生成する位相状態検出手段と、を有することを特徴とする、ＰＬＬ同期検出回路。
【請求項２】
前記位相状態検出手段は、一周期内の特定時点における論理レベルが同一レベルである位相状態を、連続するＮ（Ｎは２以上の整数）回の周期にわたって検出した場合、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項３】
前記位相状態検出手段は、
論理レベルが第１レベルの場合、位相状態がロック状態であることを検出するロック状態検出手段と、
論理レベルが第２レベルの場合、位相状態がアンロック状態であることを検出するアンロック状態検出手段と、
ロック状態が検出された時点と、アンロック状態が検出された時点との間の状態を表す位相状態信号を生成する位相状態信号生成手段と、を含むことを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項４】
さらに、連続するＮ回の回数を設定し、連続回数信号を生成する連続回数設定手段を有し、
前記位相状態検出手段は、連続回数信号に基づいて、位相状態信号を生成することを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項５】
さらに、所定期間を表す所定期間信号を生成する所定期間信号生成手段を有し、
前記位相状態検出手段は、所定期間信号に基づいて、所定期間の間、位相状態信号の論理レベルを保持することを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項６】
前記位相状態検出手段は、被比較信号のエッジ時点における基準信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項７】
前記位相状態検出手段は、基準信号のエッジ時点における被比較信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項８】
前記位相状態検出手段は、
被比較信号のデューティ比を変更し、変更被比較信号を生成するデューティ比変更部を含み、
変更被比較信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項７に記載のＰＬＬ同期検出回路。
【請求項９】
請求項１に記載のＰＬＬ同期検出回路において、前記位相状態検出手段を半導体チップで構成したことを特徴とする、半導体装置。
【請求項１０】
さらに、前記位相比較手段と、前記平滑手段と、前記発振手段と、を半導体チップで構成したことを特徴とする、請求項９に記載の半導体装置。
【請求項１】
所定周期を有し、論理レベルが変化する基準信号の位相に同期した信号を生成するＰＬＬ回路において、位相状態を検出するＰＬＬ同期検出回路であって、
基準信号と被比較信号とを比較し、比較結果信号を生成する位相比較手段と、
比較結果信号を平滑化し、平滑化信号を生成する平滑手段と、
平滑化信号の大きさに基づいて、所定周期に大略同等な周期を有するように被比較信号を生成する発振手段と、
基準信号と被比較信号のうち、一方の信号の一周期内の特定時点における他方の信号の論理レベルに基づいて、位相状態を検出し、位相状態信号を生成する位相状態検出手段と、を有することを特徴とする、ＰＬＬ同期検出回路。
【請求項２】
前記位相状態検出手段は、一周期内の特定時点における論理レベルが同一レベルである位相状態を、連続するＮ（Ｎは２以上の整数）回の周期にわたって検出した場合、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項３】
前記位相状態検出手段は、
論理レベルが第１レベルの場合、位相状態がロック状態であることを検出するロック状態検出手段と、
論理レベルが第２レベルの場合、位相状態がアンロック状態であることを検出するアンロック状態検出手段と、
ロック状態が検出された時点と、アンロック状態が検出された時点との間の状態を表す位相状態信号を生成する位相状態信号生成手段と、を含むことを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項４】
さらに、連続するＮ回の回数を設定し、連続回数信号を生成する連続回数設定手段を有し、
前記位相状態検出手段は、連続回数信号に基づいて、位相状態信号を生成することを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項５】
さらに、所定期間を表す所定期間信号を生成する所定期間信号生成手段を有し、
前記位相状態検出手段は、所定期間信号に基づいて、所定期間の間、位相状態信号の論理レベルを保持することを特徴とする、請求項２に記載のＰＬＬ同期検出回路。
【請求項６】
前記位相状態検出手段は、被比較信号のエッジ時点における基準信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項７】
前記位相状態検出手段は、基準信号のエッジ時点における被比較信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項１に記載のＰＬＬ同期検出回路。
【請求項８】
前記位相状態検出手段は、
被比較信号のデューティ比を変更し、変更被比較信号を生成するデューティ比変更部を含み、
変更被比較信号の論理レベルに基づいて、位相状態信号を生成することを特徴とする、請求項７に記載のＰＬＬ同期検出回路。
【請求項９】
請求項１に記載のＰＬＬ同期検出回路において、前記位相状態検出手段を半導体チップで構成したことを特徴とする、半導体装置。
【請求項１０】
さらに、前記位相比較手段と、前記平滑手段と、前記発振手段と、を半導体チップで構成したことを特徴とする、請求項９に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−１３１３５３（Ｐ２００８−１３１３５３Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３１４２４６（Ｐ２００６−３１４２４６）
【出願日】平成１８年１１月２１日（２００６．１１．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月２１日（２００６．１１．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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