【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを測定可能とするＳＥＲＤＥＳ回路の提供。
【解決手段】シリアルデータサンプリング回路(101)と、クロックとデータの位相関係を検出する位相比較器(102)と、位相比較結果（ＵＰ／ＤＯＷＮ）に基づき位相制御信号を出力する位相制御器(103)と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御信号に基づき位相を補間したクロック信号をデータサンプリング回路(101)に供給する位相補間器(104)とがループを構成する。この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 （もっと読む）

【課題】ＰＬＬ回路のロックタイムを短縮しつつ、ロック時のチャージポンプのリーク電流を削減して安定した出力信号を供給する半導体装置を提供する。
【解決手段】一の電源電圧と接続され、半導体基板上に位相同期ループ回路１を配設する半導体装置において、位相同期ループ回路には、複数の回路ブロック２、３、５、６が備わり、半導体基板上には、一の電源電圧から電圧値の異なる電圧を生成して、回路ブロックごとにそれぞれ電圧値の異なる電圧を供給する複数の電源電圧供給手段７、８、９と、かかる電源電圧供給手段から生成された電圧の何れか一つを回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳトランジスタ基板に選択的に供給することにより電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段１０と、を備えることを特徴とする。 （もっと読む）

単一のソースの設計、マルチプレクサの設計、分数分周器の設計、または周波数逓倍器と周波数分周器の設計で実装可能なデジタル周波数シンセサイザである。実装は、制御器のディザリング回路またはデルタシグマ変調器を利用可能である。この周波数シンセサイザは、ＣＭＯＳ構成において実装可能であり、クリーンアップ位相ロックループ（ＰＬＬ）を利用可能である。
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【課題】待機状態としたＤＬＬ回路を速やかに通常の動作状態に復帰可能としたＤＬＬ回路、及びこのＤＬＬ回路を備えた半導体装置、並びにこの半導体装置を備えた電子機器を提供する。
【解決手段】ＤＬＬ回路は、入力されたクロック信号から遅延信号を生成する遅延信号生成回路と、遅延信号とクロック信号との位相差に基づいて制御信号を生成する位相比較回路と、制御信号の電圧レベルを昇圧するチャージポンプ回路とを有し、遅延信号生成回路へのクロック信号の入力をスイッチ回路により遮断されて待機状態となるＤＬＬ回路であって、待機状態時に、チャージポンプ回路に設けた昇圧用のキャパシタに所定量のリークが生じたことを検出するリーク検出回路と、このリーク検出回路でのリークの検出に基づいてキャパシタへの充電を開始させる充電制御回路とを有することとした。 （もっと読む）

【課題】発振振幅を小さく設定でき、特性の合し込みを容易にできる電圧制御発振器を提供する。
【解決手段】本発明における電圧制御発振器は、発振周波数制御電圧Ｓ３５に応じ、発振信号Ｓ１０３の周波数を変更する電圧制御発振器１０３であって、差動増幅型のトランジスタ対を有し、前記トランジスタ対から発振信号Ｓ１０３を出力する差動増幅型発振器５０と、前記トランジスタ対に接続され、発振周波数制御電圧Ｓ３５に応じ、等価容量を変更する発振周波数制御回路５１とを備え、前記トランジスタ対を構成するトランジスタＱ１およびＱ２は、出力電流が実質的に変化しない領域で動作するように構成される。 （もっと読む）

２つのチャージポンプを用いるキャパシタンス乗算のための方法および装置である。第１のチャージポンプ（２０６）は、ＲＣネットワークの抵抗器（３１０）によってまず伝えられ、次いで、ＲＣネットワークのキャパシタによって伝えられる前に３つの電流路に分離される電流信号（Ｉ₂₁₆）を供給する。第１の電流路は、ノード（３２０）からＲＣネットワークのキャパシタ（３０６）に電流を供給する。第２の電流路は、キャパシタ（３０６）が伝える電流を、第１の電流乗算係数で乗算する。第３の電流路は、第１の電流乗算係数に対して逆の大きさの符号を有する小数値を有する第２の電流乗算係数で第１のチャージポンプ（２０６）からの電流を乗算する第２のチャージポンプ（２０８）に電流を供給する。第２および第３の電流路の組合せにより、キャパシタ（３０６）のキャパシタンスの大きさは効果的に乗算される。
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【課題】従来のスペクトラム拡散クロック発生回路では、回路内で前もって設定された複数値の拡散率の中に、他に及ぼす電磁ノイズ（ＥＭＩ）の影響を最も良好に遮断できる拡散率が無い可能性が生じ、スペクトラム拡散クロック発生回路のＥＭＩ対策効果が不十分となる虞がある。
【解決手段】基準クロック信号と帰還クロック信号の位相差を検出する周波数位相比較器と、この位相差に応じて充電又は放電信号を発生するＣＰと、この充電信号に応じた差信号を発生する充放電回路と、電圧制御発振器を具備するスペクトラム拡散クロック発生回路において、上記スペクトラム拡散変調回路は、制御電圧ＶＣ値を可変させることで複数の異なる振幅で変化するスペクトラム拡散アナログ電圧信号を発生する変調器と、差信号にスペクトラム拡散アナログ電圧信号を加算する電圧加算器とを具備するスペクトラム拡散クロック回路。 （もっと読む）

【課題】ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。
【解決手段】アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。また、Ｓ／Ｈ回路１１を用いた微調整によって局部発振周波数を精度良くロックさせることができるようにするとともに、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要をなくし、局部発振周波数を所望の周波数に高速にロックさせることができるようにする。 （もっと読む）

【課題】微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。 （もっと読む）

【課題】通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。
【解決手段】ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。また、制御回路１０３は、位相比較回路１０２の検出結果に応じて制御信号を出力し、ディレイ・ライン回路１０１の遅延量を制御する。さらに、ディレイ・ライン回路１０１に対して、ディレイ・ライン回路１０１の出力信号と基準クロック信号ＲＣＬＫとのいずれかを選択して入力できるよう構成されている。 （もっと読む）

【課題】 従来のＤＬＬ回路では、ＤＱバッファ系の経路とＤＱレプリカ系の経路とを備え、ＤＱレプリカ系の遅延時間をモニタすることでＤＱレプリカ系の遅延時間としている。しかし、温度、電圧、製造ばらつき等により、ＤＱバッファ系の遅延時間とＤＱレプリカ系の遅延時間との誤差が発生するという問題がある。
【解決手段】 ＺＱキャリブレーション結果により遅延量を可変させる遅延量可変回路を、ＤＱレプリカ系の経路に挿入する回路構成とする。ＤＱレプリカ系の経路の遅延量を可変とし、ＤＱバッファ系とＤＱレプリカ系とのタイミングスキュー差を一定になるように調整する。ＺＱキャリブレーション結果は温度、電圧、製造ばらつきに対応して変動することから、これらの変動に対応した遅延量を得ることでスキュー差を一定にできる高精度のＤＬＬ回路及びこのＤＬＬ回路を備えた半導体装置が得られる。 （もっと読む）

【課題】プロセスの振れ，温度や電圧等の変動による出力データのホールド時間の振れに対して、そのタイミング調整を容易に行い、安定した動作を確保し得る信号位相調整機能を備えた半導体装置を提供する。
【解決手段】外部入力信号の入力に対して入力信号と位相同期した出力信号を出力する入力−出力間での信号位相調整機能を備えた半導体装置において、外部からの入力信号である第１信号と入力信号を所定の遅延量で遅延させてなる第２信号との間で位相の同期をとる位相調整手段と、装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を設ける。 （もっと読む）

【課題】ロックアップタイムが短縮でき、かつ回路規模も小さくて済むＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザにおいて、ループフィルタ７をノッチ周波数がリファレンス周波数に設定されたツインＴ型ノッチフィルタ７１とツインＴ型ノッチフィルタ７１の後ろに直列接続されたローパスフィルタ７２とで構成すると共に、ツインＴ型ノッチフィルタ７１の一部を構成する抵抗Ｒ２とローパスフィルタ７２の一部を構成する抵抗Ｒ２とを共用にした。 （もっと読む）

【課題】 ＰＬＬ回路の内部のローパスフィルタを構成する回路素子、特に静電容量の値を小さくすることによって、ローパスフィルタをチップに内蔵化可能とする。
【解決手段】 位相比較器の後段に２つのチャージポンプ回路を備えるＰＬＬ回路内で用いられるアクティブフィルタが、一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、第１、第２の回路要素のそれぞれの両端の電圧を加算する電圧加算器とを備える。 （もっと読む）

【課題】長時間パワーダウンモード状態にとどまる場合にロックフェイル（fail）が発生するのを防止すること。
【解決手段】外部クロックを受信して、バッファリングして、内部クロックを生成するクロックバッファと、クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのか、に対する情報を有する制御信号を生成するパワーダウンモード制御部と、前記の制御信号に応答して、内部クロックに基づいた、ソースクロックを提供するソースクロック生成部と前記のソースクロックに基づいてＤＬＬの位相更新を行い、ＤＬＬクロックを提供する位相更新部を備える遅延固定ループを提供する。長時間にパワーダウンモードにとどまる場合にも、パワーダウンモード区間の一部の区間で、ＤＬＬ位相更新を行なうことによって、ロックフェイル（fail）が発生することを防止できる。 （もっと読む）

【課題】 トリミングを行わずに電圧制御発振回路の発振周波数を調整すること。制御回路の面積を抑え、調整誤差の少ない発振回路を内蔵した半導体集積回路を提供すること。
【解決手段】 電圧制御発振回路（ＶＣＯ）の周波数を調整する可変容量素子を、プロセスや素子のばらつき調整用可変容量素子群と、周波数選択用可変容量素子群との２系統に分離して調整を行い、可変容量素子の切り替えスイッチの数と回路面積の増大を小さくする。調整誤差については、調整期待値との差分を記憶素子で記憶し、その差分値が最小となる容量素子値を求めることにより影響を最小限に押さえることが可能となる。 （もっと読む）

【課題】フィードバック・ループのループ・ダイナミクスおよび安定性に普通なら及ぼすような影響を及ぼすことなく、ループ・フィルタを実施するために使用されるコンデンサの面積を縮小すること。
【解決手段】チャージ・ポンプＰＬＬの面積を縮小するために、ループ・フィルタ電圧の比例成分と積分成分を分離し、別の回路を追加して、積分成分が、実際に使用されたよりもはるかに大きな容量値によって影響を受けたかのように見えるようにすることができる。一態様では、電流ミラーを使用して、総ループ・フィルタ電圧からループ・フィルタ電圧の積分成分の一部分を減じることができる。次いで、差動信号を使用して、チャージ・ポンプＰＬＬで発振器を駆動する。他の態様では、第３の積分器または自動較正ループを使用して、発振器の中央周波数を設定する。 （もっと読む）

【課題】工程変化に鈍感なセルフバイアス位相同期ループ回路及びそのセルフバイアス方法を提供する。
【解決手段】第１演算増幅器は、ループフィルタキャパシタの電圧を増幅して出力し、レギュレータとして機能する第２演算増幅器は、第１演算増幅器の出力電圧をさらに増幅して出力する。第２演算増幅器の出力電圧は、電圧制御発振器の制御電圧として使われる。バイアス回路は、第２演算増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、第１バイアス電流と第２バイアス電流とを加算して第３バイアス電流を発生する。そして、第１バイアス電流は、主電荷ポンプ回路及び補助電荷ポンプ回路のバイアス電流として提供され、第３バイアス電流は、第１演算増幅器のバイアス電流として提供される。 （もっと読む）

【課題】フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。
【解決手段】システムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。 （もっと読む）

第１のチャージ・ポンプ経路に接続する第１のキャパシタと、第２のチャージ・ポンプ経路に接続する並列抵抗／キャパシタ回路とを備えるフェーズ・ロックト・ループ・フィルタである。抵抗／キャパシタ回路は、第２のキャパシタを備える。第１のキャパシタ及び第２のキャパシタは、第１のキャパシタと関連した電圧及び並列抵抗／キャパシタ回路と関連した電圧とを加えあわせるのを可能にするよう直列に接続されている。
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