広帯域周波数発生器は、フリップチップパッケージ内の同一のダイに配置された異なる周波数帯域のための２つ以上の発振器を有する。２つの発振器の誘導子間の結合は、一方の誘導子がダイに配置され、他方の誘導子がパッケージに配置され、これら誘導子がハンダバンプの直径によって離されることで、減少させられる。弱結合されたこれら誘導子では、一方の発振器の帯域を増加させるために他方の発振器のＬＣタンク回路の操作をしたり、その逆を行ったりできる。一方の発振器の振動の好ましくないモードを防ぐことは、他方の発振器の粗同調バンクの全容量といった大容量を他方の発振器のＬＣタンク回路に与えることによって達成され得る。好ましくないモードを防ぐことは、他方の発振器のＬＣタンクのＱファクタを減少させ、タンク回路内の損失を増加させることによっても達成され得る。 （もっと読む）

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】クロック分配網間のクロックスキューをより低減する。
【解決手段】リファレンスクロック信号１１の位相を調整してクロック分配網に分配するＰＬＬ回路１、２と、クロック分配網における複数のフィードバック点ＰＡ１〜ＰＡｎ、ＰＢ１〜ＰＢｎからそれぞれフィードバッククロック信号ＨＡ１〜ＨＡｎ、ＨＢ１〜ＨＢｎを入力し、ＰＬＬ回路１、２でリファレンスクロック信号１１の位相比較対象とされる複数のフィードバッククロック信号から一つの信号を、複数のフィードバッククロック信号のそれぞれの遅延値に基づいて選択するフィードバッククロック信号選択回路９、１６と、を複数のクロック分配網のそれぞれに対応して備える。 （もっと読む）

【課題】小型でＩＣ化が可能な位相同期発振器を実現すること。
【解決手段】 位相同期した複数の発振信号を得る位相同期発振器アレイにおいて、位相が１８０度異なる２つの信号を入力する第１入力端子と第２入力端子とを有したｎ個の第１差動増幅器から第ｎ差動増幅器と、１≦ｋ＜ｎの全ての自然数ｋに対して、第ｋ差動増幅器の第２入力端子と第ｋ＋１差動増幅器の第１入力端子との間の全て、及び、第ｎ差動増幅器の第２入力端子と第１差動増幅器の第１入力端子との間を、それぞれ、逆相で結合するｎ個のフィルタＦと、を設けたことを特徴とする位相同期発振器アレイ。フィルタＦは、一方の差動増幅器１の第２入力端子Ｂ１２と接地間に配設された第２インダクタＬ１２と、他方の差動増幅器２の第１入力端子Ｂ２１と接地間に配設された第１インダクタとＬ２１、一方の差動増幅器１の第２入力端子と他方の差動増幅器２の第１入力端子との間を接続する第３容量Ｃ１５と第３インダクタＬ２３との直列接続回路とを有する。 （もっと読む）

【課題】簡単な回路または簡単な処理によりスキュー調整する。
【解決手段】集積回路３は、入力された外クロック信号を遅延させた内クロック信号を出力するクロック遅延回路４３と、入力されたデータ信号を内クロック信号によりラッチするラッチ回路４５と、クロック遅延回路４３に対して、外クロック信号に対する内クロック信号の遅延量として、複数の遅延量を設定する遅延量設定回路５８と、複数の遅延量それぞれの設定の下でのラッチ回路４５の出力信号を判定するラッチ判定回路５２と、ラッチ判定回路５２による複数の遅延量それぞれについての複数の判定値を記憶する記憶部５３と、記憶部５３に記憶された複数の判定値とクロック遅延回路４３に設定した複数の遅延量との関係から、クロック遅延回路４３による内クロック信号の遅延量を取得する遅延量取得部とを有する。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）

【課題】 位相分解能を高くし周波数スペクトラムのピークを低減したスペクトラム拡散クロック発生器を提供する。
【解決手段】 本発明のスペクトラム拡散クロック発生器１００は、基準クロック信号と帰還クロック信号の位相差を検出する位相比較器２０、チャージポンプ２２、ループフィルタ２４、多相のクロック信号を発生する多相ＶＣＯ２２、多相ＶＣＯ２６からの隣合う位相のクロック信号の位相を補間する位相補間部１２０、位相補完部１２０の位相選択を制御する位相選択部１３０、一定のステップ幅で段階的に変化する１周期分の変調波形データを記憶する変調データ部１４０、ディザステップ信号ＤＳを出力するディザ処理部１５０、変調波形データとディザステップ信号を加算する加算器１６０を有する。位相選択部１３０は、ディザステップ信号が加算された変調波形データに基づき位相の補間を行う。 （もっと読む）

【課題】安価な原子発振器を構成する。
【解決手段】原子共鳴器１０が発生する共鳴信号５４を増幅する増幅器１８と、所定の周波数の低周波信号ＬＷＶを出力する低周波位相変調信号発生器２１と、共鳴信号５４と低周波信号ＬＷＶとに基づき制御電圧ＶＣを出力する位相弁別器２０と、制御電圧ＶＣに基づき原子共鳴器１０が正常に動作しているか否かを示すアラーム信号ＡＬＭを出力するアラーム回路３０と、所定の電圧ＶＤを発生する電圧発生部３２と、アラーム信号ＡＬＭに基づき原子共鳴器１０が正常に動作している場合は制御電圧ＶＣを出力し、正常に動作していない場合は所定の電圧ＶＤを出力するスイッチ回路３４と、スイッチ回路３４の出力に基づき出力信号ＯＵＴの周波数が制御される電圧制御水晶発振器２３と、出力信号ＯＵＴと低周波信号ＬＷＶとに基づき逓倍及び合成したマイクロ波ＭＷＶを出力する周波数逓倍合成変調部２２と、を含む原子発振器１。 （もっと読む）

【課題】搬送波からクロック信号の抽出が出来ないときも内部動作が停止することなく通信動作を行うことができる非接触インタフェース技術を提供する。
【解決手段】変調された搬送波をアンテナ(１０)から入力し、入力した搬送波から抽出したクロック信号（ＣＬＫＲＥＦ）に基づいて内部クロック信号（ＣＬＫＰＬＬ）を生成し、内部クロック信号に同期動作する半導体装置(１１)において、抽出されたクロック信号を入力して内部クロック信号を生成するＰＬＬ回路(１３)に、前記搬送波から抽出されたクロック信号が離散的に途切れた場合に内部クロック信号をその直前の周波数に維持させる電圧制御発振機能を搭載する。これにより、前記搬送波から抽出されるクロック信号が途切れてもデコードやバスインタフェースなどの内部のデータ処理を継続することができる。 （もっと読む）

本発明は、デジタルフィルタ回路(digital filter)とデジタル制御発振器(DCO;digitally controlled oscillator)を用いて回路全体をデジタル回路化したクロック・データ復元機に関するものであり、本発明に係るデジタル制御発振器は、複数個のインバータチェーンを備えており、それぞれのインバータに電源電流を供給する電源電圧とインバータの間に可変抵抗スイッチングマトリックスを構成して供給電源を変化させ、発振周波数をチューニングする。
ここで、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列を用いて具現化するものの、低いレベルでの周波数チューニングステップと高いレベルでの周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列と列の間に垂直抵抗を追加挿入している。また、ジッタ発生問題を解消するために、第1シグマデルタモジュレータを用いてディザリング回路を具現化しており、セグメントサーモメーター方式を適用して少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
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【課題】位相比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、ループ帯域幅に変動が起こっても容易に対応できるＰＬＬ回路を提供する。
【解決手段】位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが接続される２入力を備え、チャージポンプは種々の利得に対応した電流源を備え、基準信号と位相比較回路の出力からＰＬＬがロックしたときのロック信号を出力するＰＬＬロック検出回路と、基準信号をカウントするカウント回路と、ロック信号とカウンタ回路のカウンタ信号からロック時のカウンタ信号をラッチするラッチ回路と、基準信号を入力する前に一定の利得に対応した電流源のコードに設定され、基準信号を入力後ロック信号及びラッチされたカウンタ信号から適切な利得に対応した電流源のコードを選択して出力する選択手段とを備えている。 （もっと読む）

例示的な態様は、周波数変調（ＦＭ）送信機及び非ＦＭ受信機を含み、それらは同一のＩＣチップ上にインプリメントされる。ＦＭ送信機は、デジタルＦＭ変調器、ロウパスフィルタ、増幅器、及びＬＣタンク回路を含む。デジタルＦＭ変調器は、デジタル入力信号を受け取り、デジタル入力信号によってＦＭ変調を行い、デジタルＦＭ信号を供給する。ロウパスフィルタは、デジタルＦＭ信号をフィルタし、フィルタされたＦＭ信号を供給する。増幅器は、フィルタされたＦＭ信号を増幅し、出力ＦＭ信号を供給する。ＬＣタンク回路は、出力ＦＭ信号をフィルタする。デジタルＦＭ変調器は、ＰＬＬ内のマルチモジュール分周器の可変分周比を変化させることによってＦＭ変調を行う。デルタ−シグマ変調器は、デジタル入力信号を受け取り、可変分周比を得るために用いられる変調器出力信号を発生する。
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【課題】周期の小さいジッタに対する低減効果を向上する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。 （もっと読む）

【課題】遅延装置の回路規模を抑制する。
【解決手段】ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。遅延素子１４０は、遅延素子１２２と同一の構成を有し、外部からのストローブ信号Ｓ１を、第２の制御信号ＣＴＲ２に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路１３０は、第１の制御信号ＣＴＲ１と、遅延素子１４０による遅延量の期待値とから、遅延素子１４０に出力する第２の制御信号ＣＴＲ２を生成する。クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。 （もっと読む）

【課題】リアルタイムクロック用の半導体集積回路の消費電力をさらに低減すると共に、生成されたクロック信号を周辺回路においても利用できるようにする。
【解決手段】この半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧及び第２の電源電圧を生成する定電圧回路と、第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、第２の電源電圧が供給され、原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、選択されたクロック信号を出力端子に供給する出力回路とを具備する。 （もっと読む）

回路は、位相検出回路と、クロック信号生成回路と、第１の分周器と、第２の分周器とを含む。位相検出回路は、入力クロック信号をフィードバック信号と比較して、制御信号を生成する。クロック信号生成回路は、制御信号に応答して、周期的出力信号を生成する。第１の分周器は、周期的出力信号の周波数を第１の値によって分割して、第１の分周信号を生成する。第２の分周器は、周期的出力信号の周波数を第２の値によって分割して、第２の分周信号を生成する。第１および第２の分周信号は、異なる時間間隔の間に、フィードバック信号として位相検出回路に経路指定される。
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【課題】ループ帯域幅に変動が起こっても、容易に対応できるＰＬＬ回路を提供する。
【解決手段】位相比較回路は、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプに出力し、さらに帰還信号のみが入力した場合、帰還信号に同期したＵＰ信号のみを出力するＵＰパルス制御を備えておりチャージポンプにその出力を入力し、チャージポンプの出力が入力したループフィルタの出力は電圧制御発振回路に入力し、さらにループフィルタの出力は比較回路の入力に接続され、比較回路の他の入力には基準電圧が入力し、基準電圧は電圧制御発振回路に入力し、比較回路の出力はラッチ回路に接続され、さらに基準信号が入力されたカウンタ回路の出力がラッチ回路に入力し、チャージポンプはラッチされたカウンタ回路によりカウントされた値に従って電流源を選択する選択手段を備えている。 （もっと読む）

【課題】スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供する。
【解決手段】例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。そして、ループフィルタの一部となる２次のループフィルタＦＬＴ＿Ａを位相検出等を行うシンセサイザブロックＳＹＮに配置し、他の一部となる１次のループフィルタＦＬＴ＿ＢをＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれに配置する。さらに、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれにおいては、インダクタＬ１，Ｌ２をＲＦ＿ＣＰ３の内側でなく外側（外周の一辺）に近くなるような向きにレイアウトする。 （もっと読む）

【課題】周波数の安定性およびジッタの要件を満たしつつ、ＣＭＯＳ技術における既存の最適化プロセスの手順に依拠した集積化の解決手法を利用した、温度に対して非依存型のＬＣ型発振器を提供する。
【解決手段】実質的に温度に非依存のＬＣ型発振器は、温度ヌル位相に実質的に等しい位相でタンク発振を生成するＬＣ発振器タンク１０を用いて達成される。該温度ヌル位相は、ＬＣ型発振器の出力発振の周波数の温度変化に伴う変動が最小化されるときの、ＬＣ発振器タンク１０の位相である。該ＬＣ型発振器はさらに、該ＬＣ発振器タンク１０に接続されて、該温度ヌル位相に実質的に等しい位相で該ＬＣ発振器タンク１０を発振させる周波数安定化回路を含む。 （もっと読む）

【課題】本発明は、安定ているクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供する。
【解決手段】本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。 （もっと読む）