デジタルクロック・データ復元機およびこれを適用したトランシーバー
本発明は、デジタルフィルタ回路(digital filter)とデジタル制御発振器(DCO;digitally controlled oscillator)を用いて回路全体をデジタル回路化したクロック・データ復元機に関するものであり、本発明に係るデジタル制御発振器は、複数個のインバータチェーンを備えており、それぞれのインバータに電源電流を供給する電源電圧とインバータの間に可変抵抗スイッチングマトリックスを構成して供給電源を変化させ、発振周波数をチューニングする。
ここで、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列を用いて具現化するものの、低いレベルでの周波数チューニングステップと高いレベルでの周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列と列の間に垂直抵抗を追加挿入している。また、ジッタ発生問題を解消するために、第1シグマデルタモジュレータを用いてディザリング回路を具現化しており、セグメントサーモメーター方式を適用して少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
ここで、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列を用いて具現化するものの、低いレベルでの周波数チューニングステップと高いレベルでの周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列と列の間に垂直抵抗を追加挿入している。また、ジッタ発生問題を解消するために、第1シグマデルタモジュレータを用いてディザリング回路を具現化しており、セグメントサーモメーター方式を適用して少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ通信(serial date communication)方式において受信されるデータビットストリーム(bitstream)からクロック信号およびデータを復元するクロック・データ復元機(clock data recovery;CDR)と、これを適用したトランシーバー(transceiver)に関するものであり、特に、クロック・データ復元機を構成する回路全体をアナログ回路なしで、デジタル回路だけで具現化するための技術に関するものである。
【背景技術】
【０００２】
最近になって、ギガビット毎秒(GB/s)の高速シリアルリンク(serial link)方式の通信方式が普遍化し、シリアルリンクトランシーバー(transceiver)は、単一チップ内部に内蔵されている。このようなシリアルリンク方式のチップ ツーチップ(chip-to-chip)通信においては、受信側のためにクロック信号が別途に転送されないで、データだけが通信チャネルを通じて転送される。したがって、受信されたギガビット毎秒級のシリアルデータビットを処理するためには、転送されたシリアルデータビットからクロック情報とデータ情報を抽出するクロック・データの復元(CDR)が必要である。
【０００３】
現在、当業界では、電圧制御発振器(VCO;voltage controlled oscillator)と電荷ポンプ位相ロックループ回路(CPPLL;charge pump phase-locked loop)をアナログ回路で具現化する方式が使われている。
【０００４】
図1は、従来技術により当業界で使われている電荷ポンプ位相ロックループの構成を示す図面である。
【０００５】
図1に示したように、従来技術によるクロック・データ復元(CDR)回路は、位相検出器(10)、周波数検出器(20)、電圧制御発振器(VCO;voltage controlled oscillator;30)および電荷ポンプ回路(40)で構成されている。従来技術によるクロック・データ復元回路の位相検出器(10)は、VCO(30）が提供するクロックを以って、シリアルデータビットストリームをサンプリングしてデータ値とエッジ値を検出することによって、サンプリングされたデータの位相を検出する。
【０００６】
このときに、検出された位相値が遅延する場合には、現在のクロック周波数が遅いことを意味するので、アップ(UP)信号を発生させて電荷をポンプするようにトランジスタ(42)をターンオン(turn on)させ、キャパシタ(41)両端に印加される電圧を上昇させる。その結果、電圧制御発振器(30)に印加される電圧が増加するので、発振器が作り出す復元クロックの周波数は増加するようにチューニングされる。
【０００７】
これとは反対に、万一、位相検出器(10)が検出したサンプリング時点の位相がとても速い場合には、クロック周波数を低くしなければならないので、ダウン(DN)信号を発生させ、電荷ポンプ回路(40）が、キャパシタ(41)両端の電圧が下降するように、電荷を引出(pull down)す役割をする。
【０００８】
このように、従来技術によるクロック・データ復元回路は、電圧制御発振器(30)の出力を帰還(feedback)させ、シリアルデータ信号が検出される位相をモニターすることによって、復元クロックを微調整する。このときに、受信側で復元クロックの周波数と入力されるシリアルデータの周波数の間にエラーが顕著にある場合には、周波数検出器(20)は、ロック(lock)をかけてレファレンス(reference)クロック周波数でデータをサンプリングするように強制する。
【０００９】
以上で説明した従来技術によるCPPLL(charge pump phase-locked loop)方式のクロック・データ復元回路は、アナログ回路またはアナログデジタル混合回路で具現化されている。すなわち、一般的に従来技術は、位相検出器(10)と周波数検出器(20)部分は、デジタル回路で具現化して、図1の右側ブロックの電圧制御発振器(VCO;30)および駆動電荷ポンプ回路(40)は、アナログ回路で具現化したアナログデジタル混合回路が使われている。
【００１０】
ところで、最近になって半導体集積回路の集積度が増し、デザインルール(design rule)が100ナノメートル(100 nanometer)以下に縮小されている。これにともない、ゲート酸化膜の厚さもスケーリング法則により、数ナノメートルまたは10ナノメートル水準の範囲で減少している。
【００１１】
半導体集積回路に集積化されるキャパシタは、通常、ゲート酸化膜キャパシタで具現化されるが、ゲート酸化膜の厚さがナノメートルスケールで減少すれば、従来技術の場合、電荷ポンプ回路(40)を構成するキャパシタ(41)の漏洩電流(leakage current）が顕著に増加する問題が発生する。したがって、電圧制御発振器(30)を制御する電圧が、漏洩電流によって影響を受けることになり、ナノメートルにスケールダウンした半導体工程でクロックを微細に調整して復元するのは容易ではない。
【００１２】
さらに、百ナノメートル以下のスケールダウンしたデザインルールを適用する半導体集積回路では、電源電圧(power supply)は1.0 V以下のものを使うことになるため、図1の電荷ポンプ回路(40)で必要な電流ソース(current source;45)を具現化することが不可能になる。
【００１３】
モストランジスタ(MOS Transistor)を利用して電流ソースを具現化するには、トランジスタを飽和モード(saturation mode)で動作させなければならないが、このためには電源ラインから接地ラインまで少なくとも1.0 V以上の電圧が必要である。したがって、1.0 V以下の電源電圧を使わなければならないという制限が与えられる百ナノメートル以下の集積回路工程で、アナログ回路方式の電荷ポンプ回路を具現化することは容易ではない。
【発明の概要】
【００１４】
したがって、本発明の第1の目的は、アナログ回路で具現化された電荷ポンプ回路および電圧制御発振器回路をデジタル回路で具現化して、クロック・データ復元機全体をデジタル回路化する技術を提供するところにある。
【００１５】
本発明の第2の目的は、上記第1の目的に加えて、電荷ポンプ回路および電圧制御発振器回路をデジタル回路またはデジタルフィルタを利用してデジタル回路に変換する場合に、量子化エラーによるジッタ(jitter)発生問題と、デジタルフィルタが有する遅延動作特性の問題を解決する方法および構成アーキテクチャを提供するところにある。
【００１６】
本発明の第3の目的は、上記第1の目的に加えて、デジタル制御発振器を制御する回路ブロックの大きさをハードウェア的に最小化できる回路構成とグリッチの発生を最小化し、周波数チューニングステップを同じ間隔でイコライズ(equalize)できる方法と具現化回路を提案するところにある。
【００１７】
本願発明は、クロック・データ復元機全体をデジタル回路化する方法を開示しており、微細線幅のアナログ半導体集積回路で起こる漏洩電流(leakage current)によるジッタ(jitter)問題を解決し、電源電圧(supply voltage)を1.0 V以下で設計をしなければならない制限が与えられても、回路を動作させるのにいかなる問題点もなくなる。また、本発明は、クロック・データ復元機全体をデジタル回路化する過程で発生する様々な技術的課題を解決する方法を提供する。
【００１８】
上記目的を達成するために、本発明によるクロック・データ復元機は、電荷ポンプ回路をデジタルフィルタ回路(digital filter)で具現化し、電圧制御発振器は、デジタル制御発振器(DCO;digitally controlledoscillator)で構成されることを特徴とする。本願発明によるデジタル制御発振器は、多重インバータチェーン(multistage inverter chain)で構成されており、それぞれのインバータに電源電流を供給する電源電圧(power supply)と、インバータの間に可変抵抗スイッチングマトリックスを構成することによって、抵抗値を変化させて供給電流を調整し、その結果、発振周波数をチューニングする方式を用いている。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術による電荷ポンプ位相ロックループ(CPPLL;charge pump phase-locked loop)受信機の構成を示した図面である。
【００２０】
【図２】図２は、本発明によるクロック・データ復元機(CDR;clock data recovery)全体をデジタル回路で具現化するための構成を示した図面である。
【００２１】
【図３】図３は、本発明の好適な実施例によってクロック・データ復元機をデジタル回路で具現化した構成を示した図面である。
【００２２】
【図４】図４は、本発明によるクロック・データ復元機を構成する要素のうち、バイナリツーセグメントサーモメーター変換器(B2T)の動作原理を説明した図面である。
【００２３】
【図５】図５は、本発明の好適な実施例によってグリッチ(glitch)の発生を未然に防止できるアルゴリズムとデジタル回路での具現化方法を示した図面である。
【図６】図６は、本発明の好適な実施例によってグリッチ(glitch)の発生を未然に防止できるアルゴリズムとデジタル回路での具現化方法を示した図面である。
【００２４】
【図７】図７は、本発明の好適な実施例によって可変抵抗スイッチングマトリックスを構成するそれぞれの列と列の間に垂直抵抗(vertical resistor)を追加して、抵抗変化の均等化(equalize)を図った構成を示した図面である。
【００２５】
【図８】図８は、本発明によるクロック・データ復元機のダイレクトフォワードパス(direct forward path)を構成するブロックを示した図面である。
【００２６】
【図９】図９は、本発明の好適な実施例によってスイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得る周波数チューニングの結果を示した図面である。
【図１０】図１０は、本発明の好適な実施例によってスイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得る周波数チューニングの結果を示した図面である。
【００２７】
【図１１】図１１は、本発明の好適な実施例によってクロック・データ復元機の1ブロックを構成する積分パス(integral path)の構成を示した図面である。
【００２８】
【図１２】図１２は、本発明によるクロック・データ復元機を利用して、クロックを復元した実施例を示した図面である。
【図１３】図１３は、本発明によるクロック・データ復元機を利用して、クロックを復元した実施例を示した図面である。
【００２９】
【図１４】図１４は、本発明の実施例として、1.2V電源下で2.5Gb/sビット転送速度におけるPRBS (231-1)パターンを示した図面である。
【発明を実施するための形態】
【００３０】
本発明の好適な実施例として、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列(array)を用いて具現化しており、PMOSトランジスタはゲートに入力される信号にともなって伝導電流量が制御されるので、可変抵抗の役割を遂行することになる。このときに、本発明は、低いレベルにおける周波数チューニングステップと、高いレベルにおける周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列(row)と列(row)の間に垂直抵抗を挿入する方法を提案している。もちろん、垂直抵抗は、PMOSトランジスタで具現化しており、ゲートは接地する。
【００３１】
また、デジタル制御発振器(DCO)およびアナログ方式の電圧制御発振器(VCO)とを比較するときに生じる量子化エラーによるジッタ発生問題を解消するために、本発明では、第1シグマデルタモジュレータ(1stΣΔmodulator)を用いたディザリング(dithering)アルゴリズムを具現化しており、例えば、17ビットの分解能を担保するために、10ビットのMSBと追加の7ビットのLSBをディザリング処理して入力されるデジタル信号において、アップダウン変化がない場合にもエラーが発生するのを防止している。
【００３２】
本発明によるクロック・データ復元機は、デジタル制御発振器の発振周波数を制御統制するデジタルコードをバイナリで入力する場合、制御回路がハードウェア的に大きくなってチップサイズが増加することがあるので、本発明では、セグメントサーモメーター(segmented thermometer)方式を適用して、少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
【００３３】
以上のような本願発明は、請求項1ないし7に詳細に記載されており、本願発明によるクロック・データ復元機は、現在のクロックを以って入力されるシリアルデータをサンプリングし、データ(data)とエッジ(edge)のデジタル信号シーケンスをそれぞれ出力する位相検出器；上記位相検出器が出力するデータとエッジ値のデジタル信号シーケンスをそれぞれnビットずつのバス信号で1：n変換するデシリアライザ(deserializer)；多重インバータチェーン(multi-stage inverter chain)で構成され、上記インバータチェーンを構成するそれぞれのインバータに電流を供給する電源電圧と、それぞれのインバータの間に供給電流の大きさをデジタル制御信号により制御するように抵抗が可変される可変抵抗スイッチングマトリックスを備え、供給電源から供給される電流の大きさが外部デジタル制御によって制御されるようにすることによって、発振周波数が調整されたクロックを発生させ、上記位相検出器に提供するデジタル制御発振器(DCO)；上記デシリアライザが出力するnビットのデータと、nビットのエッジデータが入力され、サーモメーターコード形態のデジタル制御コードを生成し、上記デジタル制御発振器に提供するデジタル合成制御論理回路；上記位相検出器が出力するデータと、エッジが入力されて2ビットのダイレクトフォワードパスを構成し、上記デジタル合成制御論理回路よりn倍速い速度で上記デジタル制御発振器が生成するクロック周波数を直接制御するダイレクトフォワードパス回路を含んで構成され、上記構成要素は、全てデジタル回路で具現化されることを特徴とするクロック・データ復元機を提供する。
【００３４】
また、本発明によるクロック・データ復元機を構成するデジタル合成制御論理回路は、上記デシリアライザが出力するnビットのデータと、nビットのエッジデータが入力され、-n〜+n範囲のレベルであり、周波数の増加または減少を命令するコードを出力するアップダウン信号発生器；上記アップダウン信号発生器が出力するアップダウン信号を積分して、(m+k)ビットのデジタルコードを生成するIIRデジタルフィルタ；上記IIRデジタルフィルタが出力する(m+k)ビットのデジタルコードのうち、下位LSB kビットをディザリング(dithering)して上位MSBで構成されたmビットのデジタルコードで出力することによって、(m+k)ビットの分解能を有する効果を持つようにする第1シグマデルタモジュレータ；上記第1シグマデルタモジュレータが出力するmビットのコードに対応した総2m個の周波数チューニングレベルを2m/2+(2m/2-1)ビットのサーモメーターコードに変換して、上記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスの列およびカラムルーティングワイヤーに提供するバイナリツーセグメントサーモメーター変換器；および上記デジタル制御発振器が出力するクロック周波数がレファレンス周波数と選定サイズ以上の誤差が発生する場合、上記レファレンス周波数に該当するデジタルコードを強制入力する周波数検出器を含むことが望ましい。
【００３５】
また、本発明では、可変抵抗スイッチングマトリックスでデータが変換されるときに発生するグリッチを除去するために、可変抵抗スイッチングマトリックスの第1カラムのセルは該当列(row)の値が“1”である場合に“on”になり、偶数番目の列のセルは該当カラムコードが“1”である場合に“on”になり、奇数番目の列のセルは該当カラムコードが“0”である場合に“on”になるように制御することが望ましい。
【００３６】
また、周波数チューニングステップを均等化するために、本発明によってデジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ(power-up)時に初期発振を制御するための追加のセルを備え、上記セルは、PMOSゲート電圧制御抵抗マトリックスで構成され、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗をそれぞれの列と列の間に挿入した構成を選ぶことが望ましい。
【００３７】
以下では、添付図面の図2ないし図14を参照しながら、本発明によるクロック・データ復元機の好適な実施例と構成上の特徴を詳細に説明する。
【００３８】
図2は、本発明によるクロック・データ復元機の構成を示した図面である。図2に示したように、本発明は、好適な実施例として、位相検出器(PD；10)、周波数検出器(20)、デジタルフィルタ(100)、デジタル制御発振器(DCO;200)で構成されている。
【００３９】
ところで、図2のデジタルフィルタ(100)とデジタル制御発振器(DCO;200)を用いてクロック発生回路をデジタル回路で具現化するにあたって、実質的に解決しなければならない技術的問題点が存在する。すなわち、本願発明のCDRを構成するデジタル制御発振器(200)は、デジタル回路の属性上、量子化エラー(quantization error)によるジッタ(jitter)を避けることができず、このような時間不確実性(time uncertainty)を軽減するためには、高分解能(fine resolution)のデジタル制御発振器を設計しなければならない。
【００４０】
また、位相検出器(10)に入力されるシリアルデータ(serial data)ビットストリームにおいて、アップダウン変化が偶然にない場合、例えば、11111111000・・・などのように“1”信号または“0”信号が連続してアップダウン変化なしに入ってくる場合には、位相および周波数の検出において、エラーが累積発生することになる。
【００４１】
したがって、本発明によるADPLL(all-digital phase-locked loop)クロック・データ復元機は、前述した量子化エラー発生問題と位相および周波数検出における累積エラー発生問題など、デジタル回路化するにあたって起こる技術的課題を解決できる方法を同時に提案する。
【００４２】
また、図2に示した通り、本発明によるクロック・データ復元機を構成するデジタルフィルタ(100)ブロックは、動作速度が数百MHz程度で非常に遅いため、ギガビット毎秒(GBPS)ストリームで入力されるシリアルデータを処理する位相検出器(10)部分との動作を同期させることが容易ではない。以下の発明の詳細な説明では、デジタルフィルタ回路の遅延動作速度問題によるデジタル回路具現化の困難を克服する、本発明の解決方案を提示する。
【００４３】
図3は、本発明の好適な実施例によるクロック・データ復元機の構成を示した図面である。図3に示したように、本願発明によるクロック・データ復元機の構成上の特徴は、ギガビット転送速度で動作するダイレクトフォワードパス(direct forward path)と数百メガヘルツ程度の遅い速度で動作する積分パス(integral path)、すなわち、合成制御論理回路(600)ブロックを区別して構成しており、合成制御論理回路(600)ブロックは、1：8デシリアライザ(deserializer；8)を通じてシリアルデータ(serial data)を8ビットの並列データバス形態に変換し、周波数を8倍程度低くしてデジタルフィルタ論理回路に伝達している。このように、デジタル合成制御論理回路(600)ブロックのクロック速度を8倍遅くすることでデジタルフィルタ回路が正確に周波数をトラッキングすることができるようにしている。
【００４４】
図3は、本発明の思想を簡単に説明するために、1：8にデシリアライズさせ、17ビットから7ビットは、ディザリングのためのLSBを用いて10ビットのデジタル制御コードを生成し、これを32ビットのサーモメーターコードで生成することを実施例にあげているが、本発明の思想は、必ずしも例示されたビット数に限定される必要はない。
【００４５】
データサンプラーおよびリタイマー(data sampler & retimer；9)は、入力されるシリアルデータをサンプリングし、データ(data)とエッジ(edge)値をサンプリングしてXORゲート(65)動作を遂行した後、位相情報を積分器(66)で積分してデジタル制御発振器(200)を制御することによって、クロック復元段階で適切なダンピング(damping)因子を認可する役割を遂行する。すなわち、図3のダイレクトフォワードパス(direct forward part)を通じて入力されるシリアルデータのギガビット毎秒速度のデジタルデータストリームのサンプリングされたデータとエッジの位相を検出して発振器を直接制御することによって、一種のダンピング因子(damping factor)を認可する効果が発生して、回路のチューニングの安定性を図る。
【００４６】
一方、本発明の好適な実施例によって、1：8の割合で8ビットバスでデシリアライズ(deserialize)された入力データおよびエッジ信号値は、アップダウンおよび加算器(up/dn & sum；28)に入力され、- 8〜+ 8の間の16のレベルが4ビット情報で出力され、4ビットの位相に対する追跡情報は、フィルタ係数とかけられて積分器(29)を通じて積分され、デジタル積分器(29)を通じて加算される。
【００４７】
一方、デジタル積分器(29)から出力された17ビットの情報は、第1シグマデルタモジュレータ(300)を通じて10ビット情報に変換される。ここで、第1シグマデルタモジュレータ(300)の役割は、いわゆるディザリング(dithering)を遂行するが、先立って言及したように、入力シリアルデータ信号が同一の値で連続して位相変化がないと検出されるときに、周波数エラーが累積される問題を解決する。
【００４８】
本発明の好適な実施例によって、総17ビットの情報のうち上位10ビットは整数値を示し、残り7ビットは小数点以下の値を表現することによって、周波数累積エラーを解決する。すなわち、ディザリング回路は、入力デジタルデータが連続して111…で入ってくる場合、小数点以下の値にこれをカウントすることによって量子化エラーを補償する。
【００４９】
一方、第1シグマデルタモジュレータ(300)から出力される10ビットのデジタル信号は、バイナリツーセグメントサーモメーター変換器(400)によって5ビットずつに分けられ、32ビットのサーモメーター(thermometer)バスに変換される。このように、10ビットのデータを5ビットにセグメントした後、32ビット×32ビットのサーモメーター信号に変換することによって、ハードウェアの大きさを減少させることができる。
【００５０】
図4は、本発明によるクロック・データ復元機を構成するバイナリツーセグメントサーモメーター変換器の動作原理を示した図面である。図4に示したように、インバータ(inverter；350)を互いにチェーンのようにフィードバック連結して構成したリング発振器を示している。一方、リング発振器のインバータ(350)に供給される供給電源電流は、可変抵抗(351)によって制御することができ、可変抵抗(351)の大きさを増加させて電源供給電流を減少させれば、リング発振器の発振周波数は減少し、反対に可変抵抗(351)の大きさを減少すれば、発振周波数を増加させることができる。
【００５１】
本発明によるバイナリツーセグメントサーモメーター変換器(400)は、第1シグマデルタモジュレータ(300)から出力された10ビットバス情報、すなわち、210= 1024レベルの入力を25×25、すなわち、32×32のスイッチングマトリックスで実現することに着眼点を置いている。すなわち、本発明は、1024個の制御ラインの代わりに、32× 32のスイッチングマトリックスを構成して発振周波数をチューニング制御している。例えば、レベル131を表現する場合、131=32×4+3であるので、ここで、4はMSBとして列(row)に“1111000…00”で表示し、残り3はLSBでカラム(column)に“11100…000”で表示する。
【００５２】
図4に示したように、MSB 4は総32ビット“11100…000”で列に表示され、LSB 3は“1110000…000”でカラムに表示する。このときに、列の値が1である場合にはスイッチングマトリックスはONさせ、列の値が0である場合にはカラム値を参照して、1である場合にはON、0である場合にはOFFにすれば図4のようになる。このようにして、1024個レベルは32×32のスイッチングマトリックスで表現することができる。このようにすることで、1024個のレベルをハードウェアで具現化する代わりに、64個程度の規模のハードウェア具現化を通じて、ハードウェアの大きさを相当減らすことになる。
【００５３】
ところで、本発明によるスイッチングマトリックス方式のセグメントサーモメーター変換器の場合、列(row)コードが1から0に転換するとき、または0から1に転換するときにグリッチ(glitch)が発生することがある。すなわち、例えば、127レベル(127=32×3+31)から128レベル(128=32×4+0)にデジタル制御発振器(200)の入力電流を制御するセグメントサーモメーター(400)のスイッチングマトリックスのMSBが(11100…0)から(11110000…0)に転換すると同時に、LSBが(11111…1)から(000…0)に転換することになる。この場合、LSB全てのビットが1→0に転換することになるため、信号雑音のグリッチ(glitch)が発生することがある。本発明では、このようにグリッチが発生するのを防止することに着眼した方法を開示している。
【００５４】
図5および図6は、本発明の好適な実施例によって、グリッチ発生を防止したスイッチングマトリックス方式のセグメントサーモメーター変換器のアルゴリズムと具現化方法を示した図面である。図6に示したように、MSBを示す列(row)の中で偶数列と奇数列を区分し、奇数列を制御する論理回路の入力端のカラム値を反転(inverting)して入力することによって、MSBが0から1に転換するときに、LSBが(1111…1)から(00…0)に多数が同時に転換されるのを防止することができる。
【００５５】
これを図6を参照してもう一度説明すれば、偶数列(even row cell)に対しては、OAI(OR-AND-INVERT；88)回路を構成し、ORゲート入力には現在の列(2n)とカラム(m)を入力することによって、カラムコードが“1”であるときにスイッチが“ON”になるようにする。これに反して、奇数列(odd row cell)に対しては、OAIのカラム入力を反転(89)させて入力することによって、カラムコードが“0”である場合にスイッチが“ON”になるようにする。このようにすることで、スイッチが常時一つずつ状態転換することができるように保証する。
【００５６】
すなわち、本発明によってデジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために2m/2×2m/2のセルと、パワーアップ(power-up)時に初期発振を制御するための追加のセルを備え、上記セルは、PMOSゲート電圧制御抵抗マトリックスで構成され、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗をそれぞれの列と列の間に挿入した構成を備え、第1カラムのセルのゲートには、反転した列(row)データが入力され、偶数列のセルのゲートには、列(row)データとカラムデータをOR演算した値と先行列(row)のデータ値をAND演算した値を反転したOAI(or-and-invert)演算結果を入力して、奇数列のセルのゲートには、反転(invert)された列(row)データとカラムデータをOR演算した値と先行列(row)のデータ値をAND演算した値を反転したnot-OAI(not-or-and-invert)演算結果を入力することが望ましい。
【００５７】
以上のように、本願発明は、32×32ビットのスイッチングマトリックスを利用して供給電源に連結された抵抗値を可変させ、発振器に入力される電流を制御することになる。ところで、1024個の電流レベルの中で、レベル1からレベル2に転換するときには、電流値の変化が100%である反面、1023レベルから1024レベルに転換するときには、0.1%の変化に過ぎない。したがって、全体的に変化量を均等化(equalize)させる作業が必要である。
【００５８】
このように、スイッチングマトリックスで上位に位置したスイッチの影響を減少させ、下位に位置したスイッチの影響と均等化させるために、本発明は、可変抵抗の要素(91')を具現化するために構成された第1PMOSトランジスタ(91)の配列に追加で、垂直抵抗(92')を示す第2PMOSトランジスタ(92)を列(row)の間に挿入することによって、電流変化の比率均等化(equalize)を図ることができる。
【００５９】
図7は、本発明の好適な実施例によって、スイッチングマトリックスを構成する抵抗の配列に第1PMOSトランジスタ(91)に加えて第2PMOSトランジスタ(92)を列と列の間に挿入することによって、抵抗変化の均等化を図った構成を示した図面である。
【００６０】
図8は、本発明によるクロック・データ復元機のダイレクトフォワードパスを構成するブロックを示した図面である。先立って説明した通り、本発明によるクロック・データ復元機は、1：8デシリアライザ(8)を通じて、8ビットのデータと8ビットのエッジ情報が制御論理回路(図示されていない)に入力され、32+ 32ビットのサーモメーターコードを出力することによって、デジタル制御発振器(200)の周波数をチューニングする。ここで、フィードバックループの安定性(stability)を図るために、2ビットのフォワードパスが位相検出器(9)とデジタル制御発振器(200)の間を連結する。
【００６１】
本発明では、従来技術の電荷ポンプ回路とRCループフィルタの代わりに、電荷ポンプPLLを用いることを特徴とする。図8に図示したデジタル制御発振器は、3段インバータチェーン(3-stage inverter chain)で具現化することができ、供給電源(power supply)は、デジタル方式で制御される可変抵抗(digitally controlled)で具現化することができる。本発明の好適な実施例として、デジタル制御可変抵抗は、周波数チューニングのために、1024個のPMOSトランジスタスイッチで構成することができ、電力上昇時に初期発振を制御するために、96個のスイッチを構成することができる。
【００６２】
本発明によるクロック・データ復元機のデジタル制御発振器(200)は、2ビットダイレクトパスのために追加でチューニングセル(700)を備え、位相検出器(9)からアップダウン信号が入力される。ダイレクトフォワードパスのチューニングセル(700）は、積分パス(図示していない)より8倍速い速度でデジタル制御発振器(200)の周波数を直接制御し、回路の安定性(stability)を図る。
【００６３】
ここで、デジタル制御発振器(200)は、CPROPの値にともない、1ないし8チューニングセルの間でアップダウン(UP/DN)信号がオン・オフを制御するようにする。ループ回路の安定性と帯域幅の側面において、デジタル制御発振器(200)のチューニングステップ(fstep=fn+1/fn)は、できる限り均等であることが望ましい。周波数チューニングステップが均等であることは、デジタル制御コードが増加するのにともなって、周波数が指数関数的に、fn=f0fstepn増加することを意味する。
【００６４】
このために、本発明は、列と列の間にPMOSトランジスタを追加挿入したスイッチングマトリックスを構想する。このようにすることで、抵抗値の変化を殆ど指数関数的列コード(row code)に変化させながら、周波数チューニングを殆ど指数関数的に変わるように近接させることができる。
【００６５】
図9および図10は、本発明によって、スイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得た周波数チューニング結果を示した図面である。図9に示したように、本発明によるクロック・データ復元機を構成するデジタル発振器は、デジタル制御コードを0から1024レベルに変化させるとき、ほとんど理想値に近接している。また、図10に示したように、本発明によるクロック・データ復元機を構成するデジタル制御発振器は、制御コードのレベル変化に対して殆ど均等に変化率を示していることが分かる。
【００６６】
図11は、本発明の好適な実施例によって、クロック・データ復元機の1ブロックを構成する積分パス(integral path)の構成を示した図面である。図11は、図3の合成制御論理回路(600)の動作原理を示した図面であり、合成制御論理回路(fully synthesized control logic;600)は、アップダウン(UP/DN)信号発生器(28)、IIRフィルタ(29)、シグマデルタモジュレータ(300)、バイナリツーセグメントサーモメーター変換器(400)、周波数検出器(31)で構成されている。
【００６７】
アップダウン信号発生器(28)は、前段の1：8デシリアライザ(8)が転送する16ビット信号から-8〜+8までのアップダウン信号を生成する。一方、IIRフィルタ(29)は、入力される-8〜+8レベルの位相情報を積分して17ビットの周波数コードを生成する。17ビットの分解能を有するデジタル制御発振器(DCO;200)をハードウェア的に具現化することが容易ではないので、 第1シグマデルタモジュレータ(1st order ΣΔ modulator；300)を利用し、17ビットの中でLSB7ビットをディザリング(dithering)してMSB 10ビットの周波数制御コードを生成する。このように、ディザリングアルゴリズムを適用することによって、シリアル入力データにアップダウン変化がない場合には、LSB 7ビットを利用して小数点以下を制御するコードを生成できる。
【００６８】
図12および図13は、本発明によるクロック・データ復元機を利用してクロックを復元した実施例を示した図面である。図12および図13に示したように、中心周波数の分解能は8 ppmであり、これは、IIRフィルタの17ビット分解能に起因する。図12に示したように、ディザリングによるスパー(spur)としてのディザリング周波数も312.5 MHzで現れることが分かる。これは、入力シリアルデータのビット転送率が2.5 Gb/sであることを勘案すると、ディザリングロジック回路が1/8速度で動作するのと一致する。
【００６９】
量子化効果は時間領域でジッタ(gitter)に変換されるが、図14は、1.2V電源下で2.5Gb/sビット転送速度におけるPRBS 231- 1パターンを示している。図11に示したように、RMSジッタは7.2PSであり、ピークツーピークジッタは47.2PSであり、これは、ギガビットトランシーバーとしての応用目的で充分である。
【００７０】
前述した内容は、後述する発明の特許請求範囲をより一層理解できるように本発明の特徴と技術的長所を多少幅広く改善した。本発明の特許請求範囲を構成する付加的な特徴と長所は以下で詳述されるだろう。開示された本発明の概念と特定実施例は、本発明と類似目的を遂行するための他の構造の設計や修正の基本として、直ちに使用できることが当該技術分野の熟練した人々によって認識されなければならない。
【００７１】
また、本発明で開示された発明概念と実施例が本発明の同一目的を遂行するために、他の構造に修正したり設計するための基礎として、当該技術分野の熟練した人々によって用いられるだろう。また、当該技術分野の熟練した者によるそのような修正または変更された等価構造は、特許請求範囲で記述した発明の思想や範囲を外れない限度内で多様な進化、置換えおよび変更が可能である。
【産業上の利用可能性】
【００７２】
以上のように、本発明は、クロック・データ復元機全体の回路をデジタル回路で具現化することによって、百ナノメートル以下のデザインルールが適用される半導体工程において、従来のアナログ電荷ポンプPLL回路で起こるVCOの漏洩電流問題と電流ソース具現化の困難を解決する。さらに、本発明は、周波数チューニングのためのブロックをデジタルフィルタとデジタル制御発振器(DCO)で具現化することによって、従来のアナログ回路が抱えていた漏洩電流によるジッタ問題と電源電圧のスケールダウンによる回路設計上の困難を克服し、フィルタ係数をプログラムできるようにする長所がある。
【００７３】
また、本発明は、デジタルフィルタの動作速度が遅い点を補完するために、ループ回路の安定性を図るためのダイレクトフォワードパスと積分パスを分離して、積分パスはサブクロック率で動作できるようにしており、ディザリング回路を具現化することによって、量子化による量子化雑音問題とチューニング不均等問題を解決している。本発明によるクロック・データ復元機は、1.0 V以下の電源電圧下において、ギガビット転送速度のトランシーバーに応用することができる効果がある。
【技術分野】
【０００１】
本発明は、シリアルデータ通信(serial date communication)方式において受信されるデータビットストリーム(bitstream)からクロック信号およびデータを復元するクロック・データ復元機(clock data recovery;CDR)と、これを適用したトランシーバー(transceiver)に関するものであり、特に、クロック・データ復元機を構成する回路全体をアナログ回路なしで、デジタル回路だけで具現化するための技術に関するものである。
【背景技術】
【０００２】
最近になって、ギガビット毎秒(GB/s)の高速シリアルリンク(serial link)方式の通信方式が普遍化し、シリアルリンクトランシーバー(transceiver)は、単一チップ内部に内蔵されている。このようなシリアルリンク方式のチップ ツーチップ(chip-to-chip)通信においては、受信側のためにクロック信号が別途に転送されないで、データだけが通信チャネルを通じて転送される。したがって、受信されたギガビット毎秒級のシリアルデータビットを処理するためには、転送されたシリアルデータビットからクロック情報とデータ情報を抽出するクロック・データの復元(CDR)が必要である。
【０００３】
現在、当業界では、電圧制御発振器(VCO;voltage controlled oscillator)と電荷ポンプ位相ロックループ回路(CPPLL;charge pump phase-locked loop)をアナログ回路で具現化する方式が使われている。
【０００４】
図1は、従来技術により当業界で使われている電荷ポンプ位相ロックループの構成を示す図面である。
【０００５】
図1に示したように、従来技術によるクロック・データ復元(CDR)回路は、位相検出器(10)、周波数検出器(20)、電圧制御発振器(VCO;voltage controlled oscillator;30)および電荷ポンプ回路(40)で構成されている。従来技術によるクロック・データ復元回路の位相検出器(10)は、VCO(30）が提供するクロックを以って、シリアルデータビットストリームをサンプリングしてデータ値とエッジ値を検出することによって、サンプリングされたデータの位相を検出する。
【０００６】
このときに、検出された位相値が遅延する場合には、現在のクロック周波数が遅いことを意味するので、アップ(UP)信号を発生させて電荷をポンプするようにトランジスタ(42)をターンオン(turn on)させ、キャパシタ(41)両端に印加される電圧を上昇させる。その結果、電圧制御発振器(30)に印加される電圧が増加するので、発振器が作り出す復元クロックの周波数は増加するようにチューニングされる。
【０００７】
これとは反対に、万一、位相検出器(10)が検出したサンプリング時点の位相がとても速い場合には、クロック周波数を低くしなければならないので、ダウン(DN)信号を発生させ、電荷ポンプ回路(40）が、キャパシタ(41)両端の電圧が下降するように、電荷を引出(pull down)す役割をする。
【０００８】
このように、従来技術によるクロック・データ復元回路は、電圧制御発振器(30)の出力を帰還(feedback)させ、シリアルデータ信号が検出される位相をモニターすることによって、復元クロックを微調整する。このときに、受信側で復元クロックの周波数と入力されるシリアルデータの周波数の間にエラーが顕著にある場合には、周波数検出器(20)は、ロック(lock)をかけてレファレンス(reference)クロック周波数でデータをサンプリングするように強制する。
【０００９】
以上で説明した従来技術によるCPPLL(charge pump phase-locked loop)方式のクロック・データ復元回路は、アナログ回路またはアナログデジタル混合回路で具現化されている。すなわち、一般的に従来技術は、位相検出器(10)と周波数検出器(20)部分は、デジタル回路で具現化して、図1の右側ブロックの電圧制御発振器(VCO;30)および駆動電荷ポンプ回路(40)は、アナログ回路で具現化したアナログデジタル混合回路が使われている。
【００１０】
ところで、最近になって半導体集積回路の集積度が増し、デザインルール(design rule)が100ナノメートル(100 nanometer)以下に縮小されている。これにともない、ゲート酸化膜の厚さもスケーリング法則により、数ナノメートルまたは10ナノメートル水準の範囲で減少している。
【００１１】
半導体集積回路に集積化されるキャパシタは、通常、ゲート酸化膜キャパシタで具現化されるが、ゲート酸化膜の厚さがナノメートルスケールで減少すれば、従来技術の場合、電荷ポンプ回路(40)を構成するキャパシタ(41)の漏洩電流(leakage current）が顕著に増加する問題が発生する。したがって、電圧制御発振器(30)を制御する電圧が、漏洩電流によって影響を受けることになり、ナノメートルにスケールダウンした半導体工程でクロックを微細に調整して復元するのは容易ではない。
【００１２】
さらに、百ナノメートル以下のスケールダウンしたデザインルールを適用する半導体集積回路では、電源電圧(power supply)は1.0 V以下のものを使うことになるため、図1の電荷ポンプ回路(40)で必要な電流ソース(current source;45)を具現化することが不可能になる。
【００１３】
モストランジスタ(MOS Transistor)を利用して電流ソースを具現化するには、トランジスタを飽和モード(saturation mode)で動作させなければならないが、このためには電源ラインから接地ラインまで少なくとも1.0 V以上の電圧が必要である。したがって、1.0 V以下の電源電圧を使わなければならないという制限が与えられる百ナノメートル以下の集積回路工程で、アナログ回路方式の電荷ポンプ回路を具現化することは容易ではない。
【発明の概要】
【００１４】
したがって、本発明の第1の目的は、アナログ回路で具現化された電荷ポンプ回路および電圧制御発振器回路をデジタル回路で具現化して、クロック・データ復元機全体をデジタル回路化する技術を提供するところにある。
【００１５】
本発明の第2の目的は、上記第1の目的に加えて、電荷ポンプ回路および電圧制御発振器回路をデジタル回路またはデジタルフィルタを利用してデジタル回路に変換する場合に、量子化エラーによるジッタ(jitter)発生問題と、デジタルフィルタが有する遅延動作特性の問題を解決する方法および構成アーキテクチャを提供するところにある。
【００１６】
本発明の第3の目的は、上記第1の目的に加えて、デジタル制御発振器を制御する回路ブロックの大きさをハードウェア的に最小化できる回路構成とグリッチの発生を最小化し、周波数チューニングステップを同じ間隔でイコライズ(equalize)できる方法と具現化回路を提案するところにある。
【００１７】
本願発明は、クロック・データ復元機全体をデジタル回路化する方法を開示しており、微細線幅のアナログ半導体集積回路で起こる漏洩電流(leakage current)によるジッタ(jitter)問題を解決し、電源電圧(supply voltage)を1.0 V以下で設計をしなければならない制限が与えられても、回路を動作させるのにいかなる問題点もなくなる。また、本発明は、クロック・データ復元機全体をデジタル回路化する過程で発生する様々な技術的課題を解決する方法を提供する。
【００１８】
上記目的を達成するために、本発明によるクロック・データ復元機は、電荷ポンプ回路をデジタルフィルタ回路(digital filter)で具現化し、電圧制御発振器は、デジタル制御発振器(DCO;digitally controlledoscillator)で構成されることを特徴とする。本願発明によるデジタル制御発振器は、多重インバータチェーン(multistage inverter chain)で構成されており、それぞれのインバータに電源電流を供給する電源電圧(power supply)と、インバータの間に可変抵抗スイッチングマトリックスを構成することによって、抵抗値を変化させて供給電流を調整し、その結果、発振周波数をチューニングする方式を用いている。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術による電荷ポンプ位相ロックループ(CPPLL;charge pump phase-locked loop)受信機の構成を示した図面である。
【００２０】
【図２】図２は、本発明によるクロック・データ復元機(CDR;clock data recovery)全体をデジタル回路で具現化するための構成を示した図面である。
【００２１】
【図３】図３は、本発明の好適な実施例によってクロック・データ復元機をデジタル回路で具現化した構成を示した図面である。
【００２２】
【図４】図４は、本発明によるクロック・データ復元機を構成する要素のうち、バイナリツーセグメントサーモメーター変換器(B2T)の動作原理を説明した図面である。
【００２３】
【図５】図５は、本発明の好適な実施例によってグリッチ(glitch)の発生を未然に防止できるアルゴリズムとデジタル回路での具現化方法を示した図面である。
【図６】図６は、本発明の好適な実施例によってグリッチ(glitch)の発生を未然に防止できるアルゴリズムとデジタル回路での具現化方法を示した図面である。
【００２４】
【図７】図７は、本発明の好適な実施例によって可変抵抗スイッチングマトリックスを構成するそれぞれの列と列の間に垂直抵抗(vertical resistor)を追加して、抵抗変化の均等化(equalize)を図った構成を示した図面である。
【００２５】
【図８】図８は、本発明によるクロック・データ復元機のダイレクトフォワードパス(direct forward path)を構成するブロックを示した図面である。
【００２６】
【図９】図９は、本発明の好適な実施例によってスイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得る周波数チューニングの結果を示した図面である。
【図１０】図１０は、本発明の好適な実施例によってスイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得る周波数チューニングの結果を示した図面である。
【００２７】
【図１１】図１１は、本発明の好適な実施例によってクロック・データ復元機の1ブロックを構成する積分パス(integral path)の構成を示した図面である。
【００２８】
【図１２】図１２は、本発明によるクロック・データ復元機を利用して、クロックを復元した実施例を示した図面である。
【図１３】図１３は、本発明によるクロック・データ復元機を利用して、クロックを復元した実施例を示した図面である。
【００２９】
【図１４】図１４は、本発明の実施例として、1.2V電源下で2.5Gb/sビット転送速度におけるPRBS (231-1)パターンを示した図面である。
【発明を実施するための形態】
【００３０】
本発明の好適な実施例として、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列(array)を用いて具現化しており、PMOSトランジスタはゲートに入力される信号にともなって伝導電流量が制御されるので、可変抵抗の役割を遂行することになる。このときに、本発明は、低いレベルにおける周波数チューニングステップと、高いレベルにおける周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列(row)と列(row)の間に垂直抵抗を挿入する方法を提案している。もちろん、垂直抵抗は、PMOSトランジスタで具現化しており、ゲートは接地する。
【００３１】
また、デジタル制御発振器(DCO)およびアナログ方式の電圧制御発振器(VCO)とを比較するときに生じる量子化エラーによるジッタ発生問題を解消するために、本発明では、第1シグマデルタモジュレータ(1stΣΔmodulator)を用いたディザリング(dithering)アルゴリズムを具現化しており、例えば、17ビットの分解能を担保するために、10ビットのMSBと追加の7ビットのLSBをディザリング処理して入力されるデジタル信号において、アップダウン変化がない場合にもエラーが発生するのを防止している。
【００３２】
本発明によるクロック・データ復元機は、デジタル制御発振器の発振周波数を制御統制するデジタルコードをバイナリで入力する場合、制御回路がハードウェア的に大きくなってチップサイズが増加することがあるので、本発明では、セグメントサーモメーター(segmented thermometer)方式を適用して、少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
【００３３】
以上のような本願発明は、請求項1ないし7に詳細に記載されており、本願発明によるクロック・データ復元機は、現在のクロックを以って入力されるシリアルデータをサンプリングし、データ(data)とエッジ(edge)のデジタル信号シーケンスをそれぞれ出力する位相検出器；上記位相検出器が出力するデータとエッジ値のデジタル信号シーケンスをそれぞれnビットずつのバス信号で1：n変換するデシリアライザ(deserializer)；多重インバータチェーン(multi-stage inverter chain)で構成され、上記インバータチェーンを構成するそれぞれのインバータに電流を供給する電源電圧と、それぞれのインバータの間に供給電流の大きさをデジタル制御信号により制御するように抵抗が可変される可変抵抗スイッチングマトリックスを備え、供給電源から供給される電流の大きさが外部デジタル制御によって制御されるようにすることによって、発振周波数が調整されたクロックを発生させ、上記位相検出器に提供するデジタル制御発振器(DCO)；上記デシリアライザが出力するnビットのデータと、nビットのエッジデータが入力され、サーモメーターコード形態のデジタル制御コードを生成し、上記デジタル制御発振器に提供するデジタル合成制御論理回路；上記位相検出器が出力するデータと、エッジが入力されて2ビットのダイレクトフォワードパスを構成し、上記デジタル合成制御論理回路よりn倍速い速度で上記デジタル制御発振器が生成するクロック周波数を直接制御するダイレクトフォワードパス回路を含んで構成され、上記構成要素は、全てデジタル回路で具現化されることを特徴とするクロック・データ復元機を提供する。
【００３４】
また、本発明によるクロック・データ復元機を構成するデジタル合成制御論理回路は、上記デシリアライザが出力するnビットのデータと、nビットのエッジデータが入力され、-n〜+n範囲のレベルであり、周波数の増加または減少を命令するコードを出力するアップダウン信号発生器；上記アップダウン信号発生器が出力するアップダウン信号を積分して、(m+k)ビットのデジタルコードを生成するIIRデジタルフィルタ；上記IIRデジタルフィルタが出力する(m+k)ビットのデジタルコードのうち、下位LSB kビットをディザリング(dithering)して上位MSBで構成されたmビットのデジタルコードで出力することによって、(m+k)ビットの分解能を有する効果を持つようにする第1シグマデルタモジュレータ；上記第1シグマデルタモジュレータが出力するmビットのコードに対応した総2m個の周波数チューニングレベルを2m/2+(2m/2-1)ビットのサーモメーターコードに変換して、上記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスの列およびカラムルーティングワイヤーに提供するバイナリツーセグメントサーモメーター変換器；および上記デジタル制御発振器が出力するクロック周波数がレファレンス周波数と選定サイズ以上の誤差が発生する場合、上記レファレンス周波数に該当するデジタルコードを強制入力する周波数検出器を含むことが望ましい。
【００３５】
また、本発明では、可変抵抗スイッチングマトリックスでデータが変換されるときに発生するグリッチを除去するために、可変抵抗スイッチングマトリックスの第1カラムのセルは該当列(row)の値が“1”である場合に“on”になり、偶数番目の列のセルは該当カラムコードが“1”である場合に“on”になり、奇数番目の列のセルは該当カラムコードが“0”である場合に“on”になるように制御することが望ましい。
【００３６】
また、周波数チューニングステップを均等化するために、本発明によってデジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ(power-up)時に初期発振を制御するための追加のセルを備え、上記セルは、PMOSゲート電圧制御抵抗マトリックスで構成され、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗をそれぞれの列と列の間に挿入した構成を選ぶことが望ましい。
【００３７】
以下では、添付図面の図2ないし図14を参照しながら、本発明によるクロック・データ復元機の好適な実施例と構成上の特徴を詳細に説明する。
【００３８】
図2は、本発明によるクロック・データ復元機の構成を示した図面である。図2に示したように、本発明は、好適な実施例として、位相検出器(PD；10)、周波数検出器(20)、デジタルフィルタ(100)、デジタル制御発振器(DCO;200)で構成されている。
【００３９】
ところで、図2のデジタルフィルタ(100)とデジタル制御発振器(DCO;200)を用いてクロック発生回路をデジタル回路で具現化するにあたって、実質的に解決しなければならない技術的問題点が存在する。すなわち、本願発明のCDRを構成するデジタル制御発振器(200)は、デジタル回路の属性上、量子化エラー(quantization error)によるジッタ(jitter)を避けることができず、このような時間不確実性(time uncertainty)を軽減するためには、高分解能(fine resolution)のデジタル制御発振器を設計しなければならない。
【００４０】
また、位相検出器(10)に入力されるシリアルデータ(serial data)ビットストリームにおいて、アップダウン変化が偶然にない場合、例えば、11111111000・・・などのように“1”信号または“0”信号が連続してアップダウン変化なしに入ってくる場合には、位相および周波数の検出において、エラーが累積発生することになる。
【００４１】
したがって、本発明によるADPLL(all-digital phase-locked loop)クロック・データ復元機は、前述した量子化エラー発生問題と位相および周波数検出における累積エラー発生問題など、デジタル回路化するにあたって起こる技術的課題を解決できる方法を同時に提案する。
【００４２】
また、図2に示した通り、本発明によるクロック・データ復元機を構成するデジタルフィルタ(100)ブロックは、動作速度が数百MHz程度で非常に遅いため、ギガビット毎秒(GBPS)ストリームで入力されるシリアルデータを処理する位相検出器(10)部分との動作を同期させることが容易ではない。以下の発明の詳細な説明では、デジタルフィルタ回路の遅延動作速度問題によるデジタル回路具現化の困難を克服する、本発明の解決方案を提示する。
【００４３】
図3は、本発明の好適な実施例によるクロック・データ復元機の構成を示した図面である。図3に示したように、本願発明によるクロック・データ復元機の構成上の特徴は、ギガビット転送速度で動作するダイレクトフォワードパス(direct forward path)と数百メガヘルツ程度の遅い速度で動作する積分パス(integral path)、すなわち、合成制御論理回路(600)ブロックを区別して構成しており、合成制御論理回路(600)ブロックは、1：8デシリアライザ(deserializer；8)を通じてシリアルデータ(serial data)を8ビットの並列データバス形態に変換し、周波数を8倍程度低くしてデジタルフィルタ論理回路に伝達している。このように、デジタル合成制御論理回路(600)ブロックのクロック速度を8倍遅くすることでデジタルフィルタ回路が正確に周波数をトラッキングすることができるようにしている。
【００４４】
図3は、本発明の思想を簡単に説明するために、1：8にデシリアライズさせ、17ビットから7ビットは、ディザリングのためのLSBを用いて10ビットのデジタル制御コードを生成し、これを32ビットのサーモメーターコードで生成することを実施例にあげているが、本発明の思想は、必ずしも例示されたビット数に限定される必要はない。
【００４５】
データサンプラーおよびリタイマー(data sampler & retimer；9)は、入力されるシリアルデータをサンプリングし、データ(data)とエッジ(edge)値をサンプリングしてXORゲート(65)動作を遂行した後、位相情報を積分器(66)で積分してデジタル制御発振器(200)を制御することによって、クロック復元段階で適切なダンピング(damping)因子を認可する役割を遂行する。すなわち、図3のダイレクトフォワードパス(direct forward part)を通じて入力されるシリアルデータのギガビット毎秒速度のデジタルデータストリームのサンプリングされたデータとエッジの位相を検出して発振器を直接制御することによって、一種のダンピング因子(damping factor)を認可する効果が発生して、回路のチューニングの安定性を図る。
【００４６】
一方、本発明の好適な実施例によって、1：8の割合で8ビットバスでデシリアライズ(deserialize)された入力データおよびエッジ信号値は、アップダウンおよび加算器(up/dn & sum；28)に入力され、- 8〜+ 8の間の16のレベルが4ビット情報で出力され、4ビットの位相に対する追跡情報は、フィルタ係数とかけられて積分器(29)を通じて積分され、デジタル積分器(29)を通じて加算される。
【００４７】
一方、デジタル積分器(29)から出力された17ビットの情報は、第1シグマデルタモジュレータ(300)を通じて10ビット情報に変換される。ここで、第1シグマデルタモジュレータ(300)の役割は、いわゆるディザリング(dithering)を遂行するが、先立って言及したように、入力シリアルデータ信号が同一の値で連続して位相変化がないと検出されるときに、周波数エラーが累積される問題を解決する。
【００４８】
本発明の好適な実施例によって、総17ビットの情報のうち上位10ビットは整数値を示し、残り7ビットは小数点以下の値を表現することによって、周波数累積エラーを解決する。すなわち、ディザリング回路は、入力デジタルデータが連続して111…で入ってくる場合、小数点以下の値にこれをカウントすることによって量子化エラーを補償する。
【００４９】
一方、第1シグマデルタモジュレータ(300)から出力される10ビットのデジタル信号は、バイナリツーセグメントサーモメーター変換器(400)によって5ビットずつに分けられ、32ビットのサーモメーター(thermometer)バスに変換される。このように、10ビットのデータを5ビットにセグメントした後、32ビット×32ビットのサーモメーター信号に変換することによって、ハードウェアの大きさを減少させることができる。
【００５０】
図4は、本発明によるクロック・データ復元機を構成するバイナリツーセグメントサーモメーター変換器の動作原理を示した図面である。図4に示したように、インバータ(inverter；350)を互いにチェーンのようにフィードバック連結して構成したリング発振器を示している。一方、リング発振器のインバータ(350)に供給される供給電源電流は、可変抵抗(351)によって制御することができ、可変抵抗(351)の大きさを増加させて電源供給電流を減少させれば、リング発振器の発振周波数は減少し、反対に可変抵抗(351)の大きさを減少すれば、発振周波数を増加させることができる。
【００５１】
本発明によるバイナリツーセグメントサーモメーター変換器(400)は、第1シグマデルタモジュレータ(300)から出力された10ビットバス情報、すなわち、210= 1024レベルの入力を25×25、すなわち、32×32のスイッチングマトリックスで実現することに着眼点を置いている。すなわち、本発明は、1024個の制御ラインの代わりに、32× 32のスイッチングマトリックスを構成して発振周波数をチューニング制御している。例えば、レベル131を表現する場合、131=32×4+3であるので、ここで、4はMSBとして列(row)に“1111000…00”で表示し、残り3はLSBでカラム(column)に“11100…000”で表示する。
【００５２】
図4に示したように、MSB 4は総32ビット“11100…000”で列に表示され、LSB 3は“1110000…000”でカラムに表示する。このときに、列の値が1である場合にはスイッチングマトリックスはONさせ、列の値が0である場合にはカラム値を参照して、1である場合にはON、0である場合にはOFFにすれば図4のようになる。このようにして、1024個レベルは32×32のスイッチングマトリックスで表現することができる。このようにすることで、1024個のレベルをハードウェアで具現化する代わりに、64個程度の規模のハードウェア具現化を通じて、ハードウェアの大きさを相当減らすことになる。
【００５３】
ところで、本発明によるスイッチングマトリックス方式のセグメントサーモメーター変換器の場合、列(row)コードが1から0に転換するとき、または0から1に転換するときにグリッチ(glitch)が発生することがある。すなわち、例えば、127レベル(127=32×3+31)から128レベル(128=32×4+0)にデジタル制御発振器(200)の入力電流を制御するセグメントサーモメーター(400)のスイッチングマトリックスのMSBが(11100…0)から(11110000…0)に転換すると同時に、LSBが(11111…1)から(000…0)に転換することになる。この場合、LSB全てのビットが1→0に転換することになるため、信号雑音のグリッチ(glitch)が発生することがある。本発明では、このようにグリッチが発生するのを防止することに着眼した方法を開示している。
【００５４】
図5および図6は、本発明の好適な実施例によって、グリッチ発生を防止したスイッチングマトリックス方式のセグメントサーモメーター変換器のアルゴリズムと具現化方法を示した図面である。図6に示したように、MSBを示す列(row)の中で偶数列と奇数列を区分し、奇数列を制御する論理回路の入力端のカラム値を反転(inverting)して入力することによって、MSBが0から1に転換するときに、LSBが(1111…1)から(00…0)に多数が同時に転換されるのを防止することができる。
【００５５】
これを図6を参照してもう一度説明すれば、偶数列(even row cell)に対しては、OAI(OR-AND-INVERT；88)回路を構成し、ORゲート入力には現在の列(2n)とカラム(m)を入力することによって、カラムコードが“1”であるときにスイッチが“ON”になるようにする。これに反して、奇数列(odd row cell)に対しては、OAIのカラム入力を反転(89)させて入力することによって、カラムコードが“0”である場合にスイッチが“ON”になるようにする。このようにすることで、スイッチが常時一つずつ状態転換することができるように保証する。
【００５６】
すなわち、本発明によってデジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために2m/2×2m/2のセルと、パワーアップ(power-up)時に初期発振を制御するための追加のセルを備え、上記セルは、PMOSゲート電圧制御抵抗マトリックスで構成され、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗をそれぞれの列と列の間に挿入した構成を備え、第1カラムのセルのゲートには、反転した列(row)データが入力され、偶数列のセルのゲートには、列(row)データとカラムデータをOR演算した値と先行列(row)のデータ値をAND演算した値を反転したOAI(or-and-invert)演算結果を入力して、奇数列のセルのゲートには、反転(invert)された列(row)データとカラムデータをOR演算した値と先行列(row)のデータ値をAND演算した値を反転したnot-OAI(not-or-and-invert)演算結果を入力することが望ましい。
【００５７】
以上のように、本願発明は、32×32ビットのスイッチングマトリックスを利用して供給電源に連結された抵抗値を可変させ、発振器に入力される電流を制御することになる。ところで、1024個の電流レベルの中で、レベル1からレベル2に転換するときには、電流値の変化が100%である反面、1023レベルから1024レベルに転換するときには、0.1%の変化に過ぎない。したがって、全体的に変化量を均等化(equalize)させる作業が必要である。
【００５８】
このように、スイッチングマトリックスで上位に位置したスイッチの影響を減少させ、下位に位置したスイッチの影響と均等化させるために、本発明は、可変抵抗の要素(91')を具現化するために構成された第1PMOSトランジスタ(91)の配列に追加で、垂直抵抗(92')を示す第2PMOSトランジスタ(92)を列(row)の間に挿入することによって、電流変化の比率均等化(equalize)を図ることができる。
【００５９】
図7は、本発明の好適な実施例によって、スイッチングマトリックスを構成する抵抗の配列に第1PMOSトランジスタ(91)に加えて第2PMOSトランジスタ(92)を列と列の間に挿入することによって、抵抗変化の均等化を図った構成を示した図面である。
【００６０】
図8は、本発明によるクロック・データ復元機のダイレクトフォワードパスを構成するブロックを示した図面である。先立って説明した通り、本発明によるクロック・データ復元機は、1：8デシリアライザ(8)を通じて、8ビットのデータと8ビットのエッジ情報が制御論理回路(図示されていない)に入力され、32+ 32ビットのサーモメーターコードを出力することによって、デジタル制御発振器(200)の周波数をチューニングする。ここで、フィードバックループの安定性(stability)を図るために、2ビットのフォワードパスが位相検出器(9)とデジタル制御発振器(200)の間を連結する。
【００６１】
本発明では、従来技術の電荷ポンプ回路とRCループフィルタの代わりに、電荷ポンプPLLを用いることを特徴とする。図8に図示したデジタル制御発振器は、3段インバータチェーン(3-stage inverter chain)で具現化することができ、供給電源(power supply)は、デジタル方式で制御される可変抵抗(digitally controlled)で具現化することができる。本発明の好適な実施例として、デジタル制御可変抵抗は、周波数チューニングのために、1024個のPMOSトランジスタスイッチで構成することができ、電力上昇時に初期発振を制御するために、96個のスイッチを構成することができる。
【００６２】
本発明によるクロック・データ復元機のデジタル制御発振器(200)は、2ビットダイレクトパスのために追加でチューニングセル(700)を備え、位相検出器(9)からアップダウン信号が入力される。ダイレクトフォワードパスのチューニングセル(700）は、積分パス(図示していない)より8倍速い速度でデジタル制御発振器(200)の周波数を直接制御し、回路の安定性(stability)を図る。
【００６３】
ここで、デジタル制御発振器(200)は、CPROPの値にともない、1ないし8チューニングセルの間でアップダウン(UP/DN)信号がオン・オフを制御するようにする。ループ回路の安定性と帯域幅の側面において、デジタル制御発振器(200)のチューニングステップ(fstep=fn+1/fn)は、できる限り均等であることが望ましい。周波数チューニングステップが均等であることは、デジタル制御コードが増加するのにともなって、周波数が指数関数的に、fn=f0fstepn増加することを意味する。
【００６４】
このために、本発明は、列と列の間にPMOSトランジスタを追加挿入したスイッチングマトリックスを構想する。このようにすることで、抵抗値の変化を殆ど指数関数的列コード(row code)に変化させながら、周波数チューニングを殆ど指数関数的に変わるように近接させることができる。
【００６５】
図9および図10は、本発明によって、スイッチングマトリックスの列と列の間に追加の抵抗を挿入した場合に得た周波数チューニング結果を示した図面である。図9に示したように、本発明によるクロック・データ復元機を構成するデジタル発振器は、デジタル制御コードを0から1024レベルに変化させるとき、ほとんど理想値に近接している。また、図10に示したように、本発明によるクロック・データ復元機を構成するデジタル制御発振器は、制御コードのレベル変化に対して殆ど均等に変化率を示していることが分かる。
【００６６】
図11は、本発明の好適な実施例によって、クロック・データ復元機の1ブロックを構成する積分パス(integral path)の構成を示した図面である。図11は、図3の合成制御論理回路(600)の動作原理を示した図面であり、合成制御論理回路(fully synthesized control logic;600)は、アップダウン(UP/DN)信号発生器(28)、IIRフィルタ(29)、シグマデルタモジュレータ(300)、バイナリツーセグメントサーモメーター変換器(400)、周波数検出器(31)で構成されている。
【００６７】
アップダウン信号発生器(28)は、前段の1：8デシリアライザ(8)が転送する16ビット信号から-8〜+8までのアップダウン信号を生成する。一方、IIRフィルタ(29)は、入力される-8〜+8レベルの位相情報を積分して17ビットの周波数コードを生成する。17ビットの分解能を有するデジタル制御発振器(DCO;200)をハードウェア的に具現化することが容易ではないので、 第1シグマデルタモジュレータ(1st order ΣΔ modulator；300)を利用し、17ビットの中でLSB7ビットをディザリング(dithering)してMSB 10ビットの周波数制御コードを生成する。このように、ディザリングアルゴリズムを適用することによって、シリアル入力データにアップダウン変化がない場合には、LSB 7ビットを利用して小数点以下を制御するコードを生成できる。
【００６８】
図12および図13は、本発明によるクロック・データ復元機を利用してクロックを復元した実施例を示した図面である。図12および図13に示したように、中心周波数の分解能は8 ppmであり、これは、IIRフィルタの17ビット分解能に起因する。図12に示したように、ディザリングによるスパー(spur)としてのディザリング周波数も312.5 MHzで現れることが分かる。これは、入力シリアルデータのビット転送率が2.5 Gb/sであることを勘案すると、ディザリングロジック回路が1/8速度で動作するのと一致する。
【００６９】
量子化効果は時間領域でジッタ(gitter)に変換されるが、図14は、1.2V電源下で2.5Gb/sビット転送速度におけるPRBS 231- 1パターンを示している。図11に示したように、RMSジッタは7.2PSであり、ピークツーピークジッタは47.2PSであり、これは、ギガビットトランシーバーとしての応用目的で充分である。
【００７０】
前述した内容は、後述する発明の特許請求範囲をより一層理解できるように本発明の特徴と技術的長所を多少幅広く改善した。本発明の特許請求範囲を構成する付加的な特徴と長所は以下で詳述されるだろう。開示された本発明の概念と特定実施例は、本発明と類似目的を遂行するための他の構造の設計や修正の基本として、直ちに使用できることが当該技術分野の熟練した人々によって認識されなければならない。
【００７１】
また、本発明で開示された発明概念と実施例が本発明の同一目的を遂行するために、他の構造に修正したり設計するための基礎として、当該技術分野の熟練した人々によって用いられるだろう。また、当該技術分野の熟練した者によるそのような修正または変更された等価構造は、特許請求範囲で記述した発明の思想や範囲を外れない限度内で多様な進化、置換えおよび変更が可能である。
【産業上の利用可能性】
【００７２】
以上のように、本発明は、クロック・データ復元機全体の回路をデジタル回路で具現化することによって、百ナノメートル以下のデザインルールが適用される半導体工程において、従来のアナログ電荷ポンプPLL回路で起こるVCOの漏洩電流問題と電流ソース具現化の困難を解決する。さらに、本発明は、周波数チューニングのためのブロックをデジタルフィルタとデジタル制御発振器(DCO)で具現化することによって、従来のアナログ回路が抱えていた漏洩電流によるジッタ問題と電源電圧のスケールダウンによる回路設計上の困難を克服し、フィルタ係数をプログラムできるようにする長所がある。
【００７３】
また、本発明は、デジタルフィルタの動作速度が遅い点を補完するために、ループ回路の安定性を図るためのダイレクトフォワードパスと積分パスを分離して、積分パスはサブクロック率で動作できるようにしており、ディザリング回路を具現化することによって、量子化による量子化雑音問題とチューニング不均等問題を解決している。本発明によるクロック・データ復元機は、1.0 V以下の電源電圧下において、ギガビット転送速度のトランシーバーに応用することができる効果がある。
【特許請求の範囲】
【請求項１】
シリアルデータ(serial data)から、データおよびクロックを復元するクロック・データ復元機であって、前記クロック・データ復元機は、
入力されるシリアルデータをクロックでサンプリングして、データおよびエッジのデジタル信号シークエンスをそれぞれ出力する位相検出器；
前記位相検出器が出力するデータおよびエッジのデジタル信号シークエンスをそれぞれnビットずつのバス信号で1：n変換するデシリアライザ；
多重インバータチェーンで構成される、デジタル制御発振器であって、前記インバータチェーンを構成するそれぞれのインバータに電流を供給する電源電圧と、それぞれのインバータの間の供給電流の大きさをデジタル制御信号により制御するように抵抗が可変される可変抵抗スイッチングマトリックスを備え、供給電源から供給される電流の大きさが外部デジタル制御によって制御されるようにすることによって、発振周波数が調整されたクロックを発生させて、前記位相検出器に提供する、前記デジタル制御発振器；
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータからサーモメーターコード形態のデジタル制御コードを生成し、前記デジタル制御発振器に提供する、デジタル合成制御論理回路；
前記位相検出器が出力するデータおよびエッジが入力される2ビットのダイレクトフォワードパスであって、前記デジタル合成制御論理回路よりn倍速い速度で、前記デジタル制御発振器が生成するクロック周波数を直接制御するダイレクトフォワードパス回路
を含んで構成され、前記構成要素は、全てデジタル回路で具現化されることを特徴とするクロック・データ復元機。
【請求項２】
前記デジタル合成制御論理回路が、
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータから、-n〜+n範囲のレベルで、周波数の増加または減少を命令するコードを出力するアップダウン信号発生器；
前記アップダウン信号発生器が出力するアップダウン信号を積分して、(m+k)ビットのデジタルコードを生成するIIRデジタルフィルタ；
前記IIRデジタルフィルタが出力する(m+k)ビットのデジタルコードのうち、下位LSB kビットをディザリングして上位MSBで構成されたmビットのデジタルコードで出力することによって、(m+k)ビットの分解能を有する効果を持つようにする、第1シグマデルタモジュレータ；
前記第1シグマデルタモジュレータが出力するmビットのコードに対応した総2m個の周波数チューニングレベルを2m/2+(2m/2-1)ビットのサーモメーターコードに変換して、前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスの列およびカラムルーティングワイヤーに提供するバイナリツーセグメントサーモメーター変換器；および
前記デジタル制御発振器が出力するクロック周波数とレファレンス周波数との間のエラーがしきい値を越える場合、前記レファレンス周波数に該当するデジタルコードを強制入力する周波数検出器
を含むことを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項３】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、第1カラムのセルは該当列の値が“1”である場合に“on”になり、偶数番目の列のセルは該当カラムコードが“1”である場合に“on”になり、奇数番目の列のセルは該当カラムコードが“0”である場合に“on”になるように制御することを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項４】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を特徴とする、請求項1に記載のクロック・データ復元機。
【請求項５】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を備え、第1カラムのセルのゲートには反転した列データが入力され、偶数列のセルのゲートには列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したOAI(or-and-invert)演算結果を入力し、奇数列のセルのゲートには反転した列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したnot-OAI(not-or-and-invert)演算結果を入力することを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項６】
前記ダイレクトフォワードパス回路は、前記位相検出器のデータおよびエッジ値をXOR演算してアップダウン信号を生成し、前記デジタル制御発振器の可変抵抗スイッチングマトリックスの最下端列を構成する2m/2のセルのゲートにアップダウン信号を提供して、前記デジタル合成制御論理回路よりn倍速い速度で前記デジタル制御発振器の周波数をチューニングすることを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項７】
請求項1〜6のいずれか一項に記載のクロック・データ復元機を備えたトランシーバー。
【請求項１】
シリアルデータ(serial data)から、データおよびクロックを復元するクロック・データ復元機であって、前記クロック・データ復元機は、
入力されるシリアルデータをクロックでサンプリングして、データおよびエッジのデジタル信号シークエンスをそれぞれ出力する位相検出器；
前記位相検出器が出力するデータおよびエッジのデジタル信号シークエンスをそれぞれnビットずつのバス信号で1：n変換するデシリアライザ；
多重インバータチェーンで構成される、デジタル制御発振器であって、前記インバータチェーンを構成するそれぞれのインバータに電流を供給する電源電圧と、それぞれのインバータの間の供給電流の大きさをデジタル制御信号により制御するように抵抗が可変される可変抵抗スイッチングマトリックスを備え、供給電源から供給される電流の大きさが外部デジタル制御によって制御されるようにすることによって、発振周波数が調整されたクロックを発生させて、前記位相検出器に提供する、前記デジタル制御発振器；
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータからサーモメーターコード形態のデジタル制御コードを生成し、前記デジタル制御発振器に提供する、デジタル合成制御論理回路；
前記位相検出器が出力するデータおよびエッジが入力される2ビットのダイレクトフォワードパスであって、前記デジタル合成制御論理回路よりn倍速い速度で、前記デジタル制御発振器が生成するクロック周波数を直接制御するダイレクトフォワードパス回路
を含んで構成され、前記構成要素は、全てデジタル回路で具現化されることを特徴とするクロック・データ復元機。
【請求項２】
前記デジタル合成制御論理回路が、
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータから、-n〜+n範囲のレベルで、周波数の増加または減少を命令するコードを出力するアップダウン信号発生器；
前記アップダウン信号発生器が出力するアップダウン信号を積分して、(m+k)ビットのデジタルコードを生成するIIRデジタルフィルタ；
前記IIRデジタルフィルタが出力する(m+k)ビットのデジタルコードのうち、下位LSB kビットをディザリングして上位MSBで構成されたmビットのデジタルコードで出力することによって、(m+k)ビットの分解能を有する効果を持つようにする、第1シグマデルタモジュレータ；
前記第1シグマデルタモジュレータが出力するmビットのコードに対応した総2m個の周波数チューニングレベルを2m/2+(2m/2-1)ビットのサーモメーターコードに変換して、前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスの列およびカラムルーティングワイヤーに提供するバイナリツーセグメントサーモメーター変換器；および
前記デジタル制御発振器が出力するクロック周波数とレファレンス周波数との間のエラーがしきい値を越える場合、前記レファレンス周波数に該当するデジタルコードを強制入力する周波数検出器
を含むことを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項３】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、第1カラムのセルは該当列の値が“1”である場合に“on”になり、偶数番目の列のセルは該当カラムコードが“1”である場合に“on”になり、奇数番目の列のセルは該当カラムコードが“0”である場合に“on”になるように制御することを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項４】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を特徴とする、請求項1に記載のクロック・データ復元機。
【請求項５】
前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を備え、第1カラムのセルのゲートには反転した列データが入力され、偶数列のセルのゲートには列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したOAI(or-and-invert)演算結果を入力し、奇数列のセルのゲートには反転した列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したnot-OAI(not-or-and-invert)演算結果を入力することを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項６】
前記ダイレクトフォワードパス回路は、前記位相検出器のデータおよびエッジ値をXOR演算してアップダウン信号を生成し、前記デジタル制御発振器の可変抵抗スイッチングマトリックスの最下端列を構成する2m/2のセルのゲートにアップダウン信号を提供して、前記デジタル合成制御論理回路よりn倍速い速度で前記デジタル制御発振器の周波数をチューニングすることを特徴とする、請求項1に記載のクロック・データ復元機。
【請求項７】
請求項1〜6のいずれか一項に記載のクロック・データ復元機を備えたトランシーバー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２０１２−５１４３７０（Ｐ２０１２−５１４３７０Ａ）
【公表日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１１−５４３３７５（Ｐ２０１１−５４３３７５）
【出願日】平成２１年１月２２日（２００９．１．２２）
【国際出願番号】ＰＣＴ／ＫＲ２００９／０００３２１
【国際公開番号】ＷＯ２０１０／０８５００８
【国際公開日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（５１１１５７５３８）グロネット システムズ，インク． (1)
【出願人】（５１１１０９３３１）エスエヌユー アール＆ディービー ファウンデーション (3)
【氏名又は名称原語表記】ＳＮＵ Ｒ＆ＤＢ ＦＯＵＮＤＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２１年１月２２日（２００９．１．２２）
【国際出願番号】ＰＣＴ／ＫＲ２００９／０００３２１
【国際公開番号】ＷＯ２０１０／０８５００８
【国際公開日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（５１１１５７５３８）グロネット システムズ，インク． (1)
【出願人】（５１１１０９３３１）エスエヌユー アール＆ディービー ファウンデーション (3)
【氏名又は名称原語表記】ＳＮＵ Ｒ＆ＤＢ ＦＯＵＮＤＡＴＩＯＮ
【Ｆターム（参考）】
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