【課題】ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路を提供する。
【解決手段】相対的に粗い調整ピッチでクロック信号を遅延させるディレイライン（ＣＤＬ）１０と、相対的に細かい調整ピッチでクロック信号を遅延させるディレイライン（ＦＤＬ）２０と、ディレイライン１０，２０の遅延量を制御する位相検知回路４１，４２及びカウンタ制御回路５１，５２とを備える。カウンタ制御回路５１，５２は、線形探索法によってディレイライン１０を制御するとともに、二分探索法によってディレイライン２０を制御する。これにより、ディレイライン２０を調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。 （もっと読む）

【課題】回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭い位相ロックループ回路を提供する。
【解決手段】位相ロックループ回路は、フィルタ回路と電圧制御発振回路との間に設けられ、フィルタ回路から供給される第１のアナログ電圧のゲインを１／ｎ（ｎは１よりも大きい値）に抑制した第２のアナログ電圧を電圧制御発振回路に供給するゲイン抑制回路を備える。ゲイン抑制回路は、第１のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、第２のアナログ電圧の可動範囲の上限電圧が、最大で電圧制御発振回路の入力電圧範囲の上限電圧になるまで一定の比率で平行移動させる、もしくは、第２のアナログ電圧の可動範囲の下限電圧が、最小で電圧制御発振回路の入力電圧範囲の下限電圧になるまで一定の比率で平行移動させる。 （もっと読む）

【課題】 低いジッター成分を持つ周波数シンセサイザと電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
【解決手段】基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。 （もっと読む）

【課題】同期回路装置の設計に於いて、タイミング最適化の作業工程を削減化する。
【解決手段】同期回路装置１０内の可変タイミングメモリ２０のモジュールは、メモリアレイ２１とその入出力メモリ制御回路２２，２３に加えて、クロック端子Ｔに入力したクロック信号ＣＬＫを遅延する信号線２４と、クロック信号ＣＬＫをそのまま伝送する信号線２５と、両信号線２４，２５を入力とするセレクタＳＬ１と、メモリライト／リード信号が印加され且つセレクタＳＬ１のセレクト端子と繋がったタイミングモード端子ＴＭＴとを有する。セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。 （もっと読む）

【課題】 サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い電圧制御遅延手段を有するクロック位相制御装置を提供する。
【解決手段】 高周波クロックが入力されて多相クロックを生成する多相クロック生成手段を有するクロック位相制御装置であって、前記多相クロック生成手段は、電圧制御遅延手段を有し、該電圧制御遅延手段は、入力された制御電圧を電流に変換する電圧電流変換部１０８を含み、該電圧電流変換部１０８により変換された電流に比例した制御電流を出力する制御手段と、高周波クロックを前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部１０８は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。 （もっと読む）

【課題】高速応答性と動作の安定化を実現したＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】低電源電圧ＶｄｄＬで動作する位相比較回路の低振幅信号を夫々高電源電圧で動作するＮチャネルＭＯＳＦＥＴ入力構成の第１差動回路とＰチャネルＭＯＳＦＥＴ入力構成の第２差動回路に入力する。上記第１及び第２差動回路の負荷としてダイオード接続ＭＯＳＦＥＴとクロスカップル接続のＭＯＳＦＥＴを並列構成にして用いる。ゲートに所定のバイアス電圧が供給されたＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴを直列接続する。上記ＰチャネルＭＯＳＦＥＴのソースは、上記第１差動回路の出力信号で制御し、ＮチャネルＭＯＳＦＥＴのソースは、上記第２差動回路の出力信号で制御し、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインからアップ電流又はダウン電流を形成する。 （もっと読む）

【課題】位相ロック回路において、電圧制御発振回路や分周回路の性能が設計時よりばらついた場合であっても、電圧制御発振回路が出力する高速クロックを分周回路で良好に分周できるようにして、不良品を低減する。
【解決手段】第１の分周回路４に加えて、この分周回路４よりも動作速度の遅い第２の分周回路５を備える。前記２つの分周回路４、５で分周されたクロックの周波数同士を周波数比較回路６で比較し、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速い場合には、ＶＣＯ発振抑制回路７が電圧制御発振回路３出力クロックＦｏｕｔの発振周波数を抑制する。 （もっと読む）

【課題】５０％デューティ・サイクルを有するプログラマブル整数クロック分割の回路お
よび方法。
【解決手段】整数分割値により入力信号の周波数を分割する回路および方法。回路は一般
的に（ａ）入力信号を受信する第１の複数の直列接続された遅延要素および第１の設定可
能なフィードバック・ネットワークを含む第１周波数分割器、（ｂ）入力信号の逆転を受
信する第２の複数の直列接続された遅延要素および第２の設定可能なフィードバック・ネ
ットワークを含む第２周波数分割器、（ｃ）第１および第２周波数分割器の出力を選択し
および／あるいは組み合わせ、周波数分割出力信号を形成するよう構成される設定可能な
論理、および（ｄ）第１および第２の設定可能なフィードバック・ネットワークおよび設
定可能な論理を選択可能な形で設定するよう構成されるプログラマブル回路、を含む。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。 （もっと読む）

【課題】製造プロセスなどに依存することなく、安定した高精度なサンプリングクロックを生成する。
【解決手段】遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。遅延段数選定部２１は、遅延段検出回路１４が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。位相／遅延段数変換部１５は、入力された位相遅延の設定信号と使用検出遅延段数保持部２２の遅延段数のデータとから、位相遅延に必要なバッファの遅延段数を算出し、遅延設定データとして算出し、デジタル可変遅延ライン１１₁ 〜１１_n は、遅延設定データに基づいて遅延したサンプリング信号を生成する。 （もっと読む）

【課題】ＶＣＯを備える周波数シンセサイザに関し、ＶＣＯのｆ−Ｖ特性のばらつきに対処する手法を提案する。
【解決手段】制御電圧Ｖ₁に応じて発振周波数ｆ₁が変化する第１の電圧制御発振器を備え、基準周波数に応じた周波数の信号を発振する第１の周波数シンセサイザと、制御電圧Ｖ₂に応じて発振周波数ｆ₂が変化する第２の電圧制御発振器を備え、前記第１の周波数シンセサイザと同じチップ上に設けられており、前記基準周波数に応じた周波数の信号を発振する第２の周波数シンセサイザと、前記第１の電圧制御発振器の制御電圧Ｖ₁をモニタし、前記第１の周波数シンセサイザの周波数がロックしているときにモニタされた前記制御電圧Ｖ₁と基準電圧とを比較し、前記制御電圧Ｖ₁と前記基準電圧との比較結果に基づいて、前記第２の電圧制御発振器のｆ₂−Ｖ₂（発振周波数−制御電圧）特性を変化させるコンパレータとを備えることを特徴とする集積回路装置。 （もっと読む）

【課題】より大きなＱのインダクタを必要とせず、従来技術に比較してより小さいサイズでかつより高い発振周波数で発振させることができる高周波発振回路を提供する。
【解決手段】帰還型高周波発振回路は、短絡スタブ用伝送線路に接続されたゲートと、発振出力端子に接続されたドレインとを有する電界効果トランジスタ１と、電界効果トランジスタ１のソースに接続されたドレインを有するソース接地の電界効果トランジスタ２とを含み構成され、短絡スタブ用伝送線路１１及び電界効果トランジスタ２を帰還回路として発振する。また、電界効果トランジスタ２のゲートと、電界効果トランジスタ１のドレインとの間に帰還用キャパシタを接続する。 （もっと読む）

【課題】ＬＳＩ化に適し且つ従来のＰＬＬを用いたのと同等の特性を設定できるシリアルデータインターフェースのＣＤＲ回路を提供する。
【解決手段】本発明のＣＤＲ回路は、所定周波数のクロックの周期Ｔ１をＮ分割したＴ２時間ずつずらしたＮ相のクロックを出力する手段、シリアル転送されたデータをＴ２時間毎にサンプリングする手段、サンプリングしたデータを周期Ｔ１毎に第１のＮビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第２のＮビットパラレルデータに変換する手段、及び、第２のＮビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第３のＮビットパラレルデータを出力する手段を有し、第３のＮビットパラレルデータが示したビット位置と同じ、第１のＮビットパラレルデータのビット位置データを復元データとすることを特徴とする。 （もっと読む）

【課題】インダクタの使用による面積増大や、製造ばらつきによる歩留まり低下を防ぎつつ、動作周波数範囲を拡大する。
【解決手段】制御電圧によって制御される周波数で発振して発振信号を出力する電圧制御発振器１０６と；発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能なプリスケーラ１０７と；第１の分周信号を分周して第２の分周信号を出力するプログラマブル・ディバイダ１０２と；第２の分周信号の位相と基準クロック信号の位相を比較して位相差に対応する信号を出力する位相比較器１０８を含み、位相差に対応して制御電圧を生成する制御電圧生成部と；第２の分周信号の周波数と基準クロック信号の周波数を比較して周波数差に対応した信号を出力する周波数比較器１０３と；周波数差に対応した信号に従って周波数差を最小化するように自走周波数を制御する制御部１０９と；を具備する。 （もっと読む）

【課題】プロセス条件、電源電圧、温度の変動によらず、微小な位相をプログラマブルに調整できる位相補間器を提供する。
【解決手段】ＰＬＬ回路のフィードバック信号（ＦＢＣＬＫ）に非等間隔なクロックを入力し、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に微小な位相差を与え、かつ、アップ、ダウン電流が等しいチャージポンプ（ＣＰ）回路を用いてプロセス条件、電源電圧、温度依存性が無い位相差を実現する。 （もっと読む）

【課題】広い周波数領域に渡って妨害波を低減できる入力妨害波低減回路の小型化、およびそのような入力妨害波低減回路を備える無線受信回路の小型化を図る。
【解決手段】受信信号は、トランジスタＱ１のゲートに与えられる。トランジスタＱ１はトランジスタＱＡ〜ＱＤに接続され、トランジスタＱ１、ＱＡ〜ＱＤにより４個の増幅器が構成される。トランジスタＱＡ〜ＱＤには、それぞれ調整回路１３Ａ〜１３Ｄが接続されている。調整回路１３Ａ〜１３Ｄは、ＬＣ共振回路であり、その共振周波数は調整信号および微調整信号により調整される。選択信号は、４個の増幅器の中から使用すべき増幅器を選択する。選択された増幅器の利得周波数は、対応する調整回路（１３Ａ〜１３Ｄ）の共振周波数に応じて決まる。選択された増幅器により増幅された信号が出力される。 （もっと読む）

【課題】ループフィルタの帯域幅切換時の周波数変動を低減することによって、高速に周波数切換が可能なＰＬＬ周波数シンセサイザを提供する。
【解決手段】本発明の一実施形態のＰＬＬ周波数シンセサイザ１は、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、電圧制御発振器７０と、切換スイッチ（切換部８０の内部）とを備える。ループフィルタ６０は、半導体基板上の基準電位を接地電位とし、切換スイッチは、半導体基板２上に形成され、ループフィルタ６０の時定数を切り換えるためにループフィルタ６０の中間ノードと半導体基板２上の基準電位とを接続するか否かを切り換える。 （もっと読む）

【課題】 ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現する。
【解決手段】 位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７とを備えている。ｄ−ｑ軸変換ユニット５は、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。１周期全加算ユニット６は、瞬時値有効分ｄを１周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを１周期全加算することで無効分Ｑを算出する。位相差算出ユニット７は、有効分Ｄと無効分Ｑを用いて位相差を算出する。 （もっと読む）

【課題】クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。
【解決手段】基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 （もっと読む）