【課題】発振周波数の電源電圧依存性を抑制した発振回路を提供する。
【解決手段】第１の充放電回路１０が放電を終了すると、第１の充放電回路１０の第１のキャパシタＣ１の端子電圧が電源電圧Ｖｄｄに初期化されるとともに、第２の充放電回路２０が放電を開始する。そして、第２の充放電回路２０が放電を終了すると、第２の充放電回路２０の第２のキャパシタＣ２の端子電圧が電源電圧Ｖｄｄに初期化されるとともに、第１の充放電回路１０が放電を開始する。第１及び第２の充放電回路１０，２０は交互に初期化と放電を繰り返し、放電は常に電源電圧Ｖｄｄから開始される。 （もっと読む）

【課題】増幅手段の駆動電力を連続制御し、発振起動時間の短縮や動作の安定性を確保しながら定常時の消費電力を効率的に低減することのできる発振回路およびその制御方法を提供する。
【解決手段】発振回路が駆動する負荷容量への充放電電流に応じて発振回路の駆動電力を制御することとしたため、発振起動時間や発振の安定性を犠牲にすることなく定常時の消費電力を効果的に低減することが出来る。また本発明を採用したシステムにおいては、環境の変動に応じて最適な電力を発振回路に与えることが可能となり、システム全体での省エネルギー化、電池の長寿命化が実現出来る。 （もっと読む）

【課題】回路の構成を複雑にすることなく、制御電圧と発振周波数とを逆比例または正比例させることができる電圧制御発振器および電圧制御発振方法を提供する。
【解決手段】電圧制御発振器２１は、ＲＳフリップフロップ２２を構成するＮＯＲゲート２３とオペアンプ３３、抵抗２９およびキャパシタ３１からなるミラー積分回路２４とを備えたものにおいて、ＮＯＲゲート２３の出力路とミラー積分回路２４に含まれるオペアンプ３３の反転端子との間に、スイッチの役割をするダイオード２５を設け、ミラー積分回路２４に含まれるキャパシタ３１を充電した後、放電することで、ＲＳフリップフロップ２２をセットまたはリセットし、発振動作を継続し、前記発振周波数を変更する。 （もっと読む）

【課題】回路構成が複雑になることがなく、動作範囲を大きくすることができる電圧制御発振器および電圧制御発振方法を提供する。
【解決手段】電圧制御発振器１は、フリップフロップを構成するＮＡＮＤゲート３と、オペアンプ１７、抵抗５〜１３およびキャパシタ１５を備え当該オペアンプ１７の反転端子に制御電圧を印可するブートストラップ回路とによって、当該制御電圧と発振周波数とを比例させるものにおいて、ＮＡＮＤゲート３の出力路と、オペアンプ１７の非反転端子との間に、当該非反転端子から帰還した電圧が当該ＮＡＮＤゲート３の閾値以下になったか否かに基づいて、キャパシタ１５に電荷を充電するかキャパシタ１５から電荷を放電するか否かを決定するダイオード２１を設けた。 （もっと読む）

【課題】 スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路を提供する。
【解決手段】 ２つの遅延信号の遅い方の第２遅延信号ＣＬＫ２の入力クロックからの遅延時間が調整可能な遅延回路部５１，５２、単安定マルチバイブレータ５３、単安定マルチバイブレータの出力信号が入力に帰還する正帰還ループであって遅延回路部内の入力クロックから第２遅延信号に至る信号遅延経路を経由する場合としない場合の２つを個別に形成する制御と遅延回路部の遅延時間の調整を行う制御回路５５、正帰還ループの発振周波数を測定する発振周波数測定回路６０、及び、入力クロックと２つの遅延信号から入力クロックの１周期内に時間差が第２遅延信号の入力クロックからの遅延時間と同等となる少なくとも２回の立ち上がりまたは立ち下がりエッジを有するパルス信号ＣＬＫ３を生成するパルス生成回路５６を備える。 （もっと読む）

可変閾値の多段パルス整形回路を活用した、回路配置及び方法を用いて、水晶発振回路の信号出力をパルス整形する。パルス整形回路の各段は、ラッチの入力を駆動するシュミット・トリガを有し、該シュミット・トリガは水晶発振回路によって発生する歪んだパルスを拒否するために制御されるプログラム可能なトリップ・ポイントを有する。可変閾値の多段パルス整形回路は、例えば、ノイズおよび他の環境効果に対して強い電子回路のためのクロック信号の生成に用いることによって、電子回路におけるクロック関連のエラーの可能性を低減できる。
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【課題】第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置に関し、チップサイズの小型化が可能な半導体装置を提供することを目的とする。
【解決手段】本発明は、第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置であって、第１のクロックを生成する第１のクロック生成部と、第２のクロックを生成する第２のクロック生成部と、第１のクロック又は前記第２のクロックのいずれかを選択し、出力する選択部と、クロック選択部で選択されたクロックから第１の制御クロックを生成し、第１の制御部に供給するとともに、クロック選択部で選択されたクロックから第２の制御クロックを生成し、第２の制御部に供給する制御クロック生成部とを有することを特徴とする。 （もっと読む）

【課題】消費電力を削減する。
【解決手段】負荷に定電流パルスを供給する定電流パルス発生回路であって、直流電源と、直流電源に対して、負荷と並列に設けられたインダクタ部と、直流電源とインダクタ部とを接続するか否かを切り替えることにより、直流電源からインダクタ部にエネルギーを供給するか否かを切り替える第１スイッチと、インダクタ部と負荷とを接続するか否かを切り替えることにより、インダクタ部に蓄積されたエネルギーを負荷に供給するか否かを切り替える第２スイッチとを備える定電流パルス発生回路を提供する。 （もっと読む）

【課題】回路規模の増大を抑制しつつタイミング違反を防止することが可能なフリップフロップ機能素子、半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計装置を提供する。
【解決手段】設計装置のセルライブラリに、３個のラッチ回路（Ｌ１、Ｌ２、Ｌ３）を備えるフリップフロップＦＦ１をスタンダードセルとして記憶する。このラッチ回路Ｌ２の出力は、フリップフロップＦＦ１の出力信号Ｑとなる。ラッチ回路Ｌ２にデータ信号は、クロック信号ＣＫによりラッチされた信号をラッチ回路Ｌ３に供給する。このラッチ回路Ｌ３の出力は、フリップフロップＦＦ１の出力信号Ｑ２となる。ホールドタイム違反が生じる可能性があるエラーパスを発見した場合、設計処理部は、このエラーパスにおいて前段のフリップフロップＦＦの出力としてＱ出力からＱ２出力に変更する。 （もっと読む）

【課題】マイクロプロセッサ或いはオンチップ・システムなどの集積回路装置において受験信号のデューティー・サイクルを測定するメカニズムを提供する。
【解決手段】該メカニズムは、該デューティー・サイクルに比例する、ありふれた研究室装置或いは製造装置を用いて測定され得る周波数を生成する。該メカニズムは、必要な面積が非常に僅かで、使用されていないときには給電を止めることのできる標準的な相補型金属酸化膜半導体プロセスで簡単な回路を用いて具体化され得る。該メカニズムは、例えば、ロー・パス・フィルタと、校正基準電圧信号を供給するための分周器と、ＶＦ変換器と、周波数信号出力を、該信号の周波数が所定範囲内にあるように割るための分周器と、出力ドライバと出力パッドとを含み得る。該周波数出力信号から、オフチップ装置を用いて受験信号のデューティー・サイクルを計算することができる。 （もっと読む）