ゼロ画素カウント回路
【課題】回路規模が小さく、処理速度の速いゼロ画素カウント回路を提供する。
【解決手段】データ変換部１１では、画像メモリ回路１から８画素単位で与えられる画像データの各画素の値が０か否かを１ビットの信号に変換する。結線マトリックス１２では、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて６４の出力端子の内の該当する出力端子に出力する。ゼロフラグレジスタ１３は、結線マトリックス１２から出力される画素の係数を保持する。ゼロ画素カウント回路１４は、ゼロフラグレジスタ１２の保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する。
【解決手段】データ変換部１１では、画像メモリ回路１から８画素単位で与えられる画像データの各画素の値が０か否かを１ビットの信号に変換する。結線マトリックス１２では、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて６４の出力端子の内の該当する出力端子に出力する。ゼロフラグレジスタ１３は、結線マトリックス１２から出力される画素の係数を保持する。ゼロ画素カウント回路１４は、ゼロフラグレジスタ１２の保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＰＥＧ(Joint Photographic Expert Group)等の静止画圧縮のエントロピー符号化処理で用いられるゼロ画素カウント回路に関するものである。
【背景技術】
【０００２】
ＪＰＥＧ等の静止画圧縮のエントロピー符号化では、符号化対象の画像データをジグザグスキャン則に従った順番で１次元に読み出し、それぞれの画像データをエントロピー符号化するようにしている。
【０００３】
図２は、ジグザグスキャンの説明図で、画像メモリに格納された１ブロック分の画像データを模式的に示したものである。例えば、８行８列の格子状に仕切られた各升目が画素を示し、各升目の左上の数字は、その画素のデータが格納されているアドレス（０〜６３）を示している。即ち、左上の画素のデータが０番地に、その右側の画素のデータが１番地に格納され、左から３番目〜８番目の画素のデータは、それぞれ２番地〜７番地に格納されている。同様に、上から２行目の画素のデータは、左から順番に８番地〜１５番地に格納されている。このように、１ブロック分の画素のデータは、行と列の位置に従って画像メモリにシーケンシャルに格納される。
【０００４】
一方、ジグザグスキャンでは、画像メモリに格納された画素のデータを、シーケンシャルではなく、図２中に破線の矢印で示したように、ジグザグに読み出すようになっている。即ち、１番目は左上の画素(０番地)、２番目はその右隣の画素(１番地)、３番目は斜め左下の画素(８番地)、４番目はその下の画素(１６番地)、５番目は斜め右上の画素(９番地)、…というように、ジグザグスキャンが行われる。なお、図２の各升目の右下の数字は、その画素のデータを読み出す順番（１〜６４）を示している。
【０００５】
エントロピー符号化に当たっては、符号化する画素のデータを、上記のようにジグザグスキャンの順に読み出すだけでなく、読み出した画素の前に、値が０（ゼロ係数）の画素が何個連続していたのかを調べる必要が有る。
【０００６】
図３は、下記特許文献１に記載された従来のジグザグスキャン回路の構成図である。
このジグザグスキャン回路は、一定の順序でシリアルに伝送される画素のデータを第１のメモリに所定の読み出し順序に対応して設定されたアドレスに順次書き込むと共に、画素のデータから非ゼロ係数を検出し非ゼロ係数の画素のデータが格納される第１のメモリのアドレスを第２のメモリに書き込み、第２のメモリに書き込まれたアドレスを所定の順序(降順)に並べ替える。そして、並べ替えられた順序で第２のメモリからアドレスを順次読み出し、読み出されたアドレスに基づいて第１のメモリから画素のデータを読み出すと共に、第２のメモリから読み出されたアドレスに基づいて、非ゼロ係数の画素データ相互間に存在するゼロの連続数を算出するようにしている。これにより、使用するメモリの容量を削減して小型化を図り、経済的に有利なジグザグスキャン回路が提供できるとしている。
【０００７】
【特許文献１】特開平７−２５５０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記ジグザグスキャン回路では、アドレスを格納する第２のメモリは少なくとも６ビットのビット幅が必要であり、更に、第２のメモリに格納されたアドレスを降順に並べ替えるための並べ替え回路が必要である。一般的に、降順並べ替え回路は、プロセッサを用いてソフトウエアで行う構成となっているので、規模縮小や高速処理は難しいと考えられる。また、前記ジグザグスキャン回路でゼロの連続数を算出するためのゼロラン数算出回路は、ソート回路とアドレス演算回路を用いてクロックに従ってアドレス演算を行うようになっており、回路規模や演算処理時間が大きくなるおそれがある。
【０００９】
本発明は、回路規模が小さく、処理速度の速いゼロ画素カウント回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明のゼロ画素カウント回路は、ｍ行ｍ列のｍ×ｍ画素からなる画像データが行または列毎にｍ画素単位にｍ回に分けて順番に与えられ、１回毎に与えられるｍ画素の各画素の値が０であるゼロ係数か否かを判定して各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するデータ変換部と、ｍ個の入力端子とｍ×ｍ個の出力端子を有し、前記行または列毎のｍ画素単位に前記データ変換部から出力されて該入力端子に与えられるｍビットの信号を、ジグザグスキャン則に従って並べ替えて該ｍ×ｍ個の出力端子の対応する端子に出力する結線マトリックスと、前記結線マトリックスのｍ×ｍ個の出力端子に対応して設けられ、該ｍ×ｍ個の出力端子から出力される信号を画素の係数としてそれぞれ保持する１番目からｍ×ｍ番目までのｍ×ｍ個のゼロフラグレジスタと、前記ｍ×ｍ個のゼロフラグレジスタの保持内容を１番目からｍ×ｍ番目まで順番にサーチし、各ゼロフラグレジスタに対応するゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明では、ｍ画素単位に与えられる画像データの各画素の値が０か否かを１ビットの信号に変換するデータ変換部と、このデータ変換部から出力されるｍビットの信号を、ジグザグスキャン則に従って並べ替えてｍ×ｍの出力端子の内の該当する出力端子に出力する結線マトリックスと、この結線マトリックスから出力される画素の係数を保持するゼロフラグレジスタと、このゼロフラグレジスタの保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とで、ゼロ画素カウント回路を構成している。これにより、本発明は、ゼロ画素カウントのための回路規模が縮小されると共に、その演算時間が短縮できるという効果がある。
【発明を実施するための最良の形態】
【００１２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１３】
図１は、本発明の実施例を示す静止画圧縮符号化装置の概略の構成図である。
この静止画圧縮符号化装置は、ＪＰＥＧ等の静止画圧縮のエントロピー符号化を行うもので、ディジタルカメラ等から得られた静止画像データを格納する画像メモリ回路１と、ゼロ画素カウント回路２と、エントロピー符号化回路３で構成されている。
【００１４】
画像メモリ回路１は、ディジタルカメラ等から得られた静止画像データを格納し、格納した画像データをｍ行ｍ列（ｍは３以上の整数）の格子状に仕切られたブロックＢＬＫ毎に切り出してゼロ画素カウント回路２とエントロピー符号化回路３に出力するものである。本実施例では、ｍ＝８として以下の説明をする。
【００１５】
画像メモリ回路１は、切り出したブロックＢＬＫ毎に、画像データを行または列の８画素単位に８回に分け、その順番を示す制御信号ＣＯＮと共に、ゼロ画素カウント回路２に出力するようになっている。
【００１６】
ゼロ画素カウント回路２は、データ変換部１１と、結線マトリックス１２と、ゼロフラグレジスタ１３と、連続ゼロ数演算部１４を備えている。
【００１７】
データ変換部１１は、画像メモリ回路１から行または列毎に８画素単位で並列に与えられる画像データの各画素の値が０であるゼロ係数か０以外の非ゼロ係数かを判定し、各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するものである。データ変換部１１は、画素の値が０即ちゼロ係数であれば論理値“１”を出力し、値が０以外即ち非ゼロ係数であれば論理値“０”を出力するようになっている。このようなデータ変換部１１は、例えば、画素値の各桁を並列入力とするＮＯＲ(否定的論理和ゲート)で構成することができる。データ変換部１１から出力される８ビットの信号は、結線マトリックス１２に与えられている。
【００１８】
結線マトリックス１２は、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて該当する出力端子に出力するもので、データ変換部１１からの信号を入力する８個の入力端子と、画像メモリ回路１から出力されている画像データの行または列の番号を示す制御信号ＣＯＮが与えられる制御端子と、６４個の出力端子を有している。結線マトリックス１２は、制御端子に与えられる制御信号ＣＯＮに従って、８個の入力端子を６４個の出力端子の内の８個の端子に１：１に接続するもので、例えば、論理ゲートを組み合わせた選択回路で構成することができる。結線マトリックス１２の出力側には、６４個の出力端子に対応して１番目から６４番目までの６４個のゼロフラグレジスタ１３-1〜１３-64が接続されている。
【００１９】
ゼロフラグレジスタ１３-1〜１３-64はいずれも１ビットのレジスタで、結線マトリックス１２の出力端子から出力される信号を画素の係数としてそれぞれ保持するものである。 ゼロフラグレジスタ１３-1〜１３-64の保持内容は、連続ゼロ数演算部１４に与えられるようになっている。
【００２０】
連続ゼロ数演算部１４は、６４個のゼロフラグレジスタ１３-1〜１３-64の保持内容を順番にサーチし、各ゼロフラグレジスタ１３-1〜１３-64に対応するゼロ係数の連続出現回数をそれぞれカウントして出力するものである。なお、ゼロ係数が連続している場合には、該当するゼロフラグレジスタに対応するゼロ係数の連続出現回数は０に設定されるようになっている。
【００２１】
例えば、ゼロフラグレジスタ１３-iに対応するゼロ係数の連続出現回数をカウントする場合、このゼロフラグレジスタ１３-iの保持内容が“１”（ゼロ係数）で、次のゼロフラグレジスタ１３-i+1の保持内容が“０”（非ゼロ係数）であれば、このゼロフラグレジスタ１３-iよりも前のゼロフラグレジスタで保持内容が“１”で連続している数をカウントし、そのカウント値をゼロ係数の連続出現回数として出力する。ゼロフラグレジスタ１３-iの保持内容が“０”であるか、或いは次のゼロフラグレジスタ１３-i+1の保持内容が“１”であれば、このゼロフラグレジスタ１３-iに対応するゼロ係数の連続出現回数は０となる。
【００２２】
このような連続ゼロ数演算部１４は、例えば、加算器、論理ゲート及びプライオリティデコーダ等の論理回路を組み合わせて構成することができる。
【００２３】
図４は、図１中の結線マトリックス１２の動作を示す説明図である。また、図５は、図１中の連続ゼロ数演算部１４の動作を示す説明図である。以下、これらの図４及び図５を参照しつつ、図１の動作を説明する。
【００２４】
図示しないディジタルカメラ等から得られた静止画像データは、画像メモリ回路１に格納された後、この画像メモリ回路１によって８行８列の格子状に仕切られたブロックＢＬＫ毎に切り出だされる。切り出されたブロックＢＬＫの画像データは、制御信号ＣＯＮで指定される行単位に読み出され、８画素分の画像データがこの制御信号ＣＯＮと共にゼロ画素カウント回路２に出力される。
【００２５】
８画素分の画像データは、ゼロ画素カウント回路２のデータ変換部１１に与えられ、各画素に対してその値が０か否かが判定される。画素の値が０であれば、その画素の値は“１”に変換され、０以外の値であれば、その画素の値は“０”に変換される。変換された８画素の値は、結線マトリックス１２の入力端子に与えられる。
【００２６】
結線マトリックス１２には、図４（ａ）〜（ｃ）に示すように、データ変換部１１からの８画素の値と、画像メモリ回路１からの制御信号ＣＯＮが与えられる。これにより、結線マトリックス１２において、図２に示すジグザグスキャン則に従った画素値の並べ替えが行われる。
【００２７】
図４（ａ）に示すように、制御信号ＣＯＮの値が１の場合、結線マトリックス１２の１番目の入力端子は、１番目の出力端子に接続される。また、２番目の入力端子は２番目の出力端子に、３番目の入力端子は６番目の出力端子に、４番目の入力端子は７番目の出力端子に、５番目の入力端子は１５番目の出力端子に、６番目の入力端子は１６番目の出力端子に、７番目の入力端子は２８番目の出力端子に、８番目の入力端子は２９番目の出力端子に、それぞれ接続される。
【００２８】
結線マトリックス１２の８個の入力端子には、画像メモリ回路１で切り出されたブロックＢＬＫの１行目のデータ＃０〜＃７の変換後の画素の値が、順番に与えられている。従って、これらのデータ＃０〜＃７の画素の値は、結線マトリックス１２の１番目、２番目、６番目、７番目、１５番目、１６番目、２８番目及び２９番目の出力端子から出力される。結線マトリックス１２の出力端子から出力されたデータ＃０〜＃７の画素の値は、対応するゼロフラグレジスタ１３-1，１３-2，１３-6，１３-7，１３-15，１３-16，１３-28，１３-29に格納される。
【００２９】
制御信号ＣＯＮの値が２になると、結線マトリックス１２の入力端子には、ブロックＢＬＫの２行目から読み出されてデータ変換部１１で変換されたデータ＃８〜＃１５の値が与えられる。一方、この結線マトリックス１２の１番目から８番目の入力端子は、図４（ｂ）に示すように、ジグザグスキャン則に従って、３番目、５番目、８番目、１４番目、１７番目、２７番目、３０番目、４３番目の出力端子に接続される。これにより、結線マトリックス１２の出力端子から出力されたデータ＃８〜＃１５の画素の値は、対応するゼロフラグレジスタ１３-3，１３-5，１３-8，１３-14，１３-17，１３-27，１３-30，１３-43に格納される。
【００３０】
同様に、制御信号ＣＯＮの値の増加によってブロックＢＬＫの３行目から８行目のデータが順次読み出され、データ変換部１１で変換された後、結線マトリックス１２でジグザグスキャン則に従って並べ替えが行われ、対応するゼロフラグレジスタ１３に格納される。
【００３１】
そして、図４（ｃ）に示すように、制御信号ＣＯＮが８になって８行目のデータ＃５６〜＃６３の並べ替えが行われて対応するゼロフラグレジスタに格納されると、このゼロフラグレジスタ１３-1〜１３-64に１ブロック分のデータの値が保持される。これにより、連続ゼロ数演算部１４の動作が開始する。
【００３２】
図５に示すように、ゼロフラグレジスタ１３-1〜１３-64に保持された値は、連続ゼロ数演算部１４の対応する１番目から６４番目までの入力側に与えられる。この状態で、連続ゼロ数演算部１４は、１番目の入力から連続する“１”の数を数える。連続が途切れた場合、即ち入力が“０”の場合は、連続ゼロ数演算部１４の同じ順番目の出力は０となる。また、“１”の入力が連続している場合は、その連続する最後の“１”入力に対応する出力に連続数が出力され、連続途中の“１”入力に対応する出力は０となる。
【００３３】
図５に即して具体的に説明すると、連続ゼロ数演算部１４の１番目の入力は“０”であるので、１番目の出力は０である。２番目の入力は“１”で、３番目の入力は“０”であるので、“１”入力の連続数は１であるので、２番目の出力は１となり、３番目の出力は０となる。４番目の入力は“０”であるから、４番目の出力は０となる。５番目から８番目まで“１”入力が４回連続し、９番目の入力が“０”となっているので、５番目から７番目までの出力は０となり、８番目の出力が４となる。また、９番目の出力は“０”である。連続ゼロ数演算部１４によって、このような連続ゼロ数演算が行われ、この連続ゼロ数演算部１４で算出された１番目から６４番目までの入力に対する連続ゼロ数が、対応する１番目から６４番目までの出力側に出力される。連続ゼロ数演算部１４から出力される連続ゼロ数は、エントロピー符号化回路３に与えられる。
【００３４】
エントロピー符号化回路３は、連続ゼロ数演算部１４から出力される連続ゼロ数と画像メモリ回路１から読み出した静止画像データに基づいて、エントロピー符号化を行う。
【００３５】
以上のように、本実施例の静止画圧縮符号化装置は、８画素単位に与えられる画像データの各画素の値が０か否かを１ビットの信号に変換するデータ変換部１１と、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて６４の出力端子の内の該当する出力端子に出力する結線マトリックス１２と、結線マトリックス１２から出力される画素の係数を保持するゼロフラグレジスタ１３と、ゼロフラグレジスタ１３の保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部１４とで構成されるゼロ画素カウント回路２を有している。
【００３６】
これにより、本発明は、ゼロ画素カウントのための回路規模が縮小されると共に、その演算時間が短縮できるという利点がある。
【００３７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 動作の説明では、画像メモリ回路１からデータ変換部１１に行毎に８画素単位で画像データが与えられる場合を説明したが、列毎に画像データが与えられても良い。この場合は、結線マトリックス１２の接続は図４とは異なる。
（ｂ） ジグザグスキャン則は、図２に例示したものに限定されない。
（ｃ） 特定の場合には、連続ゼロ数演算部１４でカウントする連続数の上限を一定の値(例えば、１５)に定めることができる。この場合、連続数が１５に達したときに連続数として１５を出力し、カウント値をクリアした後、次の画素から新たにカウントを繰り返す。
（ｄ） データ変換部１１では、画素の値が０の場合に“１”、０以外の場合に“０”に変換しているが、画素の値が０の場合に“０”、０以外の場合に“１”に変換するようにしても良い。その場合は、連続ゼロ数演算部１４で、ゼロフラグレジスタ１３の内容が“０”であるものの連続する数をカウントすれば良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例を示す静止画圧縮符号化装置の概略の構成図である。
【図２】ジグザグスキャンの説明図である。
【図３】従来のジグザグスキャン回路の構成図である。
【図４】図１中の結線マトリックス１２の動作を示す説明図である。
【図５】図１中の連続ゼロ数演算部１４の動作を示す説明図である。
【符号の説明】
【００３９】
２ ゼロ画素カウント回路
１１ データ変換部
１２ 結線マトリックス
１３ ゼロフラグレジスタ
１４ 連続ゼロ数演算部
【技術分野】
【０００１】
本発明は、ＪＰＥＧ(Joint Photographic Expert Group)等の静止画圧縮のエントロピー符号化処理で用いられるゼロ画素カウント回路に関するものである。
【背景技術】
【０００２】
ＪＰＥＧ等の静止画圧縮のエントロピー符号化では、符号化対象の画像データをジグザグスキャン則に従った順番で１次元に読み出し、それぞれの画像データをエントロピー符号化するようにしている。
【０００３】
図２は、ジグザグスキャンの説明図で、画像メモリに格納された１ブロック分の画像データを模式的に示したものである。例えば、８行８列の格子状に仕切られた各升目が画素を示し、各升目の左上の数字は、その画素のデータが格納されているアドレス（０〜６３）を示している。即ち、左上の画素のデータが０番地に、その右側の画素のデータが１番地に格納され、左から３番目〜８番目の画素のデータは、それぞれ２番地〜７番地に格納されている。同様に、上から２行目の画素のデータは、左から順番に８番地〜１５番地に格納されている。このように、１ブロック分の画素のデータは、行と列の位置に従って画像メモリにシーケンシャルに格納される。
【０００４】
一方、ジグザグスキャンでは、画像メモリに格納された画素のデータを、シーケンシャルではなく、図２中に破線の矢印で示したように、ジグザグに読み出すようになっている。即ち、１番目は左上の画素(０番地)、２番目はその右隣の画素(１番地)、３番目は斜め左下の画素(８番地)、４番目はその下の画素(１６番地)、５番目は斜め右上の画素(９番地)、…というように、ジグザグスキャンが行われる。なお、図２の各升目の右下の数字は、その画素のデータを読み出す順番（１〜６４）を示している。
【０００５】
エントロピー符号化に当たっては、符号化する画素のデータを、上記のようにジグザグスキャンの順に読み出すだけでなく、読み出した画素の前に、値が０（ゼロ係数）の画素が何個連続していたのかを調べる必要が有る。
【０００６】
図３は、下記特許文献１に記載された従来のジグザグスキャン回路の構成図である。
このジグザグスキャン回路は、一定の順序でシリアルに伝送される画素のデータを第１のメモリに所定の読み出し順序に対応して設定されたアドレスに順次書き込むと共に、画素のデータから非ゼロ係数を検出し非ゼロ係数の画素のデータが格納される第１のメモリのアドレスを第２のメモリに書き込み、第２のメモリに書き込まれたアドレスを所定の順序(降順)に並べ替える。そして、並べ替えられた順序で第２のメモリからアドレスを順次読み出し、読み出されたアドレスに基づいて第１のメモリから画素のデータを読み出すと共に、第２のメモリから読み出されたアドレスに基づいて、非ゼロ係数の画素データ相互間に存在するゼロの連続数を算出するようにしている。これにより、使用するメモリの容量を削減して小型化を図り、経済的に有利なジグザグスキャン回路が提供できるとしている。
【０００７】
【特許文献１】特開平７−２５５０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記ジグザグスキャン回路では、アドレスを格納する第２のメモリは少なくとも６ビットのビット幅が必要であり、更に、第２のメモリに格納されたアドレスを降順に並べ替えるための並べ替え回路が必要である。一般的に、降順並べ替え回路は、プロセッサを用いてソフトウエアで行う構成となっているので、規模縮小や高速処理は難しいと考えられる。また、前記ジグザグスキャン回路でゼロの連続数を算出するためのゼロラン数算出回路は、ソート回路とアドレス演算回路を用いてクロックに従ってアドレス演算を行うようになっており、回路規模や演算処理時間が大きくなるおそれがある。
【０００９】
本発明は、回路規模が小さく、処理速度の速いゼロ画素カウント回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明のゼロ画素カウント回路は、ｍ行ｍ列のｍ×ｍ画素からなる画像データが行または列毎にｍ画素単位にｍ回に分けて順番に与えられ、１回毎に与えられるｍ画素の各画素の値が０であるゼロ係数か否かを判定して各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するデータ変換部と、ｍ個の入力端子とｍ×ｍ個の出力端子を有し、前記行または列毎のｍ画素単位に前記データ変換部から出力されて該入力端子に与えられるｍビットの信号を、ジグザグスキャン則に従って並べ替えて該ｍ×ｍ個の出力端子の対応する端子に出力する結線マトリックスと、前記結線マトリックスのｍ×ｍ個の出力端子に対応して設けられ、該ｍ×ｍ個の出力端子から出力される信号を画素の係数としてそれぞれ保持する１番目からｍ×ｍ番目までのｍ×ｍ個のゼロフラグレジスタと、前記ｍ×ｍ個のゼロフラグレジスタの保持内容を１番目からｍ×ｍ番目まで順番にサーチし、各ゼロフラグレジスタに対応するゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明では、ｍ画素単位に与えられる画像データの各画素の値が０か否かを１ビットの信号に変換するデータ変換部と、このデータ変換部から出力されるｍビットの信号を、ジグザグスキャン則に従って並べ替えてｍ×ｍの出力端子の内の該当する出力端子に出力する結線マトリックスと、この結線マトリックスから出力される画素の係数を保持するゼロフラグレジスタと、このゼロフラグレジスタの保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とで、ゼロ画素カウント回路を構成している。これにより、本発明は、ゼロ画素カウントのための回路規模が縮小されると共に、その演算時間が短縮できるという効果がある。
【発明を実施するための最良の形態】
【００１２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１３】
図１は、本発明の実施例を示す静止画圧縮符号化装置の概略の構成図である。
この静止画圧縮符号化装置は、ＪＰＥＧ等の静止画圧縮のエントロピー符号化を行うもので、ディジタルカメラ等から得られた静止画像データを格納する画像メモリ回路１と、ゼロ画素カウント回路２と、エントロピー符号化回路３で構成されている。
【００１４】
画像メモリ回路１は、ディジタルカメラ等から得られた静止画像データを格納し、格納した画像データをｍ行ｍ列（ｍは３以上の整数）の格子状に仕切られたブロックＢＬＫ毎に切り出してゼロ画素カウント回路２とエントロピー符号化回路３に出力するものである。本実施例では、ｍ＝８として以下の説明をする。
【００１５】
画像メモリ回路１は、切り出したブロックＢＬＫ毎に、画像データを行または列の８画素単位に８回に分け、その順番を示す制御信号ＣＯＮと共に、ゼロ画素カウント回路２に出力するようになっている。
【００１６】
ゼロ画素カウント回路２は、データ変換部１１と、結線マトリックス１２と、ゼロフラグレジスタ１３と、連続ゼロ数演算部１４を備えている。
【００１７】
データ変換部１１は、画像メモリ回路１から行または列毎に８画素単位で並列に与えられる画像データの各画素の値が０であるゼロ係数か０以外の非ゼロ係数かを判定し、各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するものである。データ変換部１１は、画素の値が０即ちゼロ係数であれば論理値“１”を出力し、値が０以外即ち非ゼロ係数であれば論理値“０”を出力するようになっている。このようなデータ変換部１１は、例えば、画素値の各桁を並列入力とするＮＯＲ(否定的論理和ゲート)で構成することができる。データ変換部１１から出力される８ビットの信号は、結線マトリックス１２に与えられている。
【００１８】
結線マトリックス１２は、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて該当する出力端子に出力するもので、データ変換部１１からの信号を入力する８個の入力端子と、画像メモリ回路１から出力されている画像データの行または列の番号を示す制御信号ＣＯＮが与えられる制御端子と、６４個の出力端子を有している。結線マトリックス１２は、制御端子に与えられる制御信号ＣＯＮに従って、８個の入力端子を６４個の出力端子の内の８個の端子に１：１に接続するもので、例えば、論理ゲートを組み合わせた選択回路で構成することができる。結線マトリックス１２の出力側には、６４個の出力端子に対応して１番目から６４番目までの６４個のゼロフラグレジスタ１３-1〜１３-64が接続されている。
【００１９】
ゼロフラグレジスタ１３-1〜１３-64はいずれも１ビットのレジスタで、結線マトリックス１２の出力端子から出力される信号を画素の係数としてそれぞれ保持するものである。 ゼロフラグレジスタ１３-1〜１３-64の保持内容は、連続ゼロ数演算部１４に与えられるようになっている。
【００２０】
連続ゼロ数演算部１４は、６４個のゼロフラグレジスタ１３-1〜１３-64の保持内容を順番にサーチし、各ゼロフラグレジスタ１３-1〜１３-64に対応するゼロ係数の連続出現回数をそれぞれカウントして出力するものである。なお、ゼロ係数が連続している場合には、該当するゼロフラグレジスタに対応するゼロ係数の連続出現回数は０に設定されるようになっている。
【００２１】
例えば、ゼロフラグレジスタ１３-iに対応するゼロ係数の連続出現回数をカウントする場合、このゼロフラグレジスタ１３-iの保持内容が“１”（ゼロ係数）で、次のゼロフラグレジスタ１３-i+1の保持内容が“０”（非ゼロ係数）であれば、このゼロフラグレジスタ１３-iよりも前のゼロフラグレジスタで保持内容が“１”で連続している数をカウントし、そのカウント値をゼロ係数の連続出現回数として出力する。ゼロフラグレジスタ１３-iの保持内容が“０”であるか、或いは次のゼロフラグレジスタ１３-i+1の保持内容が“１”であれば、このゼロフラグレジスタ１３-iに対応するゼロ係数の連続出現回数は０となる。
【００２２】
このような連続ゼロ数演算部１４は、例えば、加算器、論理ゲート及びプライオリティデコーダ等の論理回路を組み合わせて構成することができる。
【００２３】
図４は、図１中の結線マトリックス１２の動作を示す説明図である。また、図５は、図１中の連続ゼロ数演算部１４の動作を示す説明図である。以下、これらの図４及び図５を参照しつつ、図１の動作を説明する。
【００２４】
図示しないディジタルカメラ等から得られた静止画像データは、画像メモリ回路１に格納された後、この画像メモリ回路１によって８行８列の格子状に仕切られたブロックＢＬＫ毎に切り出だされる。切り出されたブロックＢＬＫの画像データは、制御信号ＣＯＮで指定される行単位に読み出され、８画素分の画像データがこの制御信号ＣＯＮと共にゼロ画素カウント回路２に出力される。
【００２５】
８画素分の画像データは、ゼロ画素カウント回路２のデータ変換部１１に与えられ、各画素に対してその値が０か否かが判定される。画素の値が０であれば、その画素の値は“１”に変換され、０以外の値であれば、その画素の値は“０”に変換される。変換された８画素の値は、結線マトリックス１２の入力端子に与えられる。
【００２６】
結線マトリックス１２には、図４（ａ）〜（ｃ）に示すように、データ変換部１１からの８画素の値と、画像メモリ回路１からの制御信号ＣＯＮが与えられる。これにより、結線マトリックス１２において、図２に示すジグザグスキャン則に従った画素値の並べ替えが行われる。
【００２７】
図４（ａ）に示すように、制御信号ＣＯＮの値が１の場合、結線マトリックス１２の１番目の入力端子は、１番目の出力端子に接続される。また、２番目の入力端子は２番目の出力端子に、３番目の入力端子は６番目の出力端子に、４番目の入力端子は７番目の出力端子に、５番目の入力端子は１５番目の出力端子に、６番目の入力端子は１６番目の出力端子に、７番目の入力端子は２８番目の出力端子に、８番目の入力端子は２９番目の出力端子に、それぞれ接続される。
【００２８】
結線マトリックス１２の８個の入力端子には、画像メモリ回路１で切り出されたブロックＢＬＫの１行目のデータ＃０〜＃７の変換後の画素の値が、順番に与えられている。従って、これらのデータ＃０〜＃７の画素の値は、結線マトリックス１２の１番目、２番目、６番目、７番目、１５番目、１６番目、２８番目及び２９番目の出力端子から出力される。結線マトリックス１２の出力端子から出力されたデータ＃０〜＃７の画素の値は、対応するゼロフラグレジスタ１３-1，１３-2，１３-6，１３-7，１３-15，１３-16，１３-28，１３-29に格納される。
【００２９】
制御信号ＣＯＮの値が２になると、結線マトリックス１２の入力端子には、ブロックＢＬＫの２行目から読み出されてデータ変換部１１で変換されたデータ＃８〜＃１５の値が与えられる。一方、この結線マトリックス１２の１番目から８番目の入力端子は、図４（ｂ）に示すように、ジグザグスキャン則に従って、３番目、５番目、８番目、１４番目、１７番目、２７番目、３０番目、４３番目の出力端子に接続される。これにより、結線マトリックス１２の出力端子から出力されたデータ＃８〜＃１５の画素の値は、対応するゼロフラグレジスタ１３-3，１３-5，１３-8，１３-14，１３-17，１３-27，１３-30，１３-43に格納される。
【００３０】
同様に、制御信号ＣＯＮの値の増加によってブロックＢＬＫの３行目から８行目のデータが順次読み出され、データ変換部１１で変換された後、結線マトリックス１２でジグザグスキャン則に従って並べ替えが行われ、対応するゼロフラグレジスタ１３に格納される。
【００３１】
そして、図４（ｃ）に示すように、制御信号ＣＯＮが８になって８行目のデータ＃５６〜＃６３の並べ替えが行われて対応するゼロフラグレジスタに格納されると、このゼロフラグレジスタ１３-1〜１３-64に１ブロック分のデータの値が保持される。これにより、連続ゼロ数演算部１４の動作が開始する。
【００３２】
図５に示すように、ゼロフラグレジスタ１３-1〜１３-64に保持された値は、連続ゼロ数演算部１４の対応する１番目から６４番目までの入力側に与えられる。この状態で、連続ゼロ数演算部１４は、１番目の入力から連続する“１”の数を数える。連続が途切れた場合、即ち入力が“０”の場合は、連続ゼロ数演算部１４の同じ順番目の出力は０となる。また、“１”の入力が連続している場合は、その連続する最後の“１”入力に対応する出力に連続数が出力され、連続途中の“１”入力に対応する出力は０となる。
【００３３】
図５に即して具体的に説明すると、連続ゼロ数演算部１４の１番目の入力は“０”であるので、１番目の出力は０である。２番目の入力は“１”で、３番目の入力は“０”であるので、“１”入力の連続数は１であるので、２番目の出力は１となり、３番目の出力は０となる。４番目の入力は“０”であるから、４番目の出力は０となる。５番目から８番目まで“１”入力が４回連続し、９番目の入力が“０”となっているので、５番目から７番目までの出力は０となり、８番目の出力が４となる。また、９番目の出力は“０”である。連続ゼロ数演算部１４によって、このような連続ゼロ数演算が行われ、この連続ゼロ数演算部１４で算出された１番目から６４番目までの入力に対する連続ゼロ数が、対応する１番目から６４番目までの出力側に出力される。連続ゼロ数演算部１４から出力される連続ゼロ数は、エントロピー符号化回路３に与えられる。
【００３４】
エントロピー符号化回路３は、連続ゼロ数演算部１４から出力される連続ゼロ数と画像メモリ回路１から読み出した静止画像データに基づいて、エントロピー符号化を行う。
【００３５】
以上のように、本実施例の静止画圧縮符号化装置は、８画素単位に与えられる画像データの各画素の値が０か否かを１ビットの信号に変換するデータ変換部１１と、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて６４の出力端子の内の該当する出力端子に出力する結線マトリックス１２と、結線マトリックス１２から出力される画素の係数を保持するゼロフラグレジスタ１３と、ゼロフラグレジスタ１３の保持内容を順番にサーチしてゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部１４とで構成されるゼロ画素カウント回路２を有している。
【００３６】
これにより、本発明は、ゼロ画素カウントのための回路規模が縮小されると共に、その演算時間が短縮できるという利点がある。
【００３７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 動作の説明では、画像メモリ回路１からデータ変換部１１に行毎に８画素単位で画像データが与えられる場合を説明したが、列毎に画像データが与えられても良い。この場合は、結線マトリックス１２の接続は図４とは異なる。
（ｂ） ジグザグスキャン則は、図２に例示したものに限定されない。
（ｃ） 特定の場合には、連続ゼロ数演算部１４でカウントする連続数の上限を一定の値(例えば、１５)に定めることができる。この場合、連続数が１５に達したときに連続数として１５を出力し、カウント値をクリアした後、次の画素から新たにカウントを繰り返す。
（ｄ） データ変換部１１では、画素の値が０の場合に“１”、０以外の場合に“０”に変換しているが、画素の値が０の場合に“０”、０以外の場合に“１”に変換するようにしても良い。その場合は、連続ゼロ数演算部１４で、ゼロフラグレジスタ１３の内容が“０”であるものの連続する数をカウントすれば良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例を示す静止画圧縮符号化装置の概略の構成図である。
【図２】ジグザグスキャンの説明図である。
【図３】従来のジグザグスキャン回路の構成図である。
【図４】図１中の結線マトリックス１２の動作を示す説明図である。
【図５】図１中の連続ゼロ数演算部１４の動作を示す説明図である。
【符号の説明】
【００３９】
２ ゼロ画素カウント回路
１１ データ変換部
１２ 結線マトリックス
１３ ゼロフラグレジスタ
１４ 連続ゼロ数演算部
【特許請求の範囲】
【請求項１】
ｍ行ｍ列（但し、ｍは３以上の整数）のｍ×ｍ画素からなる画像データが行または列毎にｍ画素単位にｍ回に分けて順番に与えられ、１回毎に与えられるｍ画素の各画素の値が０であるゼロ係数か否かを判定して各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するデータ変換部と、
ｍ個の入力端子とｍ×ｍ個の出力端子を有し、前記行または列毎のｍ画素単位に前記データ変換部から出力されて該入力端子に与えられるｍビットの信号を、ジグザグスキャン則に従って並べ替えて該ｍ×ｍ個の出力端子の対応する端子に出力する結線マトリックスと、
前記結線マトリックスのｍ×ｍ個の出力端子に対応して設けられ、該ｍ×ｍ個の出力端子から出力される信号を画素の係数としてそれぞれ保持する１番目からｍ×ｍ番目までのｍ×ｍ個のゼロフラグレジスタと、
前記ｍ×ｍ個のゼロフラグレジスタの保持内容を１番目からｍ×ｍ番目まで順番にサーチし、各ゼロフラグレジスタに対応するゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とを、
備えたことを特徴とするゼロ画素カウント回路。
【請求項１】
ｍ行ｍ列（但し、ｍは３以上の整数）のｍ×ｍ画素からなる画像データが行または列毎にｍ画素単位にｍ回に分けて順番に与えられ、１回毎に与えられるｍ画素の各画素の値が０であるゼロ係数か否かを判定して各画素の判定結果をそれぞれ１ビットの信号に変換して並列に出力するデータ変換部と、
ｍ個の入力端子とｍ×ｍ個の出力端子を有し、前記行または列毎のｍ画素単位に前記データ変換部から出力されて該入力端子に与えられるｍビットの信号を、ジグザグスキャン則に従って並べ替えて該ｍ×ｍ個の出力端子の対応する端子に出力する結線マトリックスと、
前記結線マトリックスのｍ×ｍ個の出力端子に対応して設けられ、該ｍ×ｍ個の出力端子から出力される信号を画素の係数としてそれぞれ保持する１番目からｍ×ｍ番目までのｍ×ｍ個のゼロフラグレジスタと、
前記ｍ×ｍ個のゼロフラグレジスタの保持内容を１番目からｍ×ｍ番目まで順番にサーチし、各ゼロフラグレジスタに対応するゼロ係数の連続出現回数をカウントして出力する連続ゼロ数演算部とを、
備えたことを特徴とするゼロ画素カウント回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−５１８１（Ｐ２００８−５１８１Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１７２１１０（Ｐ２００６−１７２１１０）
【出願日】平成１８年６月２２日（２００６．６．２２）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５０３３５７６５４）株式会社沖ネットワークエルエスアイ (61)
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２２日（２００６．６．２２）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５０３３５７６５４）株式会社沖ネットワークエルエスアイ (61)
【Ｆターム（参考）】
[ Back to top ]