チップレットドライバーを用いるディスプレイデバイス
基板と、第１の方向において基板にわたって行内に形成される行電極のアレイを有する第１の層と、該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極のアレイを有する第２の層であって、該行電極及び該列電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、前記基板上に配置されるものであって、該チップレットの数はピクセルの数よりも少なく、各チップレットは行電極のサブセット及び列電極のサブセットを排他的に制御し、それにより、前記ピクセルを制御して画像を表示する、複数のチップレットとを備える、ディスプレイデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はピクセルアレイを制御するための分散し、独立したチップレットを備える基板を有するディスプレイデバイスに関する。
【背景技術】
【０００２】
フラットパネルディスプレイデバイスは、コンピューティングデバイスと共に、そしてポータブルデバイスにおいて、さらにはテレビのような娯楽デバイス用に広く用いられている。そのようなディスプレイは通常、基板上に分散配置される複数のピクセルを用いて画像を表示する。各ピクセルは、各画素を表すために、通常赤色光、緑色光、及び青色光を放射する、一般的にサブピクセルと呼ばれるいくつかの異なる色の発光素子を組み込んでいる。ピクセルは、本明細書で用いられるとき、単一の発光素子又はさまざまな色の発光素子のグループを指すことができる。種々のフラットパネルディスプレイ技術、たとえば、プラズマディスプレイ、液晶ディスプレイ、及び発光ダイオード（ＬＥＤ）ディスプレイが知られている。
【０００３】
発光素子を形成する発光材料の薄膜を組み込んだ発光ダイオード（ＬＥＤ）は、フラットパネルディスプレイデバイスにおいて数多くの利点を有し、光学システムにおいて有用である。Tang他に対する特許文献１は、有機ＬＥＤ（ＯＬＥＤ）発光素子のアレイを含む有機ＬＥＤカラーディスプレイを示している。代替的には、無機材料を用いることができ、無機材料は多結晶半導体マトリックス内に燐光性結晶又は量子ドットを含むことができる。有機材料又は無機材料の他の薄膜を用いて、発光薄膜材料への電荷の注入、輸送、又は遮断を制御することもでき、そのような薄膜が当該技術分野において知られている。それらの材料は基板上において電極間に配置され、封入カバー層又はプレートを備える。発光材料に電流が通電するときに、ピクセルから光が放射される。放射される光の周波数は、用いられる材料の特性に依存する。そのようなディスプレイでは、基板を通じて（ボトムエミッター）、又は封入カバーを通じて（トップエミッター）、又はその両方を通じて光を放射することができる。
【０００４】
ＬＥＤデバイスは、パターニングされた発光層を備えることができ、材料に電流が通電するときに異なる色の光を放射させるために、そのパターンにおいて異なる材料が用いられる。代替的には、Cokによる特許文献２において教示されているように、フルカラーディスプレイを形成するために、カラーフィルターと共に単一の発光層、たとえば、白色エミッターを用いることができる。たとえば、Cok他による特許文献３において教示されているように、カラーフィルターを含まない白色サブピクセルを用いることも知られている。この開示及び他の開示では、デバイスの効率を改善するために、赤色、緑色、及び青色のカラーフィルター及びサブピクセルと、フィルターを備えていない白色サブピクセルとを含む４色ピクセルと共に、パターニングされていない白色エミッターを用いる設計が教示されている（たとえば、Miller他に対する特許文献４を参照されたい）。
【０００５】
フラットパネルディスプレイデバイス内のピクセルを制御するための２つの異なる方法、すなわち、アクティブマトリックス制御及びパッシブマトリックス制御が一般的に知られている。パッシブマトリックスデバイスでは、基板は能動電子素子（たとえば、トランジスタ）を含まない。行電極アレイ及び別の層内にある直交する列電極アレイが基板上に形成される。行電極と列電極とが重なり合う交差部は発光ダイオードの電極を形成する。その際、外部ドライバチップが、各行（又は列）に電流を順次に供給し、その間、直交する列（又は行）が、その行（又は列）内の各発光ダイオードを点灯させるのに適した電圧を供給する。それゆえ、パッシブマトリックス設計は、２ｎ個の接続を用いて、ｎ2個の別々に制御可能な発光素子を作製する。しかしながら、パッシブマトリックス駆動デバイスでは、行（又は列）を順次に駆動する性質によってフリッカーが生じるので、デバイス内に含めることができる行（又は列）の数に制限がある。含める行の数が多すぎる場合には、フリッカーは知覚できるほどになる可能性がある。さらに、ディスプレイ内の１つの行全体（又は列全体）を駆動するために必要な電流は問題をはらむ可能性があり、ＰＭ駆動の画像形成以外の予備充電ステップ及び放電ステップのために必要とされる電力は、ＰＭディスプレイの面積が大きくなると支配的になる。これら２つの問題が、パッシブマトリックスディスプレイの物理的なサイズを制限する。
【０００６】
アクティブマトリックスデバイスでは、フラットパネル基板上に分散配置された半導体材料、たとえば、アモルファスシリコン又は多結晶シリコンの薄膜から能動制御素子が形成される。通常、各サブピクセルは１つの制御素子によって制御され、各制御素子は少なくとも１つのトランジスタを含む。たとえば、簡単なアクティブマトリックス有機発光（ＯＬＥＤ）ディスプレイでは、各制御素子は２つのトランジスタ（選択トランジスタ及び駆動トランジスタ）と、サブピクセルの輝度を指定する電荷を蓄えるための１つのキャパシタとを含む。各発光素子は通常、独立した制御電極及び共通電極を用いる。発光素子の制御は通常、データ信号線、選択信号線、電源接続、及びグラウンド接続を通して提供される。アクティブマトリックス素子は、必ずしもディスプレイには限定されず、基板上に分散配置することができ、空間的な分散制御を必要とする他の用途において用いることができる。アクティブマトリックスデバイスでは、パッシブマトリックスデバイスと同じ数の外部制御線（電源及びグラウンドを除く）を用いることができる。しかしながら、アクティブマトリックスデバイスでは、各発光素子は、制御回路とは別の駆動接続を有し、データ設定のために選択されないときでも、フリッカーが除去されるようにアクティブである。
【０００７】
アクティブマトリックス制御素子を形成する１つの一般的な従来技術の方法は通常、シリコン等の半導体材料の薄膜をガラス基板上に堆積させ、次いでフォトリソグラフィ工程を通じて半導体材料をトランジスタ及びキャパシタに形成する。薄膜シリコンは、アモルファス又は多結晶のいずれかとすることができる。アモルファスシリコン又は多結晶シリコンから作製される薄膜トランジスタ（ＴＦＴ）は、結晶シリコンウェハーにおいて作製される従来のトランジスタと比較して相対的に大きく、かつ性能が低い。さらに、そのような薄膜デバイスは通常、ガラス基板全体にわたって局所的な又は広域の不均一性を示し、結果として、そのような材料を用いるディスプレイの電気性能及び外観に不均一性が生じる。
【０００８】
代替的な制御技法を用いるものとして、Matsumura他は、特許文献５において、ＬＣＤディスプレイの駆動に用いられる結晶シリコン基板を記述している。その出願は、第１の半導体基板から作製されるピクセル制御デバイスを第２の平坦なディスプレイ基板上に選択的に移送し、固定するための方法を記述している。ピクセル制御デバイス内の配線相互接続、並びにバス及び制御電極からピクセル制御デバイスへの接続が示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，３８４，５２９号明細書
【特許文献２】米国特許第６，９８７，３５５号明細書
【特許文献３】米国特許第６，９１９，６８１号明細書
【特許文献４】米国特許第７，２３０，５９４号明細書
【特許文献５】米国特許出願公開第２００６／００５５８６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のパッシブマトリックスディスプレイ設計は、発光素子のサイズ及び数において制限され、ＴＦＴを用いるアクティブマトリックス設計は電気的性能が低いので、これらの問題を克服する、ＬＥＤを利用するディスプレイデバイスのための改善された制御が必要とされている。
【課題を解決するための手段】
【００１１】
本発明によれば、
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極のアレイを有する第２の層であって、該行電極及び該列電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置されるものであって、チップレットの数はピクセルの数よりも少なく、各チップレットは行電極のサブセット及び列電極のサブセットを排他的に制御し、それにより、前記ピクセルを制御して画像を表示する、複数のチップレットと、
を備える、ディスプレイデバイスが提供される。
【発明の効果】
【００１２】
本発明は、行電極及び列電極の接続を有するチップレットドライバーを備えるディスプレイデバイスを提供することによって、接続パッドの数、チップレットの数及びサイズがいずれも削減されるという利点を有する。本発明の１つの実施の形態では、複数のアレイによって、フリッカー及び消費電力の低減をもたらす。本発明の別の利点は、ディスプレイ基板上に配線のための大きな空間を与えることによって、より低いコストであり、かつより高い電気的性能を有するより大きなワイヤを用いることができることである。さらなる利点は、単結晶シリコンチップレットは高い移動度及び均一性を有することである。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の一実施形態による、発光ダイオードのボトム電極への２つの接続を有する、図２の線１Ａ−１Ａに沿って見たチップレットの断面図である。
【図１Ｂ】本発明の一実施形態による、発光ダイオードのトップ電極への２つの接続を有する、図２の線１Ｂ−１Ｂに沿って見たチップレットの断面図である。
【図２】本発明の一実施形態による、接続パッドを有する、対角線上に向けられるチップレットの概略的な平面図である。
【図３Ａ】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられるチップレットを有するディスプレイデバイスの概略図である。
【図３Ｂ】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられるチップレットを有するディスプレイデバイスの概略図である。
【図４】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられる３つのチップレットを有するディスプレイデバイスの概略図である。
【図５】本発明の一実施形態による、互いに排他的なサブアレイに分割されるピクセルアレイ、及び対角線上に向けられる２つのチップレットを有するディスプレイデバイスの概略図である。
【図６】本発明の代替の実施形態による、ピクセルアレイ、及び別の分布で対角線上に向けられる３つのチップレットを有するディスプレイデバイスの概略図である。
【図７】本発明の別の実施形態による、ビアを用いてチップレット接続パッドに接続される行電極及び列電極を有するディスプレイデバイスの概略図である。
【図８】本発明の別の実施形態による、複数のチップレット、及びチップレットデバイスを避けるように配線されるバスを有するディスプレイデバイスの概略図である。
【図９】本発明の別の実施形態による、バスによって接続される複数のチップレットを有するディスプレイデバイスの概略図である。
【図１０Ａ】本発明の別の実施形態による、異なる接続パッドを有するチップレットの断面図である。
【図１０Ｂ】本発明の一実施形態による、図１０Ａの平面図である。
【図１１】本発明の一実施形態による、複数の２次元ピクセルアレイの概略図である。
【図１２Ａ】本発明の一実施形態による、複数のチップレット、及び基板上に蛇行して配置されるバスの図である。
【図１２Ｂ】図１２Ａの例示を理解するのに役に立つ、複数の接続を有するチップレットの平面図である。
【図１３】本発明の一実施形態による、複数のチップレット、及び基板上に蛇行して配置されるバスのさらに広域的な図である。
【発明を実施するための形態】
【００１４】
図面中の種々の層及び素子は大きく異なるサイズを有するので、それらの図面は縮尺通りではない。
【００１５】
図３Ａを参照すると、一実施形態において、本発明は、基板１０と、第１の方向において基板１０にわたって行内に形成される行電極１６のアレイを有する第１の層と、第１の方向とは異なる第２の方向において基板１０にわたって列内に形成される列電極１２のアレイを有する第２の層とを含むディスプレイデバイスを含み、第１の電極及び第２の電極は重なり合って、ピクセル位置３０を形成する。図１Ａも参照すると、１つ又は複数の発光材料層１４が行電極１６と列電極１２との間に形成される。発光ダイオード１５は、ピクセル位置においてピクセルの２次元アレイ３２を形成し、行電極１６及び列電極１２から発光層１４を通って電流が流れるときに光を放射するピクセル３０である。基板１０上に複数のチップレット２０が配置され、チップレット２０の数はピクセル３０の数よりも少なく、画像を表示するためにピクセルが制御されるように、各チップレット２０は、行電極１６のサブセット及び列電極１２のサブセットを排他的に制御する。各チップレットは、ディスプレイデバイス基板１０から独立した別個の基板２８を有する。この開示では、ピクセル、サブピクセル及び発光素子は全て発光ダイオード１５を指している。
【００１６】
各チップレット２０は、そのチップレット２０が接続パッド２４を通して接続されるピクセル３０を制御するための回路部２２を含むことができる。回路部２２は、そのチップレット２０がサブセット行又はサブセット列において接続されるピクセル３０毎の所望の輝度を表す値を格納する記憶素子２６を含むことができ、チップレット２０はそのような値を用いて、ピクセル３０に接続される行電極１６又は列電極１２を制御し、それによりピクセル３０を起動して光を放射する。たとえば、チップレット２０が８行及び８列のサブセットに接続される場合には、８つの記憶素子２６を用いて、８行又は８列のための輝度情報を格納することができる。新たな行又は列が起動される度に、輝度情報の新たなサブセットをチップレット２０に供給することができる。本発明の一実施形態では、サブセット行又はサブセット列毎に２つの記憶素子２６を用いることができ、それにより、記憶素子２６の一方には輝度情報を格納することができ、他方の記憶素子２６を用いて、輝度情報を表示する。本発明のさらに別の実施形態では、チップレット２０が接続される発光素子３０毎に１つ又は２つの記憶素子２６を用いることができる。
【００１７】
平坦化層１８を用いて平滑な表面を形成することができ、その表面上に、行電極１６及び列電極１２並びに発光層１４を形成することができる。図１Ａに示されるように、チップレット２０の接続パッド２４は、ここでは列電極１２として示され、図２の断面線１Ａ−１Ａ’を用いて指示される、発光ダイオード１５のボトム電極に接続することができる。代替的には、図１Ｂに示されるように、チップレット２０の接続パッド２４は、ここでは行電極１６として示され、図２の断面線１Ｂ−１Ｂ’を用いて指示される、発光ダイオードのトップ電極に接続することができる。このようにして、チップレット２０の接続パッドは、行電極１６又は列電極１２のいずれかに接続することができる。図２では、チップレット２０の接続パッド２４は列電極１６に接続される列接続パッド２４Ａ及び行電極１６に接続される行接続パッド２４Ｂとして区別される。それゆえ、本発明の一実施形態では、チップレット２０は２行（図１０Ｂにおいて２５Ａ及び２５Ｂ）の接続パッド２４を有し、接続パッド２４Ａの一方の行は対応する行電極１６に接続され、接続パッド２４Ｂの他方の行は対応する列電極１２に接続される。しかしながら、図３に示されるように、列接続パッド２４Ａと行電極１６との間に十分な空間を与えることによって、かつ行接続パッド２４Ｂと列電極１２との間の十分な空間を与えることによって、行電極パッド２４Ａ及び列電極パッド２４Ｂは、行電極１６と列電極１２との間の短絡を避けるように基板１０上に配置される。図３Ａは、例示的な目的を果たすために描かれた簡略化された図である。図３Ｂに示される１つの例示的な実施形態では、列接続パッド２４Ａ（図示せず）を行電極１６で覆って、ピクセル３０を画定する重なり合うエリアを大きくし、それにより、ディスプレイデバイスのアパーチャ比を大きくし、かつディスプレイの寿命を延ばすことができる。本発明のディスプレイデバイスを構成するために用いられる製造工程の許容範囲に応じて、列電極１２と行接続パッド２４Ｂと行電極１６との間の短絡がない限り、列電極１２のサイズを大きくすることができる。
【００１８】
図４を参照すると、本発明のディスプレイデバイスの一実施形態は、行電極１６及び列電極１２の交差部によって形成される２次元ピクセルアレイ３２上に分散する複数のチップレット（２０Ａ、２０Ｂ、２０Ｃ）を含むことができる（図１Ａ及び図１Ｂと同様に電極を接続パッドに接続できるように、チップレットは電極の背後に配置されるが、図４、図６及び図１１では明確に例示するために、チップレットが電極の前方に示されることに留意されたい）。各チップレット２０は、行電極１６及び列電極１２の互いに排他的なサブセットに接続される。図４に示されるように、チップレット２０Ａが２次元ピクセルアレイ３２内の最も上にある６つの行電極１６に、かつ最も左にある６つの列電極１２に接続される。チップレット２０Ｂが、２次元ピクセルアレイ３２内の中央の６つの行電極１６及び中央の６つの列電極１２に接続される。チップレット２０Ｃが、ピクセルアレイ３２内の最も下にある６つの行電極１６及び最も右にある列電極１２に接続される。それゆえ、ピクセルアレイ３２は、それぞれ１２個の接続パッドを備える３つのチップレット２０によって制御される、１８×１８、すなわち、３２４素子を有する。図４を注意深く検討すると、各チップレット２０が行電極１６及び列電極１２の別々のグループを制御することがわかる。
【００１９】
図５は、２つのチップレット２０Ａ及び２０Ｂのみを有するさらに詳細な図である。チップレット２０Ａが、行電極１６Ａ及び列電極１２Ａに接続される。チップレット２０Ｂが、行電極１６Ｂ及び列電極１２Ｂに接続される。それゆえ、チップレット２０Ａが、第１のピクセルサブセット３２Ａを制御し、チップレット２０Ｂが、第１のピクセルサブセット３２Ｄを制御する。チップレット２０Ａは、ピクセルアレイ３２内のピクセル３０の第２のピクセルサブセット３２Ｃのための列電極１２Ａのみを制御し、ピクセルアレイ３２内のピクセル３０の第３のピクセルセブセット３２Ｂのための行電極１６Ａのみを制御する。同様に、チップレット２０Ｂは、ピクセルアレイ３２内のピクセル３０の第２のピクセルサブセット３２Ｂのための列電極１２Ｂのみを制御し、ピクセルアレイ３２内のピクセル３０の第３のピクセルサブセット３２Ｃのための行電極１６Ｂのみを制御する。ピクセルサブセット３２Ａ、３２Ｂ、３２Ｃ、３２Ｄは互いに排他的である。それゆえ、チップレット２０Ａはピクセルサブセット３２Ａ内のピクセル３０を制御するために必要な行電極１６Ａ及び列電極１２Ａの両方を制御するので、チップレット２０Ａはピクセルサブセット３２Ａ内のピクセル３０を完全に制御する。同様に、チップレット２０Ｂはピクセルサブセット３２Ｄ内のピクセル３０を制御するために必要な行電極１６Ｂ及び列電極１２Ｂの両方を制御するので、チップレット２０Ｂはピクセルサブセット３２Ｄ内のピクセル３０を完全に制御する。それゆえ、行電極１６Ａ及び１６Ｂは電気的に独立しており、列電極１２Ａ及び１２Ｂは電気的に独立している。しかしながら、両方のチップレット２０Ａ及びチップレット２０Ｂが協調して動作し、ピクセルサブセット３２Ｂ及び３２Ｃ内のピクセル３０を制御する。この制御は、チップレット２０内の回路部２２によって提供される。ピクセルサブセット３２Ａ及び３２Ｄは完全に制御されるので、それらのサブセットは直接駆動ピクセルアレイと呼ばれるのに対して、ピクセルサブセット３２Ｂ及び３２Ｃは間接駆動ピクセルサブセットと呼ばれる。
【００２０】
本発明は、従来技術よりも安いコストを提供する。たとえば、従来のアクティブマトリックスバックプレーンを用いて、図４の３２４ピクセル３０を駆動していた場合、相対的に低い性能及び高い費用の薄膜半導体バックプレーンが必要になっていたことになる。代わりに、本発明は、いくつかの性能が高く、安価なチップレットを用いて、ピクセル３０を駆動する。
【００２１】
本発明の種々の実施形態において、多種多様のチップレットレイアウトを用いることができる。図３Ａ、図３Ｂ、図４及び図５に示されるように、チップレット２０はピクセルアレイ３２の対角線１３上に配置される。隣接するチップレット２０が、隣接する第２の列電極サブセットを制御し、隣接するチップレットが隣接する第３の行電極サブセットを制御する。本明細書において意図されるように、対角線は、行電極若しくは列電極のいずれか、又は両方に対して傾けられるか、又は斜めの線である。しかしながら、チップレット２０は単一の対角線上に配列される必要はない。図６を参照し、図４と比べると、チップレット２０は、離隔して配置される複数の対角線上に配置される。チップレット２０Ａが、最も上にある６つの行電極及び最も左にある６つの列電極を制御する（図４と同様）。しかしながら、チップレット２０Ｂは、最も右にある６つの列電極及び中央の６つの行電極を制御する。チップレット２０Ｃが、中央の６つの列電極及び最も下にある６つの行電極を制御する。この代替の配列は、チップレット２０を分離し、より大きな空間を与えるので有用である。詳細には、チップレット内の回路部がチップレット内で著しい空間を占め、たとえば、チップレット２０がチップレット２０の一端においてディスプレイ接続部分２１Ａを有し、チップレット２０の他端において制御回路部接続部分２１Ｂを有する場合には、チップレットを大きく離隔して配置するチップレット２０の配列が有用である。代替の設計では（図１２Ａ、図１２Ｂ及び図１３を参照）、ディスプレイ接続部分２１Ａはチップレット２０の各端部に配置することができ、制御回路部接続部分２１Ｂは、チップレット２０の中央に配置することができる。
【００２２】
本発明のさらなる実施形態では、チップレットはピクセルアレイ３２の対角線上に配置されない。対角線配列は相互接続長を最小限に抑えるのに有用であるが、それらの配列では接続パッド２４、並びに行電極１６及び列電極１２に対する注意深い位置合わせが必要である。さらに、たとえば、図３Ａ、図３Ｂ、図４、図５及び図６に示されるように、行電極１６及び列電極１２の間隔によって、チップレット２０が必要以上に大きくなる可能性がある。図７を参照すると、本発明の別の実施形態では、チップレット２０は、チップレット２０のエッジを行電極１６又は列電極１２と位置合わせすることを含む、ピクセルアレイ３２及び基板１０に対して任意の向きにおいて位置合わせすることができる。チップレットは長い寸法Ｄ１及び短い寸法Ｄ２を有することができ、長い寸法Ｄ１は行電極又は列電極のそれぞれ第１の方向又は第２の方向（図１０Ｂ）に対して平行にすることができる。
【００２３】
実際に、異なるチップレット２０は異なるように位置合わせすることができる。図７に示されるように、チップレット２０の長い寸法は行電極１６と位置合わせされる。接続パッド２４は、配線を用いて列電極１２及び行電極１６に接続される。ビア５０を用いて、１つの配線層から別の配線層まで接続することができ、列電極１２との短絡を避けるために、ビアは、たとえば、行電極１６間に形成される。接続パッド２４を行電極１６及び列電極１２に電気的に接続するのに多数の配線５２が必要となる可能性があるので、トップエミッタ構成が好ましく、その場合、トップ電極（たとえば、図１Ａ及び図１Ｂの１６）は透明であり、ボトム電極（たとえば、図１Ａ及び図１Ｂの１２）は反射性にすることができる。基板１０を不透明にすることもできる。
【００２４】
図８を参照すると、本発明の別の実施形態では、チップレット２０は、バス４２を通して、外部コントローラー４０に接続することができる。バス４２は、シリアルバス、パラレルバス、又はポイント・ツー・ポイントバスとすることができ、デジタル又はアナログとすることができる。図９に示されるシリアルバスは、電気的に別々の電気的接続において１つのチップレットから次のチップレットにデータが再送されるバスである。図８に示されるパラレルバスは、電気的に共通の電気的接続において全てのチップレットにデータが同時にブロードキャストされるバスである。バス４２をチップレットに接続して、電源信号、グラウンド信号、データ信号又は選択信号のような信号を与える。２つ以上のバス４２を用いることができる。チップレット２０は、チップレット２０の一端においてピクセル接続部分２１Ａを、他端においてバス４２に接続される回路部部分２１Ｂを有することができる。図１０Ａ及び図１０Ｂを参照すると、各チップレットは、行電極及び列電極に接続される第１のグループの接続パッド２４と、制御バスに接続される第２のグループの接続パッド２５とを有することができ、第１のグループ及び第２のグループの接続パッドは空間的に分離される。図１０Ａ及び図１０Ｂにおいて示されるように、各チップレットは、チップレットの中央において、制御バスに接続される第３のグループの接続パッド２５を有することもできる。第１のグループ、第２のグループ及び第３のグループの接続パッドは空間的に分離される。
【００２５】
代替的には、別々のチップレット部分を用いないこともできる。図１０Ａ、図１０Ｂを参照すると、バス４２に接続するための付加的な接続パッド２５をチップレット２０内に設けることもでき、チップレットの回路部部分に、又はチップレット２０の長い寸法Ｄ１のいずれかの端部に、又はチップレット２０の中央に配置することができる。内部チップレット接続４４を用いて、チップレット２０の一端から別の端部までバス接続を配線することができる。
【００２６】
図８に戻ると、図５に示される配列に対応するチップレット配列が示される。この配列は、デバイス基板上１０上に、チップレット１０によって占有されず、かつ後にバス４２を配線するために用いることができるエリアを与えるという利点を有する。たとえば、図８に示されるように、ピクセルサブセット３２Ａ、３２Ｄ、３２Ｅ及び３２Ｈはそれぞれ、チップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄによって少なくとも部分的に占有されるピクセル接続エリアを形成する。対照的に、バス接続エリア３２Ｂ、３２Ｃ、３２Ｆ及び３２Ｇは、バス４２のワイヤを配線するために用いることができるバス接続エリアを形成する。それゆえ、本発明のいくつかの実施形態において、バスは蛇行する経路を有することができる。
【００２７】
図８は、バス４２が、全てのチップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄに対して共通にパラレルに接続される実施形態を示す。図９に示される代替の実施形態では、チップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄを通ってシリアルバス４２接続を配線することができる。
【００２８】
図１１を参照すると、本発明のさらなる実施形態では、ピクセルの複数の２次元ピクセルアレイ３２を共通の基板１０にわたって配置することができ、各２次元ピクセルアレイ３２は、別個の１組の行電極１６、列電極１２及びチップレット２０を有する。それゆえ、上記の構造は、より大きな基板１０上で繰り返すことができる。各２次元アレイ構造は、独立して動作し、電極インピーダンス、予備充電消費電力及び放電消費電力、並びにフリッカーを低減することができる。それらの構造を共通のバス４２システムに接続することができる。こうして、本発明の一実施形態では、ディスプレイデバイスは、基板と；第１の方向において基板にわたって行内に形成される行電極の複数のアレイを有する第１の層、及び第１の方向とは異なる第２の方向において基板にわたって列内に形成される列電極の対応する複数のアレイを有する第２の層であって、第１の電極及び第２の電極は重なり合って、ピクセル位置を形成する、第１の層及び第２の層と；行電極と列電極との間に形成され、ピクセルの２次元アレイを形成する１つ又は複数の発光材料層であって、ピクセルはピクセル位置に配置される、１つ又は複数の発光材料層と；基板上に配置されるアレイ毎の複数のチップレットとを含むことができ、各アレイ内のチップレットの数は対応するアレイ内のピクセルの数よりも少なく、各アレイチップレットは、対応するアレイのための行電極のサブセット及び列電極のサブセットを排他的に制御する。
【００２９】
図１２Ａは、チップレット２０が間接駆動ピクセルアレイ内に配置され、チップレットの制御回路部接続部分２１Ｂがバス配線に真下にある実施形態を示す。チップレット２０は、チップレット２０の各端部に１つずつある２つのディスプレイ接続部分２１Ａを有する。各ディスプレイ接続部分２１Ａは、ワイヤによって、隣接する直接駆動ピクセルアレイ内の垂直電極に接続され、かつ水平電極に接続される。図１２Ａにおいて暗色で示されるピクセルの直接駆動ブロックは、ディスプレイ上でチェッカーボードパターンを形成し、配線用バスは、間接駆動ピクセルアレイ内に配置されるチップレット２０の制御回路部接続部分２１Ｂにわたって形成されるので、蛇行パターンを形成する。
【００３０】
図１２Ｂは、垂直電極及び水平電極に対するチップレット２０のディスプレイ接続部分２１Ａの詳細な配線接続を示す。この図は、直接駆動ピクセルアレイ内の６つの水平電極及び６つの垂直電極からなる簡単な事例を示す。垂直電極に対するワイヤ上の接続は暗色の正方形で示されるのに対して、水平電極に対するワイヤ上の接続は白抜きの正方形で示される。同じような設計は、任意の数の水平接続及び垂直接続でも良好に機能するであろう。
【００３１】
図１２Ａ及び図１２Ｂは、電極接続ワイヤをパターニングして制御バス配線及び電源バス配線４２のための広いエリアを残すことができ、それにより、同じ金属層内に両方のタイプのワイヤを構成することができ、それにより２つ以上の配線層を必要とする設計に比べてディスプレイのコストを削減することができることを示す。したがって、制御バスは、行電極及び列電極のために用いられる第１の層及び第２の層とは別の第３の層内に配置することができる。
【００３２】
この設計のさらなる利点は、配線のために利用可能な広いエリアが存在するので、低コストの方法を用いてワイヤをパターニングできることである。たとえば、プリント回路基板製造のために開発されたシステムは、２５μｍライン及び２５μｍ間隔を形成することができる低コストのフォトマスク及び近接露光装置を用いる。これらは、ＴＦＴフォトマスク及びＴＦＴステッパー露光装置よりもはるかにコストが低い。この結果、バックプレーン製造工程は、必要とする投資費用が少なく、運用費用が少なく、かつＴＡＣ時間が短い。
【００３３】
図１０Ｂを参照すると、接続パッドは、チップレット上で接続パッドを離隔する中心間ピッチ２３を有する。ビア（図１Ｂ）が、接続パッドを露出させる開口部を形成し、その開口部を通って接続パッドまで延在する第１の部分において、制御バスを接続パッドに接続することができる。制御バスは接続パッドのピッチよりも大きな幅を有する別の第２の部分を有することができ、それにより、バスワイヤの幅を広くし、導電率を改善できるようにする。
【００３４】
いくつかの事例において、チップレットの物理的な長さは、チップレット移送システムの制限によって、又はチップレット内部に形成することができる電気導体の数に起因して等、制約が加えられる可能性がある。そのような事例では、チップレットのディスプレイ接続部分の長さを半分まで短くして、チップレットの第２の蛇行線を追加することができる。これが図１３に示される。この実施形態において、間接的に制御されるエリアが増えており（暗色でないエリアとして示される）、制御バス配線及び電源バス配線のためのさらに大きな空間が与えられ、それにより、さらに低い精度及び低いコストの方法によって処理できるようになる。
【００３５】
図１１を参照すると、動作時に、コントローラー４０が、ディスプレイデバイスの要求に従って情報信号を受信及び処理し、処理済みの信号を１つ又は複数のバス４２を通してデバイス内の各チップレット２０に送信する。処理済みの信号は、そのチップレット２０に対応する発光ピクセル３０毎の輝度情報を含む。輝度情報は、各発光ピクセル３０に対応する記憶素子２６内に格納することができる。その後、チップレットは、そのチップレットが接続される行電極及び列電極を順次に起動する。或るピクセルのための行電極及び列電極の両方が起動されるときに、行電極及び列電極によって画定されるそのピクセルを通って電流が流れ、光を放射することができる。通常、一度に全ての列電極及び１つの行電極を起動することによって、１つのピクセルアレイ内の電極の１つの行全体又は列全体が同時に起動される。列電極を制御して、その行内のピクセル毎に望まれる個々の輝度を与える。その後、第２の行が選択され、全ての行が起動され、全てのピクセルが光を放射するまで、この過程が繰り返される。その後、この過程を繰り返すことができる。ピクセルの中には、１つのチップレットによって制御されるものもあり、協調して動作する２つのチップレットを必要とするものもあることに留意されたい。「行」及び「列」の指示は任意であり、行電極及び列電極の機能は入れ替えることができることに留意されたい。
【００３６】
ディスプレイデバイス内の別々の行（又は列）を順次に起動することによって、フリッカーを引き起こす可能性があるが、独立して制御される複数のピクセルアレイ３２を用いることによって、別々に制御される各ピクセルアレイ３２内の行又は列の数が少なくなる。ピクセルグループ３２は同時に起動されるので、フリッカーを大幅に削減することができる。さらに、グループ行電極１６及びグループ列電極１２は１つのピクセルアレイ３２内でのみ接続されるので、グループ行電極１６及びグループ列電極１２は短く、電極のキャパシタンス及び抵抗が小さくなり、チップレット２０内の高電力駆動回路部の必要性も小さくなる。それゆえ、各ピクセル行が光を放射する時間部分が長くなり、フリッカーが減少し、所望の輝度における電流密度が減少する。
【００３７】
バス４２は、タイミング（たとえば、クロック）信号、データ信号、選択信号、電源接続、又はグラウンド接続を含む、種々の信号を供給することができる。それらの信号はアナログ又はデジタルとすることができ、たとえば、デジタルアドレス又はデータ値とすることができる。アナログデータ値は電荷として供給することができる。記憶素子２６はデジタル（たとえば、フリップフロップを含む）か、又はアナログ（たとえば、電荷を蓄積するためのキャパシタを含む）とすることができる。
【００３８】
本発明の種々の実施形態において、基板１０上に分散配置されるチップレット２０は同一とすることができる。しかしながら、各チップレット２０に一意の識別値、すなわちＩＤを関連付けることができる。ＩＤは、チップレット２０が基板１０上に配置される前に、又は好ましくは後に割り当てることができ、ＩＤは、基板１０上のチップレット２０の相対的な位置を反映することができ、すなわち、ＩＤはアドレスとすることができる。たとえば、行又は列において１つのチップレット２０から次のチップレットにカウント信号を送ることによって、ＩＤを割り当てることができる。別個の行ＩＤ値又は列ＩＤ値を用いることができる。
【００３９】
コントローラー４０は、チップレットとして実装し、基板１０に固定することができる。コントローラー４０は、基板１０の周辺に配置することができるか、又は基板１０の外部に配置することができ、従来の集積回路を含むことができる。
【００４０】
本発明の種々の実施形態によれば、チップレット２０は種々の方法で構成することができ、たとえば、チップレット２０の長い寸法に沿って１行又は２行の接続パッド２４を用いて構成することができる。相互接続バス４２又はワイヤ５２は、種々の材料から形成することができ、デバイス基板上での種々の堆積方法を用いることができる。たとえば、相互接続バス４２又はワイヤ５２は、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又はアルミニウム合金とすることができる。代替的には、相互接続バス５２又はワイヤ５２は、硬化した導電性インク又は金属酸化物から作製することができる。コストに関して有利な１つの実施形態では、相互接続バス４２又はワイヤ５２、又はその両方は、単層内に形成される。
【００４１】
本発明は、大きなデバイス基板、たとえば、ガラス、プラスチック又は箔を利用し、デバイス基板１０上に複数のチップレット２０が規則的に配置されるマルチピクセルデバイスの実施形態に特に有用である。各チップレット２０は、チップレット２０内の回路部に従って、かつ制御信号に応答して、デバイス基板１０上に形成された複数のピクセル３０を制御することができる。個々のピクセルグループ又は複数のピクセルグループをタイル状の素子上に配置することができ、それらの素子を組み立てて、ディスプレイ全体を形成することができる。
【００４２】
本発明によれば、チップレット２０は、基板１０上に分散配置されるピクセル制御素子を提供する。チップレット２０は、デバイス基板１０に比べて相対的に小さな集積回路であり、独立した基板２８上に形成される、ワイヤ、接続パッド、抵抗器若しくはキャパシタのような受動構成要素、又はトランジスタ若しくはダイオードのような能動構成要素を含む回路部２２を備える。チップレット２０は、ディスプレイ基板１０とは別に製造され、その後、ディスプレイ基板１０に取り付けられる。チップレット２０は、半導体デバイスを製造するための既知の工程を用いて、シリコン又はシリコン・オン・インシュレーター（ＳＯＩ）ウェハーを用いて製造されることが好ましい。各チップレット２０は、その後、デバイス基板１０に取り付けられる前に分離される。それゆえ、各チップレット２０の結晶性基部は、チップレットの回路部２２がその上に配置されるデバイス基板１０とは別の基板２８と見なすことができる。それゆえ、複数のチップレット２０は、デバイス基板１０とは別であり、かつ互いに別である対応する複数の基板２８を有する。詳細には、独立した基板２８は、その上にピクセル３０が形成される基板１０とは別であり、独立したチップレット基板２８の面積は、合わせても、デバイス基板１０より小さい。チップレット２０は、たとえば、薄膜アモルファスシリコンデバイス又は多結晶シリコンデバイスにおいて見られる能動構成要素よりも、高い性能の能動構成要素を提供する結晶基板２８を有することができる。チップレット２０は１００μｍ以下の厚みを有することができることが好ましく、２０μｍ以下であることがさらに好ましい。これは、チップレット２０上に接着剤及び平坦化材料１８を形成するのを容易にし、その際、それらの材料は、従来のスピンコーティング技法を用いて塗布することができる。本発明の一実施形態によれば、結晶シリコン基板上に形成されるチップレット２０は、幾何学的なアレイに配列され、接着剤又は平坦化材料を用いてデバイス基板（たとえば１０）に接着される。チップレット２０の表面上の接続パッド２４を用いて、各チップレット２０を信号ワイヤ、電力バス及び行電極又は列電極（１６、１２）に接続し、ピクセル３０を駆動する。チップレット２０は少なくとも４つのピクセル３０を制御することができる。
【００４３】
チップレット２０は半導体基板内に形成されるので、チップレットの回路部は、最新のリソグラフィツールを用いて形成することができる。そのようなツールによれば、０．５ミクロン以下の機構サイズを容易に手に入れることができる。たとえば、最新の半導体製造ラインは、９０ｎｍ又は４５ｎｍの線幅を達成することができ、本発明のチップレットを作製する際に用いることができる。しかしながら、チップレット２０は、ディスプレイ基板１０上に組み付けられると、チップレット上に設けられた配線層への電気的接続を作製するための接続パッド２４も必要とする。接続パッド２４のサイズは、ディスプレイ基板１０上で用いられるリソグラフィツールの機構サイズ（たとえば、５μｍ）、及び配線層に対するチップレット２０の位置合わせ（たとえば、±５μｍ）に基づく。それゆえ、接続パッド２４は、たとえば、１５μｍ幅にすることができ、パッド間に５μｍの間隔をあけることができる。これは、パッドが一般的には、チップレット２０内に形成されるトランジスタ回路部よりも著しく大きいことを意味する。
【００４４】
パッドは一般的に、トランジスタを覆う、チップレット上のメタライゼーション層内に形成することができる。製造コストを下げることができるように、できる限り小さな表面積を有するチップレットを作製することが望ましい。それゆえ、一般的には、トランジスタではなく、接続パッドのサイズ及び数が、チップレットのサイズを制限することになる。
【００４５】
基板（たとえば、アモルファスシリコン又は多結晶シリコン）上に直接形成される回路よりも高い性能の回路部を有する独立した基板（たとえば、結晶シリコンを含む）を備えるチップレットを利用することによって、より高い性能を有するデバイスが提供される。結晶シリコンは、より高い性能を有するだけでなく、はるかに小さな能動素子（たとえば、トランジスタ）も有するので、回路部サイズは非常に小さくなり、それによって、チップレットのサイズは、デバイスの制御及び電力供給に必要な接続パッドの数と間隔によって決まるようになる。たとえば、Yoon、Lee、Yang及びJang著「A novel use of MEMS switches in driving AMOLED」（Digest of Technical Papers of the Society for Information Display, 2008, 3.4, p.13）において記述されているように、微小電気機械（ＭＥＭＳ）構造を用いて有用なチップレットを形成することもできる。
【００４６】
デバイス基板１０はガラスを含むことができ、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又は銀から作製される配線層が、平坦化層（たとえば、樹脂）上に形成され、当該技術分野において知られているフォトリソグラフィ技法を用いてパターニングされる。チップレット２０は、集積回路業界において十分に確立されている従来の技法を用いて形成することができる。
【００４７】
本発明はマルチピクセルインフラストラクチャを有するデバイスにおいて利用することができる。詳細には、本発明は、有機又は無機いずれかのＬＥＤデバイスで実施することができ、情報表示デバイスにおいて特に有用である。好ましい実施形態では、本発明は、限定はしないが、Tang他に対する米国特許第４，７６９，２９２号及びVan Slyke他に対する米国特許第５，０６１，５６９号において開示されるような小分子ＯＬＥＤ又はポリマーＯＬＥＤから構成されるフラットパネルＯＬＥＤデバイスにおいて利用される。たとえば、多結晶半導体マトリックス内に形成される量子ドットを利用する無機デバイス（たとえば、Kahenによる米国特許出願公開第２００７／００５７２６３号において教示される）、有機電荷制御層若しくは無機電荷制御層を利用するデバイス、又はハイブリッド有機／無機デバイスを利用することができる。有機発光ディスプレイ又は無機発光ディスプレイの数多くの組み合わせ及び変形を用いて、トップエミッター又はボトムエミッターいずれかのアーキテクチャを有するアクティブマトリックスディスプレイを含む、そのようなデバイスを製造することができる。
【符号の説明】
【００４８】
Ｄ１ 長い寸法
Ｄ２ 短い寸法
１０ 基板
１２ 列電極
１２Ａ 列電極グループ
１２Ｂ 列電極グループ
１３ 対角線
１４ 発光材料
１５ 発光ダイオード
１６ 行電極
１６Ａ 行電極グループ
１６Ｂ 行電極グループ
１８ 平坦化層
２０ チップレット
２０Ａ チップレット
２０Ｂ チップレット
２０Ｃ チップレット
２０Ｄ チップレット
２１Ａ ディスプレイ接続部分
２１Ｂ 制御回路接続部分
２２ 回路部
２３ 接続パッドピッチ
２４ 接続パッド
２４Ａ 列接続パッド
２４Ｂ 行接続パッド
２５ バス接続パッド
２５Ａ 接続パッドの行
２５Ｂ 接続パッドの行
２６ 記憶素子
２８ チップレット基板
３０ ピクセル
３２ ２次元ピクセルアレイ
３２Ａ ピクセルサブセット
３２Ｂ ピクセルサブセット
３２Ｃ ピクセルサブセット
３２Ｄ ピクセルサブセット
３２Ｅ ピクセルサブセット
３２Ｆ ピクセルサブセット
３２Ｇ ピクセルサブセット
３２Ｈ ピクセルサブセット
４０ コントローラー
４２ バス
４４ 内部チップレット接続
５０ ビア
５２ ワイヤ
【技術分野】
【０００１】
本発明はピクセルアレイを制御するための分散し、独立したチップレットを備える基板を有するディスプレイデバイスに関する。
【背景技術】
【０００２】
フラットパネルディスプレイデバイスは、コンピューティングデバイスと共に、そしてポータブルデバイスにおいて、さらにはテレビのような娯楽デバイス用に広く用いられている。そのようなディスプレイは通常、基板上に分散配置される複数のピクセルを用いて画像を表示する。各ピクセルは、各画素を表すために、通常赤色光、緑色光、及び青色光を放射する、一般的にサブピクセルと呼ばれるいくつかの異なる色の発光素子を組み込んでいる。ピクセルは、本明細書で用いられるとき、単一の発光素子又はさまざまな色の発光素子のグループを指すことができる。種々のフラットパネルディスプレイ技術、たとえば、プラズマディスプレイ、液晶ディスプレイ、及び発光ダイオード（ＬＥＤ）ディスプレイが知られている。
【０００３】
発光素子を形成する発光材料の薄膜を組み込んだ発光ダイオード（ＬＥＤ）は、フラットパネルディスプレイデバイスにおいて数多くの利点を有し、光学システムにおいて有用である。Tang他に対する特許文献１は、有機ＬＥＤ（ＯＬＥＤ）発光素子のアレイを含む有機ＬＥＤカラーディスプレイを示している。代替的には、無機材料を用いることができ、無機材料は多結晶半導体マトリックス内に燐光性結晶又は量子ドットを含むことができる。有機材料又は無機材料の他の薄膜を用いて、発光薄膜材料への電荷の注入、輸送、又は遮断を制御することもでき、そのような薄膜が当該技術分野において知られている。それらの材料は基板上において電極間に配置され、封入カバー層又はプレートを備える。発光材料に電流が通電するときに、ピクセルから光が放射される。放射される光の周波数は、用いられる材料の特性に依存する。そのようなディスプレイでは、基板を通じて（ボトムエミッター）、又は封入カバーを通じて（トップエミッター）、又はその両方を通じて光を放射することができる。
【０００４】
ＬＥＤデバイスは、パターニングされた発光層を備えることができ、材料に電流が通電するときに異なる色の光を放射させるために、そのパターンにおいて異なる材料が用いられる。代替的には、Cokによる特許文献２において教示されているように、フルカラーディスプレイを形成するために、カラーフィルターと共に単一の発光層、たとえば、白色エミッターを用いることができる。たとえば、Cok他による特許文献３において教示されているように、カラーフィルターを含まない白色サブピクセルを用いることも知られている。この開示及び他の開示では、デバイスの効率を改善するために、赤色、緑色、及び青色のカラーフィルター及びサブピクセルと、フィルターを備えていない白色サブピクセルとを含む４色ピクセルと共に、パターニングされていない白色エミッターを用いる設計が教示されている（たとえば、Miller他に対する特許文献４を参照されたい）。
【０００５】
フラットパネルディスプレイデバイス内のピクセルを制御するための２つの異なる方法、すなわち、アクティブマトリックス制御及びパッシブマトリックス制御が一般的に知られている。パッシブマトリックスデバイスでは、基板は能動電子素子（たとえば、トランジスタ）を含まない。行電極アレイ及び別の層内にある直交する列電極アレイが基板上に形成される。行電極と列電極とが重なり合う交差部は発光ダイオードの電極を形成する。その際、外部ドライバチップが、各行（又は列）に電流を順次に供給し、その間、直交する列（又は行）が、その行（又は列）内の各発光ダイオードを点灯させるのに適した電圧を供給する。それゆえ、パッシブマトリックス設計は、２ｎ個の接続を用いて、ｎ2個の別々に制御可能な発光素子を作製する。しかしながら、パッシブマトリックス駆動デバイスでは、行（又は列）を順次に駆動する性質によってフリッカーが生じるので、デバイス内に含めることができる行（又は列）の数に制限がある。含める行の数が多すぎる場合には、フリッカーは知覚できるほどになる可能性がある。さらに、ディスプレイ内の１つの行全体（又は列全体）を駆動するために必要な電流は問題をはらむ可能性があり、ＰＭ駆動の画像形成以外の予備充電ステップ及び放電ステップのために必要とされる電力は、ＰＭディスプレイの面積が大きくなると支配的になる。これら２つの問題が、パッシブマトリックスディスプレイの物理的なサイズを制限する。
【０００６】
アクティブマトリックスデバイスでは、フラットパネル基板上に分散配置された半導体材料、たとえば、アモルファスシリコン又は多結晶シリコンの薄膜から能動制御素子が形成される。通常、各サブピクセルは１つの制御素子によって制御され、各制御素子は少なくとも１つのトランジスタを含む。たとえば、簡単なアクティブマトリックス有機発光（ＯＬＥＤ）ディスプレイでは、各制御素子は２つのトランジスタ（選択トランジスタ及び駆動トランジスタ）と、サブピクセルの輝度を指定する電荷を蓄えるための１つのキャパシタとを含む。各発光素子は通常、独立した制御電極及び共通電極を用いる。発光素子の制御は通常、データ信号線、選択信号線、電源接続、及びグラウンド接続を通して提供される。アクティブマトリックス素子は、必ずしもディスプレイには限定されず、基板上に分散配置することができ、空間的な分散制御を必要とする他の用途において用いることができる。アクティブマトリックスデバイスでは、パッシブマトリックスデバイスと同じ数の外部制御線（電源及びグラウンドを除く）を用いることができる。しかしながら、アクティブマトリックスデバイスでは、各発光素子は、制御回路とは別の駆動接続を有し、データ設定のために選択されないときでも、フリッカーが除去されるようにアクティブである。
【０００７】
アクティブマトリックス制御素子を形成する１つの一般的な従来技術の方法は通常、シリコン等の半導体材料の薄膜をガラス基板上に堆積させ、次いでフォトリソグラフィ工程を通じて半導体材料をトランジスタ及びキャパシタに形成する。薄膜シリコンは、アモルファス又は多結晶のいずれかとすることができる。アモルファスシリコン又は多結晶シリコンから作製される薄膜トランジスタ（ＴＦＴ）は、結晶シリコンウェハーにおいて作製される従来のトランジスタと比較して相対的に大きく、かつ性能が低い。さらに、そのような薄膜デバイスは通常、ガラス基板全体にわたって局所的な又は広域の不均一性を示し、結果として、そのような材料を用いるディスプレイの電気性能及び外観に不均一性が生じる。
【０００８】
代替的な制御技法を用いるものとして、Matsumura他は、特許文献５において、ＬＣＤディスプレイの駆動に用いられる結晶シリコン基板を記述している。その出願は、第１の半導体基板から作製されるピクセル制御デバイスを第２の平坦なディスプレイ基板上に選択的に移送し、固定するための方法を記述している。ピクセル制御デバイス内の配線相互接続、並びにバス及び制御電極からピクセル制御デバイスへの接続が示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，３８４，５２９号明細書
【特許文献２】米国特許第６，９８７，３５５号明細書
【特許文献３】米国特許第６，９１９，６８１号明細書
【特許文献４】米国特許第７，２３０，５９４号明細書
【特許文献５】米国特許出願公開第２００６／００５５８６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のパッシブマトリックスディスプレイ設計は、発光素子のサイズ及び数において制限され、ＴＦＴを用いるアクティブマトリックス設計は電気的性能が低いので、これらの問題を克服する、ＬＥＤを利用するディスプレイデバイスのための改善された制御が必要とされている。
【課題を解決するための手段】
【００１１】
本発明によれば、
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極のアレイを有する第２の層であって、該行電極及び該列電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置されるものであって、チップレットの数はピクセルの数よりも少なく、各チップレットは行電極のサブセット及び列電極のサブセットを排他的に制御し、それにより、前記ピクセルを制御して画像を表示する、複数のチップレットと、
を備える、ディスプレイデバイスが提供される。
【発明の効果】
【００１２】
本発明は、行電極及び列電極の接続を有するチップレットドライバーを備えるディスプレイデバイスを提供することによって、接続パッドの数、チップレットの数及びサイズがいずれも削減されるという利点を有する。本発明の１つの実施の形態では、複数のアレイによって、フリッカー及び消費電力の低減をもたらす。本発明の別の利点は、ディスプレイ基板上に配線のための大きな空間を与えることによって、より低いコストであり、かつより高い電気的性能を有するより大きなワイヤを用いることができることである。さらなる利点は、単結晶シリコンチップレットは高い移動度及び均一性を有することである。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の一実施形態による、発光ダイオードのボトム電極への２つの接続を有する、図２の線１Ａ−１Ａに沿って見たチップレットの断面図である。
【図１Ｂ】本発明の一実施形態による、発光ダイオードのトップ電極への２つの接続を有する、図２の線１Ｂ−１Ｂに沿って見たチップレットの断面図である。
【図２】本発明の一実施形態による、接続パッドを有する、対角線上に向けられるチップレットの概略的な平面図である。
【図３Ａ】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられるチップレットを有するディスプレイデバイスの概略図である。
【図３Ｂ】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられるチップレットを有するディスプレイデバイスの概略図である。
【図４】本発明の一実施形態による、行電極及び列電極、並びに対角線上に向けられる３つのチップレットを有するディスプレイデバイスの概略図である。
【図５】本発明の一実施形態による、互いに排他的なサブアレイに分割されるピクセルアレイ、及び対角線上に向けられる２つのチップレットを有するディスプレイデバイスの概略図である。
【図６】本発明の代替の実施形態による、ピクセルアレイ、及び別の分布で対角線上に向けられる３つのチップレットを有するディスプレイデバイスの概略図である。
【図７】本発明の別の実施形態による、ビアを用いてチップレット接続パッドに接続される行電極及び列電極を有するディスプレイデバイスの概略図である。
【図８】本発明の別の実施形態による、複数のチップレット、及びチップレットデバイスを避けるように配線されるバスを有するディスプレイデバイスの概略図である。
【図９】本発明の別の実施形態による、バスによって接続される複数のチップレットを有するディスプレイデバイスの概略図である。
【図１０Ａ】本発明の別の実施形態による、異なる接続パッドを有するチップレットの断面図である。
【図１０Ｂ】本発明の一実施形態による、図１０Ａの平面図である。
【図１１】本発明の一実施形態による、複数の２次元ピクセルアレイの概略図である。
【図１２Ａ】本発明の一実施形態による、複数のチップレット、及び基板上に蛇行して配置されるバスの図である。
【図１２Ｂ】図１２Ａの例示を理解するのに役に立つ、複数の接続を有するチップレットの平面図である。
【図１３】本発明の一実施形態による、複数のチップレット、及び基板上に蛇行して配置されるバスのさらに広域的な図である。
【発明を実施するための形態】
【００１４】
図面中の種々の層及び素子は大きく異なるサイズを有するので、それらの図面は縮尺通りではない。
【００１５】
図３Ａを参照すると、一実施形態において、本発明は、基板１０と、第１の方向において基板１０にわたって行内に形成される行電極１６のアレイを有する第１の層と、第１の方向とは異なる第２の方向において基板１０にわたって列内に形成される列電極１２のアレイを有する第２の層とを含むディスプレイデバイスを含み、第１の電極及び第２の電極は重なり合って、ピクセル位置３０を形成する。図１Ａも参照すると、１つ又は複数の発光材料層１４が行電極１６と列電極１２との間に形成される。発光ダイオード１５は、ピクセル位置においてピクセルの２次元アレイ３２を形成し、行電極１６及び列電極１２から発光層１４を通って電流が流れるときに光を放射するピクセル３０である。基板１０上に複数のチップレット２０が配置され、チップレット２０の数はピクセル３０の数よりも少なく、画像を表示するためにピクセルが制御されるように、各チップレット２０は、行電極１６のサブセット及び列電極１２のサブセットを排他的に制御する。各チップレットは、ディスプレイデバイス基板１０から独立した別個の基板２８を有する。この開示では、ピクセル、サブピクセル及び発光素子は全て発光ダイオード１５を指している。
【００１６】
各チップレット２０は、そのチップレット２０が接続パッド２４を通して接続されるピクセル３０を制御するための回路部２２を含むことができる。回路部２２は、そのチップレット２０がサブセット行又はサブセット列において接続されるピクセル３０毎の所望の輝度を表す値を格納する記憶素子２６を含むことができ、チップレット２０はそのような値を用いて、ピクセル３０に接続される行電極１６又は列電極１２を制御し、それによりピクセル３０を起動して光を放射する。たとえば、チップレット２０が８行及び８列のサブセットに接続される場合には、８つの記憶素子２６を用いて、８行又は８列のための輝度情報を格納することができる。新たな行又は列が起動される度に、輝度情報の新たなサブセットをチップレット２０に供給することができる。本発明の一実施形態では、サブセット行又はサブセット列毎に２つの記憶素子２６を用いることができ、それにより、記憶素子２６の一方には輝度情報を格納することができ、他方の記憶素子２６を用いて、輝度情報を表示する。本発明のさらに別の実施形態では、チップレット２０が接続される発光素子３０毎に１つ又は２つの記憶素子２６を用いることができる。
【００１７】
平坦化層１８を用いて平滑な表面を形成することができ、その表面上に、行電極１６及び列電極１２並びに発光層１４を形成することができる。図１Ａに示されるように、チップレット２０の接続パッド２４は、ここでは列電極１２として示され、図２の断面線１Ａ−１Ａ’を用いて指示される、発光ダイオード１５のボトム電極に接続することができる。代替的には、図１Ｂに示されるように、チップレット２０の接続パッド２４は、ここでは行電極１６として示され、図２の断面線１Ｂ−１Ｂ’を用いて指示される、発光ダイオードのトップ電極に接続することができる。このようにして、チップレット２０の接続パッドは、行電極１６又は列電極１２のいずれかに接続することができる。図２では、チップレット２０の接続パッド２４は列電極１６に接続される列接続パッド２４Ａ及び行電極１６に接続される行接続パッド２４Ｂとして区別される。それゆえ、本発明の一実施形態では、チップレット２０は２行（図１０Ｂにおいて２５Ａ及び２５Ｂ）の接続パッド２４を有し、接続パッド２４Ａの一方の行は対応する行電極１６に接続され、接続パッド２４Ｂの他方の行は対応する列電極１２に接続される。しかしながら、図３に示されるように、列接続パッド２４Ａと行電極１６との間に十分な空間を与えることによって、かつ行接続パッド２４Ｂと列電極１２との間の十分な空間を与えることによって、行電極パッド２４Ａ及び列電極パッド２４Ｂは、行電極１６と列電極１２との間の短絡を避けるように基板１０上に配置される。図３Ａは、例示的な目的を果たすために描かれた簡略化された図である。図３Ｂに示される１つの例示的な実施形態では、列接続パッド２４Ａ（図示せず）を行電極１６で覆って、ピクセル３０を画定する重なり合うエリアを大きくし、それにより、ディスプレイデバイスのアパーチャ比を大きくし、かつディスプレイの寿命を延ばすことができる。本発明のディスプレイデバイスを構成するために用いられる製造工程の許容範囲に応じて、列電極１２と行接続パッド２４Ｂと行電極１６との間の短絡がない限り、列電極１２のサイズを大きくすることができる。
【００１８】
図４を参照すると、本発明のディスプレイデバイスの一実施形態は、行電極１６及び列電極１２の交差部によって形成される２次元ピクセルアレイ３２上に分散する複数のチップレット（２０Ａ、２０Ｂ、２０Ｃ）を含むことができる（図１Ａ及び図１Ｂと同様に電極を接続パッドに接続できるように、チップレットは電極の背後に配置されるが、図４、図６及び図１１では明確に例示するために、チップレットが電極の前方に示されることに留意されたい）。各チップレット２０は、行電極１６及び列電極１２の互いに排他的なサブセットに接続される。図４に示されるように、チップレット２０Ａが２次元ピクセルアレイ３２内の最も上にある６つの行電極１６に、かつ最も左にある６つの列電極１２に接続される。チップレット２０Ｂが、２次元ピクセルアレイ３２内の中央の６つの行電極１６及び中央の６つの列電極１２に接続される。チップレット２０Ｃが、ピクセルアレイ３２内の最も下にある６つの行電極１６及び最も右にある列電極１２に接続される。それゆえ、ピクセルアレイ３２は、それぞれ１２個の接続パッドを備える３つのチップレット２０によって制御される、１８×１８、すなわち、３２４素子を有する。図４を注意深く検討すると、各チップレット２０が行電極１６及び列電極１２の別々のグループを制御することがわかる。
【００１９】
図５は、２つのチップレット２０Ａ及び２０Ｂのみを有するさらに詳細な図である。チップレット２０Ａが、行電極１６Ａ及び列電極１２Ａに接続される。チップレット２０Ｂが、行電極１６Ｂ及び列電極１２Ｂに接続される。それゆえ、チップレット２０Ａが、第１のピクセルサブセット３２Ａを制御し、チップレット２０Ｂが、第１のピクセルサブセット３２Ｄを制御する。チップレット２０Ａは、ピクセルアレイ３２内のピクセル３０の第２のピクセルサブセット３２Ｃのための列電極１２Ａのみを制御し、ピクセルアレイ３２内のピクセル３０の第３のピクセルセブセット３２Ｂのための行電極１６Ａのみを制御する。同様に、チップレット２０Ｂは、ピクセルアレイ３２内のピクセル３０の第２のピクセルサブセット３２Ｂのための列電極１２Ｂのみを制御し、ピクセルアレイ３２内のピクセル３０の第３のピクセルサブセット３２Ｃのための行電極１６Ｂのみを制御する。ピクセルサブセット３２Ａ、３２Ｂ、３２Ｃ、３２Ｄは互いに排他的である。それゆえ、チップレット２０Ａはピクセルサブセット３２Ａ内のピクセル３０を制御するために必要な行電極１６Ａ及び列電極１２Ａの両方を制御するので、チップレット２０Ａはピクセルサブセット３２Ａ内のピクセル３０を完全に制御する。同様に、チップレット２０Ｂはピクセルサブセット３２Ｄ内のピクセル３０を制御するために必要な行電極１６Ｂ及び列電極１２Ｂの両方を制御するので、チップレット２０Ｂはピクセルサブセット３２Ｄ内のピクセル３０を完全に制御する。それゆえ、行電極１６Ａ及び１６Ｂは電気的に独立しており、列電極１２Ａ及び１２Ｂは電気的に独立している。しかしながら、両方のチップレット２０Ａ及びチップレット２０Ｂが協調して動作し、ピクセルサブセット３２Ｂ及び３２Ｃ内のピクセル３０を制御する。この制御は、チップレット２０内の回路部２２によって提供される。ピクセルサブセット３２Ａ及び３２Ｄは完全に制御されるので、それらのサブセットは直接駆動ピクセルアレイと呼ばれるのに対して、ピクセルサブセット３２Ｂ及び３２Ｃは間接駆動ピクセルサブセットと呼ばれる。
【００２０】
本発明は、従来技術よりも安いコストを提供する。たとえば、従来のアクティブマトリックスバックプレーンを用いて、図４の３２４ピクセル３０を駆動していた場合、相対的に低い性能及び高い費用の薄膜半導体バックプレーンが必要になっていたことになる。代わりに、本発明は、いくつかの性能が高く、安価なチップレットを用いて、ピクセル３０を駆動する。
【００２１】
本発明の種々の実施形態において、多種多様のチップレットレイアウトを用いることができる。図３Ａ、図３Ｂ、図４及び図５に示されるように、チップレット２０はピクセルアレイ３２の対角線１３上に配置される。隣接するチップレット２０が、隣接する第２の列電極サブセットを制御し、隣接するチップレットが隣接する第３の行電極サブセットを制御する。本明細書において意図されるように、対角線は、行電極若しくは列電極のいずれか、又は両方に対して傾けられるか、又は斜めの線である。しかしながら、チップレット２０は単一の対角線上に配列される必要はない。図６を参照し、図４と比べると、チップレット２０は、離隔して配置される複数の対角線上に配置される。チップレット２０Ａが、最も上にある６つの行電極及び最も左にある６つの列電極を制御する（図４と同様）。しかしながら、チップレット２０Ｂは、最も右にある６つの列電極及び中央の６つの行電極を制御する。チップレット２０Ｃが、中央の６つの列電極及び最も下にある６つの行電極を制御する。この代替の配列は、チップレット２０を分離し、より大きな空間を与えるので有用である。詳細には、チップレット内の回路部がチップレット内で著しい空間を占め、たとえば、チップレット２０がチップレット２０の一端においてディスプレイ接続部分２１Ａを有し、チップレット２０の他端において制御回路部接続部分２１Ｂを有する場合には、チップレットを大きく離隔して配置するチップレット２０の配列が有用である。代替の設計では（図１２Ａ、図１２Ｂ及び図１３を参照）、ディスプレイ接続部分２１Ａはチップレット２０の各端部に配置することができ、制御回路部接続部分２１Ｂは、チップレット２０の中央に配置することができる。
【００２２】
本発明のさらなる実施形態では、チップレットはピクセルアレイ３２の対角線上に配置されない。対角線配列は相互接続長を最小限に抑えるのに有用であるが、それらの配列では接続パッド２４、並びに行電極１６及び列電極１２に対する注意深い位置合わせが必要である。さらに、たとえば、図３Ａ、図３Ｂ、図４、図５及び図６に示されるように、行電極１６及び列電極１２の間隔によって、チップレット２０が必要以上に大きくなる可能性がある。図７を参照すると、本発明の別の実施形態では、チップレット２０は、チップレット２０のエッジを行電極１６又は列電極１２と位置合わせすることを含む、ピクセルアレイ３２及び基板１０に対して任意の向きにおいて位置合わせすることができる。チップレットは長い寸法Ｄ１及び短い寸法Ｄ２を有することができ、長い寸法Ｄ１は行電極又は列電極のそれぞれ第１の方向又は第２の方向（図１０Ｂ）に対して平行にすることができる。
【００２３】
実際に、異なるチップレット２０は異なるように位置合わせすることができる。図７に示されるように、チップレット２０の長い寸法は行電極１６と位置合わせされる。接続パッド２４は、配線を用いて列電極１２及び行電極１６に接続される。ビア５０を用いて、１つの配線層から別の配線層まで接続することができ、列電極１２との短絡を避けるために、ビアは、たとえば、行電極１６間に形成される。接続パッド２４を行電極１６及び列電極１２に電気的に接続するのに多数の配線５２が必要となる可能性があるので、トップエミッタ構成が好ましく、その場合、トップ電極（たとえば、図１Ａ及び図１Ｂの１６）は透明であり、ボトム電極（たとえば、図１Ａ及び図１Ｂの１２）は反射性にすることができる。基板１０を不透明にすることもできる。
【００２４】
図８を参照すると、本発明の別の実施形態では、チップレット２０は、バス４２を通して、外部コントローラー４０に接続することができる。バス４２は、シリアルバス、パラレルバス、又はポイント・ツー・ポイントバスとすることができ、デジタル又はアナログとすることができる。図９に示されるシリアルバスは、電気的に別々の電気的接続において１つのチップレットから次のチップレットにデータが再送されるバスである。図８に示されるパラレルバスは、電気的に共通の電気的接続において全てのチップレットにデータが同時にブロードキャストされるバスである。バス４２をチップレットに接続して、電源信号、グラウンド信号、データ信号又は選択信号のような信号を与える。２つ以上のバス４２を用いることができる。チップレット２０は、チップレット２０の一端においてピクセル接続部分２１Ａを、他端においてバス４２に接続される回路部部分２１Ｂを有することができる。図１０Ａ及び図１０Ｂを参照すると、各チップレットは、行電極及び列電極に接続される第１のグループの接続パッド２４と、制御バスに接続される第２のグループの接続パッド２５とを有することができ、第１のグループ及び第２のグループの接続パッドは空間的に分離される。図１０Ａ及び図１０Ｂにおいて示されるように、各チップレットは、チップレットの中央において、制御バスに接続される第３のグループの接続パッド２５を有することもできる。第１のグループ、第２のグループ及び第３のグループの接続パッドは空間的に分離される。
【００２５】
代替的には、別々のチップレット部分を用いないこともできる。図１０Ａ、図１０Ｂを参照すると、バス４２に接続するための付加的な接続パッド２５をチップレット２０内に設けることもでき、チップレットの回路部部分に、又はチップレット２０の長い寸法Ｄ１のいずれかの端部に、又はチップレット２０の中央に配置することができる。内部チップレット接続４４を用いて、チップレット２０の一端から別の端部までバス接続を配線することができる。
【００２６】
図８に戻ると、図５に示される配列に対応するチップレット配列が示される。この配列は、デバイス基板上１０上に、チップレット１０によって占有されず、かつ後にバス４２を配線するために用いることができるエリアを与えるという利点を有する。たとえば、図８に示されるように、ピクセルサブセット３２Ａ、３２Ｄ、３２Ｅ及び３２Ｈはそれぞれ、チップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄによって少なくとも部分的に占有されるピクセル接続エリアを形成する。対照的に、バス接続エリア３２Ｂ、３２Ｃ、３２Ｆ及び３２Ｇは、バス４２のワイヤを配線するために用いることができるバス接続エリアを形成する。それゆえ、本発明のいくつかの実施形態において、バスは蛇行する経路を有することができる。
【００２７】
図８は、バス４２が、全てのチップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄに対して共通にパラレルに接続される実施形態を示す。図９に示される代替の実施形態では、チップレット２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄを通ってシリアルバス４２接続を配線することができる。
【００２８】
図１１を参照すると、本発明のさらなる実施形態では、ピクセルの複数の２次元ピクセルアレイ３２を共通の基板１０にわたって配置することができ、各２次元ピクセルアレイ３２は、別個の１組の行電極１６、列電極１２及びチップレット２０を有する。それゆえ、上記の構造は、より大きな基板１０上で繰り返すことができる。各２次元アレイ構造は、独立して動作し、電極インピーダンス、予備充電消費電力及び放電消費電力、並びにフリッカーを低減することができる。それらの構造を共通のバス４２システムに接続することができる。こうして、本発明の一実施形態では、ディスプレイデバイスは、基板と；第１の方向において基板にわたって行内に形成される行電極の複数のアレイを有する第１の層、及び第１の方向とは異なる第２の方向において基板にわたって列内に形成される列電極の対応する複数のアレイを有する第２の層であって、第１の電極及び第２の電極は重なり合って、ピクセル位置を形成する、第１の層及び第２の層と；行電極と列電極との間に形成され、ピクセルの２次元アレイを形成する１つ又は複数の発光材料層であって、ピクセルはピクセル位置に配置される、１つ又は複数の発光材料層と；基板上に配置されるアレイ毎の複数のチップレットとを含むことができ、各アレイ内のチップレットの数は対応するアレイ内のピクセルの数よりも少なく、各アレイチップレットは、対応するアレイのための行電極のサブセット及び列電極のサブセットを排他的に制御する。
【００２９】
図１２Ａは、チップレット２０が間接駆動ピクセルアレイ内に配置され、チップレットの制御回路部接続部分２１Ｂがバス配線に真下にある実施形態を示す。チップレット２０は、チップレット２０の各端部に１つずつある２つのディスプレイ接続部分２１Ａを有する。各ディスプレイ接続部分２１Ａは、ワイヤによって、隣接する直接駆動ピクセルアレイ内の垂直電極に接続され、かつ水平電極に接続される。図１２Ａにおいて暗色で示されるピクセルの直接駆動ブロックは、ディスプレイ上でチェッカーボードパターンを形成し、配線用バスは、間接駆動ピクセルアレイ内に配置されるチップレット２０の制御回路部接続部分２１Ｂにわたって形成されるので、蛇行パターンを形成する。
【００３０】
図１２Ｂは、垂直電極及び水平電極に対するチップレット２０のディスプレイ接続部分２１Ａの詳細な配線接続を示す。この図は、直接駆動ピクセルアレイ内の６つの水平電極及び６つの垂直電極からなる簡単な事例を示す。垂直電極に対するワイヤ上の接続は暗色の正方形で示されるのに対して、水平電極に対するワイヤ上の接続は白抜きの正方形で示される。同じような設計は、任意の数の水平接続及び垂直接続でも良好に機能するであろう。
【００３１】
図１２Ａ及び図１２Ｂは、電極接続ワイヤをパターニングして制御バス配線及び電源バス配線４２のための広いエリアを残すことができ、それにより、同じ金属層内に両方のタイプのワイヤを構成することができ、それにより２つ以上の配線層を必要とする設計に比べてディスプレイのコストを削減することができることを示す。したがって、制御バスは、行電極及び列電極のために用いられる第１の層及び第２の層とは別の第３の層内に配置することができる。
【００３２】
この設計のさらなる利点は、配線のために利用可能な広いエリアが存在するので、低コストの方法を用いてワイヤをパターニングできることである。たとえば、プリント回路基板製造のために開発されたシステムは、２５μｍライン及び２５μｍ間隔を形成することができる低コストのフォトマスク及び近接露光装置を用いる。これらは、ＴＦＴフォトマスク及びＴＦＴステッパー露光装置よりもはるかにコストが低い。この結果、バックプレーン製造工程は、必要とする投資費用が少なく、運用費用が少なく、かつＴＡＣ時間が短い。
【００３３】
図１０Ｂを参照すると、接続パッドは、チップレット上で接続パッドを離隔する中心間ピッチ２３を有する。ビア（図１Ｂ）が、接続パッドを露出させる開口部を形成し、その開口部を通って接続パッドまで延在する第１の部分において、制御バスを接続パッドに接続することができる。制御バスは接続パッドのピッチよりも大きな幅を有する別の第２の部分を有することができ、それにより、バスワイヤの幅を広くし、導電率を改善できるようにする。
【００３４】
いくつかの事例において、チップレットの物理的な長さは、チップレット移送システムの制限によって、又はチップレット内部に形成することができる電気導体の数に起因して等、制約が加えられる可能性がある。そのような事例では、チップレットのディスプレイ接続部分の長さを半分まで短くして、チップレットの第２の蛇行線を追加することができる。これが図１３に示される。この実施形態において、間接的に制御されるエリアが増えており（暗色でないエリアとして示される）、制御バス配線及び電源バス配線のためのさらに大きな空間が与えられ、それにより、さらに低い精度及び低いコストの方法によって処理できるようになる。
【００３５】
図１１を参照すると、動作時に、コントローラー４０が、ディスプレイデバイスの要求に従って情報信号を受信及び処理し、処理済みの信号を１つ又は複数のバス４２を通してデバイス内の各チップレット２０に送信する。処理済みの信号は、そのチップレット２０に対応する発光ピクセル３０毎の輝度情報を含む。輝度情報は、各発光ピクセル３０に対応する記憶素子２６内に格納することができる。その後、チップレットは、そのチップレットが接続される行電極及び列電極を順次に起動する。或るピクセルのための行電極及び列電極の両方が起動されるときに、行電極及び列電極によって画定されるそのピクセルを通って電流が流れ、光を放射することができる。通常、一度に全ての列電極及び１つの行電極を起動することによって、１つのピクセルアレイ内の電極の１つの行全体又は列全体が同時に起動される。列電極を制御して、その行内のピクセル毎に望まれる個々の輝度を与える。その後、第２の行が選択され、全ての行が起動され、全てのピクセルが光を放射するまで、この過程が繰り返される。その後、この過程を繰り返すことができる。ピクセルの中には、１つのチップレットによって制御されるものもあり、協調して動作する２つのチップレットを必要とするものもあることに留意されたい。「行」及び「列」の指示は任意であり、行電極及び列電極の機能は入れ替えることができることに留意されたい。
【００３６】
ディスプレイデバイス内の別々の行（又は列）を順次に起動することによって、フリッカーを引き起こす可能性があるが、独立して制御される複数のピクセルアレイ３２を用いることによって、別々に制御される各ピクセルアレイ３２内の行又は列の数が少なくなる。ピクセルグループ３２は同時に起動されるので、フリッカーを大幅に削減することができる。さらに、グループ行電極１６及びグループ列電極１２は１つのピクセルアレイ３２内でのみ接続されるので、グループ行電極１６及びグループ列電極１２は短く、電極のキャパシタンス及び抵抗が小さくなり、チップレット２０内の高電力駆動回路部の必要性も小さくなる。それゆえ、各ピクセル行が光を放射する時間部分が長くなり、フリッカーが減少し、所望の輝度における電流密度が減少する。
【００３７】
バス４２は、タイミング（たとえば、クロック）信号、データ信号、選択信号、電源接続、又はグラウンド接続を含む、種々の信号を供給することができる。それらの信号はアナログ又はデジタルとすることができ、たとえば、デジタルアドレス又はデータ値とすることができる。アナログデータ値は電荷として供給することができる。記憶素子２６はデジタル（たとえば、フリップフロップを含む）か、又はアナログ（たとえば、電荷を蓄積するためのキャパシタを含む）とすることができる。
【００３８】
本発明の種々の実施形態において、基板１０上に分散配置されるチップレット２０は同一とすることができる。しかしながら、各チップレット２０に一意の識別値、すなわちＩＤを関連付けることができる。ＩＤは、チップレット２０が基板１０上に配置される前に、又は好ましくは後に割り当てることができ、ＩＤは、基板１０上のチップレット２０の相対的な位置を反映することができ、すなわち、ＩＤはアドレスとすることができる。たとえば、行又は列において１つのチップレット２０から次のチップレットにカウント信号を送ることによって、ＩＤを割り当てることができる。別個の行ＩＤ値又は列ＩＤ値を用いることができる。
【００３９】
コントローラー４０は、チップレットとして実装し、基板１０に固定することができる。コントローラー４０は、基板１０の周辺に配置することができるか、又は基板１０の外部に配置することができ、従来の集積回路を含むことができる。
【００４０】
本発明の種々の実施形態によれば、チップレット２０は種々の方法で構成することができ、たとえば、チップレット２０の長い寸法に沿って１行又は２行の接続パッド２４を用いて構成することができる。相互接続バス４２又はワイヤ５２は、種々の材料から形成することができ、デバイス基板上での種々の堆積方法を用いることができる。たとえば、相互接続バス４２又はワイヤ５２は、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又はアルミニウム合金とすることができる。代替的には、相互接続バス５２又はワイヤ５２は、硬化した導電性インク又は金属酸化物から作製することができる。コストに関して有利な１つの実施形態では、相互接続バス４２又はワイヤ５２、又はその両方は、単層内に形成される。
【００４１】
本発明は、大きなデバイス基板、たとえば、ガラス、プラスチック又は箔を利用し、デバイス基板１０上に複数のチップレット２０が規則的に配置されるマルチピクセルデバイスの実施形態に特に有用である。各チップレット２０は、チップレット２０内の回路部に従って、かつ制御信号に応答して、デバイス基板１０上に形成された複数のピクセル３０を制御することができる。個々のピクセルグループ又は複数のピクセルグループをタイル状の素子上に配置することができ、それらの素子を組み立てて、ディスプレイ全体を形成することができる。
【００４２】
本発明によれば、チップレット２０は、基板１０上に分散配置されるピクセル制御素子を提供する。チップレット２０は、デバイス基板１０に比べて相対的に小さな集積回路であり、独立した基板２８上に形成される、ワイヤ、接続パッド、抵抗器若しくはキャパシタのような受動構成要素、又はトランジスタ若しくはダイオードのような能動構成要素を含む回路部２２を備える。チップレット２０は、ディスプレイ基板１０とは別に製造され、その後、ディスプレイ基板１０に取り付けられる。チップレット２０は、半導体デバイスを製造するための既知の工程を用いて、シリコン又はシリコン・オン・インシュレーター（ＳＯＩ）ウェハーを用いて製造されることが好ましい。各チップレット２０は、その後、デバイス基板１０に取り付けられる前に分離される。それゆえ、各チップレット２０の結晶性基部は、チップレットの回路部２２がその上に配置されるデバイス基板１０とは別の基板２８と見なすことができる。それゆえ、複数のチップレット２０は、デバイス基板１０とは別であり、かつ互いに別である対応する複数の基板２８を有する。詳細には、独立した基板２８は、その上にピクセル３０が形成される基板１０とは別であり、独立したチップレット基板２８の面積は、合わせても、デバイス基板１０より小さい。チップレット２０は、たとえば、薄膜アモルファスシリコンデバイス又は多結晶シリコンデバイスにおいて見られる能動構成要素よりも、高い性能の能動構成要素を提供する結晶基板２８を有することができる。チップレット２０は１００μｍ以下の厚みを有することができることが好ましく、２０μｍ以下であることがさらに好ましい。これは、チップレット２０上に接着剤及び平坦化材料１８を形成するのを容易にし、その際、それらの材料は、従来のスピンコーティング技法を用いて塗布することができる。本発明の一実施形態によれば、結晶シリコン基板上に形成されるチップレット２０は、幾何学的なアレイに配列され、接着剤又は平坦化材料を用いてデバイス基板（たとえば１０）に接着される。チップレット２０の表面上の接続パッド２４を用いて、各チップレット２０を信号ワイヤ、電力バス及び行電極又は列電極（１６、１２）に接続し、ピクセル３０を駆動する。チップレット２０は少なくとも４つのピクセル３０を制御することができる。
【００４３】
チップレット２０は半導体基板内に形成されるので、チップレットの回路部は、最新のリソグラフィツールを用いて形成することができる。そのようなツールによれば、０．５ミクロン以下の機構サイズを容易に手に入れることができる。たとえば、最新の半導体製造ラインは、９０ｎｍ又は４５ｎｍの線幅を達成することができ、本発明のチップレットを作製する際に用いることができる。しかしながら、チップレット２０は、ディスプレイ基板１０上に組み付けられると、チップレット上に設けられた配線層への電気的接続を作製するための接続パッド２４も必要とする。接続パッド２４のサイズは、ディスプレイ基板１０上で用いられるリソグラフィツールの機構サイズ（たとえば、５μｍ）、及び配線層に対するチップレット２０の位置合わせ（たとえば、±５μｍ）に基づく。それゆえ、接続パッド２４は、たとえば、１５μｍ幅にすることができ、パッド間に５μｍの間隔をあけることができる。これは、パッドが一般的には、チップレット２０内に形成されるトランジスタ回路部よりも著しく大きいことを意味する。
【００４４】
パッドは一般的に、トランジスタを覆う、チップレット上のメタライゼーション層内に形成することができる。製造コストを下げることができるように、できる限り小さな表面積を有するチップレットを作製することが望ましい。それゆえ、一般的には、トランジスタではなく、接続パッドのサイズ及び数が、チップレットのサイズを制限することになる。
【００４５】
基板（たとえば、アモルファスシリコン又は多結晶シリコン）上に直接形成される回路よりも高い性能の回路部を有する独立した基板（たとえば、結晶シリコンを含む）を備えるチップレットを利用することによって、より高い性能を有するデバイスが提供される。結晶シリコンは、より高い性能を有するだけでなく、はるかに小さな能動素子（たとえば、トランジスタ）も有するので、回路部サイズは非常に小さくなり、それによって、チップレットのサイズは、デバイスの制御及び電力供給に必要な接続パッドの数と間隔によって決まるようになる。たとえば、Yoon、Lee、Yang及びJang著「A novel use of MEMS switches in driving AMOLED」（Digest of Technical Papers of the Society for Information Display, 2008, 3.4, p.13）において記述されているように、微小電気機械（ＭＥＭＳ）構造を用いて有用なチップレットを形成することもできる。
【００４６】
デバイス基板１０はガラスを含むことができ、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又は銀から作製される配線層が、平坦化層（たとえば、樹脂）上に形成され、当該技術分野において知られているフォトリソグラフィ技法を用いてパターニングされる。チップレット２０は、集積回路業界において十分に確立されている従来の技法を用いて形成することができる。
【００４７】
本発明はマルチピクセルインフラストラクチャを有するデバイスにおいて利用することができる。詳細には、本発明は、有機又は無機いずれかのＬＥＤデバイスで実施することができ、情報表示デバイスにおいて特に有用である。好ましい実施形態では、本発明は、限定はしないが、Tang他に対する米国特許第４，７６９，２９２号及びVan Slyke他に対する米国特許第５，０６１，５６９号において開示されるような小分子ＯＬＥＤ又はポリマーＯＬＥＤから構成されるフラットパネルＯＬＥＤデバイスにおいて利用される。たとえば、多結晶半導体マトリックス内に形成される量子ドットを利用する無機デバイス（たとえば、Kahenによる米国特許出願公開第２００７／００５７２６３号において教示される）、有機電荷制御層若しくは無機電荷制御層を利用するデバイス、又はハイブリッド有機／無機デバイスを利用することができる。有機発光ディスプレイ又は無機発光ディスプレイの数多くの組み合わせ及び変形を用いて、トップエミッター又はボトムエミッターいずれかのアーキテクチャを有するアクティブマトリックスディスプレイを含む、そのようなデバイスを製造することができる。
【符号の説明】
【００４８】
Ｄ１ 長い寸法
Ｄ２ 短い寸法
１０ 基板
１２ 列電極
１２Ａ 列電極グループ
１２Ｂ 列電極グループ
１３ 対角線
１４ 発光材料
１５ 発光ダイオード
１６ 行電極
１６Ａ 行電極グループ
１６Ｂ 行電極グループ
１８ 平坦化層
２０ チップレット
２０Ａ チップレット
２０Ｂ チップレット
２０Ｃ チップレット
２０Ｄ チップレット
２１Ａ ディスプレイ接続部分
２１Ｂ 制御回路接続部分
２２ 回路部
２３ 接続パッドピッチ
２４ 接続パッド
２４Ａ 列接続パッド
２４Ｂ 行接続パッド
２５ バス接続パッド
２５Ａ 接続パッドの行
２５Ｂ 接続パッドの行
２６ 記憶素子
２８ チップレット基板
３０ ピクセル
３２ ２次元ピクセルアレイ
３２Ａ ピクセルサブセット
３２Ｂ ピクセルサブセット
３２Ｃ ピクセルサブセット
３２Ｄ ピクセルサブセット
３２Ｅ ピクセルサブセット
３２Ｆ ピクセルサブセット
３２Ｇ ピクセルサブセット
３２Ｈ ピクセルサブセット
４０ コントローラー
４２ バス
４４ 内部チップレット接続
５０ ビア
５２ ワイヤ
【特許請求の範囲】
【請求項１】
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極のアレイを有する第２の層であって、該行電極及び該列電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置されるものであって、チップレットの数はピクセルの数よりも少なく、各チップレットは行電極のサブセット及び列電極のサブセットを排他的に制御し、それにより、前記ピクセルを制御して画像を表示する、複数のチップレットと、
を備える、ディスプレイデバイス。
【請求項２】
各チップレットは、少なくとも、サブセット行又はサブセット列において該チップレットが接続されるピクセル毎に記憶素子を有し、該記憶素子は、各ピクセルの所望の輝度を表す値を格納し、前記チップレットはそのような値を用いて、該ピクセルに接続される行電極又は列電極を制御する、請求項１に記載のディスプレイデバイス。
【請求項３】
第１のチップレットがピクセルの第１のサブセットのための前記列電極を制御し、第２のチップレットがピクセルの該第１のサブセットのための前記行電極を制御する、請求項１に記載のディスプレイデバイス。
【請求項４】
１つのチップレットが、前記第１のサブセットとは異なるピクセルの第２のサブセットのための前記列電極、及びピクセルの該第２のサブセットのための前記行電極の両方を制御する、請求項３に記載のディスプレイデバイス。
【請求項５】
前記チップレットは、前記基板上で、前記ピクセルアレイの対角線上に配置される、請求項３に記載のディスプレイデバイス。
【請求項６】
前記チップレットは、前記ピクセルアレイの複数の離隔された対角線上に配置される、請求項５に記載のディスプレイデバイス。
【請求項７】
１つ又は複数のバスを通して前記チップレットに送信される信号を制御するためのコントローラーをさらに備える、請求項１に記載のディスプレイデバイス。
【請求項８】
各チップレットに電気的に接続される１つ又は複数のシリアルバス接続又はパラレルバス接続を含む、請求項１に記載のディスプレイデバイス。
【請求項９】
バスは電源電気的接続若しくはグラウンド電気的接続を与えるか、又はバスはデータ信号若しくは制御信号を送信する、請求項８に記載のディスプレイデバイス。
【請求項１０】
制御バスをさらに含み、各チップレットは前記行電極及び前記列電極に接続される第１の接続パッドグループと、該制御バスに接続される第２の接続パッドグループとを有し、該第１の接続パッドグループ及び該第２の接続パッドグループは空間的に分離される、請求項１に記載のディスプレイデバイス。
【請求項１１】
各チップレットは前記制御バスに接続される第３の接続パッドグループを有し、前記第１の接続パッドグループ、前記第２の接続パッドグループ及び該第３の接続パッドグループは空間的に分離される、請求項１０に記載のディスプレイデバイス。
【請求項１２】
各チップレットは、前記行電極及び前記列電極に接続される第３の接続パッドグループをさらに含み、前記第１の接続パッドグループ、前記第２の接続パッドグループ及び該第３の接続パッドグループは空間的に分離される、請求項１０に記載のディスプレイデバイス。
【請求項１３】
前記チップレットは長い寸法及び短い寸法を有し、該長い寸法は前記第１の方向又は前記第２の方向に対して平行である、請求項１に記載のディスプレイデバイス。
【請求項１４】
各チップレットは２つの接続パッド行を有し、１つの接続パッド行は対応する前記行電極に接続され、１つの接続パッド行は対応する前記列電極に接続される、請求項１に記載のディスプレイデバイス。
【請求項１５】
前記第１の層及び前記第２の層とは別の第３の層と、該第３の層内に配置される制御バスとをさらに含む、請求項１に記載のディスプレイデバイス。
【請求項１６】
前記チップレット上に形成される、或るピッチを有する離隔された接続パッドと、該接続パッドを露出させるために形成される開口部とをさらに備え、前記制御バスは該開口部を通して該接続パッドまで延在する第１の部分と、該接続パッドの該ピッチよりも広い幅を有する別の第２の部分とを有する、請求項１５に記載のディスプレイデバイス。
【請求項１７】
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極の電気的に独立した複数のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極の電気的に独立した対応する複数のアレイを有する第２の層であって、該第１の電極及び該第２の電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置される２次元ピクセルアレイ毎の複数のチップレットであって、各２次元ピクセルアレイのチップレットの数は対応する２次元ピクセルアレイ内のピクセルの数よりも少なく、各アレイチップレットは該対応する２次元ピクセルアレイのための行電極のサブセット及び列電極のサブセットを排他的に制御する、複数のチップレットと、
を備える、ディスプレイデバイス。
【請求項１】
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極のアレイを有する第２の層であって、該行電極及び該列電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置されるものであって、チップレットの数はピクセルの数よりも少なく、各チップレットは行電極のサブセット及び列電極のサブセットを排他的に制御し、それにより、前記ピクセルを制御して画像を表示する、複数のチップレットと、
を備える、ディスプレイデバイス。
【請求項２】
各チップレットは、少なくとも、サブセット行又はサブセット列において該チップレットが接続されるピクセル毎に記憶素子を有し、該記憶素子は、各ピクセルの所望の輝度を表す値を格納し、前記チップレットはそのような値を用いて、該ピクセルに接続される行電極又は列電極を制御する、請求項１に記載のディスプレイデバイス。
【請求項３】
第１のチップレットがピクセルの第１のサブセットのための前記列電極を制御し、第２のチップレットがピクセルの該第１のサブセットのための前記行電極を制御する、請求項１に記載のディスプレイデバイス。
【請求項４】
１つのチップレットが、前記第１のサブセットとは異なるピクセルの第２のサブセットのための前記列電極、及びピクセルの該第２のサブセットのための前記行電極の両方を制御する、請求項３に記載のディスプレイデバイス。
【請求項５】
前記チップレットは、前記基板上で、前記ピクセルアレイの対角線上に配置される、請求項３に記載のディスプレイデバイス。
【請求項６】
前記チップレットは、前記ピクセルアレイの複数の離隔された対角線上に配置される、請求項５に記載のディスプレイデバイス。
【請求項７】
１つ又は複数のバスを通して前記チップレットに送信される信号を制御するためのコントローラーをさらに備える、請求項１に記載のディスプレイデバイス。
【請求項８】
各チップレットに電気的に接続される１つ又は複数のシリアルバス接続又はパラレルバス接続を含む、請求項１に記載のディスプレイデバイス。
【請求項９】
バスは電源電気的接続若しくはグラウンド電気的接続を与えるか、又はバスはデータ信号若しくは制御信号を送信する、請求項８に記載のディスプレイデバイス。
【請求項１０】
制御バスをさらに含み、各チップレットは前記行電極及び前記列電極に接続される第１の接続パッドグループと、該制御バスに接続される第２の接続パッドグループとを有し、該第１の接続パッドグループ及び該第２の接続パッドグループは空間的に分離される、請求項１に記載のディスプレイデバイス。
【請求項１１】
各チップレットは前記制御バスに接続される第３の接続パッドグループを有し、前記第１の接続パッドグループ、前記第２の接続パッドグループ及び該第３の接続パッドグループは空間的に分離される、請求項１０に記載のディスプレイデバイス。
【請求項１２】
各チップレットは、前記行電極及び前記列電極に接続される第３の接続パッドグループをさらに含み、前記第１の接続パッドグループ、前記第２の接続パッドグループ及び該第３の接続パッドグループは空間的に分離される、請求項１０に記載のディスプレイデバイス。
【請求項１３】
前記チップレットは長い寸法及び短い寸法を有し、該長い寸法は前記第１の方向又は前記第２の方向に対して平行である、請求項１に記載のディスプレイデバイス。
【請求項１４】
各チップレットは２つの接続パッド行を有し、１つの接続パッド行は対応する前記行電極に接続され、１つの接続パッド行は対応する前記列電極に接続される、請求項１に記載のディスプレイデバイス。
【請求項１５】
前記第１の層及び前記第２の層とは別の第３の層と、該第３の層内に配置される制御バスとをさらに含む、請求項１に記載のディスプレイデバイス。
【請求項１６】
前記チップレット上に形成される、或るピッチを有する離隔された接続パッドと、該接続パッドを露出させるために形成される開口部とをさらに備え、前記制御バスは該開口部を通して該接続パッドまで延在する第１の部分と、該接続パッドの該ピッチよりも広い幅を有する別の第２の部分とを有する、請求項１５に記載のディスプレイデバイス。
【請求項１７】
（ａ）基板と、
（ｂ）第１の方向において前記基板にわたって行内に形成される行電極の電気的に独立した複数のアレイを有する第１の層、及び該第１の方向とは異なる第２の方向において前記基板にわたって列内に形成される列電極の電気的に独立した対応する複数のアレイを有する第２の層であって、該第１の電極及び該第２の電極は重なり合ってピクセル位置を形成する、第１の層及び第２の層と、
（ｃ）前記行電極と前記列電極との間に形成され、ピクセルの２次元アレイを形成するものであって、該ピクセルは前記ピクセル位置内に配置される、１つ又は複数の発光材料層と、
（ｄ）前記基板上に配置される２次元ピクセルアレイ毎の複数のチップレットであって、各２次元ピクセルアレイのチップレットの数は対応する２次元ピクセルアレイ内のピクセルの数よりも少なく、各アレイチップレットは該対応する２次元ピクセルアレイのための行電極のサブセット及び列電極のサブセットを排他的に制御する、複数のチップレットと、
を備える、ディスプレイデバイス。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【公表番号】特表２０１２−５１８２０９（Ｐ２０１２−５１８２０９Ａ）
【公表日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−５５１１５４（Ｐ２０１１−５５１１５４）
【出願日】平成２２年２月１２日（２０１０．２．１２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２４０６１
【国際公開番号】ＷＯ２０１０／０９６３４３
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５１００４８４１７）グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー (95)
【氏名又は名称原語表記】ＧＬＯＢＡＬ ＯＬＥＤ ＴＥＣＨＮＯＬＯＧＹ ＬＬＣ．
【住所又は居所原語表記】１３８７３ Ｐａｒｋ Ｃｅｎｔｅｒ Ｒｏａｄ， Ｓｕｉｔｅ ３３０， Ｈｅｒｎｄｏｎ， ＶＡ ２０１７１， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【Ｆターム（参考）】
【公表日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２２年２月１２日（２０１０．２．１２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２４０６１
【国際公開番号】ＷＯ２０１０／０９６３４３
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５１００４８４１７）グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー (95)
【氏名又は名称原語表記】ＧＬＯＢＡＬ ＯＬＥＤ ＴＥＣＨＮＯＬＯＧＹ ＬＬＣ．
【住所又は居所原語表記】１３８７３ Ｐａｒｋ Ｃｅｎｔｅｒ Ｒｏａｄ， Ｓｕｉｔｅ ３３０， Ｈｅｒｎｄｏｎ， ＶＡ ２０１７１， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【Ｆターム（参考）】
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