デジタル信号処理装置及び音声信号再生装置
本発明に係る音声信号再生装置においては、ＰＣＭ信号を入力し、前記ＰＣＭ信号をデルタ−シグマ変調する７次デルタ−シグマ変調回路と、前記７次デルタ−シグマ変調回路から出力される信号をパルス幅変調して１ビットデジタル信号を生成するＰＷＭ回路と、１ビットデジタル信号をアナログ信号に変換して増幅するスイッチングアンプと、アナログ信号の高域成分を除去するローパスフィルタと、を備える構成としている。このような構成により、小型化・軽量化を図ることができる。
【発明の詳細な説明】
【技術分野】
本発明は、音声信号再生装置に関する。特に、デルタ−シグマ変調回路を有する音声信号再生装置に関する。また、本発明は、デジタル信号処理装置に関する。
【背景技術】
ＣＤ、ＭＤ等の記録媒体に格納されている音声信号を再生する音声信号再生装置として、マルチビットＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式音声信号再生装置と１ビット方式音声信号再生装置とが挙げられる。１ビット方式はマルチビットＰＣＭ方式よりも音源を忠実に再現できる方式である。
従来の１ビット方式音声信号再生装置は、マルチビットデジタル信号である音声信号を１ビットデジタル信号に符号化し、その１ビットデジタル信号をデジタル増幅し、そのデジタル増幅された１ビットデジタル信号をローパスフィルタによってアナログ信号である再生信号に変換する（例えば、特開平１０−３２２２１５号公報参照）。
ここで、従来の１ビット方式音声信号再生装置が備えるＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）信号生成回路の一構成例を図５に示す。
図５のＰＤＭ信号生成回路は、入力端子ＩＮ、出力端子ＯＵＴ、乗算器１０１〜１１１、加算器１１２〜１１９、量子化器１２０、及び遅延器１２１〜１２８によって構成される。なお、乗算器１０１、１０２、…、１１１の乗算係数はそれぞれｍ１、ｍ２、…、ｍ１１である。
図５のＰＤＭ信号生成回路はマルチビットデジタル信号である音声信号に対して７次デルタ−シグマ変調を行い１ビットデジタル信号であるＰＤＭ信号を生成する。ＰＤＭ信号は、振幅も時間幅も同じパルスであり、パルスの密度、すなわち出現頻度を変化させることによって信号のレベルを表現している。
また、図５のＰＤＭ信号生成回路は、音源を忠実に再現するために、入力端子ＩＮから出力端子ＯＵＴまで２．８ＭＨｚ又は５．６ＭＨｚの非常に速いサンプリング周波数でデータを処理している。
デルタ−シグマ変調により１ビットデジタル信号を生成した場合、量子化誤差成分は高域にシフトした分布となる。これは、「ノイズシェーピング」として知られている。したがって、図５のＰＤＭ信号生成回路は、目的とする周波数帯域（例えば可聴帯域）の量子化ノイズ低減のために用いられ、ＩＩＲ（Ｉｎｆｉｎｉｔｅ−ｄｕｒａｔｉｏｎ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタの役割を果たす。これにより、目的とする周波数帯域内のＳ／Ｎを確保し、広帯域化を図ることができる。
しかながら、図５のＰＤＭ信号生成回路では、サンプリング周波数が非常に高く（例えば２．８ＭＨｚ、５．６ＭＨｚ等）、不要輻射の影響が大きいため鋼板及び銅板による二重シールド等の十分なノイズ・シールド対策が必要不可欠となる。このため、音声信号再生装置においてシールド鋼板等がかなりのスペースを占めることとなり、音声信号再生装置の重量も増すので、音声信号再生装置の小型化・軽量化を図れなかった。
また、図５のＰＤＭ信号生成回路は乗算器、加算器を数多く用いているため回路規模が大きくなっていた。そして、回路規模が大きいために消費電力も大きかった。さらに、図５のＰＤＭ信号生成回路は一般的にアナログ回路であり片チャンネルのみの処理しか対応していないため、ステレオ（Ｌｃｈ、Ｒｃｈ）で使用する場合は図５に示したＰＤＭ信号生成回路を２つ設けなければならなかった。ＰＤＭ信号生成回路はこのように複雑且つ回路規模が莫大な回路構成をしていることから従来ＬＳＩに搭載することは困難であった。このため、音声信号再生装置の小型化・軽量化を図れなかった。
図５のＰＤＭ信号生成回路は、上記問題点を有するため、低消費電力化、小型軽量化、コストダウンが必要不可欠なポータブル型音声信号再生装置には特に不向きであり、ポータブル型音声信号再生装置には採用されていなかった。
【発明の開示】
本発明は、上記の問題点に鑑み、小型化・軽量化を図ることができる１ビット方式音声信号再生装置を提供することを目的とする。また、本発明は、上記の問題点に鑑み、回路規模を小さくすることができるデジタル信号処理装置を提供することを目的とする。
上記目的を達成するために、本発明に係るデジタル信号処理装置においては、加算手段と、信号に所定の乗算値を乗算する第１の乗算手段と、前記加算手段の出力信号を遅延させる遅延手段と、前記遅延手段の出力信号に所定の乗算値を乗算する第２の乗算手段とを備え、前記加算手段は、前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段の反転出力信号とを加算するものであって、前記加算手段の出力を前記第１の乗算手段及び前記遅延手段に入力するという処理を複数回繰り返し行うことによって信号を処理する構成とする。さらに、前記加算手段の出力信号を記憶する記憶手段と、総加算手段と、量子化手段とを備え、前記加算手段により加算処理が行われるまでが１ステップであり、第１ステップにおいて外部からの入力信号を前記第１の乗算手段にて所定の乗算値を乗算した上で前記加算手段に入力し、第２ステップ以降において前記記憶手段の出力信号を前記第１の乗算手段及び前記遅延手段に入力し、前記加算手段は前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段からの反転出力信号とを加算するという処理を複数ステップ行い、最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段の出力信号を前記総加算手段にて総加算した後、前記量子化手段にて前記総加算手段の出力信号を量子化し、前記量子化手段の出力信号を外部に出力するとともに前記第１ステップにおける前記第２の乗算手段に帰還させる構成とする。
このような構成によると、従来のような回路規模の大きい従来の乗算器を用いず、共有化された回路規模の小さなシフターと加算器を用いて乗算処理をおこなうことが可能となり、大幅な消費電力の削減につながるとともに、上記のような繰り返し処理を行う信号処理装置をＬＳＩに搭載することが可能となる。
また、本発明に係るデジタル信号処理装置において、前記第１の乗算手段が入力信号をするか否か、前記遅延手段が信号を出力するか否か、前記第２の乗算手段が信号を出力するか否かをそれぞれ別個の制御信号によって制御することができる構成とすることが望ましい。このような構成によると、必要でない手段については稼動させないようにすることができるので、電力の消費を大幅に削減することができる。
また、上記構成のデジタル信号処理装置において、前記加算手段が減算処理も行える加減算手段であって、前記第１の乗算手段が信号に所定の乗算値を乗算する処理を、前記第１の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第１の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第１の処理に置換すること、前記第２の乗算手段が信号に所定の乗算値を乗算する処理を、前記第２の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第２の処理に置換することの少なくとも一つを行うようにしてもよい。
前記加減算手段が前記第１又は第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算するので、前記第１又は第２の乗算手段の出力と前記遅延手段の出力と加算するのみの場合に比べて処理の繰り返し回数を減らすことができる場合がある。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目の処理における所定倍数又は所定倍数の逆数の乗算値を１／１６として減算を行うと２回の繰り返し処理ですむ。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
また、前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にすることが望ましい。
これにより、繰り返し処理の回数を減らすことができる。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１／２、１／４、１／８、１／１６と繰り返し処理毎に切り替えれば、加算のみでも４回の繰り返し処理で所定の乗算係数を０．９３７５にすることができる。また、所定の乗算係数が０．９０６２５である場合に、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目以降の処理における所定倍数又は所定倍数の逆数の乗算値を１／３２として減算を行うと、所定の乗算係数０．９０６２５（＝１−１／３２−１／３２−１／３２）の乗算処理を実現するために４回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１、１／１６、１／３２と繰り返し処理毎に切り替えれば、所定の乗算係数０．９０６２５（＝１−１／１６−１／３２）の乗算処理を実現するために３回の繰り返し処理ですむ。
さらに、前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行うことが望ましい。
これにより、前記加減算手段が減算処理を行うことで、前記加減算手段が加算のみを行うよりも繰り返し処理回数を減らすことができる場合のみ、前記加減算手段が減算処理を行うようにすることができる。
また、上記目的を達成するために、本発明に係る音声信号再生装置においては、音声信号がパルスコード変調されたＰＣＭ信号を入力し、前記ＰＣＭ信号をデルタ−シグマ変調するデルタ−シグマ変調手段と、前記デルタ−シグマ変調手段から出力される信号をパルス幅変調して１ビットデジタル信号を生成するＰＷＭ手段と、前記１ビットデジタル信号をアナログ信号に復調する復調手段と、を備える構成とする。
このような構成によると、１ビットデジタル信号をデジタル増幅してからアナログ信号に復調することができるので、従来のマルチビットＰＣＭ方式よりも音源を忠実に再現できる。
また、１ビット信号をＰＤＭ変調方式（２．８ＭＨｚ又は５．６ＭＨｚ）よりもサンプリング周波数の低いＰＷＭ変調方式（例えば３５２．８ｋＨｚ）によって生成するので、スイッチングアンプのスイッチングロスを抑え、消費電力の低減ができ、不要輻射を抑えることができる。これにより、ＰＤＭ変調方式には必要不可欠な鋼板及び銅板による二重シールド等のノイズ・シールド対策が不要となりプラスティックキャビネット等で商品の構成ができ、小型化・軽量化・低コスト化を図ることができる。
また、ＰＣＭ信号をデルタ−シグマ変調した信号をパルス幅変調することによって１ビットデジタル信号を生成しているので、デルタ−シグマ変調回路だけでＰＣＭ信号から１ビットデジタル信号を生成する従来の１ビット方式と比較して、デルタ−シグマ変調回路のサンプリング周波数を極端に小さくすることができる。つまり、各クロック間でのそれぞれの仕事が非常に余裕をもって行うことができる。したがって、一つのクロックで行う仕事をさらに分割して行うことができる。すなわち、ｎ個のステップに分解して作業を行うのであればｎ倍のクロックで実施すればよい。そして、上述したようにデルタ−シグマ変調回路のサンプリング周波数を極端に小さくしているのであるからｎが６や７であっても何ら上記の効果を失うものではない。さらに上記ｎ個のステップは積分作業等基本的に同じもの、只各ステップ毎の取扱う定数値が異なるだけのものであるから定数値を切替える作業と基本作業をルーチン的に行えるようにしておけば所定のデルタ−シグマ変調を実施することができる。このことにより、ソフト的にハード的に構成が非常に簡素化される。つまり、さらにノイズの発生を妨げることができ不要輻射の対策となる。
また、上記構成において、前記デルタ−シグマ変調手段に上記デジタル信号処理装置を用いるとよい。これにより、大幅な消費電力の削減を図ることができる。
また、上記構成において、前記デルタ−シグマ変調手段が、音声信号の左チャンネル用信号と右チャンネル用信号と交互に処理するようにしてもよい。これにより、前記乗算手段、前記加算手段、及び前記量子化手段を左チャンネルと右チャンネルとで共通に使用できるため、さらなる回路削減になり、消費電力の削減につながる。
また、上記いずれかの構成の音声信号再生装置をポータブル型音声信号再生装置にしてもよい。これにより、低消費電力化、小型軽量化、コストダウンが必要不可欠なポータブル型音声信号再生装置において、低消費電力化、小型軽量化、低コスト化を図ることができる。
【図面の簡単な説明】
図１は本発明に係るＭＤ再生装置の一構成例を示す図、
図２は図１のＭＤ再生装置が備える７次デルタ−シグマ変調回路の一構成例を示す図、
図３は図１のＭＤ再生装置が備えるＰＷＭ回路の一構成例を示す図、
図４は図３のＰＷＭ回路における９６進カウンタのクロック信号と、９６進カウンタのカウント値と、ＰＷＭ信号との関係を示す図、
図５は従来の１ビット方式音声信号再生装置が備えるＰＤＭ信号生成回路の一構成例を示す図、
図６は図１のＭＤ再生装置が備える７次デルタ−シグマ変調回路の他の構成例を示す図である。
【発明を実施するための最良の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る音声信号再生装置として、ここではＭＤ再生装置を例に挙げて説明を行う。図１は本発明に係るＭＤ再生装置の一構成例を示すブロック図である。
光ピックアップ装置２はＭＤ１から信号を取り出して伸長回路３に送出する。伸長回路３は入力された信号（圧縮音楽データ）を伸長する。これにより、伸長回路３から出力される信号は、サンプリング周波数４４．１ｋＨｚのＰＣＭ信号Ｓ１になる。
オーバーサンプリング回路４は、伸長回路３から出力されるＰＣＭ信号Ｓ１をサンプリング周波数８ｆｓの２４ビット（マルチビット）ＰＣＭ信号Ｓ２に変換する。ただし、ｆｓ＝４４．１ｋＨｚである。
７次デルタ−シグマ変調回路５は、オーバーサンプリング回路４から出力されるＰＣＭ信号Ｓ２をデルタ−シグマ変調して、左チャンネル用６ビットＰＣＭ信号Ｓ３及び右チャンネル用６ビットＰＣＭ信号Ｓ４を生成する。なお、６ビットＰＣＭ信号Ｓ３及びＳ４のサンプリング周波数は８ｆｓである。
ＰＷＭ回路６は、７次デルタ−シグマ変調回路５から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３をパルス幅変調して左チャンネル用１ビットＰＷＭ信号Ｓ５を生成し、７次デルタ−シグマ変調回路５から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４をパルス幅変調して右チャンネル用１ビットＰＷＭ信号Ｓ６を生成する。
ＰＷＭ回路６から出力される左チャンネル用１ビットＰＷＭ信号Ｓ５はスイッチングアンプ７によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）８によって高域成分が除去され、左チャンネル用スピーカ９によって音声になる。また、ＰＷＭ回路６から出力される右チャンネル用１ビットＰＷＭ信号Ｓ６はスイッチングアンプ１０によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）１１によって高域成分が除去され、右チャンネル用スピーカ１２によって音声となる。
なお、本実施形態では、伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６は１つのシステムＬＳＩに搭載されているが、別々に設けられていてもよい。
続いて、本発明の特徴部分である７次デルタ−シグマ変調回路５とＰＷＭ回路６についてさらに詳しく説明する。まず、７次デルタ−シグマ変調回路５について説明する。７次デルタ−シグマ変調回路５の一構成例を図２に示す。
図２の７次デルタ−シグマ変調回路は、入力端子ＩＮと、出力端子ＯＵＴと、シフター１４〜１６と、加算器１７と、量子化器１８と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、ＡＣＣ、及びｒｅｇと、セレクタ１９〜２３とによって構成されるデジタル信号処理装置である。
入力端子ＩＮがセレクタ２１の“０１”入力端子に接続され、セレクタ２１の出力端子がシフター１４の入力側に接続される。加算器１７は、シフター１４及び１５の出力を非反転入力し、シフター１６の出力を反転入力する。加算器１７の出力側がレジスタＡＣＣの入力側に接続される。そして、レジスタＡＣＣの出力側がセレクタ２１の“１０”入力端子と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇそれぞれの入力側とに接続される。
レジスタｄｓ１＿ｒｅｇの出力側がセレクタ１９及び２０の“０００”入力端子に接続され、レジスタｄｓ２＿ｒｅｇの出力側がセレクタ１９及び２０の“００１”入力端子に接続され、レジスタｄｓ３＿ｒｅｇの出力側がセレクタ１９及び２０の“０１０”入力端子に接続され、レジスタｄｓ４＿ｒｅｇの出力側がセレクタ１９及び２０の“０１１”入力端子に接続され、レジスタｄｓ５＿ｒｅｇの出力側がセレクタ１９及び２０の“１００”入力端子に接続され、レジスタｄｓ６＿ｒｅｇの出力側がセレクタ１９及び２０の“１０１”入力端子に接続され、レジスタｄｓ７＿ｒｅｇの出力側がセレクタ１９及び２０の“１１０”入力端子に接続される。また、レジスタｏｕｔ＿ｒｅｇの出力側が量子化器１８の入力側に接続され、量子化器１８の出力側がセレクタ２０の“１１１”入力端子およびレジスタｒｅｇの入力側に接続される。そして、レジスタｒｅｇの出力側が出力端子ＯＵＴに接続される。
さらに、セレクタ１９の出力端子がセレクタ２２の“１”入力端子に接続され、セレクタ２２の出力端子がシフター１５の入力側に接続される。セレクタ２０の出力端子がセレクタ２３の“１”入力端子に接続され、セレクタ２３の出力端子がシフター１６の入力側に接続される。
シフター１４〜１６はそれぞれシフター制御信号ｃｔｌ１〜ｃｔｌ３によって制御される。セレクタ１９は選択信号ｒｅｇｓｅｌ＿１によって制御され、セレクタ２０は選択信号ｒｅｇｓｅｌ＿２によって制御され、セレクタ２１は選択信号ａｓｅｌによって制御され、セレクタ２２は選択信号ｂｓｅｌによって制御され、セレクタ２３は選択信号ｃｓｅｌによって制御される。セレクタ１９〜２３は各々の選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。また、レジスタＡＣＣはイネーブル信号ｅｎａｂｌｅ＿ａｃｃによって制御され、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇはそれぞれイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７によって制御され、レジスタｏｕｔ＿ｒｅｇはイネーブル信号ｅｎａｂｌｅ＿ｏによって制御される。そして、セレクタ２１の“００”入力端子、セレクタ２２の“０”入力端子、セレクタ２３の“０”入力端子には、すべてのビット列が０であるデータが入力される。
このような構成により、乗算処理をする場合はセレクタ２１の制御信号ａｓｅｌ、セレクタ２２の制御信号ｂｓｅｌ、及びセレクタ２３の制御信号ｃｓｅｌを乗算処理用の信号に切り替えてシフター１４、１５、及び１６と加算器１７との組み合わせによって乗算結果を得ることができる。
例えば、図５のＰＤＭ信号生成回路において入力端子ＩＮから入力された３５８．８ｋＨｚの２４ビットＰＣＭ信号を乗算器１０１が乗算処理して得られる結果と同一の結果を図２の７次デルタ−シグマ変換回路において得るためには、乗算係数ｍ１＝０．５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、乗算係数ｍ１＝０．２５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌ及びｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
なお、音質を良くするために乗算係数ｍ１の精度を上げるときはシフト量の異なるシフター値を必要に応じて加算することができる。例えば乗算係数ｍ１を０．９３７５にする場合について以下に説明する。この場合、７次デルタ−シグマ変調回路５を図２に示す回路構成ではなく図６に示す回路構成にする。なお、図６において図２と同一の部分には同一に符号を付し詳細な説明を省略する。図６に示す７次デルタ−シグマ変調回路は、図２に示す７次デルタ−シグマ変調回路のセレクタ２２をセレクタ２２’に置換した構成である。そして、レジスタＡＣＣの出力側がセレクタ２２’の“１０”入力端子に接続され、セレクタ１９の出力端子がセレクタ２２’の“００”入力端子に接続され、セレクタ２２’の出力端子がシフター１５の入力側に接続される。セレクタ２２’の“０１”入力端子には、すべてのビット列が０であるデータが入力される。セレクタ２２’は選択信号ｂｓｅｌによって制御され、選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。なお、加算器１７は、外部信号（図示せず）によってシフター１４の出力を非反転入力せずに反転入力することができる。
まず、図６の７次デルタ−シグマ変換回路においてセレクタ２１の出力の選択信号ａｓｅｌを“０１”とし、シフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
そして、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．７５（＝１／２＋１／４）に相当する。
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で３ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．８７５（＝１／２＋１／４＋１／８）に相当する。
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．９３７５（＝１／２＋１／４＋１／８＋１／１６）に相当する。
以上のようにシフター１４によって信号を複数回シフトさせることにより、乗算係数の精度を上げることが出来る。上記動作（以下、第１の動作ともいう）では乗算係数ｍ１を０．９３７５にするために加算が４回必要であるが、図６に示す７次デルタ−シグマ変調回路５は以下の動作（以下、第２の動作ともいう）によっても乗算係数の精度を上げることができる。
上記と同様、乗算係数ｍ１を０．９３７５にする場合、図６の７次デルタ−シグマ変換回路において、まずセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４でシフトさせないで、選択信号ｂｓｅｌ“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
そして、加算器１７がシフター１４の出力を非反転入力ではなく反転入力し、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌ“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力を減算するために反転出力させたものとシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、すでに乗算係数ｍ１は０．９３７５（＝１−１／１６）に相当する。この動作では加減算が２回で十分であり加算のみによる演算に比べ処理が削減されている。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
図６の７次デルタ−シグマ変調回路５が第１の動作と第２の動作のどちらを行うかは、２進数表現した固定係数を加算に展開した際、“１”の立っている桁が３桁以上に渡り連続する場合には第２の動作を採用するというように決定すると効果的である。上記乗算係数ｍ１を０．９３７５にする例では２進表現すると、ｍ１＝０．１１１１＝（１／２）＋（１／４）＋（１／８）＋（１／１６）であるものを、減算を用いた方法ではｍ１＝０．１１１１＝（１）−（１／１６）と処理したことになる。
そして、レジスタＡＣＣに格納された入力信号に乗算係数ｍ１を乗じた値は、図５の各次遅延器１２１〜１２８に相当するレジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇに格納される。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇはそれぞれ２４ビット幅である。
セレクタ２１の選択信号ａｓｅｌが“１０”である場合レジスタＡＣＣの出力（レジスタｄｓ１＿ｒｅｇのレジスタ値と同一）がセレクタ２１の出力になり、そのセレクタ２１の出力がシフター１４によって乗算係数ｍ２に当たる値でシフト乗算されて加算器１７の一方の非反転入力になる。また、セレクタ２２の選択信号ｂｓｅｌが“１”且つセレクタ１９の選択信号ｒｅｇｓｅｌ＿１が“００１”である場合レジスタｄｓ２＿ｒｅｇの前回のレジスタ値がセレクタ２２の出力になり、そのセレクタ２２の出力がシフター１５によってシフト乗算されずに加算器１７の他方の非反転入力になる。また、セレクタ２３の選択信号ｃｓｅｌが“１”且つセレクタ２０の選択信号ｒｅｇｓｅｌ＿２が“０１０”である場合レジスタｄｓ３＿ｒｅｇの前回のレジスタ値がセレクタ２３の出力になり、そのセレクタ２３の出力がシフター１６によって乗算係数ｍ８に当たる値でシフト乗算されて加算器１７の反転入力になる。この場合、加算器１７は図５のＰＤＭ信号生成回路に設けられる加算器１１３に相当する処理をする。
セレクタ１９〜２３の選択信号及びシフター１４〜１６の制御信号を変えることによって、加算器１７が図５のＰＤＭ信号生成回路に設けられる加算器１１４〜１１８それぞれに相当する処理を行うことができる。
このように、各次のデータを得る処理を一回のクロックで行うことができるので、ｎ次のノイズシェーバ（デルタ−シグマ変調回路）では最低ｎ回のクロックで全ての次数のデータを得ることができる。
図２又は図６の７次デルタ−シグマ変調回路は、図５のＰＤＭ信号生成回路のように乗算器１０１〜１１１を設けなくて無くてよいので、回路規模を削減することができる。また、容易にデルタ−シグマ変調の次数を上げられるので、ノイズ特性を非常に良好にすることができる。さらに、入力信号のサンプリング周波数を非常に低く抑えることもできる。
また、トータルの処理回数からメインクロックの周波数を算出して、図２又は図６の７次デルタ−シグマ変調回路に設けるＲＯＭ（図示せず）に必要なアドレスカウンタを作成するとよい。
８ｆｓの期間に左チャンネル用と右チャンネル用にそれぞれ２４ステップを必要とする場合は８ｆｓ×（２４ステップ×２ｃｈ）＝３８４ｆｓ（１６．８６８８ＭＨｚ）のクロックが必要となる。このクロックもしくはこのクロックから位相をずらした信号が各レジスタのクロックとなる。図２又は図６の７次デルタ−シグマ変調回路に２４進カウンタ（図示せず）を設け、その２４進カウンタのカウンタ値が上述したＲＯＭのアドレスとなり、ＲＯＭにはレジスタのイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７、ｅｎａｂｌｅ＿ｏ、及びｅｎａｂｌｅ＿ｑと、セレクタの選択信号ａｓｅｌ、ｂｓｅｌ、ｃｓｅｌ、ｒｅｇｓｅｌ＿１、及びｒｅｇｓｅｌ＿２と、シフターのシフト量を制御する制御信号ｃｔｌ１〜ｃｔｌ３とを格納しておき、クロック毎に出力するそれらの信号の内容を変更する。そして、シフター１４〜１６、加算器１７、量子化器１８は左用チャンネル、右用チャンネルで交互（例えば８ｆｓの信号が“１”の時は左用チャンネル、“０”の時は右用チャンネル等）に利用する。これにより、大幅に回路削減が実現できる。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、及びｒｅｇと、出力端子ＯＵＴとは左用チャンネルに用いるものと右用チャンネルに用いるものをそれぞれ別個に股ける。
図２又は図６の７次デルタ−シグマ変調回路においてレジスタｄｓ１＿ｒｅｇのレジスタ値、レジスタｄｓ２＿ｒｅｇのレジスタ値、レジスタｄｓ３＿ｒｅｇのレジスタ値、レジスタｄｓ４＿ｒｅｇのレジスタ値、レジスタｄｓ５＿ｒｅｇのレジスタ値、レジスタｄｓ６＿ｒｅｇのレジスタ値、レジスタｄｓ７＿ｒｅｇのレジスタ値、レジスタｏｕｔ＿ｒｅｇのレジスタ値（Ｌｃｈ、Ｒｃｈそれぞれ２４ビット幅）に格納されるデータがそれぞれ図５のＰＤＭ信号生成回路におけるｄｓ１、ｄｓ２、ｄｓ３、ｄｓ４、ｄｓ５、ｄｓ６、ｄｓ７、ｏｕｔに相当する。
レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇにはそれぞれイネーブルが存在し、８ｆｓの期間で一回だけ有効になリデータを保管する構成になっているため、３８４ｆｓ（＝１６．８６８８ＭＨｚ）毎にレジスタが稼動しているわけではないので消費電力には全く影響しない。
上述したように乗算処理はシフター１４〜１６及び加算器１７の組み合わせにより実現できる。そして、その乗算係数は最終的に得ようとする特性に応じて設定する。最終的にレジスタｏｕｔ＿ｒｅｇに格納された２４ビットのデータは、量子化器１８にて４７分割されて６ビットのデータに置換される（本実施形態の場合“００００００”〜“１０１１１０”の計４７値）。すなわち入力端子ＩＮに入力されたＰＣＭ信号をデルタ−シグマ変調し、低ビットのＰＣＭ信号に変換したことになる。その低ビットのＰＣＭ信号がレジスタｒｅｇを介して出力端子ＯＵＴから出力される。
次に、ＰＷＭ回路６について説明する。ＰＷＭ回路６の一構成例を図３に示す。図３のＰＷＭ回路６は、入力端子２４及び２７と、比較器２５及び２８と、出力端子２６及び２９と、９６進カウンタ３０とによって構成される。
入力端子２４は図２又は図６の７次デルタ−シグマ変換回路から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３を入力する。比較器２５は入力端子２４に入力された左チャンネル用６ビットＰＣＭ信号Ｓ３と９６進カウンタ３０のカウンタ値とを比較して左チャンネル用ＰＷＭ信号Ｓ５を生成して出力端子２６に送出する。一方、入力端子２７は図２又は図６の７次デルタ−シグマ変換回路から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４を入力する。比較器２８は入力端子２７に入力された右チャンネル用６ビットＰＣＭ信号Ｓ４と９６進カウンタ３０のカウンタ値とを比較して右チャンネル用ＰＷＭ信号Ｓ６を生成して出力端子２９に送出する。なお、９６進カウンタ３０は８ｆｓの期間で９６値をカウントする。
比較器２５は、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ”レベルへトグルし、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする左チャンネル用ＰＷＭ信号Ｓ５を生成する。また、比較器２８は、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ“レベルへトグルし、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする右チャンネル用ＰＷＭ信号Ｓ６を生成する。比較器２５及び２８がこのように動作するのは、左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６が８ｆｓの期間で“Ｈｉｇｈ”レベル又は“Ｌｏｗ”レベルに固定されることなく必ず２回はトグルするようにするためである。この場合の９６進カウンタ３０のクロック信号ＣＫと、９６進カウンタ３０のカウント値と、ＰＷＭ信号との関係を図４に示す。
左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅と出現頻度が一定のパルス信号であり、パルスの時間幅の変化によって信号レベルを表現している。従って左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅方向に関しては１ビットであるが、時間軸方向に関しては多値である。図４に示すように１周期パターン８ｆｓ（＝３５２．８ｋＨｚ）の時間に対する４７値のデータ変換は左右対称に７６８ｆｓ（＝３３．８６８８ＭＨｚ）幅ずつＨｉｇｈレベル区間の幅を変化させたものにあたる。
なお、本実施形態では、デルタ−シグマ変調回路に７次デルタ−シグマ変調回路を用いたが、他の次数のデルタ−シグマ変調回路を用いても構わない。
【産業上の利用可能性】
本発明のデジタル信号処理装置及び音声信号処理再生装置は、オーディオ機器をはじめ、デジタル信号を処理する種々の装置に利用することができる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【技術分野】
本発明は、音声信号再生装置に関する。特に、デルタ−シグマ変調回路を有する音声信号再生装置に関する。また、本発明は、デジタル信号処理装置に関する。
【背景技術】
ＣＤ、ＭＤ等の記録媒体に格納されている音声信号を再生する音声信号再生装置として、マルチビットＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式音声信号再生装置と１ビット方式音声信号再生装置とが挙げられる。１ビット方式はマルチビットＰＣＭ方式よりも音源を忠実に再現できる方式である。
従来の１ビット方式音声信号再生装置は、マルチビットデジタル信号である音声信号を１ビットデジタル信号に符号化し、その１ビットデジタル信号をデジタル増幅し、そのデジタル増幅された１ビットデジタル信号をローパスフィルタによってアナログ信号である再生信号に変換する（例えば、特開平１０−３２２２１５号公報参照）。
ここで、従来の１ビット方式音声信号再生装置が備えるＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）信号生成回路の一構成例を図５に示す。
図５のＰＤＭ信号生成回路は、入力端子ＩＮ、出力端子ＯＵＴ、乗算器１０１〜１１１、加算器１１２〜１１９、量子化器１２０、及び遅延器１２１〜１２８によって構成される。なお、乗算器１０１、１０２、…、１１１の乗算係数はそれぞれｍ１、ｍ２、…、ｍ１１である。
図５のＰＤＭ信号生成回路はマルチビットデジタル信号である音声信号に対して７次デルタ−シグマ変調を行い１ビットデジタル信号であるＰＤＭ信号を生成する。ＰＤＭ信号は、振幅も時間幅も同じパルスであり、パルスの密度、すなわち出現頻度を変化させることによって信号のレベルを表現している。
また、図５のＰＤＭ信号生成回路は、音源を忠実に再現するために、入力端子ＩＮから出力端子ＯＵＴまで２．８ＭＨｚ又は５．６ＭＨｚの非常に速いサンプリング周波数でデータを処理している。
デルタ−シグマ変調により１ビットデジタル信号を生成した場合、量子化誤差成分は高域にシフトした分布となる。これは、「ノイズシェーピング」として知られている。したがって、図５のＰＤＭ信号生成回路は、目的とする周波数帯域（例えば可聴帯域）の量子化ノイズ低減のために用いられ、ＩＩＲ（Ｉｎｆｉｎｉｔｅ−ｄｕｒａｔｉｏｎ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタの役割を果たす。これにより、目的とする周波数帯域内のＳ／Ｎを確保し、広帯域化を図ることができる。
しかながら、図５のＰＤＭ信号生成回路では、サンプリング周波数が非常に高く（例えば２．８ＭＨｚ、５．６ＭＨｚ等）、不要輻射の影響が大きいため鋼板及び銅板による二重シールド等の十分なノイズ・シールド対策が必要不可欠となる。このため、音声信号再生装置においてシールド鋼板等がかなりのスペースを占めることとなり、音声信号再生装置の重量も増すので、音声信号再生装置の小型化・軽量化を図れなかった。
また、図５のＰＤＭ信号生成回路は乗算器、加算器を数多く用いているため回路規模が大きくなっていた。そして、回路規模が大きいために消費電力も大きかった。さらに、図５のＰＤＭ信号生成回路は一般的にアナログ回路であり片チャンネルのみの処理しか対応していないため、ステレオ（Ｌｃｈ、Ｒｃｈ）で使用する場合は図５に示したＰＤＭ信号生成回路を２つ設けなければならなかった。ＰＤＭ信号生成回路はこのように複雑且つ回路規模が莫大な回路構成をしていることから従来ＬＳＩに搭載することは困難であった。このため、音声信号再生装置の小型化・軽量化を図れなかった。
図５のＰＤＭ信号生成回路は、上記問題点を有するため、低消費電力化、小型軽量化、コストダウンが必要不可欠なポータブル型音声信号再生装置には特に不向きであり、ポータブル型音声信号再生装置には採用されていなかった。
【発明の開示】
本発明は、上記の問題点に鑑み、小型化・軽量化を図ることができる１ビット方式音声信号再生装置を提供することを目的とする。また、本発明は、上記の問題点に鑑み、回路規模を小さくすることができるデジタル信号処理装置を提供することを目的とする。
上記目的を達成するために、本発明に係るデジタル信号処理装置においては、加算手段と、信号に所定の乗算値を乗算する第１の乗算手段と、前記加算手段の出力信号を遅延させる遅延手段と、前記遅延手段の出力信号に所定の乗算値を乗算する第２の乗算手段とを備え、前記加算手段は、前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段の反転出力信号とを加算するものであって、前記加算手段の出力を前記第１の乗算手段及び前記遅延手段に入力するという処理を複数回繰り返し行うことによって信号を処理する構成とする。さらに、前記加算手段の出力信号を記憶する記憶手段と、総加算手段と、量子化手段とを備え、前記加算手段により加算処理が行われるまでが１ステップであり、第１ステップにおいて外部からの入力信号を前記第１の乗算手段にて所定の乗算値を乗算した上で前記加算手段に入力し、第２ステップ以降において前記記憶手段の出力信号を前記第１の乗算手段及び前記遅延手段に入力し、前記加算手段は前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段からの反転出力信号とを加算するという処理を複数ステップ行い、最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段の出力信号を前記総加算手段にて総加算した後、前記量子化手段にて前記総加算手段の出力信号を量子化し、前記量子化手段の出力信号を外部に出力するとともに前記第１ステップにおける前記第２の乗算手段に帰還させる構成とする。
このような構成によると、従来のような回路規模の大きい従来の乗算器を用いず、共有化された回路規模の小さなシフターと加算器を用いて乗算処理をおこなうことが可能となり、大幅な消費電力の削減につながるとともに、上記のような繰り返し処理を行う信号処理装置をＬＳＩに搭載することが可能となる。
また、本発明に係るデジタル信号処理装置において、前記第１の乗算手段が入力信号をするか否か、前記遅延手段が信号を出力するか否か、前記第２の乗算手段が信号を出力するか否かをそれぞれ別個の制御信号によって制御することができる構成とすることが望ましい。このような構成によると、必要でない手段については稼動させないようにすることができるので、電力の消費を大幅に削減することができる。
また、上記構成のデジタル信号処理装置において、前記加算手段が減算処理も行える加減算手段であって、前記第１の乗算手段が信号に所定の乗算値を乗算する処理を、前記第１の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第１の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第１の処理に置換すること、前記第２の乗算手段が信号に所定の乗算値を乗算する処理を、前記第２の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第２の処理に置換することの少なくとも一つを行うようにしてもよい。
前記加減算手段が前記第１又は第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算するので、前記第１又は第２の乗算手段の出力と前記遅延手段の出力と加算するのみの場合に比べて処理の繰り返し回数を減らすことができる場合がある。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目の処理における所定倍数又は所定倍数の逆数の乗算値を１／１６として減算を行うと２回の繰り返し処理ですむ。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
また、前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にすることが望ましい。
これにより、繰り返し処理の回数を減らすことができる。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１／２、１／４、１／８、１／１６と繰り返し処理毎に切り替えれば、加算のみでも４回の繰り返し処理で所定の乗算係数を０．９３７５にすることができる。また、所定の乗算係数が０．９０６２５である場合に、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目以降の処理における所定倍数又は所定倍数の逆数の乗算値を１／３２として減算を行うと、所定の乗算係数０．９０６２５（＝１−１／３２−１／３２−１／３２）の乗算処理を実現するために４回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１、１／１６、１／３２と繰り返し処理毎に切り替えれば、所定の乗算係数０．９０６２５（＝１−１／１６−１／３２）の乗算処理を実現するために３回の繰り返し処理ですむ。
さらに、前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行うことが望ましい。
これにより、前記加減算手段が減算処理を行うことで、前記加減算手段が加算のみを行うよりも繰り返し処理回数を減らすことができる場合のみ、前記加減算手段が減算処理を行うようにすることができる。
また、上記目的を達成するために、本発明に係る音声信号再生装置においては、音声信号がパルスコード変調されたＰＣＭ信号を入力し、前記ＰＣＭ信号をデルタ−シグマ変調するデルタ−シグマ変調手段と、前記デルタ−シグマ変調手段から出力される信号をパルス幅変調して１ビットデジタル信号を生成するＰＷＭ手段と、前記１ビットデジタル信号をアナログ信号に復調する復調手段と、を備える構成とする。
このような構成によると、１ビットデジタル信号をデジタル増幅してからアナログ信号に復調することができるので、従来のマルチビットＰＣＭ方式よりも音源を忠実に再現できる。
また、１ビット信号をＰＤＭ変調方式（２．８ＭＨｚ又は５．６ＭＨｚ）よりもサンプリング周波数の低いＰＷＭ変調方式（例えば３５２．８ｋＨｚ）によって生成するので、スイッチングアンプのスイッチングロスを抑え、消費電力の低減ができ、不要輻射を抑えることができる。これにより、ＰＤＭ変調方式には必要不可欠な鋼板及び銅板による二重シールド等のノイズ・シールド対策が不要となりプラスティックキャビネット等で商品の構成ができ、小型化・軽量化・低コスト化を図ることができる。
また、ＰＣＭ信号をデルタ−シグマ変調した信号をパルス幅変調することによって１ビットデジタル信号を生成しているので、デルタ−シグマ変調回路だけでＰＣＭ信号から１ビットデジタル信号を生成する従来の１ビット方式と比較して、デルタ−シグマ変調回路のサンプリング周波数を極端に小さくすることができる。つまり、各クロック間でのそれぞれの仕事が非常に余裕をもって行うことができる。したがって、一つのクロックで行う仕事をさらに分割して行うことができる。すなわち、ｎ個のステップに分解して作業を行うのであればｎ倍のクロックで実施すればよい。そして、上述したようにデルタ−シグマ変調回路のサンプリング周波数を極端に小さくしているのであるからｎが６や７であっても何ら上記の効果を失うものではない。さらに上記ｎ個のステップは積分作業等基本的に同じもの、只各ステップ毎の取扱う定数値が異なるだけのものであるから定数値を切替える作業と基本作業をルーチン的に行えるようにしておけば所定のデルタ−シグマ変調を実施することができる。このことにより、ソフト的にハード的に構成が非常に簡素化される。つまり、さらにノイズの発生を妨げることができ不要輻射の対策となる。
また、上記構成において、前記デルタ−シグマ変調手段に上記デジタル信号処理装置を用いるとよい。これにより、大幅な消費電力の削減を図ることができる。
また、上記構成において、前記デルタ−シグマ変調手段が、音声信号の左チャンネル用信号と右チャンネル用信号と交互に処理するようにしてもよい。これにより、前記乗算手段、前記加算手段、及び前記量子化手段を左チャンネルと右チャンネルとで共通に使用できるため、さらなる回路削減になり、消費電力の削減につながる。
また、上記いずれかの構成の音声信号再生装置をポータブル型音声信号再生装置にしてもよい。これにより、低消費電力化、小型軽量化、コストダウンが必要不可欠なポータブル型音声信号再生装置において、低消費電力化、小型軽量化、低コスト化を図ることができる。
【図面の簡単な説明】
図１は本発明に係るＭＤ再生装置の一構成例を示す図、
図２は図１のＭＤ再生装置が備える７次デルタ−シグマ変調回路の一構成例を示す図、
図３は図１のＭＤ再生装置が備えるＰＷＭ回路の一構成例を示す図、
図４は図３のＰＷＭ回路における９６進カウンタのクロック信号と、９６進カウンタのカウント値と、ＰＷＭ信号との関係を示す図、
図５は従来の１ビット方式音声信号再生装置が備えるＰＤＭ信号生成回路の一構成例を示す図、
図６は図１のＭＤ再生装置が備える７次デルタ−シグマ変調回路の他の構成例を示す図である。
【発明を実施するための最良の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る音声信号再生装置として、ここではＭＤ再生装置を例に挙げて説明を行う。図１は本発明に係るＭＤ再生装置の一構成例を示すブロック図である。
光ピックアップ装置２はＭＤ１から信号を取り出して伸長回路３に送出する。伸長回路３は入力された信号（圧縮音楽データ）を伸長する。これにより、伸長回路３から出力される信号は、サンプリング周波数４４．１ｋＨｚのＰＣＭ信号Ｓ１になる。
オーバーサンプリング回路４は、伸長回路３から出力されるＰＣＭ信号Ｓ１をサンプリング周波数８ｆｓの２４ビット（マルチビット）ＰＣＭ信号Ｓ２に変換する。ただし、ｆｓ＝４４．１ｋＨｚである。
７次デルタ−シグマ変調回路５は、オーバーサンプリング回路４から出力されるＰＣＭ信号Ｓ２をデルタ−シグマ変調して、左チャンネル用６ビットＰＣＭ信号Ｓ３及び右チャンネル用６ビットＰＣＭ信号Ｓ４を生成する。なお、６ビットＰＣＭ信号Ｓ３及びＳ４のサンプリング周波数は８ｆｓである。
ＰＷＭ回路６は、７次デルタ−シグマ変調回路５から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３をパルス幅変調して左チャンネル用１ビットＰＷＭ信号Ｓ５を生成し、７次デルタ−シグマ変調回路５から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４をパルス幅変調して右チャンネル用１ビットＰＷＭ信号Ｓ６を生成する。
ＰＷＭ回路６から出力される左チャンネル用１ビットＰＷＭ信号Ｓ５はスイッチングアンプ７によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）８によって高域成分が除去され、左チャンネル用スピーカ９によって音声になる。また、ＰＷＭ回路６から出力される右チャンネル用１ビットＰＷＭ信号Ｓ６はスイッチングアンプ１０によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）１１によって高域成分が除去され、右チャンネル用スピーカ１２によって音声となる。
なお、本実施形態では、伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６は１つのシステムＬＳＩに搭載されているが、別々に設けられていてもよい。
続いて、本発明の特徴部分である７次デルタ−シグマ変調回路５とＰＷＭ回路６についてさらに詳しく説明する。まず、７次デルタ−シグマ変調回路５について説明する。７次デルタ−シグマ変調回路５の一構成例を図２に示す。
図２の７次デルタ−シグマ変調回路は、入力端子ＩＮと、出力端子ＯＵＴと、シフター１４〜１６と、加算器１７と、量子化器１８と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、ＡＣＣ、及びｒｅｇと、セレクタ１９〜２３とによって構成されるデジタル信号処理装置である。
入力端子ＩＮがセレクタ２１の“０１”入力端子に接続され、セレクタ２１の出力端子がシフター１４の入力側に接続される。加算器１７は、シフター１４及び１５の出力を非反転入力し、シフター１６の出力を反転入力する。加算器１７の出力側がレジスタＡＣＣの入力側に接続される。そして、レジスタＡＣＣの出力側がセレクタ２１の“１０”入力端子と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇそれぞれの入力側とに接続される。
レジスタｄｓ１＿ｒｅｇの出力側がセレクタ１９及び２０の“０００”入力端子に接続され、レジスタｄｓ２＿ｒｅｇの出力側がセレクタ１９及び２０の“００１”入力端子に接続され、レジスタｄｓ３＿ｒｅｇの出力側がセレクタ１９及び２０の“０１０”入力端子に接続され、レジスタｄｓ４＿ｒｅｇの出力側がセレクタ１９及び２０の“０１１”入力端子に接続され、レジスタｄｓ５＿ｒｅｇの出力側がセレクタ１９及び２０の“１００”入力端子に接続され、レジスタｄｓ６＿ｒｅｇの出力側がセレクタ１９及び２０の“１０１”入力端子に接続され、レジスタｄｓ７＿ｒｅｇの出力側がセレクタ１９及び２０の“１１０”入力端子に接続される。また、レジスタｏｕｔ＿ｒｅｇの出力側が量子化器１８の入力側に接続され、量子化器１８の出力側がセレクタ２０の“１１１”入力端子およびレジスタｒｅｇの入力側に接続される。そして、レジスタｒｅｇの出力側が出力端子ＯＵＴに接続される。
さらに、セレクタ１９の出力端子がセレクタ２２の“１”入力端子に接続され、セレクタ２２の出力端子がシフター１５の入力側に接続される。セレクタ２０の出力端子がセレクタ２３の“１”入力端子に接続され、セレクタ２３の出力端子がシフター１６の入力側に接続される。
シフター１４〜１６はそれぞれシフター制御信号ｃｔｌ１〜ｃｔｌ３によって制御される。セレクタ１９は選択信号ｒｅｇｓｅｌ＿１によって制御され、セレクタ２０は選択信号ｒｅｇｓｅｌ＿２によって制御され、セレクタ２１は選択信号ａｓｅｌによって制御され、セレクタ２２は選択信号ｂｓｅｌによって制御され、セレクタ２３は選択信号ｃｓｅｌによって制御される。セレクタ１９〜２３は各々の選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。また、レジスタＡＣＣはイネーブル信号ｅｎａｂｌｅ＿ａｃｃによって制御され、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇはそれぞれイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７によって制御され、レジスタｏｕｔ＿ｒｅｇはイネーブル信号ｅｎａｂｌｅ＿ｏによって制御される。そして、セレクタ２１の“００”入力端子、セレクタ２２の“０”入力端子、セレクタ２３の“０”入力端子には、すべてのビット列が０であるデータが入力される。
このような構成により、乗算処理をする場合はセレクタ２１の制御信号ａｓｅｌ、セレクタ２２の制御信号ｂｓｅｌ、及びセレクタ２３の制御信号ｃｓｅｌを乗算処理用の信号に切り替えてシフター１４、１５、及び１６と加算器１７との組み合わせによって乗算結果を得ることができる。
例えば、図５のＰＤＭ信号生成回路において入力端子ＩＮから入力された３５８．８ｋＨｚの２４ビットＰＣＭ信号を乗算器１０１が乗算処理して得られる結果と同一の結果を図２の７次デルタ−シグマ変換回路において得るためには、乗算係数ｍ１＝０．５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、乗算係数ｍ１＝０．２５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌ及びｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
なお、音質を良くするために乗算係数ｍ１の精度を上げるときはシフト量の異なるシフター値を必要に応じて加算することができる。例えば乗算係数ｍ１を０．９３７５にする場合について以下に説明する。この場合、７次デルタ−シグマ変調回路５を図２に示す回路構成ではなく図６に示す回路構成にする。なお、図６において図２と同一の部分には同一に符号を付し詳細な説明を省略する。図６に示す７次デルタ−シグマ変調回路は、図２に示す７次デルタ−シグマ変調回路のセレクタ２２をセレクタ２２’に置換した構成である。そして、レジスタＡＣＣの出力側がセレクタ２２’の“１０”入力端子に接続され、セレクタ１９の出力端子がセレクタ２２’の“００”入力端子に接続され、セレクタ２２’の出力端子がシフター１５の入力側に接続される。セレクタ２２’の“０１”入力端子には、すべてのビット列が０であるデータが入力される。セレクタ２２’は選択信号ｂｓｅｌによって制御され、選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。なお、加算器１７は、外部信号（図示せず）によってシフター１４の出力を非反転入力せずに反転入力することができる。
まず、図６の７次デルタ−シグマ変換回路においてセレクタ２１の出力の選択信号ａｓｅｌを“０１”とし、シフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
そして、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．７５（＝１／２＋１／４）に相当する。
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で３ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．８７５（＝１／２＋１／４＋１／８）に相当する。
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．９３７５（＝１／２＋１／４＋１／８＋１／１６）に相当する。
以上のようにシフター１４によって信号を複数回シフトさせることにより、乗算係数の精度を上げることが出来る。上記動作（以下、第１の動作ともいう）では乗算係数ｍ１を０．９３７５にするために加算が４回必要であるが、図６に示す７次デルタ−シグマ変調回路５は以下の動作（以下、第２の動作ともいう）によっても乗算係数の精度を上げることができる。
上記と同様、乗算係数ｍ１を０．９３７５にする場合、図６の７次デルタ−シグマ変換回路において、まずセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４でシフトさせないで、選択信号ｂｓｅｌ“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
そして、加算器１７がシフター１４の出力を非反転入力ではなく反転入力し、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌ“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力を減算するために反転出力させたものとシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、すでに乗算係数ｍ１は０．９３７５（＝１−１／１６）に相当する。この動作では加減算が２回で十分であり加算のみによる演算に比べ処理が削減されている。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
図６の７次デルタ−シグマ変調回路５が第１の動作と第２の動作のどちらを行うかは、２進数表現した固定係数を加算に展開した際、“１”の立っている桁が３桁以上に渡り連続する場合には第２の動作を採用するというように決定すると効果的である。上記乗算係数ｍ１を０．９３７５にする例では２進表現すると、ｍ１＝０．１１１１＝（１／２）＋（１／４）＋（１／８）＋（１／１６）であるものを、減算を用いた方法ではｍ１＝０．１１１１＝（１）−（１／１６）と処理したことになる。
そして、レジスタＡＣＣに格納された入力信号に乗算係数ｍ１を乗じた値は、図５の各次遅延器１２１〜１２８に相当するレジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇに格納される。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇはそれぞれ２４ビット幅である。
セレクタ２１の選択信号ａｓｅｌが“１０”である場合レジスタＡＣＣの出力（レジスタｄｓ１＿ｒｅｇのレジスタ値と同一）がセレクタ２１の出力になり、そのセレクタ２１の出力がシフター１４によって乗算係数ｍ２に当たる値でシフト乗算されて加算器１７の一方の非反転入力になる。また、セレクタ２２の選択信号ｂｓｅｌが“１”且つセレクタ１９の選択信号ｒｅｇｓｅｌ＿１が“００１”である場合レジスタｄｓ２＿ｒｅｇの前回のレジスタ値がセレクタ２２の出力になり、そのセレクタ２２の出力がシフター１５によってシフト乗算されずに加算器１７の他方の非反転入力になる。また、セレクタ２３の選択信号ｃｓｅｌが“１”且つセレクタ２０の選択信号ｒｅｇｓｅｌ＿２が“０１０”である場合レジスタｄｓ３＿ｒｅｇの前回のレジスタ値がセレクタ２３の出力になり、そのセレクタ２３の出力がシフター１６によって乗算係数ｍ８に当たる値でシフト乗算されて加算器１７の反転入力になる。この場合、加算器１７は図５のＰＤＭ信号生成回路に設けられる加算器１１３に相当する処理をする。
セレクタ１９〜２３の選択信号及びシフター１４〜１６の制御信号を変えることによって、加算器１７が図５のＰＤＭ信号生成回路に設けられる加算器１１４〜１１８それぞれに相当する処理を行うことができる。
このように、各次のデータを得る処理を一回のクロックで行うことができるので、ｎ次のノイズシェーバ（デルタ−シグマ変調回路）では最低ｎ回のクロックで全ての次数のデータを得ることができる。
図２又は図６の７次デルタ−シグマ変調回路は、図５のＰＤＭ信号生成回路のように乗算器１０１〜１１１を設けなくて無くてよいので、回路規模を削減することができる。また、容易にデルタ−シグマ変調の次数を上げられるので、ノイズ特性を非常に良好にすることができる。さらに、入力信号のサンプリング周波数を非常に低く抑えることもできる。
また、トータルの処理回数からメインクロックの周波数を算出して、図２又は図６の７次デルタ−シグマ変調回路に設けるＲＯＭ（図示せず）に必要なアドレスカウンタを作成するとよい。
８ｆｓの期間に左チャンネル用と右チャンネル用にそれぞれ２４ステップを必要とする場合は８ｆｓ×（２４ステップ×２ｃｈ）＝３８４ｆｓ（１６．８６８８ＭＨｚ）のクロックが必要となる。このクロックもしくはこのクロックから位相をずらした信号が各レジスタのクロックとなる。図２又は図６の７次デルタ−シグマ変調回路に２４進カウンタ（図示せず）を設け、その２４進カウンタのカウンタ値が上述したＲＯＭのアドレスとなり、ＲＯＭにはレジスタのイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７、ｅｎａｂｌｅ＿ｏ、及びｅｎａｂｌｅ＿ｑと、セレクタの選択信号ａｓｅｌ、ｂｓｅｌ、ｃｓｅｌ、ｒｅｇｓｅｌ＿１、及びｒｅｇｓｅｌ＿２と、シフターのシフト量を制御する制御信号ｃｔｌ１〜ｃｔｌ３とを格納しておき、クロック毎に出力するそれらの信号の内容を変更する。そして、シフター１４〜１６、加算器１７、量子化器１８は左用チャンネル、右用チャンネルで交互（例えば８ｆｓの信号が“１”の時は左用チャンネル、“０”の時は右用チャンネル等）に利用する。これにより、大幅に回路削減が実現できる。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、及びｒｅｇと、出力端子ＯＵＴとは左用チャンネルに用いるものと右用チャンネルに用いるものをそれぞれ別個に股ける。
図２又は図６の７次デルタ−シグマ変調回路においてレジスタｄｓ１＿ｒｅｇのレジスタ値、レジスタｄｓ２＿ｒｅｇのレジスタ値、レジスタｄｓ３＿ｒｅｇのレジスタ値、レジスタｄｓ４＿ｒｅｇのレジスタ値、レジスタｄｓ５＿ｒｅｇのレジスタ値、レジスタｄｓ６＿ｒｅｇのレジスタ値、レジスタｄｓ７＿ｒｅｇのレジスタ値、レジスタｏｕｔ＿ｒｅｇのレジスタ値（Ｌｃｈ、Ｒｃｈそれぞれ２４ビット幅）に格納されるデータがそれぞれ図５のＰＤＭ信号生成回路におけるｄｓ１、ｄｓ２、ｄｓ３、ｄｓ４、ｄｓ５、ｄｓ６、ｄｓ７、ｏｕｔに相当する。
レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇにはそれぞれイネーブルが存在し、８ｆｓの期間で一回だけ有効になリデータを保管する構成になっているため、３８４ｆｓ（＝１６．８６８８ＭＨｚ）毎にレジスタが稼動しているわけではないので消費電力には全く影響しない。
上述したように乗算処理はシフター１４〜１６及び加算器１７の組み合わせにより実現できる。そして、その乗算係数は最終的に得ようとする特性に応じて設定する。最終的にレジスタｏｕｔ＿ｒｅｇに格納された２４ビットのデータは、量子化器１８にて４７分割されて６ビットのデータに置換される（本実施形態の場合“００００００”〜“１０１１１０”の計４７値）。すなわち入力端子ＩＮに入力されたＰＣＭ信号をデルタ−シグマ変調し、低ビットのＰＣＭ信号に変換したことになる。その低ビットのＰＣＭ信号がレジスタｒｅｇを介して出力端子ＯＵＴから出力される。
次に、ＰＷＭ回路６について説明する。ＰＷＭ回路６の一構成例を図３に示す。図３のＰＷＭ回路６は、入力端子２４及び２７と、比較器２５及び２８と、出力端子２６及び２９と、９６進カウンタ３０とによって構成される。
入力端子２４は図２又は図６の７次デルタ−シグマ変換回路から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３を入力する。比較器２５は入力端子２４に入力された左チャンネル用６ビットＰＣＭ信号Ｓ３と９６進カウンタ３０のカウンタ値とを比較して左チャンネル用ＰＷＭ信号Ｓ５を生成して出力端子２６に送出する。一方、入力端子２７は図２又は図６の７次デルタ−シグマ変換回路から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４を入力する。比較器２８は入力端子２７に入力された右チャンネル用６ビットＰＣＭ信号Ｓ４と９６進カウンタ３０のカウンタ値とを比較して右チャンネル用ＰＷＭ信号Ｓ６を生成して出力端子２９に送出する。なお、９６進カウンタ３０は８ｆｓの期間で９６値をカウントする。
比較器２５は、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ”レベルへトグルし、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする左チャンネル用ＰＷＭ信号Ｓ５を生成する。また、比較器２８は、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ“レベルへトグルし、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする右チャンネル用ＰＷＭ信号Ｓ６を生成する。比較器２５及び２８がこのように動作するのは、左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６が８ｆｓの期間で“Ｈｉｇｈ”レベル又は“Ｌｏｗ”レベルに固定されることなく必ず２回はトグルするようにするためである。この場合の９６進カウンタ３０のクロック信号ＣＫと、９６進カウンタ３０のカウント値と、ＰＷＭ信号との関係を図４に示す。
左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅と出現頻度が一定のパルス信号であり、パルスの時間幅の変化によって信号レベルを表現している。従って左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅方向に関しては１ビットであるが、時間軸方向に関しては多値である。図４に示すように１周期パターン８ｆｓ（＝３５２．８ｋＨｚ）の時間に対する４７値のデータ変換は左右対称に７６８ｆｓ（＝３３．８６８８ＭＨｚ）幅ずつＨｉｇｈレベル区間の幅を変化させたものにあたる。
なお、本実施形態では、デルタ−シグマ変調回路に７次デルタ−シグマ変調回路を用いたが、他の次数のデルタ−シグマ変調回路を用いても構わない。
【産業上の利用可能性】
本発明のデジタル信号処理装置及び音声信号処理再生装置は、オーディオ機器をはじめ、デジタル信号を処理する種々の装置に利用することができる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【特許請求の範囲】
【請求項１】
加算手段と、
信号に所定の乗算値を乗算する第１の乗算手段と、
前記加算手段の出力信号を遅延させる遅延手段と、
前記遅延手段の出力信号に所定の乗算値を乗算する第２の乗算手段とを備え、
前記加算手段は、前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段の反転出力信号とを加算するものであって、
前記加算手段の出力を前記第１の乗算手段及び前記遅延手段に入力するという処理を複数回繰り返し行うことによって信号を処理することを特徴とするデジタル信号処理装置。
【請求項２】
前記加算手段の出力信号を記憶する記憶手段と、
総加算手段と、
量子化手段とを備え、
前記加算手段により加算処理が行われるまでが１ステップであり、
第１ステップにおいて外部からの入力信号を前記第１の乗算手段にて所定の乗算値を乗算した上で前記加算手段に入力し、
第２ステップ以降において前記記憶手段の出力信号を前記第１の乗算手段及び前記遅延手段に入力し、前記加算手段は前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段からの反転出力信号とを加算するという処理を複数ステップ行い、
最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段の出力信号を前記総加算手段にて総加算した後、前記量子化手段にて前記総加算手段の出力信号を量子化し、前記量子化手段の出力信号を外部に出力するとともに前記第１ステップにおける前記第２の乗算手段に帰還させる請求項１に記載のデジタル信号処理装置。
【請求項３】
前記遅延手段が何番目のステップの信号を出力するかを制御する制御手段を備える請求項２に記載のデジタル信号処理装置。
【請求項４】
前記第２の乗算手段が何番目のステップの信号を出力するかを制御する第２の制御手段を備える請求項２又は請求項３に記載のデジタル信号処理装置。
【請求項５】
前記第１の乗算手段が外部からの入力信号を入力するか、前記加算手段の出力信号を入力するか、信号を入力しないかを制御する第３の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項６】
前記遅延手段が信号を出力するか否かを制御する第４の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項７】
前記第２の乗算手段が信号を出力するか否かを制御する第５の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項８】
前記加算手段が減算処理も行える加減算手段であって、
前記第１の乗算手段が信号に所定の乗算値を乗算する処理を、前記第１の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第１の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第１の処理に置換すること、
前記第２の乗算手段が信号に所定の乗算値を乗算する処理を、前記第２の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第２の処理に置換することの少なくとも一つを行う請求項１に記載のデジタル信号処理装置。
【請求項９】
前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にする請求項８に記載のデジタル信号処理装置。
【請求項１０】
前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行う請求項８又は請求項９に記載のデジタル信号処理装置。
【請求項１１】
音声信号がパルスコード変調されたＰＣＭ信号を入力し、前記ＰＣＭ信号をデルタ−シグマ変調するデルタ−シグマ変調手段と、
前記デルタ−シグマ変調手段から出力される信号をパルス幅変調して１ビットデジタル信号を生成するＰＷＭ手段と、
前記１ビットデジタル信号をアナログ信号に復調する復調手段と、
を備えることを特徴とする音声信号再生装置。
【請求項１２】
前記デルタ−シグマ変調手段が請求項１に記載のデジタル信号処理装置である請求項１１に記載の音声信号再生装置。
【請求項１３】
前記デルタ−シグマ変調手段が、音声信号の左チャンネル用信号と右チャンネル用信号と交互に処理する請求項１２に記載の音声信号再生装置。
【請求項１４】
ポータブル型音声信号再生装置である請求項１１〜１３のいずれかに記載の音声信号再生装置。
【請求項１】
加算手段と、
信号に所定の乗算値を乗算する第１の乗算手段と、
前記加算手段の出力信号を遅延させる遅延手段と、
前記遅延手段の出力信号に所定の乗算値を乗算する第２の乗算手段とを備え、
前記加算手段は、前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段の反転出力信号とを加算するものであって、
前記加算手段の出力を前記第１の乗算手段及び前記遅延手段に入力するという処理を複数回繰り返し行うことによって信号を処理することを特徴とするデジタル信号処理装置。
【請求項２】
前記加算手段の出力信号を記憶する記憶手段と、
総加算手段と、
量子化手段とを備え、
前記加算手段により加算処理が行われるまでが１ステップであり、
第１ステップにおいて外部からの入力信号を前記第１の乗算手段にて所定の乗算値を乗算した上で前記加算手段に入力し、
第２ステップ以降において前記記憶手段の出力信号を前記第１の乗算手段及び前記遅延手段に入力し、前記加算手段は前記第１の乗算手段の出力信号と、前記遅延手段の出力信号と、前記第２の乗算手段からの反転出力信号とを加算するという処理を複数ステップ行い、
最終ステップにおいて前記記憶手段に記憶された各ステップ毎の前記加算手段の出力信号を前記総加算手段にて総加算した後、前記量子化手段にて前記総加算手段の出力信号を量子化し、前記量子化手段の出力信号を外部に出力するとともに前記第１ステップにおける前記第２の乗算手段に帰還させる請求項１に記載のデジタル信号処理装置。
【請求項３】
前記遅延手段が何番目のステップの信号を出力するかを制御する制御手段を備える請求項２に記載のデジタル信号処理装置。
【請求項４】
前記第２の乗算手段が何番目のステップの信号を出力するかを制御する第２の制御手段を備える請求項２又は請求項３に記載のデジタル信号処理装置。
【請求項５】
前記第１の乗算手段が外部からの入力信号を入力するか、前記加算手段の出力信号を入力するか、信号を入力しないかを制御する第３の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項６】
前記遅延手段が信号を出力するか否かを制御する第４の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項７】
前記第２の乗算手段が信号を出力するか否かを制御する第５の制御手段を備える請求項１〜３のいずれかに記載のデジタル信号処理装置。
【請求項８】
前記加算手段が減算処理も行える加減算手段であって、
前記第１の乗算手段が信号に所定の乗算値を乗算する処理を、前記第１の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第１の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第１の処理に置換すること、
前記第２の乗算手段が信号に所定の乗算値を乗算する処理を、前記第２の乗算手段が信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記第２の乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという演算処理を繰り返し行うことによって、信号に対して所定の乗算係数を乗算する第２の処理に置換することの少なくとも一つを行う請求項１に記載のデジタル信号処理装置。
【請求項９】
前記演算処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にする請求項８に記載のデジタル信号処理装置。
【請求項１０】
前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行う請求項８又は請求項９に記載のデジタル信号処理装置。
【請求項１１】
音声信号がパルスコード変調されたＰＣＭ信号を入力し、前記ＰＣＭ信号をデルタ−シグマ変調するデルタ−シグマ変調手段と、
前記デルタ−シグマ変調手段から出力される信号をパルス幅変調して１ビットデジタル信号を生成するＰＷＭ手段と、
前記１ビットデジタル信号をアナログ信号に復調する復調手段と、
を備えることを特徴とする音声信号再生装置。
【請求項１２】
前記デルタ−シグマ変調手段が請求項１に記載のデジタル信号処理装置である請求項１１に記載の音声信号再生装置。
【請求項１３】
前記デルタ−シグマ変調手段が、音声信号の左チャンネル用信号と右チャンネル用信号と交互に処理する請求項１２に記載の音声信号再生装置。
【請求項１４】
ポータブル型音声信号再生装置である請求項１１〜１３のいずれかに記載の音声信号再生装置。
【国際公開番号】ＷＯ２００４／０４０７７０
【国際公開日】平成１６年５月１３日（２００４．５．１３）
【発行日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願番号】特願２００５−５０１８４４（Ｐ２００５−５０１８４４）
【国際出願番号】ＰＣＴ／ＪＰ２００３／０１３５８３
【国際出願日】平成１５年１０月２３日（２００３．１０．２３）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【国際公開日】平成１６年５月１３日（２００４．５．１３）
【発行日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００３／０１３５８３
【国際出願日】平成１５年１０月２３日（２００３．１０．２３）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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