ドライバ回路、及び、インバータ回路
【課題】 ノーマリーオン型のスイッチング素子を用いてハーフブリッジ回路を構成し、ドライバ回路もしくはインバータ回路として使用する場合のアーム短絡を防止し、安全な回路を提供する。
【解決手段】
入出力端子対の一端が高圧側の第１の電源電圧Ｖ１に接続する第１のスイッチング素子１４と第２のスイッチング素子１５とが直列に接続されたハーフブリッジ回路において、第２のスイッチング素子１５と低圧側の第２の電源電圧Ｖ２の間にノーマリーオフ型の第３のスイッチング素子１６を挿入したドライバ回路であり、第３のスイッチング素子１６は、制御回路用電源１３ａ，１３ｂにより供給される動作電圧ＶＨ又はＶＬが制御回路１１の動作に不十分な場合にオフされる。
【解決手段】
入出力端子対の一端が高圧側の第１の電源電圧Ｖ１に接続する第１のスイッチング素子１４と第２のスイッチング素子１５とが直列に接続されたハーフブリッジ回路において、第２のスイッチング素子１５と低圧側の第２の電源電圧Ｖ２の間にノーマリーオフ型の第３のスイッチング素子１６を挿入したドライバ回路であり、第３のスイッチング素子１６は、制御回路用電源１３ａ，１３ｂにより供給される動作電圧ＶＨ又はＶＬが制御回路１１の動作に不十分な場合にオフされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路に関し、特に、閾値電圧が負電圧であるノーマリーオン特性のスイッチング素子を用いてハーフブリッジ回路を構成した場合において、当該ハーフブリッジ回路のアーム短絡を保護する方法に関する。
【背景技術】
【０００２】
ＧａＮ−ＦＥＴ（Gallium Nitride-Field Effect Transistor: 窒化ガリウム電界効果トランジスタ）やＳｉＣ−ＪＦＥＴ（Silicon Carbide-Junction Field Effect Transistor: 炭化珪素接合型電界効果トランジスタ）等に代表される、バンドギャップが２ｅＶを超えるワイドギャップ半導体を使用したデバイスは、シリコンを使用したＭＯＳＦＥＴに比べ、高速スイッチング、低オン抵抗など優れた特性を有しているが、多くは閾値電圧が−３Ｖ程度であり、ゲート電圧が０Ｖでもドレイン電流が流れるノーマリーオン特性を有している。
【０００３】
一方、ＧａＮやＳｉＣにおいてもノーマリーオフ特性を有するデバイスが開発されているが、閾値電圧が２Ｖ程度と低いため、シリコンによるＭＯＳＦＥＴをそのまま置き換えることはできない。
【０００４】
図５に従来構成のドライバ回路（インバータ回路）３０の回路構成図を示す。図５はスイッチング素子１４、１５として従来のノーマリーオフ型のシリコンＭＯＳＦＥＴを使用する場合の例である。ハイサイド側のＭＯＳＦＥＴ１４は、入力制御端子３からの入力信号に基づき制御回路８によりオンオフ制御され、ローサイド側のＭＯＳＦＥＴ１５は、入力制御端子４からの入力信号に基づき制御回路９によりオンオフ制御され、結果、電源１２により供給される電圧Ｖ１と電圧Ｖ２（ここでは、接地電位）の間の電圧を、出力端子２３に出力する。制御回路８及び９は、内部電源１３により供給される電圧ＶＨ、及び、電圧ＶＬ（ここでは、接地電位）により動作電圧が供給されている。
【０００５】
ところが、上記の構成をノーマリーオン型の素子に対して採用し、図５のノーマリーオフ型のＭＯＳＦＥＴ１４，１５をノーマリーオン型の素子で置き換えるとした場合、ノーマリーオン型のデバイスは、ドライバ回路の起動時または制御回路３１の内部電源１３が遮断された場合等、ゲート端子に制御信号が入力されない場合オン状態となってしまう。この結果、スイッチング素子１４、１５が同時にオン状態となり、大きな短絡電流が流れる、所謂アーム短絡を起こす危険がある。
【０００６】
このような問題に対し、特許文献１には、ゲート駆動回路（ドライバ回路）が、主電源の接地側に接続され主電源と連動して確立する第２の電源を備え、当該第２の電源から供給される負電圧と制御電源から供給されるゲートオン用電圧とを制御信号で切り替えてスイッチング素子のゲートに出力するものが示されている。更に、特許文献１では、主電源が確立した状態で制御電源がシャットダウンした場合には、ローサイド側のスイッチング素子のゲートには第２の電源からのオフ電圧が印加されるように構成することで、アーム短絡は防げるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の通り、ノーマリーオン型のデバイスは、高圧電源に接続されるインバータ回路のような構成では、起動時や制御回路の電源が遮断された場合など避けられない状況によってアーム短絡を引き起こす可能性があるため、パワーデバイスとしては使用しにくいという問題がある。
【０００９】
上記問題の解決策として、特許文献１では、主電源と連動して確立する第２の電源を備えることで、制御電源がシャットダウンした場合でもローサイド側のスイッチング素子をオフ状態に維持できるとしているが、当該第２の電源自体の故障や誤動作が発生するとオフ状態を維持できず、アーム短絡という事態に対処できない。
【００１０】
本発明は、上記の状況に鑑み、ノーマリーオン型のスイッチング素子をドライバ回路に採用することによるアーム短絡の危険性を取り除き、特に、ワイドギャップ半導体で構成されるデバイスを採用することによる高速スイッチング、低オン抵抗などの特徴を損なうことなく、安全なドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係るドライバ回路は、入出力端子対の一端が第１の電源電圧に接続する第１のスイッチング素子の前記入出力端子対の他端に、第２のスイッチング素子を直列に接続し、前記第１のスイッチング素子と前記第２のスイッチング素子の間の中間ノードの電圧を出力するドライバ回路であって、前記第１のスイッチング素子、及び、前記第２のスイッチング素子は、夫々ワイドギャップ半導体で構成され、ノーマリーオン特性を有し、
入出力端子対の一端が前記第２のスイッチング素子の入出力端子対のうち前記第１のスイッチング素子と接続しない一端側と接続し、他端が前記第１の電源電圧より低い第２の電源電圧に接続するノーマリーオフ特性の第３のスイッチング素子と、入力信号に基づき、前記第１のスイッチング素子のオンオフを制御するための第１制御信号を前記第１のスイッチング素子の制御端子に出力する第１の制御回路と、入力信号に基づき、前記第２のスイッチング素子のオンオフを制御するための第２制御信号を前記第２のスイッチング素子の制御端子に出力する第２の制御回路と、前記第３のスイッチング素子のオンオフを制御するための第３制御信号を前記第３のスイッチング素子の制御端子に出力する第３の制御回路と、前記第１の制御回路、及び、前記第２の制御回路の動作に必要な動作電圧を供給する制御回路用電源と、を備え、
前記第３の制御回路は、前記動作電圧を所定値と比較し、その比較結果に基づき、前記動作電圧が制御回路の動作に不十分な場合、前記第３のスイッチング素子をオフ制御することを第１の特徴とする。
【００１２】
上記第１の特徴のドライバ回路に依れば、第２のスイッチング素子と第２の電源電圧の間にノーマリーオフ型の第３のスイッチング素子を挿入し、制御回路に供給される動作電圧が不十分の場合、第３のスイッチング素子がオフされる構成である。これにより、ドライバ回路の起動時または制御回路の内部電源１３が遮断された場合には、第３のスイッチング素子がオフ状態となっていることにより、アーム短絡が防止される。
【００１３】
また、第１のスイッチング素子、又は、第２のスイッチング素子として、ワイドギャップ半導体で構成される素子を用いることにより、低オン抵抗であり、高速スイッチング特性を有するスイッチング素子が実現され、ドライバ回路の高速化、低消費電力化を図ることができる。
【００１４】
上記第１の特徴の本発明に係るドライバ回路は、更に、一端が前記第２のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第１の抵抗、及び、一端が前記第３のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第２の抵抗を備えることを第２の特徴とする。
【００１５】
上記第２の特徴のドライバ回路に依れば、第１及び第２の抵抗を備えることで、第２及び第３のスイッチング素子の制御端子に制御信号が入力されない場合には、第２の電源電圧が、第１及び第２の抵抗を介して制御端子に供給される。このとき、第３のスイッチング素子がオフであることにより、第２のスイッチング素子と第３のスイッチング素子との接続ノードの電位が上昇してゆくが、第２のスイッチング素子の制御端子には第１の抵抗を介した第２の電源電圧の印加が維持されているため、第２のスイッチング素子の制御端子に印加される電圧は、当該接続ノードの電位に対して負電圧となる。従って、当該接続ノードの電位が、第２の電源電圧に対して第２のスイッチング素子の閾値電圧の絶対値以上上昇すると、第２のスイッチング素子が自動的にオフされる。
【００１６】
これにより、第３のスイッチング素子として低耐圧のものが利用可能となり、オン抵抗やサイズの小さなものを使用でき、第３のスイッチング素子を追加したことによる影響を極小化することができる。
【００１７】
上記第１又は第２の特徴の本発明に係るドライバ回路は、更に、前記制御回路用電源は、前記第２の電源電圧より高い第３の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、前記第３の制御回路は、前記制御回路用電源から供給される前記第３の電源電圧が所定値よりも低い場合、前記第３のスイッチング素子をオフ制御することを第３の特徴とする。
【００１８】
上記第３の特徴のドライバ回路に依れば、制御回路用電源から供給される第３の電源電圧（正電圧）が所定値よりも低く、制御回路の動作電圧として不十分な場合に、第３のスイッチング素子をオフとすることで、当該正電圧の不良によるアーム短絡を防止することができる。
【００１９】
上記第１乃至第３の何れかの特徴の本発明に係るドライバ回路は、更に、前記制御回路用電源は、前記第２の電源電圧より低い第４の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、前記第３の制御回路は、前記制御回路用電源から供給される前記第４の電源電圧が所定値よりも高い場合、前記第３のスイッチング素子をオフ制御することを第４の特徴とする。
【００２０】
上記第４の特徴のドライバ回路に依れば、制御回路用電源から供給される第４の電源電圧（負電圧）が所定値よりも高く、制御回路の動作電圧として不十分な場合に、第３のスイッチング素子をオフとすることで、当該負電圧の不良によるアーム短絡を防止することができる。
【００２１】
上記第１乃至第４の何れかの特徴の本発明に係るドライバ回路は、更に、前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＧａＮ或いはＳｉＣで構成されることが好ましい。
【００２２】
更に、上記の第１乃至第４の何れかの特徴のドライバ回路は、好適に、直流を交流に変換するインバータ回路として利用することができる。
【００２３】
更に、より好ましくは、上記第１乃至第４の何れかの特徴のドライバ回路において、前記第１のスイッチング素子と前記第２のスイッチング素子の直列回路を複数備え、前記第３のスイッチング素子を、前記複数の直列回路における前記第２のスイッチング素子の夫々の前記一端側と共通に接続することで、複数相を備えたインバータ回路を構成することができる。
【発明の効果】
【００２４】
従って、本発明に依れば、ノーマリーオン型のスイッチング素子を採用することによるアーム短絡の危険性が取り除かれ、高速スイッチング、低オン抵抗であり、且つ安全なドライバ回路もしくはインバータ回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るドライバ回路（インバータ回路）の構成例を示す回路図。
【図２】本発明に係るドライバ回路における、第３のスイッチング素子を制御する第３の制御回路の他の構成例を示す回路図。
【図３】本発明に係るドライバ回路における、第３のスイッチング素子を制御する第３の制御回路の他の構成例を示す回路図。
【図４】本発明のドライバ回路で構成した３相交流を出力するインバータの例を示す回路構成図。
【図５】従来構成のドライバ回路（インバータ回路）を示す回路図。
【発明を実施するための形態】
【００２６】
〈第１実施形態〉
本発明の一実施形態に係るドライバ回路（インバータ回路）１（以降、適宜「本発明回路１」と称する）の構成例を図１に示す。尚、以降の実施形態の説明に用いる図面では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。
【００２７】
図１の回路ブロック図に示すように、本発明回路１は、制御回路１１、高圧電源１２、電源１３ａと１３ｂで構成される制御回路用電源、ハイサイド側の第１のスイッチング素子１４、ローサイド側の第２のスイッチング素子１５、第３のスイッチング素子１６、コンデンサ１７、抵抗１８及び１９を備える。
【００２８】
第１のスイッチング素子１４は、ドレイン（入出力端子対の一端）が高圧電源１２から供給される正電圧Ｖ１（第１の電源電圧）と接続され、ソース（入出力端子対の他端）が第２のスイッチング素子１５のドレインと接続され、これにより第１のスイッチング素子１４と第２のスイッチング素子１５が直列に接続されたハーフブリッジ回路が構成されている。一方、第２のスイッチング素子１５のソースは、第３のスイッチング素子１６のドレインと接続されている。第１のスイッチング素子１４、及び、第２のスイッチング素子１５は夫々、閾値電圧Ｖｔｈが−３Ｖ程度のワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、好ましくは、ワイドギャップ半導体としてＧａＮ、又は、ＳｉＣを用いて構成したｎチャネルＦＥＴである。例えばＧａＮの場合ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor: 高電子移動度トランジスタ）が、ＳｉＣの場合ＳｉＣ−ＪＦＥＴが利用できる。正電圧Ｖ１は、例えば、６００Ｖ程度である。
【００２９】
第３のスイッチング素子１６は、ノーマリーオフ特性のＦＥＴであり、ドレイン（入出力端子対の一端）が第２のスイッチング素子１５のソースと接続され、ソース（入出力端子対の他端）が第２の電源電圧Ｖ２（ここでは、接地電位）と接続されている。これにより、本発明回路１は、第１の電源電圧Ｖ１−第１のスイッチング素子１４−第２のスイッチング素子１５−第２の電源電圧Ｖ２、で構成される従来構成のインバータ回路のアームの第２のスイッチング素子１５と第２の電源電圧Ｖ２との間に、第３のスイッチング素子１６を挿入した構成となっている。第３のスイッチング素子１６は、例えば、耐圧が３０Ｖ程度の一般的な低耐圧ＭＯＳＦＥＴでよい。
【００３０】
電源１３ａは、−側が第２の電源電圧に接続されるとともに、＋側が制御回路１１の一端子に接続され、＋側の端子電圧である第３の電圧ＶＨを、制御電圧端子５を介して制御回路１１に供給する。
【００３１】
電源１３ｂは、＋側が第２の電源電圧に接続されるとともに、−側が制御回路１１の一端子に接続され、−側の端子電圧である第４の電圧ＶＬを、電源端子６を介して制御回路１１に供給する。
【００３２】
更に、電源１３ａと電源１３ｂの接続ノードにおける電圧が、第２の電源電圧Ｖ２と接続されているため、第３の電源電圧ＶＨは第２の電源電圧Ｖ２に対して正電圧、第４の電源電圧ＶＬは第２の電源電圧Ｖ２に対して負電圧となっている。尚、当該負電圧ＶＬは、ノーマリーオン特性の第１のスイッチング素子１５および第２のスイッチング素子１６の負の閾値電圧Ｖｔｈよりも低く、例えば、−１０Ｖ程度である。当該第２の電源電圧Ｖ２も、電源端子７を介して制御回路１１に供給されている。
【００３３】
制御回路１１は、ハイサイド側ドライバ（第１の制御回路）８、ローサイド側ドライバ（第２の制御回路）９、及び、第３の制御回路１０（１０ａ）を含み、第２の電源電圧Ｖ２、電源１３ａからの第３の電圧ＶＨ、及び、電源１３ｂからの第４の電圧ＶＬを動作電圧として動作する。ハイサイド側ドライバ８は、ハイサイド側ドライブ信号端子３からの入力信号に基づき、第１のスイッチング素子１４のオンオフを制御するための第１制御信号２０を生成し、第１のスイッチング素子１４のゲートに出力する。ローサイド側ドライバ９は、ローサイド側ドライブ信号端子４からの入力信号に基づき、第２のスイッチング素子１５のオンオフを制御するための第２制御信号２１を生成し、第２のスイッチング素子１５のゲートに出力する。
【００３４】
第３の制御回路１０ａは、コンパレータ２６、基準電圧源２７、及び、直列に接続される二つの抵抗２８ａ，２８ｂからなる。抵抗２８ａと２８ｂの接続ノードの電圧がコンパレータ２６の非反転入力端子に、基準電圧源２７のプラス側の電圧がコンパレータ２６の反転入力端子に、夫々、入力されている。抵抗２８ａと２８ｂは、電源１３ａから供給されるドライバ回路１１の動作電圧ＶＨを分圧し、コンパレータ２６は、当該分圧された電圧を基準電圧源２７の基準電圧と比較する。当該分圧された電圧が当該基準電圧よりも低い場合、言い換えると、動作電圧ＶＨがドライバ回路１１の動作に不十分なほど低い場合には、コンパレータ２６は、第３のスイッチング素子１６をオフ制御するための低レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。一方、当該分圧された電圧が当該基準電圧以上であり、動作電圧ＶＨがドライバ回路１１の動作に十分な電圧である場合には、コンパレータ２６は、第３のスイッチング素子１６をオン制御するための高レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。
【００３５】
抵抗１８は、一端が第２のスイッチング素子１５のゲートと、他端が第２の電源電圧Ｖ２と接続し、抵抗１９は、一端が第３のスイッチング素子１６のゲートと、他端が第２の電源電圧Ｖ２と接続している。
【００３６】
コンデンサ１７は、第１のスイッチング素子１４を介して出力端子２３に流れる電流の急激な変化により生じる高圧電源１２の電圧変動を緩和し、安定な第１の電源電圧Ｖ１を第１のスイッチング素子のドレインに供給する役割を有している。
【００３７】
次に、本発明回路１の動作について、図１を参照して説明する。
【００３８】
本発明回路１が起動され、制御回路１１に電源１３ａから正電圧（第３の電圧）ＶＨが、電源１３ｂから負電圧（第４の電圧）ＶＬが、及び、電源端子７を介して第２の電圧Ｖ２が供給されると、第３の制御回路１０ａは、基準電圧源２７と、抵抗２８ａと２８ｂで分圧された制御電圧端子５の電圧ＶＨとを比較し、当該電圧ＶＨが所定値以上の場合、第３のスイッチング素子１６をオン制御するための出力信号２２を生成し、第３のスイッチング素子１６をオン状態にする。
【００３９】
尚、第３のスイッチング素子１６を耐圧３０Ｖの一般的な低耐圧のＭＯＳＦＥＴとした場合、当該ＭＯＳＦＥＴのオン抵抗は１．５ｍΩ程度であり、ドレイン電流を１０Ａとして０．１５Ｗ程度の損失となるが、インバータ回路１が６００Ｖ、１０Ａ動作とすると当該損失は全体の０．００２５％となるため、第３のスイッチング素子１６による損失は無視できる。
【００４０】
ハイサイド側ドライブ信号端子３、及び、ローサイド側ドライブ信号端子４には、アーム短絡を起こさないように相補の関係にある信号が入力される。
【００４１】
ハイサイド側ドライバ８は、ハイサイド側ドライブ信号端子３からの入力信号を、例えば出力端子２３の電圧を基準としてレベルシフトし、第１のスイッチング素子１４のゲートを駆動する信号に変換して、第１の制御信号２０を第１のスイッチング素子１４のゲートに出力する。
【００４２】
ローサイド側ドライバ９は、ローサイド側ドライブ信号端子４からの入力信号をレベルシフトし、第２のスイッチング素子１５のゲートを駆動する信号に変換して、第２の制御信号２１を第２のスイッチング素子１５のゲートに出力する。この結果、出力端子２３には高圧電源２３の電圧がスイッチングされた電圧が出力される。
【００４３】
ここで、電源１３ａから制御回路１１に供給される第３の電圧ＶＨが低下した場合を考える。当該電圧ＶＨが所定値よりも低下すると、第３の制御回路１０ａのコンパレータ２６の出力である第３制御信号２２が低レベルとなるため、第３のスイッチング素子１６はオフされる。これにより、アーム短絡が未然に防がれる。
【００４４】
次に、電源１３ａから制御回路１１に供給される第３の電圧ＶＨが低下、もしくは起動時など低レベルにあり、制御回路１１自体が動作していない場合を考える。このとき、第２のスイッチング素子１５のゲートには抵抗１８の一端が接続され、抵抗１８の他端は第２の電源電圧Ｖ２と接続しているため、第２のスイッチング素子１５のゲートには第２の電源電圧Ｖ２が印加される。同様に、第３のスイッチング素子１６のゲートには抵抗１９の一端が接続され、抵抗１９の他端は第２の電源電圧Ｖ２と接続しているため、第３のスイッチング素子１６のゲートには第２の電源電圧Ｖ２が印加される。第１及び第２のスイッチング素子１５，１６はノーマリーオン特性を有し、第３のスイッチング素子１６はノーマリーオフ特性を有するため、第１及び第２のスイッチング素子１５，１６はオン状態、第３のスイッチング素子１６はオフ状態となる。これにより、第３のスイッチング素子１６のドレイン電圧（第２のスイッチング素子１５のソース電圧）は上昇する。
【００４５】
しかしながら、第２のスイッチング素子１５のゲートには抵抗１８を介して第２の電源電圧Ｖ２の印加が維持されているため、第３のスイッチング素子１６のドレイン電圧の上昇に伴い、第２のスイッチング素子１５のゲート電圧がソース電圧に対して負電圧となる。そして、第３のスイッチング素子１６のドレイン電圧が第２の電源電圧Ｖ２に対して第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値以上に上昇すると、第２のスイッチング素子１５はオフされる。
【００４６】
この結果、第１の電源電圧Ｖ１と第２の電源電圧Ｖ２との間の接続が、第２のスイッチング素子１５により切断され、制御回路１１自体が動作していない場合であってもアーム短絡を防ぐことができる。
【００４７】
ここで、抵抗１８，１９を設けていない場合、制御回路１１が動作していない状況では第１及び第２のスイッチング素子はオン状態、第３のスイッチング素子はオフ状態となり、第３のスイッチング素子のソース‐ドレイン間には高圧電源１２からの高電圧Ｖ１が印加される。このため、第３のスイッチング素子１６として高耐圧のものが要求される。
【００４８】
しかしながら、本発明回路１では、上述の通り、抵抗１８，１９を備えることにより、第２のスイッチング素子は一旦オンされるが、その後、第３のスイッチング素子１６のソース‐ドレイン間電圧が第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値以上に上昇すると、第２のスイッチング素子１５はオフされる。そして、ワイドギャップ半導体で構成される第２のスイッチング素子１５の高速スイッチング特性により、第３のスイッチング素子１６への高圧電源１２からの電圧印加が遮断される。
【００４９】
第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値は、上述したように高々３Ｖ程度であるので、これにより第３のスイッチング素子１６として低耐圧のデバイスが使用可能となり、高耐圧デバイスに比べ低オン抵抗で、サイズの小さなものを利用できる。
【００５０】
本発明回路１において、第３のスイッチング素子１６を制御する第３の制御回路１０の他の構成例を図２に示す。図２に示す制御回路１０ｂは、上述した制御回路１０ａと同様、コンパレータ２６、基準電圧源２７、及び、直列に接続される二つの抵抗２８ａ，２８ｂからなるが、抵抗２８ａと２８ｂの接続ノードの電圧がコンパレータ２６の反転入力端子に、基準電圧源２７のマイナス側の電圧がコンパレータ２６の非反転入力端子に、夫々、入力されている。そして、抵抗２８ａと２８ｂは、電源１３ｂから供給される制御回路１１の動作電圧ＶＬ（負電圧）を分圧し、コンパレータ２６は、当該分圧された電圧を基準電圧源２７の負の基準電圧と比較する。当該分圧された電圧が当該基準電圧よりも高い場合、言い換えると、動作電圧ＶＬがドライバ回路１１の動作に不十分なほど高い場合には、コンパレータ２６は、第３のスイッチング素子１６をオフ制御するための低レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。一方、当該分圧された電圧が当該基準電圧以下であり、動作電圧ＶＬがドライバ回路１１の動作に十分な電圧である場合には、コンパレータ２６は、第３のスイッチング素子１６をオン制御するための高レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。
【００５１】
この構成により、負電圧ＶＬが所定値より高い場合に第３のスイッチング素子１６をオフとし、負電圧の不良によるアーム短絡を防止することができる。
【００５２】
更に、本発明回路１において、第３のスイッチング素子１６を制御する第３の制御回路１０の他の構成例を図３に示す。図３に示すように、制御回路１０ｃは、図１の制御回路１０ａ、及び、図２に示す制御回路１０ｂを備え、夫々のコンパレータ２６の出力をＯＲ回路２９にて論理和を取り、当該論理和の信号を第３のスイッチング素子１６の制御のための信号（第３制御信号）２２とする。
【００５３】
このようにすることで、正電圧ＶＨが所定値よりも低い場合または負電圧ＶＬが所定値より高い場合には第３のスイッチング素子１６がオフされ、正電圧あるいは負電圧の不良によるアーム短絡を防止することができる。
【００５４】
〈第２実施形態〉
本発明の一実施形態に係るインバータ回路２（以降、適宜「本発明回路２」と称する）の構成例を図４に示す。図４に示すように、本発明回路２は、上述の第１実施形態で説明した本発明回路１を用いて、３相ＡＣモータ等を駆動するための３相交流電圧を供給するインバータ回路を構成する場合の例である。本発明回路１と同様、本発明回路２は、制御回路１１、高圧電源１２、電源１３ａと１３ｂで構成される制御回路用電源、ハイサイド側の第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗ、ローサイド側の第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗ、第３のスイッチング素子１６、コンデンサ１７、抵抗１８Ｕ，１８Ｖ，１８Ｗ及び１９を備える。
【００５５】
制御回路１１は、ハイサイド側ドライバ（第１の制御回路）８、ローサイド側ドライバ（第２の制御回路）９、及び、第３の制御回路１０（１０ａ）を含み、第２の電源電圧Ｖ２、電源１３ａからの第３の電圧ＶＨ、及び、電源１３ｂからの第４の電圧ＶＬを動作電圧として動作する。
【００５６】
ハイサイド側ドライバ８には、ハイサイド側ドライブ信号端子３Ｕ，３Ｖ，３Ｗから、夫々、位相が１２０度ずれた入力信号が入力される。当該入力信号に基づき、ハイサイド側ドライバ８は、第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗの夫々のオンオフを制御するための第１制御信号２０Ｕ，２０Ｖ，２０Ｗを生成し、夫々の第１のスイッチング素子のゲートに出力する。
【００５７】
ローサイド側ドライバ９には、ローサイド側ドライブ信号端子４Ｕ，４Ｖ，４Ｗから、夫々、位相が１２０度ずれた、ハイサイド側ドライブ信号端子３Ｕ，３Ｖ，３Ｗに入力される信号と相補の関係にある入力信号が入力される。当該入力信号に基づき、ローサイド側ドライバ９は、第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗの夫々のオンオフを制御するための第２制御信号２１Ｕ，２１Ｖ，２１Ｗを生成し、夫々の第２のスイッチング素子のゲートに出力する。
【００５８】
第３の制御回路１０としては、上述した制御回路１０ａ，１０ｂ，又は１０ｃの何れかの回路構成を用いることができる。
【００５９】
本発明回路２では、第１のスイッチング素子１４Ｕが第２のスイッチング素子１５Ｕと直列に接続され、第１のスイッチング素子１４Ｖが第２のスイッチング素子１５Ｖと直列に接続され、第１のスイッチング素子１４Ｗが第２のスイッチング素子１５Ｗと直列に接続され、夫々３組の第１および第２のスイッチング素子による直列回路が構成されている。当該直列回路において、夫々、第１のスイッチング素子と第２のスイッチング素子との接続ノードの電圧が、出力端子２３Ｕ，２３Ｖ，２３Ｗに出力される。更に、夫々の直列回路の第１のスイッチング素子側は、第１の電源電圧Ｖ１と共通に接続され、夫々の直列回路の第２のスイッチング素子側は、第３のスイッチング素子と共通に接続されている。また、第２のスイッチング素子１５Ｕ、１５Ｖ，１５Ｗ、及び、第３のスイッチング素子は、夫々、抵抗１８Ｕ，１８Ｖ，１８Ｗ、及び、１９を介して第２の電源電圧Ｖ２と接続されている。第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗ、及び、第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗは夫々、閾値電圧Ｖｔｈが−３Ｖ程度のワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、好ましくは、ワイドギャップ半導体としてＧａＮ、又は、ＳｉＣを用いて構成したｎチャネルＦＥＴである。第１のスイッチング素子１６は、例えば、耐圧が３０Ｖ程度の一般的な低耐圧ＭＯＳＦＥＴである。
【００６０】
本発明回路２の動作については、第１のスイッチング素子１４Ｕと第２のスイッチング素子１５Ｕ、第１のスイッチング素子１４Ｖと第２のスイッチング素子１５Ｖ、第１のスイッチング素子１４Ｗと第２のスイッチング素子１５Ｗがそれぞれ対となってオンオフが制御されることを除き、上述した本発明回路１の動作と略同様であり、制御回路１１に供給される電圧ＶＨ又はＶＬが制御回路１１の動作に不十分な場合、或いは、制御回路１１が動作していない場合には、第３のスイッチング素子がオフとなることによりアーム短絡が防止される。
【００６１】
更に、３相インバータであっても１個の第３のスイッチング素子１６を用いて全相を遮断することができ、個々の相で遮断するよりも小型化が可能であり、且つ、安全である。
【００６２】
尚、上記第１及び第２実施形態では、第３の制御回路１０（１０ａ〜１０ｃ）内の分圧抵抗２８ｂの一端、及び、基準電圧源２７の一端が第２の電源電圧（接地電位）に接続されているが、夫々の一端が所定の固定電位に接続されている限り、その接続先は特に限定されない。更に、例えば図１の構成において、電源１３ｂにより供給される第４の電源電圧ＶＬの変動を無視できる場合には、コンパレータ２６の−側入力端子を接地電位に接続し、抵抗２８ｂの一端を電圧ＶＬと接続することで、基準電圧源２７は不要となる。
【００６３】
上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００６４】
本発明は、スイッチング素子の制御端子に制御のための電圧を供給するドライバ回路に利用可能であり、好適には、ノーマリーオン特性を有するスイッチング素子を直列に接続したハーフブリッジ回路を備えるインバータ回路に利用することができる。
【符号の説明】
【００６５】
１： 本発明に係るドライバ回路（インバータ回路）
２： 本発明に係るインバータ回路
３，３Ｕ，３Ｖ，３Ｗ： ハイサイド側ドライブ信号端子
４，４Ｕ，４Ｖ，４Ｗ： ローサイド側ドライブ信号端子
５： 制御電圧端子
６，７： 電源端子
１１： 本発明に係る制御回路
８： 第１の制御回路（ハイサイド側ドライバ）
９： 第２の制御回路（ローサイド側ドライバ）
１０，１０ａ〜１０ｃ： 第３の制御回路
１２： 高圧電源
１３，１３ａ，１３ｂ：制御回路用電源
１４，１４Ｕ，１４Ｖ，１４Ｗ： 第１のスイッチング素子（ハイサイド側）
１５、１５Ｕ，１５Ｖ，１５Ｗ： 第２のスイッチング素子（ローサイド側）
１６： 第３のスイッチング素子
１７： コンデンサ
１８Ｕ，１８Ｖ，１８Ｗ，１９： 抵抗
２０，２０Ｕ，２０Ｖ，２０Ｗ： 第１制御信号
２１，２１Ｕ，２１Ｖ，２１Ｗ： 第２制御信号
２２： 第３制御信号
２３，２３Ｕ，２３Ｖ，２３Ｗ： 出力端子
２６： コンパレータ
２７： 基準電圧源
２８ａ，２８ｂ： 分圧抵抗
２９： ＯＲ回路
３０： 従来構成のドライバ回路（インバータ回路）
３１： 従来構成の制御回路
Ｖ１： 第１の電源電圧
Ｖ２： 第２の電源電圧
ＶＨ： 第３の電源電圧
ＶＬ： 第４の電源電圧
【技術分野】
【０００１】
本発明は、ドライバ回路に関し、特に、閾値電圧が負電圧であるノーマリーオン特性のスイッチング素子を用いてハーフブリッジ回路を構成した場合において、当該ハーフブリッジ回路のアーム短絡を保護する方法に関する。
【背景技術】
【０００２】
ＧａＮ−ＦＥＴ（Gallium Nitride-Field Effect Transistor: 窒化ガリウム電界効果トランジスタ）やＳｉＣ−ＪＦＥＴ（Silicon Carbide-Junction Field Effect Transistor: 炭化珪素接合型電界効果トランジスタ）等に代表される、バンドギャップが２ｅＶを超えるワイドギャップ半導体を使用したデバイスは、シリコンを使用したＭＯＳＦＥＴに比べ、高速スイッチング、低オン抵抗など優れた特性を有しているが、多くは閾値電圧が−３Ｖ程度であり、ゲート電圧が０Ｖでもドレイン電流が流れるノーマリーオン特性を有している。
【０００３】
一方、ＧａＮやＳｉＣにおいてもノーマリーオフ特性を有するデバイスが開発されているが、閾値電圧が２Ｖ程度と低いため、シリコンによるＭＯＳＦＥＴをそのまま置き換えることはできない。
【０００４】
図５に従来構成のドライバ回路（インバータ回路）３０の回路構成図を示す。図５はスイッチング素子１４、１５として従来のノーマリーオフ型のシリコンＭＯＳＦＥＴを使用する場合の例である。ハイサイド側のＭＯＳＦＥＴ１４は、入力制御端子３からの入力信号に基づき制御回路８によりオンオフ制御され、ローサイド側のＭＯＳＦＥＴ１５は、入力制御端子４からの入力信号に基づき制御回路９によりオンオフ制御され、結果、電源１２により供給される電圧Ｖ１と電圧Ｖ２（ここでは、接地電位）の間の電圧を、出力端子２３に出力する。制御回路８及び９は、内部電源１３により供給される電圧ＶＨ、及び、電圧ＶＬ（ここでは、接地電位）により動作電圧が供給されている。
【０００５】
ところが、上記の構成をノーマリーオン型の素子に対して採用し、図５のノーマリーオフ型のＭＯＳＦＥＴ１４，１５をノーマリーオン型の素子で置き換えるとした場合、ノーマリーオン型のデバイスは、ドライバ回路の起動時または制御回路３１の内部電源１３が遮断された場合等、ゲート端子に制御信号が入力されない場合オン状態となってしまう。この結果、スイッチング素子１４、１５が同時にオン状態となり、大きな短絡電流が流れる、所謂アーム短絡を起こす危険がある。
【０００６】
このような問題に対し、特許文献１には、ゲート駆動回路（ドライバ回路）が、主電源の接地側に接続され主電源と連動して確立する第２の電源を備え、当該第２の電源から供給される負電圧と制御電源から供給されるゲートオン用電圧とを制御信号で切り替えてスイッチング素子のゲートに出力するものが示されている。更に、特許文献１では、主電源が確立した状態で制御電源がシャットダウンした場合には、ローサイド側のスイッチング素子のゲートには第２の電源からのオフ電圧が印加されるように構成することで、アーム短絡は防げるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の通り、ノーマリーオン型のデバイスは、高圧電源に接続されるインバータ回路のような構成では、起動時や制御回路の電源が遮断された場合など避けられない状況によってアーム短絡を引き起こす可能性があるため、パワーデバイスとしては使用しにくいという問題がある。
【０００９】
上記問題の解決策として、特許文献１では、主電源と連動して確立する第２の電源を備えることで、制御電源がシャットダウンした場合でもローサイド側のスイッチング素子をオフ状態に維持できるとしているが、当該第２の電源自体の故障や誤動作が発生するとオフ状態を維持できず、アーム短絡という事態に対処できない。
【００１０】
本発明は、上記の状況に鑑み、ノーマリーオン型のスイッチング素子をドライバ回路に採用することによるアーム短絡の危険性を取り除き、特に、ワイドギャップ半導体で構成されるデバイスを採用することによる高速スイッチング、低オン抵抗などの特徴を損なうことなく、安全なドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係るドライバ回路は、入出力端子対の一端が第１の電源電圧に接続する第１のスイッチング素子の前記入出力端子対の他端に、第２のスイッチング素子を直列に接続し、前記第１のスイッチング素子と前記第２のスイッチング素子の間の中間ノードの電圧を出力するドライバ回路であって、前記第１のスイッチング素子、及び、前記第２のスイッチング素子は、夫々ワイドギャップ半導体で構成され、ノーマリーオン特性を有し、
入出力端子対の一端が前記第２のスイッチング素子の入出力端子対のうち前記第１のスイッチング素子と接続しない一端側と接続し、他端が前記第１の電源電圧より低い第２の電源電圧に接続するノーマリーオフ特性の第３のスイッチング素子と、入力信号に基づき、前記第１のスイッチング素子のオンオフを制御するための第１制御信号を前記第１のスイッチング素子の制御端子に出力する第１の制御回路と、入力信号に基づき、前記第２のスイッチング素子のオンオフを制御するための第２制御信号を前記第２のスイッチング素子の制御端子に出力する第２の制御回路と、前記第３のスイッチング素子のオンオフを制御するための第３制御信号を前記第３のスイッチング素子の制御端子に出力する第３の制御回路と、前記第１の制御回路、及び、前記第２の制御回路の動作に必要な動作電圧を供給する制御回路用電源と、を備え、
前記第３の制御回路は、前記動作電圧を所定値と比較し、その比較結果に基づき、前記動作電圧が制御回路の動作に不十分な場合、前記第３のスイッチング素子をオフ制御することを第１の特徴とする。
【００１２】
上記第１の特徴のドライバ回路に依れば、第２のスイッチング素子と第２の電源電圧の間にノーマリーオフ型の第３のスイッチング素子を挿入し、制御回路に供給される動作電圧が不十分の場合、第３のスイッチング素子がオフされる構成である。これにより、ドライバ回路の起動時または制御回路の内部電源１３が遮断された場合には、第３のスイッチング素子がオフ状態となっていることにより、アーム短絡が防止される。
【００１３】
また、第１のスイッチング素子、又は、第２のスイッチング素子として、ワイドギャップ半導体で構成される素子を用いることにより、低オン抵抗であり、高速スイッチング特性を有するスイッチング素子が実現され、ドライバ回路の高速化、低消費電力化を図ることができる。
【００１４】
上記第１の特徴の本発明に係るドライバ回路は、更に、一端が前記第２のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第１の抵抗、及び、一端が前記第３のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第２の抵抗を備えることを第２の特徴とする。
【００１５】
上記第２の特徴のドライバ回路に依れば、第１及び第２の抵抗を備えることで、第２及び第３のスイッチング素子の制御端子に制御信号が入力されない場合には、第２の電源電圧が、第１及び第２の抵抗を介して制御端子に供給される。このとき、第３のスイッチング素子がオフであることにより、第２のスイッチング素子と第３のスイッチング素子との接続ノードの電位が上昇してゆくが、第２のスイッチング素子の制御端子には第１の抵抗を介した第２の電源電圧の印加が維持されているため、第２のスイッチング素子の制御端子に印加される電圧は、当該接続ノードの電位に対して負電圧となる。従って、当該接続ノードの電位が、第２の電源電圧に対して第２のスイッチング素子の閾値電圧の絶対値以上上昇すると、第２のスイッチング素子が自動的にオフされる。
【００１６】
これにより、第３のスイッチング素子として低耐圧のものが利用可能となり、オン抵抗やサイズの小さなものを使用でき、第３のスイッチング素子を追加したことによる影響を極小化することができる。
【００１７】
上記第１又は第２の特徴の本発明に係るドライバ回路は、更に、前記制御回路用電源は、前記第２の電源電圧より高い第３の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、前記第３の制御回路は、前記制御回路用電源から供給される前記第３の電源電圧が所定値よりも低い場合、前記第３のスイッチング素子をオフ制御することを第３の特徴とする。
【００１８】
上記第３の特徴のドライバ回路に依れば、制御回路用電源から供給される第３の電源電圧（正電圧）が所定値よりも低く、制御回路の動作電圧として不十分な場合に、第３のスイッチング素子をオフとすることで、当該正電圧の不良によるアーム短絡を防止することができる。
【００１９】
上記第１乃至第３の何れかの特徴の本発明に係るドライバ回路は、更に、前記制御回路用電源は、前記第２の電源電圧より低い第４の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、前記第３の制御回路は、前記制御回路用電源から供給される前記第４の電源電圧が所定値よりも高い場合、前記第３のスイッチング素子をオフ制御することを第４の特徴とする。
【００２０】
上記第４の特徴のドライバ回路に依れば、制御回路用電源から供給される第４の電源電圧（負電圧）が所定値よりも高く、制御回路の動作電圧として不十分な場合に、第３のスイッチング素子をオフとすることで、当該負電圧の不良によるアーム短絡を防止することができる。
【００２１】
上記第１乃至第４の何れかの特徴の本発明に係るドライバ回路は、更に、前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＧａＮ或いはＳｉＣで構成されることが好ましい。
【００２２】
更に、上記の第１乃至第４の何れかの特徴のドライバ回路は、好適に、直流を交流に変換するインバータ回路として利用することができる。
【００２３】
更に、より好ましくは、上記第１乃至第４の何れかの特徴のドライバ回路において、前記第１のスイッチング素子と前記第２のスイッチング素子の直列回路を複数備え、前記第３のスイッチング素子を、前記複数の直列回路における前記第２のスイッチング素子の夫々の前記一端側と共通に接続することで、複数相を備えたインバータ回路を構成することができる。
【発明の効果】
【００２４】
従って、本発明に依れば、ノーマリーオン型のスイッチング素子を採用することによるアーム短絡の危険性が取り除かれ、高速スイッチング、低オン抵抗であり、且つ安全なドライバ回路もしくはインバータ回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るドライバ回路（インバータ回路）の構成例を示す回路図。
【図２】本発明に係るドライバ回路における、第３のスイッチング素子を制御する第３の制御回路の他の構成例を示す回路図。
【図３】本発明に係るドライバ回路における、第３のスイッチング素子を制御する第３の制御回路の他の構成例を示す回路図。
【図４】本発明のドライバ回路で構成した３相交流を出力するインバータの例を示す回路構成図。
【図５】従来構成のドライバ回路（インバータ回路）を示す回路図。
【発明を実施するための形態】
【００２６】
〈第１実施形態〉
本発明の一実施形態に係るドライバ回路（インバータ回路）１（以降、適宜「本発明回路１」と称する）の構成例を図１に示す。尚、以降の実施形態の説明に用いる図面では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。
【００２７】
図１の回路ブロック図に示すように、本発明回路１は、制御回路１１、高圧電源１２、電源１３ａと１３ｂで構成される制御回路用電源、ハイサイド側の第１のスイッチング素子１４、ローサイド側の第２のスイッチング素子１５、第３のスイッチング素子１６、コンデンサ１７、抵抗１８及び１９を備える。
【００２８】
第１のスイッチング素子１４は、ドレイン（入出力端子対の一端）が高圧電源１２から供給される正電圧Ｖ１（第１の電源電圧）と接続され、ソース（入出力端子対の他端）が第２のスイッチング素子１５のドレインと接続され、これにより第１のスイッチング素子１４と第２のスイッチング素子１５が直列に接続されたハーフブリッジ回路が構成されている。一方、第２のスイッチング素子１５のソースは、第３のスイッチング素子１６のドレインと接続されている。第１のスイッチング素子１４、及び、第２のスイッチング素子１５は夫々、閾値電圧Ｖｔｈが−３Ｖ程度のワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、好ましくは、ワイドギャップ半導体としてＧａＮ、又は、ＳｉＣを用いて構成したｎチャネルＦＥＴである。例えばＧａＮの場合ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor: 高電子移動度トランジスタ）が、ＳｉＣの場合ＳｉＣ−ＪＦＥＴが利用できる。正電圧Ｖ１は、例えば、６００Ｖ程度である。
【００２９】
第３のスイッチング素子１６は、ノーマリーオフ特性のＦＥＴであり、ドレイン（入出力端子対の一端）が第２のスイッチング素子１５のソースと接続され、ソース（入出力端子対の他端）が第２の電源電圧Ｖ２（ここでは、接地電位）と接続されている。これにより、本発明回路１は、第１の電源電圧Ｖ１−第１のスイッチング素子１４−第２のスイッチング素子１５−第２の電源電圧Ｖ２、で構成される従来構成のインバータ回路のアームの第２のスイッチング素子１５と第２の電源電圧Ｖ２との間に、第３のスイッチング素子１６を挿入した構成となっている。第３のスイッチング素子１６は、例えば、耐圧が３０Ｖ程度の一般的な低耐圧ＭＯＳＦＥＴでよい。
【００３０】
電源１３ａは、−側が第２の電源電圧に接続されるとともに、＋側が制御回路１１の一端子に接続され、＋側の端子電圧である第３の電圧ＶＨを、制御電圧端子５を介して制御回路１１に供給する。
【００３１】
電源１３ｂは、＋側が第２の電源電圧に接続されるとともに、−側が制御回路１１の一端子に接続され、−側の端子電圧である第４の電圧ＶＬを、電源端子６を介して制御回路１１に供給する。
【００３２】
更に、電源１３ａと電源１３ｂの接続ノードにおける電圧が、第２の電源電圧Ｖ２と接続されているため、第３の電源電圧ＶＨは第２の電源電圧Ｖ２に対して正電圧、第４の電源電圧ＶＬは第２の電源電圧Ｖ２に対して負電圧となっている。尚、当該負電圧ＶＬは、ノーマリーオン特性の第１のスイッチング素子１５および第２のスイッチング素子１６の負の閾値電圧Ｖｔｈよりも低く、例えば、−１０Ｖ程度である。当該第２の電源電圧Ｖ２も、電源端子７を介して制御回路１１に供給されている。
【００３３】
制御回路１１は、ハイサイド側ドライバ（第１の制御回路）８、ローサイド側ドライバ（第２の制御回路）９、及び、第３の制御回路１０（１０ａ）を含み、第２の電源電圧Ｖ２、電源１３ａからの第３の電圧ＶＨ、及び、電源１３ｂからの第４の電圧ＶＬを動作電圧として動作する。ハイサイド側ドライバ８は、ハイサイド側ドライブ信号端子３からの入力信号に基づき、第１のスイッチング素子１４のオンオフを制御するための第１制御信号２０を生成し、第１のスイッチング素子１４のゲートに出力する。ローサイド側ドライバ９は、ローサイド側ドライブ信号端子４からの入力信号に基づき、第２のスイッチング素子１５のオンオフを制御するための第２制御信号２１を生成し、第２のスイッチング素子１５のゲートに出力する。
【００３４】
第３の制御回路１０ａは、コンパレータ２６、基準電圧源２７、及び、直列に接続される二つの抵抗２８ａ，２８ｂからなる。抵抗２８ａと２８ｂの接続ノードの電圧がコンパレータ２６の非反転入力端子に、基準電圧源２７のプラス側の電圧がコンパレータ２６の反転入力端子に、夫々、入力されている。抵抗２８ａと２８ｂは、電源１３ａから供給されるドライバ回路１１の動作電圧ＶＨを分圧し、コンパレータ２６は、当該分圧された電圧を基準電圧源２７の基準電圧と比較する。当該分圧された電圧が当該基準電圧よりも低い場合、言い換えると、動作電圧ＶＨがドライバ回路１１の動作に不十分なほど低い場合には、コンパレータ２６は、第３のスイッチング素子１６をオフ制御するための低レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。一方、当該分圧された電圧が当該基準電圧以上であり、動作電圧ＶＨがドライバ回路１１の動作に十分な電圧である場合には、コンパレータ２６は、第３のスイッチング素子１６をオン制御するための高レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。
【００３５】
抵抗１８は、一端が第２のスイッチング素子１５のゲートと、他端が第２の電源電圧Ｖ２と接続し、抵抗１９は、一端が第３のスイッチング素子１６のゲートと、他端が第２の電源電圧Ｖ２と接続している。
【００３６】
コンデンサ１７は、第１のスイッチング素子１４を介して出力端子２３に流れる電流の急激な変化により生じる高圧電源１２の電圧変動を緩和し、安定な第１の電源電圧Ｖ１を第１のスイッチング素子のドレインに供給する役割を有している。
【００３７】
次に、本発明回路１の動作について、図１を参照して説明する。
【００３８】
本発明回路１が起動され、制御回路１１に電源１３ａから正電圧（第３の電圧）ＶＨが、電源１３ｂから負電圧（第４の電圧）ＶＬが、及び、電源端子７を介して第２の電圧Ｖ２が供給されると、第３の制御回路１０ａは、基準電圧源２７と、抵抗２８ａと２８ｂで分圧された制御電圧端子５の電圧ＶＨとを比較し、当該電圧ＶＨが所定値以上の場合、第３のスイッチング素子１６をオン制御するための出力信号２２を生成し、第３のスイッチング素子１６をオン状態にする。
【００３９】
尚、第３のスイッチング素子１６を耐圧３０Ｖの一般的な低耐圧のＭＯＳＦＥＴとした場合、当該ＭＯＳＦＥＴのオン抵抗は１．５ｍΩ程度であり、ドレイン電流を１０Ａとして０．１５Ｗ程度の損失となるが、インバータ回路１が６００Ｖ、１０Ａ動作とすると当該損失は全体の０．００２５％となるため、第３のスイッチング素子１６による損失は無視できる。
【００４０】
ハイサイド側ドライブ信号端子３、及び、ローサイド側ドライブ信号端子４には、アーム短絡を起こさないように相補の関係にある信号が入力される。
【００４１】
ハイサイド側ドライバ８は、ハイサイド側ドライブ信号端子３からの入力信号を、例えば出力端子２３の電圧を基準としてレベルシフトし、第１のスイッチング素子１４のゲートを駆動する信号に変換して、第１の制御信号２０を第１のスイッチング素子１４のゲートに出力する。
【００４２】
ローサイド側ドライバ９は、ローサイド側ドライブ信号端子４からの入力信号をレベルシフトし、第２のスイッチング素子１５のゲートを駆動する信号に変換して、第２の制御信号２１を第２のスイッチング素子１５のゲートに出力する。この結果、出力端子２３には高圧電源２３の電圧がスイッチングされた電圧が出力される。
【００４３】
ここで、電源１３ａから制御回路１１に供給される第３の電圧ＶＨが低下した場合を考える。当該電圧ＶＨが所定値よりも低下すると、第３の制御回路１０ａのコンパレータ２６の出力である第３制御信号２２が低レベルとなるため、第３のスイッチング素子１６はオフされる。これにより、アーム短絡が未然に防がれる。
【００４４】
次に、電源１３ａから制御回路１１に供給される第３の電圧ＶＨが低下、もしくは起動時など低レベルにあり、制御回路１１自体が動作していない場合を考える。このとき、第２のスイッチング素子１５のゲートには抵抗１８の一端が接続され、抵抗１８の他端は第２の電源電圧Ｖ２と接続しているため、第２のスイッチング素子１５のゲートには第２の電源電圧Ｖ２が印加される。同様に、第３のスイッチング素子１６のゲートには抵抗１９の一端が接続され、抵抗１９の他端は第２の電源電圧Ｖ２と接続しているため、第３のスイッチング素子１６のゲートには第２の電源電圧Ｖ２が印加される。第１及び第２のスイッチング素子１５，１６はノーマリーオン特性を有し、第３のスイッチング素子１６はノーマリーオフ特性を有するため、第１及び第２のスイッチング素子１５，１６はオン状態、第３のスイッチング素子１６はオフ状態となる。これにより、第３のスイッチング素子１６のドレイン電圧（第２のスイッチング素子１５のソース電圧）は上昇する。
【００４５】
しかしながら、第２のスイッチング素子１５のゲートには抵抗１８を介して第２の電源電圧Ｖ２の印加が維持されているため、第３のスイッチング素子１６のドレイン電圧の上昇に伴い、第２のスイッチング素子１５のゲート電圧がソース電圧に対して負電圧となる。そして、第３のスイッチング素子１６のドレイン電圧が第２の電源電圧Ｖ２に対して第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値以上に上昇すると、第２のスイッチング素子１５はオフされる。
【００４６】
この結果、第１の電源電圧Ｖ１と第２の電源電圧Ｖ２との間の接続が、第２のスイッチング素子１５により切断され、制御回路１１自体が動作していない場合であってもアーム短絡を防ぐことができる。
【００４７】
ここで、抵抗１８，１９を設けていない場合、制御回路１１が動作していない状況では第１及び第２のスイッチング素子はオン状態、第３のスイッチング素子はオフ状態となり、第３のスイッチング素子のソース‐ドレイン間には高圧電源１２からの高電圧Ｖ１が印加される。このため、第３のスイッチング素子１６として高耐圧のものが要求される。
【００４８】
しかしながら、本発明回路１では、上述の通り、抵抗１８，１９を備えることにより、第２のスイッチング素子は一旦オンされるが、その後、第３のスイッチング素子１６のソース‐ドレイン間電圧が第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値以上に上昇すると、第２のスイッチング素子１５はオフされる。そして、ワイドギャップ半導体で構成される第２のスイッチング素子１５の高速スイッチング特性により、第３のスイッチング素子１６への高圧電源１２からの電圧印加が遮断される。
【００４９】
第２のスイッチング素子１５の閾値電圧Ｖｔｈの絶対値は、上述したように高々３Ｖ程度であるので、これにより第３のスイッチング素子１６として低耐圧のデバイスが使用可能となり、高耐圧デバイスに比べ低オン抵抗で、サイズの小さなものを利用できる。
【００５０】
本発明回路１において、第３のスイッチング素子１６を制御する第３の制御回路１０の他の構成例を図２に示す。図２に示す制御回路１０ｂは、上述した制御回路１０ａと同様、コンパレータ２６、基準電圧源２７、及び、直列に接続される二つの抵抗２８ａ，２８ｂからなるが、抵抗２８ａと２８ｂの接続ノードの電圧がコンパレータ２６の反転入力端子に、基準電圧源２７のマイナス側の電圧がコンパレータ２６の非反転入力端子に、夫々、入力されている。そして、抵抗２８ａと２８ｂは、電源１３ｂから供給される制御回路１１の動作電圧ＶＬ（負電圧）を分圧し、コンパレータ２６は、当該分圧された電圧を基準電圧源２７の負の基準電圧と比較する。当該分圧された電圧が当該基準電圧よりも高い場合、言い換えると、動作電圧ＶＬがドライバ回路１１の動作に不十分なほど高い場合には、コンパレータ２６は、第３のスイッチング素子１６をオフ制御するための低レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。一方、当該分圧された電圧が当該基準電圧以下であり、動作電圧ＶＬがドライバ回路１１の動作に十分な電圧である場合には、コンパレータ２６は、第３のスイッチング素子１６をオン制御するための高レベルの信号（第３制御信号）２２を第３のスイッチング素子１６のゲートに出力する。
【００５１】
この構成により、負電圧ＶＬが所定値より高い場合に第３のスイッチング素子１６をオフとし、負電圧の不良によるアーム短絡を防止することができる。
【００５２】
更に、本発明回路１において、第３のスイッチング素子１６を制御する第３の制御回路１０の他の構成例を図３に示す。図３に示すように、制御回路１０ｃは、図１の制御回路１０ａ、及び、図２に示す制御回路１０ｂを備え、夫々のコンパレータ２６の出力をＯＲ回路２９にて論理和を取り、当該論理和の信号を第３のスイッチング素子１６の制御のための信号（第３制御信号）２２とする。
【００５３】
このようにすることで、正電圧ＶＨが所定値よりも低い場合または負電圧ＶＬが所定値より高い場合には第３のスイッチング素子１６がオフされ、正電圧あるいは負電圧の不良によるアーム短絡を防止することができる。
【００５４】
〈第２実施形態〉
本発明の一実施形態に係るインバータ回路２（以降、適宜「本発明回路２」と称する）の構成例を図４に示す。図４に示すように、本発明回路２は、上述の第１実施形態で説明した本発明回路１を用いて、３相ＡＣモータ等を駆動するための３相交流電圧を供給するインバータ回路を構成する場合の例である。本発明回路１と同様、本発明回路２は、制御回路１１、高圧電源１２、電源１３ａと１３ｂで構成される制御回路用電源、ハイサイド側の第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗ、ローサイド側の第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗ、第３のスイッチング素子１６、コンデンサ１７、抵抗１８Ｕ，１８Ｖ，１８Ｗ及び１９を備える。
【００５５】
制御回路１１は、ハイサイド側ドライバ（第１の制御回路）８、ローサイド側ドライバ（第２の制御回路）９、及び、第３の制御回路１０（１０ａ）を含み、第２の電源電圧Ｖ２、電源１３ａからの第３の電圧ＶＨ、及び、電源１３ｂからの第４の電圧ＶＬを動作電圧として動作する。
【００５６】
ハイサイド側ドライバ８には、ハイサイド側ドライブ信号端子３Ｕ，３Ｖ，３Ｗから、夫々、位相が１２０度ずれた入力信号が入力される。当該入力信号に基づき、ハイサイド側ドライバ８は、第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗの夫々のオンオフを制御するための第１制御信号２０Ｕ，２０Ｖ，２０Ｗを生成し、夫々の第１のスイッチング素子のゲートに出力する。
【００５７】
ローサイド側ドライバ９には、ローサイド側ドライブ信号端子４Ｕ，４Ｖ，４Ｗから、夫々、位相が１２０度ずれた、ハイサイド側ドライブ信号端子３Ｕ，３Ｖ，３Ｗに入力される信号と相補の関係にある入力信号が入力される。当該入力信号に基づき、ローサイド側ドライバ９は、第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗの夫々のオンオフを制御するための第２制御信号２１Ｕ，２１Ｖ，２１Ｗを生成し、夫々の第２のスイッチング素子のゲートに出力する。
【００５８】
第３の制御回路１０としては、上述した制御回路１０ａ，１０ｂ，又は１０ｃの何れかの回路構成を用いることができる。
【００５９】
本発明回路２では、第１のスイッチング素子１４Ｕが第２のスイッチング素子１５Ｕと直列に接続され、第１のスイッチング素子１４Ｖが第２のスイッチング素子１５Ｖと直列に接続され、第１のスイッチング素子１４Ｗが第２のスイッチング素子１５Ｗと直列に接続され、夫々３組の第１および第２のスイッチング素子による直列回路が構成されている。当該直列回路において、夫々、第１のスイッチング素子と第２のスイッチング素子との接続ノードの電圧が、出力端子２３Ｕ，２３Ｖ，２３Ｗに出力される。更に、夫々の直列回路の第１のスイッチング素子側は、第１の電源電圧Ｖ１と共通に接続され、夫々の直列回路の第２のスイッチング素子側は、第３のスイッチング素子と共通に接続されている。また、第２のスイッチング素子１５Ｕ、１５Ｖ，１５Ｗ、及び、第３のスイッチング素子は、夫々、抵抗１８Ｕ，１８Ｖ，１８Ｗ、及び、１９を介して第２の電源電圧Ｖ２と接続されている。第１のスイッチング素子１４Ｕ，１４Ｖ，１４Ｗ、及び、第２のスイッチング素子１５Ｕ，１５Ｖ，１５Ｗは夫々、閾値電圧Ｖｔｈが−３Ｖ程度のワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、好ましくは、ワイドギャップ半導体としてＧａＮ、又は、ＳｉＣを用いて構成したｎチャネルＦＥＴである。第１のスイッチング素子１６は、例えば、耐圧が３０Ｖ程度の一般的な低耐圧ＭＯＳＦＥＴである。
【００６０】
本発明回路２の動作については、第１のスイッチング素子１４Ｕと第２のスイッチング素子１５Ｕ、第１のスイッチング素子１４Ｖと第２のスイッチング素子１５Ｖ、第１のスイッチング素子１４Ｗと第２のスイッチング素子１５Ｗがそれぞれ対となってオンオフが制御されることを除き、上述した本発明回路１の動作と略同様であり、制御回路１１に供給される電圧ＶＨ又はＶＬが制御回路１１の動作に不十分な場合、或いは、制御回路１１が動作していない場合には、第３のスイッチング素子がオフとなることによりアーム短絡が防止される。
【００６１】
更に、３相インバータであっても１個の第３のスイッチング素子１６を用いて全相を遮断することができ、個々の相で遮断するよりも小型化が可能であり、且つ、安全である。
【００６２】
尚、上記第１及び第２実施形態では、第３の制御回路１０（１０ａ〜１０ｃ）内の分圧抵抗２８ｂの一端、及び、基準電圧源２７の一端が第２の電源電圧（接地電位）に接続されているが、夫々の一端が所定の固定電位に接続されている限り、その接続先は特に限定されない。更に、例えば図１の構成において、電源１３ｂにより供給される第４の電源電圧ＶＬの変動を無視できる場合には、コンパレータ２６の−側入力端子を接地電位に接続し、抵抗２８ｂの一端を電圧ＶＬと接続することで、基準電圧源２７は不要となる。
【００６３】
上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００６４】
本発明は、スイッチング素子の制御端子に制御のための電圧を供給するドライバ回路に利用可能であり、好適には、ノーマリーオン特性を有するスイッチング素子を直列に接続したハーフブリッジ回路を備えるインバータ回路に利用することができる。
【符号の説明】
【００６５】
１： 本発明に係るドライバ回路（インバータ回路）
２： 本発明に係るインバータ回路
３，３Ｕ，３Ｖ，３Ｗ： ハイサイド側ドライブ信号端子
４，４Ｕ，４Ｖ，４Ｗ： ローサイド側ドライブ信号端子
５： 制御電圧端子
６，７： 電源端子
１１： 本発明に係る制御回路
８： 第１の制御回路（ハイサイド側ドライバ）
９： 第２の制御回路（ローサイド側ドライバ）
１０，１０ａ〜１０ｃ： 第３の制御回路
１２： 高圧電源
１３，１３ａ，１３ｂ：制御回路用電源
１４，１４Ｕ，１４Ｖ，１４Ｗ： 第１のスイッチング素子（ハイサイド側）
１５、１５Ｕ，１５Ｖ，１５Ｗ： 第２のスイッチング素子（ローサイド側）
１６： 第３のスイッチング素子
１７： コンデンサ
１８Ｕ，１８Ｖ，１８Ｗ，１９： 抵抗
２０，２０Ｕ，２０Ｖ，２０Ｗ： 第１制御信号
２１，２１Ｕ，２１Ｖ，２１Ｗ： 第２制御信号
２２： 第３制御信号
２３，２３Ｕ，２３Ｖ，２３Ｗ： 出力端子
２６： コンパレータ
２７： 基準電圧源
２８ａ，２８ｂ： 分圧抵抗
２９： ＯＲ回路
３０： 従来構成のドライバ回路（インバータ回路）
３１： 従来構成の制御回路
Ｖ１： 第１の電源電圧
Ｖ２： 第２の電源電圧
ＶＨ： 第３の電源電圧
ＶＬ： 第４の電源電圧
【特許請求の範囲】
【請求項１】
入出力端子対の一端が第１の電源電圧に接続する第１のスイッチング素子の前記入出力端子対の他端に、第２のスイッチング素子を直列に接続し、前記第１のスイッチング素子と前記第２のスイッチング素子の間の中間ノードの電圧を出力するドライバ回路であって、
前記第１のスイッチング素子、及び、前記第２のスイッチング素子は、夫々ワイドギャップ半導体で構成され、ノーマリーオン特性を有し、
入出力端子対の一端が前記第２のスイッチング素子の入出力端子対のうち前記第１のスイッチング素子と接続しない一端側と接続し、他端が前記第１の電源電圧より低い第２の電源電圧に接続するノーマリーオフ特性の第３のスイッチング素子と、
入力信号に基づき、前記第１のスイッチング素子のオンオフを制御するための第１制御信号を前記第１のスイッチング素子の制御端子に出力する第１の制御回路と、
入力信号に基づき、前記第２のスイッチング素子のオンオフを制御するための第２制御信号を前記第２のスイッチング素子の制御端子に出力する第２の制御回路と、
前記第３のスイッチング素子のオンオフを制御するための第３制御信号を前記第３のスイッチング素子の制御端子に出力する第３の制御回路と、
前記第１の制御回路、及び、前記第２の制御回路の動作に必要な動作電圧を供給する制御回路用電源と、を備え、
前記第３の制御回路は、前記動作電圧を所定値と比較し、その比較結果に基づき、前記動作電圧が制御回路の動作に不十分な場合、前記第３のスイッチング素子をオフ制御することを特徴とするドライバ回路。
【請求項２】
一端が前記第２のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第１の抵抗、及び、一端が前記第３のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第２の抵抗を備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記制御回路用電源は、前記第２の電源電圧より高い第３の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、
前記第３の制御回路は、前記制御回路用電源から供給される前記第３の電源電圧が所定値よりも低い場合、前記第３のスイッチング素子をオフ制御することを特徴とする請求項１または２に記載のドライバ回路。
【請求項４】
前記制御回路用電源は、前記第２の電源電圧より低い第４の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、
前記第３の制御回路は、前記制御回路用電源から供給される前記第４の電源電圧が所定値よりも高い場合、前記第３のスイッチング素子をオフ制御することを特徴とする請求項１〜３の何れか一項に記載のドライバ回路。
【請求項５】
前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＧａＮであることを特徴とする請求項１〜４の何れか一項に記載のドライバ回路。
【請求項６】
前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＳｉＣであることを特徴とする請求項１〜５の何れか一項に記載のドライバ回路。
【請求項７】
請求項１〜６の何れか一項に記載のドライバ回路において、
前記第１のスイッチング素子と前記第２のスイッチング素子の直列回路を複数備え、
前記第３のスイッチング素子が、前記複数の直列回路における前記第２のスイッチング素子の夫々の前記一端側と共通に接続していることを特徴とする、複数相を備えたインバータ回路。
【請求項１】
入出力端子対の一端が第１の電源電圧に接続する第１のスイッチング素子の前記入出力端子対の他端に、第２のスイッチング素子を直列に接続し、前記第１のスイッチング素子と前記第２のスイッチング素子の間の中間ノードの電圧を出力するドライバ回路であって、
前記第１のスイッチング素子、及び、前記第２のスイッチング素子は、夫々ワイドギャップ半導体で構成され、ノーマリーオン特性を有し、
入出力端子対の一端が前記第２のスイッチング素子の入出力端子対のうち前記第１のスイッチング素子と接続しない一端側と接続し、他端が前記第１の電源電圧より低い第２の電源電圧に接続するノーマリーオフ特性の第３のスイッチング素子と、
入力信号に基づき、前記第１のスイッチング素子のオンオフを制御するための第１制御信号を前記第１のスイッチング素子の制御端子に出力する第１の制御回路と、
入力信号に基づき、前記第２のスイッチング素子のオンオフを制御するための第２制御信号を前記第２のスイッチング素子の制御端子に出力する第２の制御回路と、
前記第３のスイッチング素子のオンオフを制御するための第３制御信号を前記第３のスイッチング素子の制御端子に出力する第３の制御回路と、
前記第１の制御回路、及び、前記第２の制御回路の動作に必要な動作電圧を供給する制御回路用電源と、を備え、
前記第３の制御回路は、前記動作電圧を所定値と比較し、その比較結果に基づき、前記動作電圧が制御回路の動作に不十分な場合、前記第３のスイッチング素子をオフ制御することを特徴とするドライバ回路。
【請求項２】
一端が前記第２のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第１の抵抗、及び、一端が前記第３のスイッチング素子の制御端子と、他端が前記第２の電源電圧と接続する第２の抵抗を備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記制御回路用電源は、前記第２の電源電圧より高い第３の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、
前記第３の制御回路は、前記制御回路用電源から供給される前記第３の電源電圧が所定値よりも低い場合、前記第３のスイッチング素子をオフ制御することを特徴とする請求項１または２に記載のドライバ回路。
【請求項４】
前記制御回路用電源は、前記第２の電源電圧より低い第４の電源電圧を、前記動作電圧として、前記第１の制御回路、及び、前記第２の制御回路に供給し、
前記第３の制御回路は、前記制御回路用電源から供給される前記第４の電源電圧が所定値よりも高い場合、前記第３のスイッチング素子をオフ制御することを特徴とする請求項１〜３の何れか一項に記載のドライバ回路。
【請求項５】
前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＧａＮであることを特徴とする請求項１〜４の何れか一項に記載のドライバ回路。
【請求項６】
前記第１のスイッチング素子又は前記第２のスイッチング素子を構成する前記ワイドギャップ半導体の少なくとも何れか一方が、ＳｉＣであることを特徴とする請求項１〜５の何れか一項に記載のドライバ回路。
【請求項７】
請求項１〜６の何れか一項に記載のドライバ回路において、
前記第１のスイッチング素子と前記第２のスイッチング素子の直列回路を複数備え、
前記第３のスイッチング素子が、前記複数の直列回路における前記第２のスイッチング素子の夫々の前記一端側と共通に接続していることを特徴とする、複数相を備えたインバータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１０５４５０（Ｐ２０１２−１０５４５０Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２５１７２９（Ｐ２０１０−２５１７２９）
【出願日】平成２２年１１月１０日（２０１０．１１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月１０日（２０１０．１１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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