パルス幅変調回路およびスイッチングアンプ
【課題】 電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、出力が共にローレベルになり、次に電源オン状態に移行する際に、パルス幅変調動作を開始することができないとい問題を解決でき、かつ、入力信号に正確に対応したパルス幅変調信号を出力することができるパルス幅変調回路を提供する。
【解決手段】 パルス幅変調回路２０は、電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、漏れ電流の原因となる電源電圧Ｖ２を接地電位に瞬時に放電させ、０Ｖにさせるスイッチ手段Ｑ４を備える。スイッチ手段Ｑ４は、ダイオードＤ１、Ｄ２の各カソード側に接続されているので、電流Ｉ１、Ｉ２によってコンデンサＣ１、Ｃ２を充電する際に、コンデンサＣ１、Ｃ２から電気的に分離された状態になるので、Ｃ１、Ｃ２の充電に誤差を与えない。
【解決手段】 パルス幅変調回路２０は、電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、漏れ電流の原因となる電源電圧Ｖ２を接地電位に瞬時に放電させ、０Ｖにさせるスイッチ手段Ｑ４を備える。スイッチ手段Ｑ４は、ダイオードＤ１、Ｄ２の各カソード側に接続されているので、電流Ｉ１、Ｉ２によってコンデンサＣ１、Ｃ２を充電する際に、コンデンサＣ１、Ｃ２から電気的に分離された状態になるので、Ｃ１、Ｃ２の充電に誤差を与えない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調回路およびスイッチングアンプに関し、詳細には、マルチバイブレータを備えるパルス幅変調回路に関する。
【背景技術】
【０００２】
図６は従来のパルス幅変調回路６０を示す回路図である。パルス幅変調回路６０は、コンデンサＣ１、Ｃ２をトランジスタＱ１、Ｑ２のコレクタ電流によって充放電することにより、インバータＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。そして、トランジスタＱ１に入力信号であるオーディオ信号ｉｎを入力し、定電流からのトランジスタＱ１、Ｑ２のコレクタ電流の分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することによって、出力パルスのパルス幅を変調する。その結果、パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２からそれぞれＰＷＭ（パルス幅変調）信号を出力する。
【０００３】
パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベルであり、他方がローレベルである場合に、パルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力することができる。しかし、コンデンサＣ１、Ｃ２の両方が充電された状態になり、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、パルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力できなくなるという問題がある。
【０００４】
ここで、パルス幅変調回路６０が電源オン状態から電源オフ状態に移行する際の動作について説明する。図７に示すように、電源電圧ＶＡがオフ状態になることにより、定電流回路６２からトランジスタＱ１、Ｑ２を介してコンデンサＣ１、Ｃ２に電流が流れなくなる。一方、インバータＩＮＶ１、ＩＮＶ２用の電源電圧ＶＢも徐々に電圧が低下していくが、完全に電源電圧ＶＢが０Ｖになるまでの間に、電源電圧ＶＢからダイオードＤ１を介してコンデンサＣ１に漏れ電流（逆電流）が流れ、コンデンサＣ１を充電する。また、電源電圧ＶＢからダイオードＤ２を介してコンデンサＣ２に漏れ電流が流れ、コンデンサＣ２を充電する。
【０００５】
ダイオードＤ１、Ｄ２の温度が低い場合には、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は数ｎＡ（例えば、約３ｎＡ）程度と小さく、電源電圧ＶＢが０Ｖになるまでの間に、コンデンサＣ１、Ｃ２が漏れ電流によって充電されたとしても、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになることがなく、出力が共にローレベルになることはない。従って、電源オン状態に移行する際には、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベル、他方がローレベルという状態が生じ、パルス幅変調回路６０は正常に動作を開始することができる。
【０００６】
一方、ダイオードＤ１、Ｄ２の温度が例えば１００度程度まで上昇すると、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は２００倍の約６００ｎＡ程度まで上昇する。従って、電源電圧ＶＢが０Ｖになるまでの間に、漏れ電流によりコンデンサＣ１、Ｃ２が充電されることにより、インバータＩＮＶ１、ＩＮＶ２が動作を継続し、電源電圧ＶＢが０Ｖになる（つまり、インバータＩＮＶ１、ＩＮＶ２が動作しなくなる）直前の僅かな時間において、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになるような電荷がコンデンサＣ１、Ｃ２に充電され、インバータＩＮＶ１、ＩＮＶ２の出力が共にローレベルになってしまう期間が生じる。電源オフ状態になった後、十分に時間が経過してから、電源オン状態に移行する場合には、コンデンサＣ１、Ｃ２の充電電圧が放電されている、又は、インバータＩＮＶ１、ＩＮＶ２が動作を停止し、共にローレベルを出力していないので、パルス幅変調回路６０は正常に動作を開始することができる。しかし、電源ＶＢが未だ０Ｖになっておらず、インバータＩＮＶ１、ＩＮＶ２が未だ動作を継続し、入力が共にハイレベルであり、出力が共にローレベルである、この僅かな時間に、再度電源オン状態に移行する場合、パルス幅変調回路６０が動作を開始できない。
【０００７】
この問題を解決するために、特許文献４のパルス幅変調回路が提案されている。このパルス幅変調回路は、電源オン状態から電源オフ状態に移行する際に、ダイオードＤ１、Ｄ２からの漏れ電流を抵抗Ｒ３、Ｒ４を介して電源電圧ＶＣにバイパスさせることにより、漏れ電流がコンデンサＣ１、Ｃ２へと流れることを阻止する。しかし、抵抗Ｒ３、Ｒ４がコンデンサＣ１、Ｃ２に直接接続されているので、トランジスタからの充電電流によるコンデンサＣ１、Ｃ２の充電時間が抵抗Ｒ３、Ｒ４の影響により変化してしまい、入力信号に正確に対応したＰＷＭ信号を出力することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７―２８４５５号公報
【特許文献２】特開２００６―３５２２６９号公報
【特許文献３】特許第３５９１５１９号
【特許文献４】特開２０１１−６１３９９号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は上記従来の課題を解決するためになされたものであり、その目的は、電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、出力が共にローレベルになり、次に電源オン状態に移行する際に、パルス幅変調動作を開始することができないとい問題を解決でき、かつ、入力信号に正確に対応したパルス幅変調信号を出力することができるパルス幅変調回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の好ましい実施形態によるパルス幅変調回路は、第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルス幅変調信号を出力するパルス発生手段と、入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記各パルス幅変調信号のパルス幅を制御する変調手段と、前記第１の出力素子および前記第２の出力素子に供給する出力素子用電源電圧を生成する出力素子用電源回路と、前記第１蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第１ダイオードと、前記第２蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第２ダイオードと、前記第１ダイオードおよび前記第２ダイオードの各カソード側に接続され、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、前記出力素子用電源電圧を接地電位に放電させるスイッチ手段とを備える。
【００１１】
パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、スイッチ手段がオン状態にされることによって、出力素子用電源電圧は接地電位に瞬時に放電される。従って、出力素子用電源電圧が０Ｖになることによって、第１ダイオードおよび第２ダイオードを介して第１蓄積手段および第２蓄積手段に漏れ電流が流れることが防止される。従って、第１の出力素子および第２の出力素子の両入力が共にハイレベルになることを防止することができる。また、スイッチ手段は、第１ダイオードのカソード側に接続されているので、第１の電流によって第１コンデンサが充電される際には、スイッチ手段は第１ダイオードによって第１蓄積手段から分離された状態となり、第１蓄積手段の充電時間に誤差を与えない。同じく、スイッチ手段は、第２ダイオードのカソード側に接続されているので、第２の電流によって第２コンデンサが充電される際には、スイッチ手段は第２ダイオードによって第２蓄積手段から分離された状態となり、第２蓄積手段の充電時間に誤差を与えない。従って、入力信号に正確に対応したパルス幅変調信号を出力することができる。
【００１２】
好ましい実施形態においては、前記スイッチ手段がＪＦＥＴであり、前記ＪＦＥＴのゲートに負側電源電圧が供給されており、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、前記負側電源電圧が０Ｖに向けて上昇することにより、前記ＪＦＥＴがオン状態になる。
【００１３】
本発明の好ましい実施形態によるスイッチングアンプは、上記のパルス幅変調回路と、前記第１の出力素子から出力されるパルス幅変調信号及び前記第２の出力素子から出力されるパルス幅変調信号のハイレベル及びローレベルの値を変換するレベルシフト回路とを備え、前記レベルシフト回路が、べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが第１電位に接続され、エミッタに前記第２出力素子からのパルス幅変調信号が供給されるｎｐｎ型トランジスタと、べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが前記第１電位よりも低い第２電位に接続され、エミッタが前記ｎｐｎ型トランジスタのエミッタに接続され、かつ、前記第２出力素子からのパルス幅変調信号が供給されるｐｎｐ型トランジスタとを有し、前記スイッチ手段がオン状態に制御されることにより、前記第１の出力素子の入力を前記第１ダイオードを介して接地電位に接続させ、前記第２の出力素子の入力を前記第２ダイオードを介して接地電位に接続させ、前記ｎｐｎ型トランジスタおよび前記ｐｎｐ型トランジスタを共にオフ状態に制御することにより、ミュート状態に制御する。
【００１４】
ミュート制御を実行する場合に、スイッチ手段をオン状態とすることによって、第１の出力素子の入力は第１ダイオードを介して接地電位に接続され、第２の出力素子の入力は第２ダイオードを介して接地電位に接続される。従って、第１の出力素子および第２の出力素子の出力は共にハイレベルになる。レベルシフト回路のｎｐｎトランジスタと、ｐｎｐトランジスタとは共に、ベース及びエミッタの電圧が同じになるので、オフ状態となる。ｎｐｎトランジスタと、ｐｎｐトランジスタとが共にオフ状態になることによって、スイッチングアンプは出力信号を出力しなくなるので、ミュート状態にすることが出来る。従って、別途ミュート制御用のスイッチング手段を設ける必要がないので、回路構成を簡易化することができる。
【発明の効果】
【００１５】
電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、出力が共にローレベルになり、次に電源オン状態に移行する際に、パルス幅変調動作を開始することができないとい問題を解決でき、かつ、入力信号に正確に対応したパルス幅変調信号を出力することができるパルス幅変調回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態によるスイッチングアンプを示すブロック図である。
【図２】本発明の好ましい実施形態によるパルス幅変調回路およびレベルシフト回路を示す概略回路図である。
【図２Ｂ】本発明の別の好ましい実施形態によるパルス幅変調回路およびレベルシフト回路を示す概略回路図である。
【図３】本発明のパルス幅変調回路の動作を示すタイムチャートである。
【図４】本発明のパルス幅変調回路における電源オフ時の電源電圧の変化を示すシミュレーション結果である。
【図５】本発明のレベルシフト回路の動作を説明するタイムチャートである。
【図６】従来のパルス幅変調回路を示す概略回路図である。
【図７】従来のパルス幅変調回路における電源オフ時の電源電圧の変化を示すシミュレーション結果である。
【発明を実施するための形態】
【００１７】
以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。図１は、本発明のスイッチングアンプ１０の概略構成を示すブロック図である。スイッチングアンプ１０は、パルス幅変調回路２０、レベルシフト回路１１、ドライバ１２、スイッチング出力回路１３、ＬＰＦ（Low Pass Filter）１４を備える。
【００１８】
パルス幅変調回路２０は、入力信号（例えばオーディオ信号）をパルス幅変調して第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２を生成する。第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２は、通常、一方がハイレベル（電圧ＶＢ）の信号である場合に他方がローレベル（電圧ＶＣ）の信号である。
【００１９】
レベルシフト回路１１は、第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２のレベル変化の範囲（すなわち、ハイレベル及びローレベルの値）を、異なるレベル変化の範囲（すなわち、ハイレベル及びローレベルの値）に変換し、ドライバ１２に出力する。ドライバ１２は、レベルシフト回路１２からの第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２が入力され、電源電圧に基づいて、後述のスイッチ素子を駆動するための駆動信号ＤＲＶ１およびＤＲＶ２を出力する。
【００２０】
スイッチング出力回路１３は、第１の電源電圧（例えば正の電源＋ＶＡ）と第２の電源電圧（例えば負の電源−ＶＡ）との間に接続され、駆動信号に応答して正の電源＋ＶＡまたは負の電源−ＶＡを出力する。スイッチング出力回路１３は、スイッチ素子（例えば、ＭＯＳＦＥＴ等の任意の適切なトランジスタ）１５、１６を有する。
【００２１】
ＬＰＦ１４は、スイッチング出力回路１３の出力端とスイッチングアンプ１０の出力端との間に接続され、高周波成分を除去して、スピーカー等の負荷に出力する。ＬＰＦ１４は、コイル１７およびコンデンサ１８を有する。
【００２２】
図２は、パルス幅変調回路２０およびレベルシフト回路１１を示す概略回路図である。パルス幅変調回路２０は、パルス発生手段２１、変調手段２２、および、電源回路２３を備える。パルス発生手段２１および変調手段２２は、無安定マルチバイブレータを使用したパルス幅変調回路を構成する。
【００２３】
パルス発生手段２１は、電流Ｉ１および電流Ｉ２により、コンデンサＣ１（第１蓄積手段）、コンデンサＣ２（第２蓄積手段）に電荷を充電し、第１の出力素子および第２の出力素子からハイレベルまたはローレベルの２つのレベルを有するパルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力する。第１の出力素子、第２の出力素子は、本例では、インバータＩＮＶ１、ＩＮＶ２である。インバータＩＮＶ１、ＩＮＶ２は、入力が所定の閾値電圧以上になるとローレベルの信号を出力し、入力が所定の閾値電圧未満になるとハイレベルの信号を出力する。インバータＩＮＶ１、ＩＮＶ２は、一方のインバータがハイレベルを出力する時に、他方のインバータがローレベルを出力する動作を繰り返すことにより、それぞれパルス幅変調信号を出力する。
【００２４】
パルス発生手段２１は、インバータＩＮＶ１、ＩＮＶ２、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２を含み、コンデンサＣ１、Ｃ２の充電時間に対応した幅のパルスを出力する。インバータＩＮＶ１およびＩＮＶ２は、出力パルスのハイレベルに略対応する電源電圧ＶＢ、および、ローレベルに略対応する電源電圧（または接地電位）ＶＣに接続されている。インバータＩＮＶ１は、出力がコンデンサＣ２の一端に接続され、入力がコンデンサＣ１の一端とトランジスタＱ１のコレクタとに接続されている。インバータＩＮＶ２は、出力がコンデンサＣ１の他端に接続され、入力がコンデンサＣ２の他端とトランジスタＱ２のコレクタとに接続されている。ダイオードＤ１は、カソードが電源回路２３（電源電圧ＶＢ）に接続され、アノードがコンデンサＣ１の一端と、インバータＩＮＶ１の入力とに接続されている。ダイオードＤ２は、カソードが電源回路２３（電源電圧ＶＢ）に接続され、アノードがコンデンサＣ２の他端と、インバータＩＮＶ２の入力とに接続されている。
【００２５】
変調手段２２は、入力信号（例えば、オーディオ信号）ｉｎに基づいて電流Ｉ１と電流Ｉ２との分配比を制御することにより、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させる。変調手段２２は、定電流回路２５、トランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２を有する。定電流回路２５は、電源ＶＡに接続され、定電流Ｉを発生させる。電流Ｉ１はトランジスタＱ１のコレクタ電流であり、電流Ｉ２はトランジスタＱ２のコレクタ電流であり、電流Ｉ１と電流Ｉ２との和は、定電流回路２５で発生される定電流Ｉに等しい。すなわち、電流Ｉ１と電流Ｉ２とは、定電流Ｉから分配されている。トランジスタＱ２のベースに入力信号ｉｎが与えられることにより、電流Ｉ１と電流Ｉ２との分配比が入力信号ｉｎに応じて制御される。その結果、コンデンサＣ１およびＣ２の充電時間が制御され、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させることができる。
【００２６】
トランジスタＱ１は、ベースが抵抗Ｒ４を介して接地電位に接続され、コレクタがダイオードＤ１のアノードと、インバータＩＮＶ１の入力と、コンデンサＣ１とに接続され、エミッタが抵抗Ｒ１を介して定電流回路２５に接続されている。トランジスタＱ２は、ベースが抵抗Ｒ３を介して入力信号ｉｎに接続され、コレクタがダイオードＤ２のアノードと、インバータＩＮＶ２の入力と、コンデンサＣ２とに接続され、エミッタが抵抗Ｒ２を介して定電流回路２５に接続されている。定電流回路２５は例えばトランジスタや抵抗からなる一般的な定電流回路が採用され得る。
【００２７】
電源回路（出力素子用電源回路）２３は、電源電圧ＶＡが供給され、電源電圧ＶＡから、インバータ回路ＩＮＶ１、ＩＮＶ２用の電源電圧ＶＢ（出力素子用電源電圧）を生成する。電源回路２３は、トランジスタＱ３と、抵抗Ｒ５と、ツェナーダイオードＤ３と、コンデンサＣ３とを有する。トランジスタＱ３は、コレクタが抵抗Ｒ５の一端と電源電圧ＶＡラインとに接続され、ベースが抵抗Ｒ５の他端と、ツェナーダイオードＤ３のカソードとに接続され、エミッタがコンデンサＣ３の一端に接続されている。ツェナーダイオードＤ３のアノードとコンデンサＣ３の他端とは接地電位に接続されている。
【００２８】
電源回路２３は、電源電圧ＶＡに基づいて抵抗Ｒ５の他端の電圧がツェナーダイオードＤ３のツェナー電圧以上になると、ツェナー電圧からトランジスタＱ３のベースエミッタ間電圧を減算した電圧が電源電圧ＶＢとしてコンデンサＣ３に充電され、電源電圧ＶＢがパルス幅変調回路２０のインバータＩＮＶ１、ＩＮＶ２に供給される。一方、電源電圧ＶＡの低下に伴い抵抗Ｒ５の他端の電圧がツェナーダイオードＤ３のツェナー電圧未満になると、ツェナーダイオードＤ３のカソード電圧が低下するので、電源電圧ＶＢも低下する。
【００２９】
電源回路２３は、電源電圧停止手段を有する。電源電圧停止手段は、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、電源電圧ＶＢの供給を瞬時に停止する。電源電圧停止手段は、スイッチ手段Ｑ４、ダイオードＤ４を有し、スイッチ手段Ｑ４をオン状態にすることによって、電源電圧ＶＢを直ちに０Ｖにする。スイッチ手段Ｑ４は、例えばＭＯＳＦＥＴが採用され得る。ＭＯＳＦＥＴ Ｑ４は、ソースが接地電位に接続され、ドレインが抵抗Ｒ５の他端と、トランジスタＱ３のベースと、ツェナーダイオードＤ３のカソードと、ダイオードＤ４のカソードとに接続され、ゲートには例えばマイコン（制御部）からの制御信号ＣＴＲが供給される。ダイオードＤ４は、アノードがコンデンサＣ３に接続され、カソードがＭＯＳＦＥＴＱ４のドレインに接続されている。パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、マイコンからＭＯＳＦＥＴ Ｑ４をオン状態にするための制御信号ＣＴＲ（例えばハイレベルの制御信号）が供給されると、ＭＯＳＦＥＴ Ｑ４がオン状態になり、コンデンサＣ３の充電電圧はダイオードＤ４を介して瞬時に接地電位へと放電されるので、電源電圧ＶＢが直ちに０Ｖになる。なお、マイコンからローレベルの制御信号が供給される場合に、スイッチ手段がオン状態に制御されるようにしてもよい。また、ＭＯＳＦＥＴの代わりに任意の適切なトランジスタが採用されても良い。
【００３０】
ＭＯＳＦＥＴ Ｑ４がオン状態にされて、電源電圧ＶＢが０Ｖになることによって、ダイオードＤ１を介してコンデンサＣ１に漏れ電流が流れてコンデンサＣ１を充電することを防止する。同様に、ダイオードＤ２を介してコンデンサＣ２に漏れ電流が流れてコンデンサＣ２を充電することを防止する。従って、コンデンサＣ１、Ｃ２が共に充電されてしまい、インバータＩＮＶ１、ＩＮＶ２の両入力がハイレベルになることを防止することができる。
【００３１】
パルス幅変調回路２０について、図３を参照して、パルス幅変調信号を出力する基本動作を説明する。図３の各波形Ａ〜Ｄは、図２の各点Ａ〜Ｄの波形にそれぞれ対応している。
【００３２】
（時刻ｔ１〜ｔ２）
電流Ｉ１はダイオードＤ１を通して電源電圧ＶＢに流れる。一方、電流Ｉ２はコンデンサＣ２へと流れ、コンデンサＣ２を充電する。コンデンサＣ２が充電されることにより、Ａ点の電位は徐々に上昇していく。ｔ２において、インバータＩＮＶ２の入力（Ａ点）がインバータＩＮＶ２の閾値電圧以上になると、インバータＩＮＶ２の出力（Ｄ点）がハイレベルからローレベルに反転する。インバータＩＮＶ２の出力がローレベルになると、コンデンサＣ１が放電し、コンデンサＣ１を介してインバータＩＮＶ２の出力に接続されているインバータＩＮＶ１の入力（Ｂ点）がローレベルになり、インバータＩＮＶ１の出力（Ｃ点）がローレベルからハイレベルに反転する。インバータＩＮＶ１の出力がハイレベルに反転すると、インバータＩＮＶ２の入力（Ａ点）がハイレベルになる。
【００３３】
同様に、電流Ｉ２はダイオードＤ２を通して電源ＶＢに流れる。一方、電流Ｉ１はコンデンサＣ１へと流れ、コンデンサＣ１を充電する。コンデンサＣ１が充電されることにより、Ｂ点の電位は徐々に上昇していく（ｔ２〜ｔ３）。ｔ３において、インバータＩＮＶ１の入力（Ｂ点）がインバータＩＮＶ１の閾値電圧以上になると、インバータＩＮＶ１の出力（Ｃ点）がハイレベルからローレベルに反転する。インバータＩＮＶ１の出力がローレベルになると、コンデンサＣ２が放電し、コンデンサＣ２を介してインバータＩＮＶ１の出力に接続されているインバータＩＮＶ２の入力（Ａ点）がローレベルになり、インバータＩＮＶ２の出力（Ｄ点）がローレベルからハイレベルに反転する。インバータＩＮＶ２の出力がハイレベルに反転すると、インバータＩＮＶ１の入力（Ｂ点）がハイレベルになる。
【００３４】
なお、コンデンサＣ１の充電によりインバータＩＮＶ１の入力がローレベルから閾値電圧まで達する時間は電流Ｉ１の大きさによって制御され、コンデンサＣ２の充電によりインバータＩＮＶ２の入力がローレベルから閾値電圧まで達する時間は電流Ｉ２の大きさによって制御される。この動作を繰り返すことにより、インバータＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスを交互に出力する。
【００３５】
次に、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際の動作を説明する。電源電圧ラインＶＡから電圧が供給されなくなり、電流Ｉ１および電流Ｉ２がコンデンサＣ１、Ｃ２へと流れなくなる。このとき、マイコンからのハイレベルの制御信号ＣＴＲがＭＯＳＦＥＴ Ｑ４のゲートに供給され、ＭＯＳＦＥＴ Ｑ４がオン状態になる。従って、コンデンサＣ３の一端はダイオードＤ４，ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、コンデンサＣ３の充電電圧が接地電位に対して瞬時に放電される。その結果、電源回路２３が生成する電源電圧ＶＢが瞬時に０Ｖになる。従って、ダイオードＤ１、Ｄ２の漏れ電流の原因となる電源電圧ＶＢを瞬時に０Ｖとすることができ、漏れ電流が流れることを防止できる。その結果、電源電圧ＶＢによってダイオードＤ１、Ｄ２からの漏れ電流がコンデンサＣ１、Ｃ２に流れて、コンデンサＣ１、Ｃ２を充電させ、インバータＩＮＶ１、ＩＮＶ２の両入力が共にハイレベルになることを防止することが出来る。従って、次に電源オン状態に移行する際に、パルス幅変調回路２０が動作を開始しないという問題を解決できる。
【００３６】
図４は、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際のパルス幅変調信号ＯＵＴ１、電源電圧ＶＡおよび電源電圧ＶＢの変化を示すシミュレーション結果である。図４に示すように、時刻ｔＡにおいて、電源電圧ＶＡが０Ｖに低下すると略同時に電源電圧ＶＢも０Ｖに低下していることが分かる。
【００３７】
本実施形態のパルス幅変調回路１によると、ダイオードＤ１、Ｄ２の漏れ電流を防止するために追加したスイッチ手段Ｑ４がダイオードＤ１、Ｄ２のカソード側に接続されている。スイッチ手段Ｑ４がダイオード１のカソード側に接続されているので、第１の電流Ｉ１によってコンデンサＣ１が充電される際には、スイッチ手段Ｑ４はダイオードＤ１によってコンデンサＣ１から電気的に分離された状態となり、コンデンサＣ１の充電時間に誤差を与えない。同じく、スイッチ手段Ｑ４は、ダイオードＤ２のカソード側に接続されているので、第２の電流Ｉ２によってコンデンサＣ２が充電される際には、スイッチ手段Ｑ４はダイオードＤ２によってコンデンサＣ２から電気的に分離された状態となり、コンデンサＣ２の充電時間に誤差を与えない。従って、入力信号に基づくコンデンサＣ１、Ｃ２の充電動作を正確に行うことが可能となり、入力信号に正確に対応したパルス幅変調信号を出力することができる。
【００３８】
図２の説明に戻って、第１のパルス幅変調信号ＯＵＴ１はインバータ回路ＩＮＶ３で反転され、抵抗Ｒ６を介してレベルシフト回路１１のトランジスタＱ４（ｎｐｎ型トランジスタ）のベース、および、トランジスタＱ５（ｐｎｐ型トランジスタ）のベースに供給される。第２のパルス幅変調信号ＯＵＴ２はインバータ回路ＩＮＶ４で反転され、抵抗Ｒ７を介してレベルシフト回路１１のトランジスタＱ４のエミッタ、および、トランジスタＱ５のエミッタに供給される。
【００３９】
レベルシフト回路１１は、トランジスタＱ４、Ｑ５と、抵抗Ｒ８、Ｒ９とを有する。トランジスタＱ４は、ベースに第１のパルス幅変調信号ＯＵＴ１が供給され、コレクタが抵抗Ｒ８を介して電源電圧ＶＡ（第１の電位）に接続され、エミッタがトランジスタＱ５のエミッタに接続され、かつ、第２のパルス幅変調信号ＯＵＴ２が供給される。トランジスタＱ５は、ベースに第１のパルス幅変調信号ＯＵＴ１が供給され、コレクタが抵抗Ｒ９を介して電源電圧−ＶＡ（第１電位よりも低い第２電位）に接続され、エミッタがトランジスタＱ４のエミッタに接続され、かつ、第２のパルス幅変調信号ＯＵＴ２が供給される。
【００４０】
レベルシフト回路１１の動作を説明すると、図５に示すように、第１のパルス幅変調信号ＯＵＴ１がハイレベル、第２のパルス幅変調信号ＯＵＴ２がローレベルのとき（ｔ１１〜ｔ１２）、トランジスタＱ４、Ｑ５は共に、エミッタ電圧がハイレベル、ベース電圧がローレベルになる。従って、トランジスタＱ４はオフ状態に、トランジスタＱ５はオン状態になる。このとき、Ｅ点電圧はハイレベル（ＶＡ）、Ｆ点電圧はハイレベル（−ＶＡ＋ΔＶ）になる。なお、ここでいうΔＶは、抵抗Ｒ９の両端電圧である。
【００４１】
一方、第１のパルス幅変調信号ＯＵＴ１がローレベル、第２のパルス幅変調信号ＯＵＴ２がハイレベルのとき（ｔ１２〜ｔ１３）、トランジスタＱ４、Ｑ５は共に、エミッタ電圧がローレベル、ベース電圧がハイレベルになる。従って、トランジスタＱ４はオン状態に、トランジスタＱ５はオフ状態になる。このとき、Ｅ点電圧はローレベル（ＶＡ−ΔＶ）、Ｆ点電圧はローレベル（−ＶＡ）になる。なお、ここでいうΔＶは、抵抗Ｒ８の両端電圧である。
【００４２】
好ましい実施形態においては、ミュート処理（スイッチングアンプ１０から音声信号が出力されないように制御する処理）を、電源回路２３のＭＯＳＦＥＴ Ｑ４をオン状態に制御することによって実行する。すなわち、パルス幅変調回路２０が動作しており、スイッチングアンプ１０が音声信号を出力している状態で、ＭＯＳＦＥＴ Ｑ４をオン状態にすると、ダイオードＤ１、Ｄ２の各カソーがＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になる。従って、インバータＩＮＶ１の入力は、ダイオードＤ１、Ｄ４、ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、ローレベル（０Ｖ）になる。同じく、インバータＩＮＶ２の入力は、ダイオードＤ２、Ｄ４、ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、ローレベル（０Ｖ）になる。
【００４３】
その結果、インバータＩＮＶ１、ＩＮＶ２の出力は共にハイレベルになる。インバータＩＮＶ１、ＩＮＶ２からのハイレベルの信号は、インバータＩＮＶ３、ＩＮＶ４でローレベルに反転され、トランジスタＱ４、Ｑ５の各ベース及びエミッタに供給される。トランジスタＱ４は、ベース及びエミッタにローレベルの電圧が供給されて同電圧になるので、オフ状態になる。同じく、トランジスタＱ５は、ベース及びエミッタにローレベルの電圧が供給されて同電圧になるので、オフ状態になる。
【００４４】
スイッチングアンプ１０は、レベルシフト回路１１のトランジスタＱ４、Ｑ５の一方がオン状態、他方がオフ状態のときに、図１のスイッチング出力回路１３の一方のスイッチ素子がオン状態に、他方のスイッチ素子がオフ状態になることによって、音声信号を出力する。一方、レベルシフト回路１１のトランジスタＱ４、Ｑ５の両方がオフ状態のときには、スイッチング出力回路１３の両方のスイッチ素子１５、１６が共にオフ状態となることによって、音声信号を出力しない。つまり、ＭＯＳＦＥＴ Ｑ４をオン状態にすることによって、スイッチング出力回路１３のスイッチング動作を停止させ、ミュート状態にすることができる。
【００４５】
上記のように、ＭＯＳＦＥＴ Ｑ４は、パルス幅変調回路２０の電源オフ時の漏れ電流によるコンデンサＣ１、Ｃ２の充電を阻止するための機能と、ミュート制御用のスイッチ手段としての機能とを兼用することができる。従って、本実施形態のスイッチングアンプ１０によると、別途、ミュート制御用のスイッチ手段を設ける必要がないので、回路構成を簡易化することができる。
【００４６】
次に、本発明の別の好ましい実施形態を図２Ｂを参照して説明する。図２Ｂに示すパルス幅変調回路は、図２のパルス幅変調回路のＭＯＳＦＥＴ Ｑ４の代わりに、ＪＦＥＴ Ｑ１４が採用されている。ＪＦＥＴ Ｑ１４は、ソースが接地電位に接続され、ドレインが抵抗Ｒ５の他端と、トランジスタＱ３のベースと、ツェナーダイオードＤ３のカソードと、ダイオードＤ４のカソードとに接続され、ゲートは電源ライン−ＶＡに接続されて電源電圧−ＶＡが供給されている。パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、電源電圧−ＶＡが徐々に上昇し所定時間かけて０Ｖに近づくが、電源電圧−ＶＡがＪＦＥＴ Ｑ１４の導通開始電圧以上になると、ＪＦＥＴ Ｑ１４がオン状態になる。ＪＦＥＴ Ｑ１４がオン状態になると、コンデンサＣ３の充電電圧はダイオードＤ４を介して瞬時に接地電位へと放電されるので、電源電圧ＶＢが直ちに０Ｖになる。従って、本実施形態による、マイコンを使用することなく、コンデンサＣ３の充電電圧を瞬時に放電することができる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第１および第２の出力素子は、トランジスタやＭＯＳＦＥＴ等のスイッチ素子でもよい。なお、レベルシフト回路１１自体のさらなる詳細については、特開２０１０−２６３４７４において本出願人が開示しているので、必要に応じて援用する。
【産業上の利用可能性】
【００４８】
本発明は、例えばオーディオ用のスイッチングアンプに用いられるパルス幅変調回路として特に好適に採用され得る。
【符号の説明】
【００４９】
１０ スイッチングアンプ
１１ レベルシフト回路
１２ ドライバ
１３ スイッチング出力回路
１４ ＬＰＦ
１５ スイッチ素子
１６ スイッチ素子
１７ コイル
１８ コンデンサ
２０ パルス幅変調回路
２１ パルス発生手段
２２ 変調手段
２３ 電源回路
ＩＮＶ１ 第１の出力素子
ＩＮＶ２ 第２の出力素子
Ｃ１ 第１蓄積手段
Ｃ２ 第２蓄積手段
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｑ４ スイッチ手段
Ｖ２ 出力素子用電源電圧
【技術分野】
【０００１】
本発明は、パルス幅変調回路およびスイッチングアンプに関し、詳細には、マルチバイブレータを備えるパルス幅変調回路に関する。
【背景技術】
【０００２】
図６は従来のパルス幅変調回路６０を示す回路図である。パルス幅変調回路６０は、コンデンサＣ１、Ｃ２をトランジスタＱ１、Ｑ２のコレクタ電流によって充放電することにより、インバータＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。そして、トランジスタＱ１に入力信号であるオーディオ信号ｉｎを入力し、定電流からのトランジスタＱ１、Ｑ２のコレクタ電流の分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することによって、出力パルスのパルス幅を変調する。その結果、パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２からそれぞれＰＷＭ（パルス幅変調）信号を出力する。
【０００３】
パルス幅変調回路６０は、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベルであり、他方がローレベルである場合に、パルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力することができる。しかし、コンデンサＣ１、Ｃ２の両方が充電された状態になり、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、パルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力できなくなるという問題がある。
【０００４】
ここで、パルス幅変調回路６０が電源オン状態から電源オフ状態に移行する際の動作について説明する。図７に示すように、電源電圧ＶＡがオフ状態になることにより、定電流回路６２からトランジスタＱ１、Ｑ２を介してコンデンサＣ１、Ｃ２に電流が流れなくなる。一方、インバータＩＮＶ１、ＩＮＶ２用の電源電圧ＶＢも徐々に電圧が低下していくが、完全に電源電圧ＶＢが０Ｖになるまでの間に、電源電圧ＶＢからダイオードＤ１を介してコンデンサＣ１に漏れ電流（逆電流）が流れ、コンデンサＣ１を充電する。また、電源電圧ＶＢからダイオードＤ２を介してコンデンサＣ２に漏れ電流が流れ、コンデンサＣ２を充電する。
【０００５】
ダイオードＤ１、Ｄ２の温度が低い場合には、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は数ｎＡ（例えば、約３ｎＡ）程度と小さく、電源電圧ＶＢが０Ｖになるまでの間に、コンデンサＣ１、Ｃ２が漏れ電流によって充電されたとしても、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになることがなく、出力が共にローレベルになることはない。従って、電源オン状態に移行する際には、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベル、他方がローレベルという状態が生じ、パルス幅変調回路６０は正常に動作を開始することができる。
【０００６】
一方、ダイオードＤ１、Ｄ２の温度が例えば１００度程度まで上昇すると、ダイオードＤ１、Ｄ２を介してコンデンサＣ１、Ｃ２に流れる漏れ電流は２００倍の約６００ｎＡ程度まで上昇する。従って、電源電圧ＶＢが０Ｖになるまでの間に、漏れ電流によりコンデンサＣ１、Ｃ２が充電されることにより、インバータＩＮＶ１、ＩＮＶ２が動作を継続し、電源電圧ＶＢが０Ｖになる（つまり、インバータＩＮＶ１、ＩＮＶ２が動作しなくなる）直前の僅かな時間において、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになるような電荷がコンデンサＣ１、Ｃ２に充電され、インバータＩＮＶ１、ＩＮＶ２の出力が共にローレベルになってしまう期間が生じる。電源オフ状態になった後、十分に時間が経過してから、電源オン状態に移行する場合には、コンデンサＣ１、Ｃ２の充電電圧が放電されている、又は、インバータＩＮＶ１、ＩＮＶ２が動作を停止し、共にローレベルを出力していないので、パルス幅変調回路６０は正常に動作を開始することができる。しかし、電源ＶＢが未だ０Ｖになっておらず、インバータＩＮＶ１、ＩＮＶ２が未だ動作を継続し、入力が共にハイレベルであり、出力が共にローレベルである、この僅かな時間に、再度電源オン状態に移行する場合、パルス幅変調回路６０が動作を開始できない。
【０００７】
この問題を解決するために、特許文献４のパルス幅変調回路が提案されている。このパルス幅変調回路は、電源オン状態から電源オフ状態に移行する際に、ダイオードＤ１、Ｄ２からの漏れ電流を抵抗Ｒ３、Ｒ４を介して電源電圧ＶＣにバイパスさせることにより、漏れ電流がコンデンサＣ１、Ｃ２へと流れることを阻止する。しかし、抵抗Ｒ３、Ｒ４がコンデンサＣ１、Ｃ２に直接接続されているので、トランジスタからの充電電流によるコンデンサＣ１、Ｃ２の充電時間が抵抗Ｒ３、Ｒ４の影響により変化してしまい、入力信号に正確に対応したＰＷＭ信号を出力することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７―２８４５５号公報
【特許文献２】特開２００６―３５２２６９号公報
【特許文献３】特許第３５９１５１９号
【特許文献４】特開２０１１−６１３９９号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は上記従来の課題を解決するためになされたものであり、その目的は、電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、出力が共にローレベルになり、次に電源オン状態に移行する際に、パルス幅変調動作を開始することができないとい問題を解決でき、かつ、入力信号に正確に対応したパルス幅変調信号を出力することができるパルス幅変調回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の好ましい実施形態によるパルス幅変調回路は、第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルス幅変調信号を出力するパルス発生手段と、入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記各パルス幅変調信号のパルス幅を制御する変調手段と、前記第１の出力素子および前記第２の出力素子に供給する出力素子用電源電圧を生成する出力素子用電源回路と、前記第１蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第１ダイオードと、前記第２蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第２ダイオードと、前記第１ダイオードおよび前記第２ダイオードの各カソード側に接続され、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、前記出力素子用電源電圧を接地電位に放電させるスイッチ手段とを備える。
【００１１】
パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、スイッチ手段がオン状態にされることによって、出力素子用電源電圧は接地電位に瞬時に放電される。従って、出力素子用電源電圧が０Ｖになることによって、第１ダイオードおよび第２ダイオードを介して第１蓄積手段および第２蓄積手段に漏れ電流が流れることが防止される。従って、第１の出力素子および第２の出力素子の両入力が共にハイレベルになることを防止することができる。また、スイッチ手段は、第１ダイオードのカソード側に接続されているので、第１の電流によって第１コンデンサが充電される際には、スイッチ手段は第１ダイオードによって第１蓄積手段から分離された状態となり、第１蓄積手段の充電時間に誤差を与えない。同じく、スイッチ手段は、第２ダイオードのカソード側に接続されているので、第２の電流によって第２コンデンサが充電される際には、スイッチ手段は第２ダイオードによって第２蓄積手段から分離された状態となり、第２蓄積手段の充電時間に誤差を与えない。従って、入力信号に正確に対応したパルス幅変調信号を出力することができる。
【００１２】
好ましい実施形態においては、前記スイッチ手段がＪＦＥＴであり、前記ＪＦＥＴのゲートに負側電源電圧が供給されており、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、前記負側電源電圧が０Ｖに向けて上昇することにより、前記ＪＦＥＴがオン状態になる。
【００１３】
本発明の好ましい実施形態によるスイッチングアンプは、上記のパルス幅変調回路と、前記第１の出力素子から出力されるパルス幅変調信号及び前記第２の出力素子から出力されるパルス幅変調信号のハイレベル及びローレベルの値を変換するレベルシフト回路とを備え、前記レベルシフト回路が、べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが第１電位に接続され、エミッタに前記第２出力素子からのパルス幅変調信号が供給されるｎｐｎ型トランジスタと、べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが前記第１電位よりも低い第２電位に接続され、エミッタが前記ｎｐｎ型トランジスタのエミッタに接続され、かつ、前記第２出力素子からのパルス幅変調信号が供給されるｐｎｐ型トランジスタとを有し、前記スイッチ手段がオン状態に制御されることにより、前記第１の出力素子の入力を前記第１ダイオードを介して接地電位に接続させ、前記第２の出力素子の入力を前記第２ダイオードを介して接地電位に接続させ、前記ｎｐｎ型トランジスタおよび前記ｐｎｐ型トランジスタを共にオフ状態に制御することにより、ミュート状態に制御する。
【００１４】
ミュート制御を実行する場合に、スイッチ手段をオン状態とすることによって、第１の出力素子の入力は第１ダイオードを介して接地電位に接続され、第２の出力素子の入力は第２ダイオードを介して接地電位に接続される。従って、第１の出力素子および第２の出力素子の出力は共にハイレベルになる。レベルシフト回路のｎｐｎトランジスタと、ｐｎｐトランジスタとは共に、ベース及びエミッタの電圧が同じになるので、オフ状態となる。ｎｐｎトランジスタと、ｐｎｐトランジスタとが共にオフ状態になることによって、スイッチングアンプは出力信号を出力しなくなるので、ミュート状態にすることが出来る。従って、別途ミュート制御用のスイッチング手段を設ける必要がないので、回路構成を簡易化することができる。
【発明の効果】
【００１５】
電源オフ状態に移行する際に、漏れ電流によって蓄積手段が充電され、２つの出力素子の入力が共にハイレベルになり、出力が共にローレベルになり、次に電源オン状態に移行する際に、パルス幅変調動作を開始することができないとい問題を解決でき、かつ、入力信号に正確に対応したパルス幅変調信号を出力することができるパルス幅変調回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態によるスイッチングアンプを示すブロック図である。
【図２】本発明の好ましい実施形態によるパルス幅変調回路およびレベルシフト回路を示す概略回路図である。
【図２Ｂ】本発明の別の好ましい実施形態によるパルス幅変調回路およびレベルシフト回路を示す概略回路図である。
【図３】本発明のパルス幅変調回路の動作を示すタイムチャートである。
【図４】本発明のパルス幅変調回路における電源オフ時の電源電圧の変化を示すシミュレーション結果である。
【図５】本発明のレベルシフト回路の動作を説明するタイムチャートである。
【図６】従来のパルス幅変調回路を示す概略回路図である。
【図７】従来のパルス幅変調回路における電源オフ時の電源電圧の変化を示すシミュレーション結果である。
【発明を実施するための形態】
【００１７】
以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。図１は、本発明のスイッチングアンプ１０の概略構成を示すブロック図である。スイッチングアンプ１０は、パルス幅変調回路２０、レベルシフト回路１１、ドライバ１２、スイッチング出力回路１３、ＬＰＦ（Low Pass Filter）１４を備える。
【００１８】
パルス幅変調回路２０は、入力信号（例えばオーディオ信号）をパルス幅変調して第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２を生成する。第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２は、通常、一方がハイレベル（電圧ＶＢ）の信号である場合に他方がローレベル（電圧ＶＣ）の信号である。
【００１９】
レベルシフト回路１１は、第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２のレベル変化の範囲（すなわち、ハイレベル及びローレベルの値）を、異なるレベル変化の範囲（すなわち、ハイレベル及びローレベルの値）に変換し、ドライバ１２に出力する。ドライバ１２は、レベルシフト回路１２からの第１のパルス幅変調信号ＯＵＴ１および第２のパルス幅変調信号ＯＵＴ２が入力され、電源電圧に基づいて、後述のスイッチ素子を駆動するための駆動信号ＤＲＶ１およびＤＲＶ２を出力する。
【００２０】
スイッチング出力回路１３は、第１の電源電圧（例えば正の電源＋ＶＡ）と第２の電源電圧（例えば負の電源−ＶＡ）との間に接続され、駆動信号に応答して正の電源＋ＶＡまたは負の電源−ＶＡを出力する。スイッチング出力回路１３は、スイッチ素子（例えば、ＭＯＳＦＥＴ等の任意の適切なトランジスタ）１５、１６を有する。
【００２１】
ＬＰＦ１４は、スイッチング出力回路１３の出力端とスイッチングアンプ１０の出力端との間に接続され、高周波成分を除去して、スピーカー等の負荷に出力する。ＬＰＦ１４は、コイル１７およびコンデンサ１８を有する。
【００２２】
図２は、パルス幅変調回路２０およびレベルシフト回路１１を示す概略回路図である。パルス幅変調回路２０は、パルス発生手段２１、変調手段２２、および、電源回路２３を備える。パルス発生手段２１および変調手段２２は、無安定マルチバイブレータを使用したパルス幅変調回路を構成する。
【００２３】
パルス発生手段２１は、電流Ｉ１および電流Ｉ２により、コンデンサＣ１（第１蓄積手段）、コンデンサＣ２（第２蓄積手段）に電荷を充電し、第１の出力素子および第２の出力素子からハイレベルまたはローレベルの２つのレベルを有するパルス幅変調信号ＯＵＴ１、ＯＵＴ２を出力する。第１の出力素子、第２の出力素子は、本例では、インバータＩＮＶ１、ＩＮＶ２である。インバータＩＮＶ１、ＩＮＶ２は、入力が所定の閾値電圧以上になるとローレベルの信号を出力し、入力が所定の閾値電圧未満になるとハイレベルの信号を出力する。インバータＩＮＶ１、ＩＮＶ２は、一方のインバータがハイレベルを出力する時に、他方のインバータがローレベルを出力する動作を繰り返すことにより、それぞれパルス幅変調信号を出力する。
【００２４】
パルス発生手段２１は、インバータＩＮＶ１、ＩＮＶ２、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２を含み、コンデンサＣ１、Ｃ２の充電時間に対応した幅のパルスを出力する。インバータＩＮＶ１およびＩＮＶ２は、出力パルスのハイレベルに略対応する電源電圧ＶＢ、および、ローレベルに略対応する電源電圧（または接地電位）ＶＣに接続されている。インバータＩＮＶ１は、出力がコンデンサＣ２の一端に接続され、入力がコンデンサＣ１の一端とトランジスタＱ１のコレクタとに接続されている。インバータＩＮＶ２は、出力がコンデンサＣ１の他端に接続され、入力がコンデンサＣ２の他端とトランジスタＱ２のコレクタとに接続されている。ダイオードＤ１は、カソードが電源回路２３（電源電圧ＶＢ）に接続され、アノードがコンデンサＣ１の一端と、インバータＩＮＶ１の入力とに接続されている。ダイオードＤ２は、カソードが電源回路２３（電源電圧ＶＢ）に接続され、アノードがコンデンサＣ２の他端と、インバータＩＮＶ２の入力とに接続されている。
【００２５】
変調手段２２は、入力信号（例えば、オーディオ信号）ｉｎに基づいて電流Ｉ１と電流Ｉ２との分配比を制御することにより、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させる。変調手段２２は、定電流回路２５、トランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２を有する。定電流回路２５は、電源ＶＡに接続され、定電流Ｉを発生させる。電流Ｉ１はトランジスタＱ１のコレクタ電流であり、電流Ｉ２はトランジスタＱ２のコレクタ電流であり、電流Ｉ１と電流Ｉ２との和は、定電流回路２５で発生される定電流Ｉに等しい。すなわち、電流Ｉ１と電流Ｉ２とは、定電流Ｉから分配されている。トランジスタＱ２のベースに入力信号ｉｎが与えられることにより、電流Ｉ１と電流Ｉ２との分配比が入力信号ｉｎに応じて制御される。その結果、コンデンサＣ１およびＣ２の充電時間が制御され、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させることができる。
【００２６】
トランジスタＱ１は、ベースが抵抗Ｒ４を介して接地電位に接続され、コレクタがダイオードＤ１のアノードと、インバータＩＮＶ１の入力と、コンデンサＣ１とに接続され、エミッタが抵抗Ｒ１を介して定電流回路２５に接続されている。トランジスタＱ２は、ベースが抵抗Ｒ３を介して入力信号ｉｎに接続され、コレクタがダイオードＤ２のアノードと、インバータＩＮＶ２の入力と、コンデンサＣ２とに接続され、エミッタが抵抗Ｒ２を介して定電流回路２５に接続されている。定電流回路２５は例えばトランジスタや抵抗からなる一般的な定電流回路が採用され得る。
【００２７】
電源回路（出力素子用電源回路）２３は、電源電圧ＶＡが供給され、電源電圧ＶＡから、インバータ回路ＩＮＶ１、ＩＮＶ２用の電源電圧ＶＢ（出力素子用電源電圧）を生成する。電源回路２３は、トランジスタＱ３と、抵抗Ｒ５と、ツェナーダイオードＤ３と、コンデンサＣ３とを有する。トランジスタＱ３は、コレクタが抵抗Ｒ５の一端と電源電圧ＶＡラインとに接続され、ベースが抵抗Ｒ５の他端と、ツェナーダイオードＤ３のカソードとに接続され、エミッタがコンデンサＣ３の一端に接続されている。ツェナーダイオードＤ３のアノードとコンデンサＣ３の他端とは接地電位に接続されている。
【００２８】
電源回路２３は、電源電圧ＶＡに基づいて抵抗Ｒ５の他端の電圧がツェナーダイオードＤ３のツェナー電圧以上になると、ツェナー電圧からトランジスタＱ３のベースエミッタ間電圧を減算した電圧が電源電圧ＶＢとしてコンデンサＣ３に充電され、電源電圧ＶＢがパルス幅変調回路２０のインバータＩＮＶ１、ＩＮＶ２に供給される。一方、電源電圧ＶＡの低下に伴い抵抗Ｒ５の他端の電圧がツェナーダイオードＤ３のツェナー電圧未満になると、ツェナーダイオードＤ３のカソード電圧が低下するので、電源電圧ＶＢも低下する。
【００２９】
電源回路２３は、電源電圧停止手段を有する。電源電圧停止手段は、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、電源電圧ＶＢの供給を瞬時に停止する。電源電圧停止手段は、スイッチ手段Ｑ４、ダイオードＤ４を有し、スイッチ手段Ｑ４をオン状態にすることによって、電源電圧ＶＢを直ちに０Ｖにする。スイッチ手段Ｑ４は、例えばＭＯＳＦＥＴが採用され得る。ＭＯＳＦＥＴ Ｑ４は、ソースが接地電位に接続され、ドレインが抵抗Ｒ５の他端と、トランジスタＱ３のベースと、ツェナーダイオードＤ３のカソードと、ダイオードＤ４のカソードとに接続され、ゲートには例えばマイコン（制御部）からの制御信号ＣＴＲが供給される。ダイオードＤ４は、アノードがコンデンサＣ３に接続され、カソードがＭＯＳＦＥＴＱ４のドレインに接続されている。パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、マイコンからＭＯＳＦＥＴ Ｑ４をオン状態にするための制御信号ＣＴＲ（例えばハイレベルの制御信号）が供給されると、ＭＯＳＦＥＴ Ｑ４がオン状態になり、コンデンサＣ３の充電電圧はダイオードＤ４を介して瞬時に接地電位へと放電されるので、電源電圧ＶＢが直ちに０Ｖになる。なお、マイコンからローレベルの制御信号が供給される場合に、スイッチ手段がオン状態に制御されるようにしてもよい。また、ＭＯＳＦＥＴの代わりに任意の適切なトランジスタが採用されても良い。
【００３０】
ＭＯＳＦＥＴ Ｑ４がオン状態にされて、電源電圧ＶＢが０Ｖになることによって、ダイオードＤ１を介してコンデンサＣ１に漏れ電流が流れてコンデンサＣ１を充電することを防止する。同様に、ダイオードＤ２を介してコンデンサＣ２に漏れ電流が流れてコンデンサＣ２を充電することを防止する。従って、コンデンサＣ１、Ｃ２が共に充電されてしまい、インバータＩＮＶ１、ＩＮＶ２の両入力がハイレベルになることを防止することができる。
【００３１】
パルス幅変調回路２０について、図３を参照して、パルス幅変調信号を出力する基本動作を説明する。図３の各波形Ａ〜Ｄは、図２の各点Ａ〜Ｄの波形にそれぞれ対応している。
【００３２】
（時刻ｔ１〜ｔ２）
電流Ｉ１はダイオードＤ１を通して電源電圧ＶＢに流れる。一方、電流Ｉ２はコンデンサＣ２へと流れ、コンデンサＣ２を充電する。コンデンサＣ２が充電されることにより、Ａ点の電位は徐々に上昇していく。ｔ２において、インバータＩＮＶ２の入力（Ａ点）がインバータＩＮＶ２の閾値電圧以上になると、インバータＩＮＶ２の出力（Ｄ点）がハイレベルからローレベルに反転する。インバータＩＮＶ２の出力がローレベルになると、コンデンサＣ１が放電し、コンデンサＣ１を介してインバータＩＮＶ２の出力に接続されているインバータＩＮＶ１の入力（Ｂ点）がローレベルになり、インバータＩＮＶ１の出力（Ｃ点）がローレベルからハイレベルに反転する。インバータＩＮＶ１の出力がハイレベルに反転すると、インバータＩＮＶ２の入力（Ａ点）がハイレベルになる。
【００３３】
同様に、電流Ｉ２はダイオードＤ２を通して電源ＶＢに流れる。一方、電流Ｉ１はコンデンサＣ１へと流れ、コンデンサＣ１を充電する。コンデンサＣ１が充電されることにより、Ｂ点の電位は徐々に上昇していく（ｔ２〜ｔ３）。ｔ３において、インバータＩＮＶ１の入力（Ｂ点）がインバータＩＮＶ１の閾値電圧以上になると、インバータＩＮＶ１の出力（Ｃ点）がハイレベルからローレベルに反転する。インバータＩＮＶ１の出力がローレベルになると、コンデンサＣ２が放電し、コンデンサＣ２を介してインバータＩＮＶ１の出力に接続されているインバータＩＮＶ２の入力（Ａ点）がローレベルになり、インバータＩＮＶ２の出力（Ｄ点）がローレベルからハイレベルに反転する。インバータＩＮＶ２の出力がハイレベルに反転すると、インバータＩＮＶ１の入力（Ｂ点）がハイレベルになる。
【００３４】
なお、コンデンサＣ１の充電によりインバータＩＮＶ１の入力がローレベルから閾値電圧まで達する時間は電流Ｉ１の大きさによって制御され、コンデンサＣ２の充電によりインバータＩＮＶ２の入力がローレベルから閾値電圧まで達する時間は電流Ｉ２の大きさによって制御される。この動作を繰り返すことにより、インバータＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスを交互に出力する。
【００３５】
次に、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際の動作を説明する。電源電圧ラインＶＡから電圧が供給されなくなり、電流Ｉ１および電流Ｉ２がコンデンサＣ１、Ｃ２へと流れなくなる。このとき、マイコンからのハイレベルの制御信号ＣＴＲがＭＯＳＦＥＴ Ｑ４のゲートに供給され、ＭＯＳＦＥＴ Ｑ４がオン状態になる。従って、コンデンサＣ３の一端はダイオードＤ４，ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、コンデンサＣ３の充電電圧が接地電位に対して瞬時に放電される。その結果、電源回路２３が生成する電源電圧ＶＢが瞬時に０Ｖになる。従って、ダイオードＤ１、Ｄ２の漏れ電流の原因となる電源電圧ＶＢを瞬時に０Ｖとすることができ、漏れ電流が流れることを防止できる。その結果、電源電圧ＶＢによってダイオードＤ１、Ｄ２からの漏れ電流がコンデンサＣ１、Ｃ２に流れて、コンデンサＣ１、Ｃ２を充電させ、インバータＩＮＶ１、ＩＮＶ２の両入力が共にハイレベルになることを防止することが出来る。従って、次に電源オン状態に移行する際に、パルス幅変調回路２０が動作を開始しないという問題を解決できる。
【００３６】
図４は、パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際のパルス幅変調信号ＯＵＴ１、電源電圧ＶＡおよび電源電圧ＶＢの変化を示すシミュレーション結果である。図４に示すように、時刻ｔＡにおいて、電源電圧ＶＡが０Ｖに低下すると略同時に電源電圧ＶＢも０Ｖに低下していることが分かる。
【００３７】
本実施形態のパルス幅変調回路１によると、ダイオードＤ１、Ｄ２の漏れ電流を防止するために追加したスイッチ手段Ｑ４がダイオードＤ１、Ｄ２のカソード側に接続されている。スイッチ手段Ｑ４がダイオード１のカソード側に接続されているので、第１の電流Ｉ１によってコンデンサＣ１が充電される際には、スイッチ手段Ｑ４はダイオードＤ１によってコンデンサＣ１から電気的に分離された状態となり、コンデンサＣ１の充電時間に誤差を与えない。同じく、スイッチ手段Ｑ４は、ダイオードＤ２のカソード側に接続されているので、第２の電流Ｉ２によってコンデンサＣ２が充電される際には、スイッチ手段Ｑ４はダイオードＤ２によってコンデンサＣ２から電気的に分離された状態となり、コンデンサＣ２の充電時間に誤差を与えない。従って、入力信号に基づくコンデンサＣ１、Ｃ２の充電動作を正確に行うことが可能となり、入力信号に正確に対応したパルス幅変調信号を出力することができる。
【００３８】
図２の説明に戻って、第１のパルス幅変調信号ＯＵＴ１はインバータ回路ＩＮＶ３で反転され、抵抗Ｒ６を介してレベルシフト回路１１のトランジスタＱ４（ｎｐｎ型トランジスタ）のベース、および、トランジスタＱ５（ｐｎｐ型トランジスタ）のベースに供給される。第２のパルス幅変調信号ＯＵＴ２はインバータ回路ＩＮＶ４で反転され、抵抗Ｒ７を介してレベルシフト回路１１のトランジスタＱ４のエミッタ、および、トランジスタＱ５のエミッタに供給される。
【００３９】
レベルシフト回路１１は、トランジスタＱ４、Ｑ５と、抵抗Ｒ８、Ｒ９とを有する。トランジスタＱ４は、ベースに第１のパルス幅変調信号ＯＵＴ１が供給され、コレクタが抵抗Ｒ８を介して電源電圧ＶＡ（第１の電位）に接続され、エミッタがトランジスタＱ５のエミッタに接続され、かつ、第２のパルス幅変調信号ＯＵＴ２が供給される。トランジスタＱ５は、ベースに第１のパルス幅変調信号ＯＵＴ１が供給され、コレクタが抵抗Ｒ９を介して電源電圧−ＶＡ（第１電位よりも低い第２電位）に接続され、エミッタがトランジスタＱ４のエミッタに接続され、かつ、第２のパルス幅変調信号ＯＵＴ２が供給される。
【００４０】
レベルシフト回路１１の動作を説明すると、図５に示すように、第１のパルス幅変調信号ＯＵＴ１がハイレベル、第２のパルス幅変調信号ＯＵＴ２がローレベルのとき（ｔ１１〜ｔ１２）、トランジスタＱ４、Ｑ５は共に、エミッタ電圧がハイレベル、ベース電圧がローレベルになる。従って、トランジスタＱ４はオフ状態に、トランジスタＱ５はオン状態になる。このとき、Ｅ点電圧はハイレベル（ＶＡ）、Ｆ点電圧はハイレベル（−ＶＡ＋ΔＶ）になる。なお、ここでいうΔＶは、抵抗Ｒ９の両端電圧である。
【００４１】
一方、第１のパルス幅変調信号ＯＵＴ１がローレベル、第２のパルス幅変調信号ＯＵＴ２がハイレベルのとき（ｔ１２〜ｔ１３）、トランジスタＱ４、Ｑ５は共に、エミッタ電圧がローレベル、ベース電圧がハイレベルになる。従って、トランジスタＱ４はオン状態に、トランジスタＱ５はオフ状態になる。このとき、Ｅ点電圧はローレベル（ＶＡ−ΔＶ）、Ｆ点電圧はローレベル（−ＶＡ）になる。なお、ここでいうΔＶは、抵抗Ｒ８の両端電圧である。
【００４２】
好ましい実施形態においては、ミュート処理（スイッチングアンプ１０から音声信号が出力されないように制御する処理）を、電源回路２３のＭＯＳＦＥＴ Ｑ４をオン状態に制御することによって実行する。すなわち、パルス幅変調回路２０が動作しており、スイッチングアンプ１０が音声信号を出力している状態で、ＭＯＳＦＥＴ Ｑ４をオン状態にすると、ダイオードＤ１、Ｄ２の各カソーがＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になる。従って、インバータＩＮＶ１の入力は、ダイオードＤ１、Ｄ４、ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、ローレベル（０Ｖ）になる。同じく、インバータＩＮＶ２の入力は、ダイオードＤ２、Ｄ４、ＭＯＳＦＥＴ Ｑ４を介して接地電位に接続された状態になり、ローレベル（０Ｖ）になる。
【００４３】
その結果、インバータＩＮＶ１、ＩＮＶ２の出力は共にハイレベルになる。インバータＩＮＶ１、ＩＮＶ２からのハイレベルの信号は、インバータＩＮＶ３、ＩＮＶ４でローレベルに反転され、トランジスタＱ４、Ｑ５の各ベース及びエミッタに供給される。トランジスタＱ４は、ベース及びエミッタにローレベルの電圧が供給されて同電圧になるので、オフ状態になる。同じく、トランジスタＱ５は、ベース及びエミッタにローレベルの電圧が供給されて同電圧になるので、オフ状態になる。
【００４４】
スイッチングアンプ１０は、レベルシフト回路１１のトランジスタＱ４、Ｑ５の一方がオン状態、他方がオフ状態のときに、図１のスイッチング出力回路１３の一方のスイッチ素子がオン状態に、他方のスイッチ素子がオフ状態になることによって、音声信号を出力する。一方、レベルシフト回路１１のトランジスタＱ４、Ｑ５の両方がオフ状態のときには、スイッチング出力回路１３の両方のスイッチ素子１５、１６が共にオフ状態となることによって、音声信号を出力しない。つまり、ＭＯＳＦＥＴ Ｑ４をオン状態にすることによって、スイッチング出力回路１３のスイッチング動作を停止させ、ミュート状態にすることができる。
【００４５】
上記のように、ＭＯＳＦＥＴ Ｑ４は、パルス幅変調回路２０の電源オフ時の漏れ電流によるコンデンサＣ１、Ｃ２の充電を阻止するための機能と、ミュート制御用のスイッチ手段としての機能とを兼用することができる。従って、本実施形態のスイッチングアンプ１０によると、別途、ミュート制御用のスイッチ手段を設ける必要がないので、回路構成を簡易化することができる。
【００４６】
次に、本発明の別の好ましい実施形態を図２Ｂを参照して説明する。図２Ｂに示すパルス幅変調回路は、図２のパルス幅変調回路のＭＯＳＦＥＴ Ｑ４の代わりに、ＪＦＥＴ Ｑ１４が採用されている。ＪＦＥＴ Ｑ１４は、ソースが接地電位に接続され、ドレインが抵抗Ｒ５の他端と、トランジスタＱ３のベースと、ツェナーダイオードＤ３のカソードと、ダイオードＤ４のカソードとに接続され、ゲートは電源ライン−ＶＡに接続されて電源電圧−ＶＡが供給されている。パルス幅変調回路２０が電源オン状態から電源オフ状態に移行する際に、電源電圧−ＶＡが徐々に上昇し所定時間かけて０Ｖに近づくが、電源電圧−ＶＡがＪＦＥＴ Ｑ１４の導通開始電圧以上になると、ＪＦＥＴ Ｑ１４がオン状態になる。ＪＦＥＴ Ｑ１４がオン状態になると、コンデンサＣ３の充電電圧はダイオードＤ４を介して瞬時に接地電位へと放電されるので、電源電圧ＶＢが直ちに０Ｖになる。従って、本実施形態による、マイコンを使用することなく、コンデンサＣ３の充電電圧を瞬時に放電することができる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第１および第２の出力素子は、トランジスタやＭＯＳＦＥＴ等のスイッチ素子でもよい。なお、レベルシフト回路１１自体のさらなる詳細については、特開２０１０−２６３４７４において本出願人が開示しているので、必要に応じて援用する。
【産業上の利用可能性】
【００４８】
本発明は、例えばオーディオ用のスイッチングアンプに用いられるパルス幅変調回路として特に好適に採用され得る。
【符号の説明】
【００４９】
１０ スイッチングアンプ
１１ レベルシフト回路
１２ ドライバ
１３ スイッチング出力回路
１４ ＬＰＦ
１５ スイッチ素子
１６ スイッチ素子
１７ コイル
１８ コンデンサ
２０ パルス幅変調回路
２１ パルス発生手段
２２ 変調手段
２３ 電源回路
ＩＮＶ１ 第１の出力素子
ＩＮＶ２ 第２の出力素子
Ｃ１ 第１蓄積手段
Ｃ２ 第２蓄積手段
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｑ４ スイッチ手段
Ｖ２ 出力素子用電源電圧
【特許請求の範囲】
【請求項１】
第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルス幅変調信号を出力するパルス発生手段と、
入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記各パルス幅変調信号のパルス幅を制御する変調手段と、
前記第１の出力素子および前記第２の出力素子に供給する出力素子用電源電圧を生成する出力素子用電源回路と、
前記第１蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第１ダイオードと、
前記第２蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第２ダイオードと、
前記第１ダイオードおよび前記第２ダイオードの各カソード側に接続され、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、前記出力素子用電源電圧を接地電位に放電させるスイッチ手段とを備える、パルス幅変調回路。
【請求項２】
前記スイッチ手段がＪＦＥＴであり、前記ＪＦＥＴのゲートに負側電源電圧が供給されており、
パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、前記負側電源電圧が０Ｖに向けて上昇することにより、前記ＪＦＥＴがオン状態になる、請求項１に記載のパルス幅変調回路。
【請求項３】
請求項１または２に記載のパルス幅変調回路と、
前記第１の出力素子から出力されるパルス幅変調信号及び前記第２の出力素子から出力されるパルス幅変調信号のハイレベル及びローレベルの値を変換するレベルシフト回路とを備え、
前記レベルシフト回路が、
べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが第１電位に接続され、エミッタに前記第２出力素子からのパルス幅変調信号が供給されるｎｐｎ型トランジスタと、
べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが前記第１電位よりも低い第２電位に接続され、エミッタが前記ｎｐｎ型トランジスタのエミッタに接続され、かつ、前記第２出力素子からのパルス幅変調信号が供給されるｐｎｐ型トランジスタとを有し、
前記スイッチ手段がオン状態に制御されることにより、前記第１の出力素子の入力を前記第１ダイオードを介して接地電位に接続させ、前記第２の出力素子の入力を前記第２ダイオードを介して接地電位に接続させ、前記ｎｐｎ型トランジスタおよび前記ｐｎｐ型トランジスタを共にオフ状態に制御することにより、ミュート状態に制御する、スイッチングアンプ。
【請求項１】
第１蓄積手段、第２蓄積手段、第１の出力素子および第２の出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１の出力素子および前記第２の出力素子からパルス幅変調信号を出力するパルス発生手段と、
入力信号に基づいて、一定電流からの前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記各パルス幅変調信号のパルス幅を制御する変調手段と、
前記第１の出力素子および前記第２の出力素子に供給する出力素子用電源電圧を生成する出力素子用電源回路と、
前記第１蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第１ダイオードと、
前記第２蓄積手段にアノードが接続され前記出力素子用電源回路にカソードが接続された第２ダイオードと、
前記第１ダイオードおよび前記第２ダイオードの各カソード側に接続され、パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、オン状態に制御されることにより、前記出力素子用電源電圧を接地電位に放電させるスイッチ手段とを備える、パルス幅変調回路。
【請求項２】
前記スイッチ手段がＪＦＥＴであり、前記ＪＦＥＴのゲートに負側電源電圧が供給されており、
パルス幅変調回路が電源オン状態から電源オフ状態に移行する際に、前記負側電源電圧が０Ｖに向けて上昇することにより、前記ＪＦＥＴがオン状態になる、請求項１に記載のパルス幅変調回路。
【請求項３】
請求項１または２に記載のパルス幅変調回路と、
前記第１の出力素子から出力されるパルス幅変調信号及び前記第２の出力素子から出力されるパルス幅変調信号のハイレベル及びローレベルの値を変換するレベルシフト回路とを備え、
前記レベルシフト回路が、
べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが第１電位に接続され、エミッタに前記第２出力素子からのパルス幅変調信号が供給されるｎｐｎ型トランジスタと、
べースに前記第１出力素子からのパルス幅変調信号が供給され、コレクタが前記第１電位よりも低い第２電位に接続され、エミッタが前記ｎｐｎ型トランジスタのエミッタに接続され、かつ、前記第２出力素子からのパルス幅変調信号が供給されるｐｎｐ型トランジスタとを有し、
前記スイッチ手段がオン状態に制御されることにより、前記第１の出力素子の入力を前記第１ダイオードを介して接地電位に接続させ、前記第２の出力素子の入力を前記第２ダイオードを介して接地電位に接続させ、前記ｎｐｎ型トランジスタおよび前記ｐｎｐ型トランジスタを共にオフ状態に制御することにより、ミュート状態に制御する、スイッチングアンプ。
【図１】
【図２】
【図２Ｂ】
【図３】
【図５】
【図６】
【図４】
【図７】
【図２】
【図２Ｂ】
【図３】
【図５】
【図６】
【図４】
【図７】
【公開番号】特開２０１３−１１５６７２（Ｐ２０１３−１１５６７２Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６１１２３（Ｐ２０１１−２６１１２３）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（７１００１４３５１）オンキヨー株式会社 (226)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（７１００１４３５１）オンキヨー株式会社 (226)
【Ｆターム（参考）】
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