プッシュプル増幅器
【課題】低消費電流で、かつＭＯＳトランジスタがオフになる状態を回避できるようにし、従来のものに比べ大きな駆動能力を有するプッシュプル増幅器の提供。
【解決手段】この発明は、差動増幅器１、２と、トランジスタ３、４からなり差動増幅器１、２の出力に基づいてプッシュプル動作を行う出力増幅部１５と、オフセット制御部３２と、を備えている。差動増幅器１は、オフセット調整端子１０を有する。オフセット制御部３２は、加算器１３、１４と差動増幅器１６とを備え、差動増幅器１、２の出力電圧および入力電圧Ｖ１１、Ｖ１２に基づいて、差動増幅器１のオフセットを調整する制御信号を生成する。この生成された制御信号は、オフセット調整端子１０に供給される。
【解決手段】この発明は、差動増幅器１、２と、トランジスタ３、４からなり差動増幅器１、２の出力に基づいてプッシュプル動作を行う出力増幅部１５と、オフセット制御部３２と、を備えている。差動増幅器１は、オフセット調整端子１０を有する。オフセット制御部３２は、加算器１３、１４と差動増幅器１６とを備え、差動増幅器１、２の出力電圧および入力電圧Ｖ１１、Ｖ１２に基づいて、差動増幅器１のオフセットを調整する制御信号を生成する。この生成された制御信号は、オフセット調整端子１０に供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無駆動時の消費電流が低くかつ高い電流駆動能力を有するプッシュプル増幅器に関するものである。
【背景技術】
【０００２】
従来のプッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的および電源電圧などの条件によって使い分けている。
図４に示すプッシュプル増幅器は、低い出力抵抗でかつ出力の動作範囲が広いという特徴を有するものである（例えば、非特許文献１参照）。このプッシュプル増幅器は、図示のように、差動増幅器１０１と、差動増幅器１０２と、Ｐ型のＭＯＳトランジスタ１０３およびＮ型のＭＯＳトランジスタ１０４からなる出力増幅部１１５と、を備えている。
【０００３】
また、このプッシュプル増幅器は、反転入力端子１０５と非反転入力端子１０６とを有し、反転入力端子１０５が差動増幅器１０１および差動増幅器１０２の各非反転入力端子に接続され、非反転入力端子１０６が差動増幅器１０１および差動増幅器１０２の各反転入力端子に接続されている。差動増幅器１０１の出力端子１０７はＭＯＳトランジスタ１０３のゲートに接続され、差動増幅器１０２の出力端子１０８はＭＯＳトランジスタ１０４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子１０９を備えている。
図５は、図４に示す従来のプッシュプル増幅器をボルテージフォロワの構成にした回路であり、図４に示す出力端子１０９と反転入力端子１０５とを接続している。そして、その出力端子１０９に抵抗値がＲである負荷抵抗１１０の一端側が接続され、その他端側がアナロググランド１１１に接続されている。
【０００４】
次に、図５に示すプッシュプル増幅器の動作について説明する。
図５において、非反転入力端子１０６の入力電圧がアナロググランドの場合、出力端子１０９の電圧も入力と同じとなり、すなわちアナロググランドの電圧になる。この時、抵抗１１０の両端の電圧差はゼロであるので、抵抗１１０に電流は流れない。このため、出力増幅部を構成するＭＯＳトランジスタ１０３とＭＯＳトランジスタ１０４に流れる電流は、いわゆる無負荷時の電流が流れているのみである。
【０００５】
次に、非反転入力端子１０６の入力電圧がアナロググランドの電圧よりも高くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて上昇する。このため、出力端子１０７、１０８の各電圧は下降して、Ｐ型のＭＯＳトランジスタ１０３はより多くの電流を供給でき、Ｎ型のＭＯＳトランジスタ１０４は電流がより少なくなるようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は上昇して、最終的には入力端子１０６と出力端子１０９の電圧は等しくなる。
【０００６】
逆に、非反転入力端子１０６の入力電圧がアナロググランドの電圧よりも低くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて下降する。このため、出力端子１０７、１０８の各電圧は上昇して、Ｐ型のＭＯＳトランジスタ１０３はより少ない電流を供給し、Ｎ型のＭＯＳトランジスタ１０４は電流をより多く供給するようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は下降して最終的には、入力端子１０６と出力端子１０９電圧は等しくなる。
【０００７】
このように、ＭＯＳトランジスタ１０３，１０４の各ゲートに印加する電圧は同じ方向に同じ電圧だけシフトするので、一方が強くオンするとき他方は弱くオンすることになり、プッシュプル動作することが理解できる。しかも、それぞれのゲートに印加する電圧は差動増幅器が理想的に動作するなら正の電源から負の電源まで印加できるので、出力増幅部の電流供給能力に優れているという特徴がある。
【０００８】
しかし、このプッシュプル増幅器は、差動増幅器１０１および差動増幅器１０２のオフセットに弱いという欠点がある。
例えば、差動増幅器１０１にオフセット電圧が＋１０〔ｍＶ〕あると仮定する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１０００〔ｍＶ〕だけ正の電源であるＶｄｄの方向へずれる。この場合には、Ｐ型のＭＯＳトランジスタ１０３はほぼオフ状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。しかし、このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
【０００９】
これを具体的に説明すると、Ｐ型のＭＯＳトランジスタ１０３からの電流の供給はほぼゼロでＮ型のＭＯＳトランジスタ１０４がある電流を流すと出力端子１０９の出力電圧は下降する。これによって、差動増幅器１０２の非反転入力端子の電圧が下降するので、差動増幅器１０２の出力端子１０８の電圧も下がり、Ｎ型ＭＯＳトランジスタ１０４に流れる電流量は大幅に減る。
一方、差動増幅器１０１の非反転入力端子の電圧は下がり、差動増幅器１０１の出力端子１０７の電圧も下がり、電流が少し流れるようになって、最終的に、ＭＯＳトランジスタ１０３、１０４の電流量が同じになったところで安定状態になる。 ただし、そのオフセットが大きい場合には、ＭＯＳトランジスタ１０３、１０４に流れる電流はオフ状態で安定することがある。
【００１０】
ここで、差動増幅器１０１、１０２の出力端子１０７、１０８の電圧差について考えてみると、オフセットが１０〔ｍＶ〕で差動増幅器１０１、１０２のゲインが１００倍の時には、その出力電圧差は本来の設計値より１〔Ｖ〕大きくなるため、出力増幅部に流れる電流は極めて少ない値またはゼロになる。電流が少ない状態では、ＭＯＳトランジスタのｇｍ値も非常に小さい値になり位相シフトが大きくなり、結果的に回路は不安定で発振を起こすことになる。
【００１１】
次に、差動増幅器１０１にオフセット電圧が−１０〔ｍＶ〕ある場合について説明する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１〔Ｖ〕だけ負の電源であるＶｓｓの方向へずれる。この場合、Ｐ型のＭＯＳトランジスタ１０３は大きくオンした状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
ただし、それぞれの出力電圧差は本来の設計値より１〔Ｖ〕小さくなるため、出力増幅部に流れる電流は極めて大きい値になる。その電流が大きいと、外部負荷を駆動しない時でも多くの電流が流れることになり、プッシュプル増幅器を用いる意味がなくなる。
【００１２】
以上の説明からわかるように、図５に示す従来のプッシュプル増幅器では、オフセットが本来の値より正に大きくなっても、あるいは負に大きくなっても上記のような不具合が発生する。
このような不具合を解消するためのプッシュプル増幅器を、図６に示す。このプッシュプル増幅器は、差動増幅器１００、差動増幅器１０２のオフセット電圧に無関係に無駆動時の消費電流が低くかつ高い電流駆動能力を有する低い出力抵抗であって、しかも出力の動作範囲が広いという特徴を有する（特許文献１参照）。
【００１３】
また、このプッシュプル増幅器は、図４のプッシュプル増幅器に対して、オフセット制御部１１７が追加され、かつ、差動増幅器１０１がオフセット電圧を調整するためのオフセット調整端子１１０を有する差動増幅器１００に置き換わっている点を除き、他の部分の構成は同じである。
オフセット制御部１１７は、図６に示すように、２つの非反転入力端子１２１ａ、１２１ｃ、２つの反転入力端子１２１ｂ、１２１ｄ、および１つの出力端子１２１ｅを有する、４入力１出力の差動差動増幅器１２１からなる。
【００１４】
差動差動増幅器１２１の非反転入力端子１２１ａに差動増幅器１００の出力電圧Ｖ１が供給され、差動差動増幅器１２１の反転入力端子１２１ｄに差動増幅器１０２の出力電圧Ｖ２が供給されるようになっている。また、差動差動増幅器１２１の非反転入力端子１２１ｃが基準電圧供給端子１２０に接続され、その端子１２０に第２基準電圧Ｖｒｅｆ２が供給されるようになっている。さらに、差動差動増幅器１２１の反転入力端子１２１ｂが基準電圧供給端子１１９に接続され、その端子１１９に第１基準電圧Ｖｒｅｆ１が供給されるようになっている。また、差動差動増幅器１２１の出力端子１２１ｅは、差動増幅器１００のオフセット調整端子１１０に接続されている。
【００１５】
次に、差動差動増幅器１２１に適用できる回路の構成例について、図７を参照して説明する。
図７に示す差動差動増幅器１２１は、Ｎ型のＭＯＳトランジスタＭ１、Ｍ２、Ｍ５から構成される差動入力部１３１と、Ｎ型のＭＯＳトランジスタＭ３、Ｍ４、Ｍ６から構成される差動入力部１３２と、Ｐ型のＭＯＳトランジスタＭ７、Ｍ８と、を備えている。ここで、ＭＯＳトランジスタＭ７、Ｍ８は、差動入力部１３１と差動入力部１３２との共通の負荷として使用される。
【００１６】
また、この差動差動増幅器１２１は、図７に示すように、第１の非反転入力端子１３４と、第１の反転入力端子１３５と、第２の反転入力端子１３６と、第２の非反転入力端子１３７と、出力端子１３８とを備えている。
さらに詳述すると、ＭＯＳトランジスタＭ１、Ｍ２は差動対を構成し、ＭＯＳトランジスタＭ１のゲートは第１の非反転入力端子１３４に接続され、ＭＯＳトランジスタＭ２のゲートは第１の反転入力端子１３５に接続されている。ＭＯＳトランジスタＭ３、Ｍ４は差動対を構成し、ＭＯＳトランジスタＭ３のゲートは第２の反転入力端子１３６に接続され、ＭＯＳトランジスタＭ４のゲートは第２の非反転入力端子１３７に接続されている。
【００１７】
ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ１、Ｍ２の定電流源として機能し、ＭＯＳトランジスタＭ６は、ＭＯＳトランジスタＭ３、Ｍ４の定電流源として機能するものである。このため、ＭＯＳトランジスタＭ５、Ｍ６の各ゲートはバイアス端子１３９に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。ＭＯＳトランジスタＭ７、Ｍ８の各ゲートは、ＭＯＳトランジスタＭ８のドレインと接続されている。
【００１８】
次に、図７に示す差動差動増幅器の動作について説明する。
いま、図７に示す差動差動増幅器において、入力端子１３４、１３５に入力電圧Ｖａ、Ｖｂが供給され、入力端子１３６、１３７に入力電圧Ｖｃ、Ｖｄが供給されているものとする。また、出力端子１３８の出力電圧を図７に対応させてＶ６とすると、これらの電圧の関係は次式で表される。
Ｖ６＝Ａ１（Ｖａ−Ｖｂ）＋Ａ２（Ｖｄ−Ｖｃ）・・・（１）
【００１９】
ここで、（１）式中のＡ１は入力端子１３４、１３５から出力端子１３８に対するゲイン（利得）であり、Ａ２は入力端子１３６、１３７から出力端子１３８に対するゲインである。
いま、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズが同じで、かつ、ＭＯＳトランジスタＭ５、Ｍ６の各サイズが同じであるとすると、ゲインＡ１、Ａ２は等しくなるので、Ａ１＝Ａ２＝Ａとおくことができ、（１）式は（２）式のように書き直すことができる。
Ｖ６＝Ａ（Ｖａ−Ｖｃ＋Ｖｄ−Ｖｂ）・・・（２）
【００２０】
ここで、Ｖｂとして第１基準電圧Ｖｒｅｆ１を用い、Ｖｄとしてその第２基準電圧Ｖｒｅｆ２を用いると、さらにＶａには図６のＶ１を入力電圧とし、Ｖｃには図６のＶ２を入力電圧とすると、（２）式は次の（３）式のようになる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（３）
また、差動増幅器１００のオフセット調整端子１１０に入力される電圧Ｖ６と、差動増幅器１００の出力電圧Ｖ１との関係式が、次の（４）式のように反転の関係にあるとする。
Ｖ１＝−Ｂ・Ｖ６ ・・・（４）
ここで、Ｂは正の定数である。
【００２１】
ところで、差動増幅器１００と差動増幅器１０２の出力の電圧差である（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２よりも大きな場合、（３）式により差動差動増幅器１２１の出力電圧Ｖ６はより大きくなり、（４）式により差動増幅器１００の出力電圧Ｖ１は下がる。また逆に、その電圧差（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２よりも小さい場合、（３）式により差動差動増幅器１２１の出力電圧Ｖ６はより小さくなり、（４）式により差動増幅器１００の出力電圧Ｖ１は上がる。
【００２２】
このような動作により、上記のゲインＡとゲインＢの積である（Ａ・Ｂ）が十分大きい場合には、電位差（Ｖ１−Ｖ２）は基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなる。これを式によって説明すると、上記の（Ａ・Ｂ）が十分に大きいと、（３）式の右辺はゼロとなるため、次の（６）式が得られる。
（Ｖ１−Ｖ２）−Ｖｒｅｆ１＋Ｖｒｅｆ２＝０ ・・・（６）
すなわち、オフセット制御部１１７は、次の（７）式になるような制御を行う。
Ｖ１−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２ ・・・（７）
【００２３】
従って、オフセット制御部１１７は、差動増幅器１００と差動増幅器１０２の出力の電圧差である（Ｖ１−Ｖ２）の値が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなるような制御を行う。
以上の説明は、図６に示すように、オフセット調整端子１１０が差動増幅器１００にある場合だが、そのオフセット調整端子１１０が差動増幅器１０２にある場合にも全く同じ作用をする。
【００２４】
次に、差動増幅器１００または差動増幅器１０２において、オフセットを調整する方法について図８を参照して説明する。まず、図８に示す負荷用のＰ型のＭＯＳトランジスタ４３、４４のウエル電圧の制御について説明する。
いま、ウエル電圧Ｖｗとソース電圧Ｖｓの差の電圧をＶｓｗ＝Ｖｓ−Ｖｗとすると、ＭＯＳトランジスタのしきい値ＶｔｈｐとＶｓｗの間には、次の（８）式のような関係式が一次近似として成立する。
Ｖｔｈｐ＝Ｖｔｈｏ＋γ・Ｖｓｗ ・・・（８）
【００２５】
ここで、ＶｔｈｏはＶｓｗ＝０のときのしきい値で、γは比例定数で通常は０．１〜０．５程度の値になる。（８）式によれば、ウエル電圧Ｖｗが変化すると、ＭＯＳトランジスタのしきい値Ｖｔｈｐが変化することになる。このため、差動増幅器１において、一対からなるＭＯＳトランジスタ４３、４４のしきい値に差が生ずると、オフセットが発生することが知られている（例えば非特許文献２参照）。
【００２６】
従って、Ｐ型のＭＯＳトランジスタ４３、４４のいずれか一方のウエル電圧を固定値に設定し、他方のウエル電圧を可変制御することで、オフセット電圧を制御することが可能になる。
そこで、図８に示す差動増幅器１では、ＭＯＳトランジスタ４３のウエルと接続する端子４７にはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ４４のウエルと接続する端子４８にはウエル電圧として可変電圧を供給するようにした。
【００２７】
この場合、端子４８の電圧が端子４７の電圧より高くなると、（８）式によりＭＯＳトランジスタ４４のしきい値は負側に大きくなり、ＭＯＳトランジスタ４４に流れる電流がＭＯＳＦＥＴ４３に流れる電流よりも減少して、出力端子５０の電圧は下がる。逆に、端子４８の電圧が端子４７の電圧より低くなると、ＭＯＳトランジスタ４４のしきい値は負側に小さくなり、ＭＯＳトランジスタ４４に流れる電流がＭＯＳＦＥＴ４３に流れる電流よりも増加して、出力端子５０の電圧は上がる。
【００２８】
ここで、図４に示す従来のプッシュプル増幅器では、差動増幅器１０１または差動増幅器１０２において発生するオフセットによって、出力増幅部のＭＯＳトランジスタ１０３、１０４の電流が設計値よりも過剰に流れたり、逆にわずかしか流れなくなるという不具合があった。
しかし、図６に示すプッシュプル増幅器によれば、差動増幅器１００または差動増幅器１０２においてオフセット電圧が発生しても、出力電圧差をいつも一定に制御できるので、出力増幅部１１５のＭＯＳトランジスタ１０３、１０４の無負荷時電流をいつも一定に保つことができる。
【００２９】
以上説明したように、図６のプッシュプル増幅器ではオフセット制御部１１７を備え、差動増幅器１００と差動増幅器１０２の出力電位差をいつも基準電圧に等しくなるように制御したので、無信号時の消費電流を小さくすることができる。
次に、図６のプッシュプル増幅器において、端子１１９および端子１２０に供給される第１基準電圧Ｖｒｅｆ１、および第２基準電圧Ｖｒｅｆ２の値について説明する。
図９は、第１基準電圧Ｖｒｅｆ１を生成するための第１基準電圧生成回路の構成を示す回路図である。
【００３０】
第１基準電圧生成回路は、図９に示すように、電流値がＩｒｅｆである定電流源６０と、ダイオード接続されたＰ型のＭＯＳトランジスタ６１とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ６１のドレインに発生する電圧を第１基準電圧Ｖｒｅｆ１として出力するために、そのドレインが出力端子６２に接続されている。
ここで、仮に、ＭＯＳトランジスタ６１と図６に示すＭＯＳトランジスタ１０３のトランジスタサイズが同じで、かつ、Ｖ１＝Ｖｒｅｆ１の時には、これらの両ＭＯＳトランジスタ６１、１０３は電流ミラーの関係を有するので、図６に示すＭＯＳトランジスタ１０３に流れる電流値はＩｒｅｆとなる。
【００３１】
図１０は、第２基準電圧Ｖｒｅｆ２を生成するための第２基準電圧生成回路の構成を示す回路図である。
この第２基準電圧生成回路は、図１０に示すように、電流値がＩｒｅｆである電流源６３と、ダイオード接続されたＮ型のＭＯＳトランジスタ６４とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ６４のドレインに発生する電圧を第２基準電圧Ｖｒｅｆ２として出力するために、そのドレインが出力端子６５に接続されている。
【００３２】
ここで、仮に、ＭＯＳトランジスタ６４と図６に示すＭＯＳトランジスタ１０４のトランジスタサイズが同じで、かつ、Ｖ２＝Ｖｒｅｆ２の時には、これらの両ＭＯＳトランジスタ６４、１０４は電流ミラーの関係を有するので、図６に示すＭＯＳトランジスタ１０４に流れる電流値はＩｒｅｆとなる。
従って、図６に示すプッシュプル増幅回路において、（７）式が実現できて、かつ出力電流がゼロすなわち無負荷の時の、ＭＯＳトランジスタ１０３、１０４に流れる電流をＩｒｅｆによって設定できる。
【００３３】
上記のように、差動増幅器１００、１０２は、オフセット電圧が存在していてもＭＯＳトランジスタ１０３、１０４に流れる電流は常にＩｒｅｆになっている。さらに、図６の回路は、電源電圧が変動しても、また温度、プロセスによってＭＯＳトランジスタのしきい値電圧が変動しても、ＭＯＳトランジスタ１０３、１０４に流れる電流は図９および図１０のＭＯＳトランジスタと電流ミラーの関係を有しているため、それらの影響を受けることなく常にＩｒｅｆになる。
【００３４】
以上説明したように、図６に示すプッシュプル増幅器によれば、出力増幅部１１５を構成するＭＯＳトランジスタ１０３、１０４に無負荷時に流れる電流を、任意の設定値になるように制御できる。
さて、図６においてＭＯＳトランジスタ１０３、１０４が大きな出力電流を駆動するには、ＭＯＳトランシスタ１０３、１０４のゲートに印加する信号をより大きくすれば良い。例えば、ＭＯＳトランジスタ１０４の場合、図６における電圧Ｖ２が基準電圧Ｖｒｅｆ２のレベルよりはるかに高くなる。
【００３５】
この時に、図７に示す差動差動増幅器１２１において、差動増幅器１０２の出力電圧Ｖ２を受ける入力トランジスタＭ３のゲート電圧と、基準電圧Ｖｒｅｆ２を受けるトランジスタＭ４のゲート電圧との差が大きくなりすぎると、ゲート電圧が低いほうであるトランジスタＭ４がオフ状態になる。
これを避けるために、これら入力トランジスタＭ３、Ｍ４のオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ）の値を大きくすれば良いが、プロセス変動および高いゲート電圧における移動度劣化を考慮すると、オーバードライブ電圧を大きくさせるには限界がある。このため、効率良く、大電流を駆動することは困難である。
これらの点は、図７の差動差動増幅器１２１において、差動増幅器１００の出力電圧Ｖ１を受ける入力トランジスタＭ１のゲート電圧と、基準電圧Ｖｒｅｆ１を受けるトランジスタＭ２のゲート電圧との差が大きな場合も同様である。
【００３６】
【非特許文献１】Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著 浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻、第４版 培風館 ４５１ページ
【非特許文献２】Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻、第４版 培風館 ５０８ページ
【特許文献１】特開２００６−５６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
そこで、本発明の目的は、上記の点に鑑み、差動増幅器で発生するオフセットの影響を排除でき、しかもオーバードライブ電圧に依存することなく、出力トランジスタのゲート電圧のピーク値を従来よりも一層高いレベルにできるようにし、低消費電流で従来よりも高い出力電流を得ることができるプッシュプル増幅器を提供することにある。
【課題を解決するための手段】
【００３８】
上記課題を解決して本発明の目的を達成するために、請求項に係る各発明は以下のように構成した。
すなわち、請求項１に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と第１の基準値の第１平均値、および前記第２差動増幅器の出力信号と第２の基準値の第２平均値とをそれぞれ求め、この求めた第１の平均値と第２の平均値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給する。
【００３９】
請求項２に係る発明は、請求項１に係る発明において、前記オフセット制御部は、前記第１差動増幅器の出力信号と前記第１の基準値の平均値を求める第１平均値算出回路と、前記第２差動増幅器の出力信号と前記第２の基準値の平均値を求める第２平均値算出回路と、前記第１平均値算出回路の出力と前記第２平均値算出回路の出力との差を求める減算回路と、前記減算回路の出力信号を増幅する増幅回路と、からなる。
【００４０】
請求項３に係る発明は、請求項２に係る発明において、前記第１または第２平均値算出回路は、それぞれ一方の端子が共通接続された１組の抵抗と、これら抵抗の他方の端子から入力信号を入力するための１組の入力端子から構成されており、前記１組の入力端子から入力信号を印加して、前記共通接続端子から平均値となる信号を取り出すための出力端子を有する。
請求項４に係る発明は、請求項３に係る発明において、前記第１または第２平均値算出回路は、前記１組の入力端子と前記１組の抵抗の間に、電圧バッファアンプを備えている。
請求項５に係る発明は、請求項２〜４に係る発明において、前記減算回路と前記増幅回路は、差動増幅器で構成されている。
【００４１】
請求項６に係る発明は、請求項１〜５に係る発明において、前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続する。
請求項７に係る発明は、請求項１〜５に係る発明において、前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続する。
【００４２】
請求項８に係る発明は、請求項１〜７に係る発明において、前記第１の基準値を発生する第１基準値発生回路と、前記第２の基準値を発生する第２基準値発生回路と、をさらに備え、前記第１基準値発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準値として出力するようになっており、前記第２基準値発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準値として出力するようになっている。
【発明の効果】
【００４３】
このような構成からなる本発明によれば、低消費電流で、かつＭＯＳトランジスタがオフになる状態を回避できるため、従来のものに比べ大きな駆動能力を有するプッシュプル増幅器を提供できる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態について図面を参照して説明する。
（第１実施形態）
図１は本発明のプッシュプル増幅器の第１実施形態の構成を示すブロック図である。
この第１実施形態は、図１に示すように、オフセット電圧を調整するためのオフセット調整端子１０を有する差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、加算器１３、１４および差動増幅器１６からなるオフセット制御部３２と、を備えている。
【００４５】
また、このプッシュプル増幅器は、反転入力端子５と非反転入力端子６とを有し、反転入力端子５が差動増幅器１および差動増幅器２の各非反転入力端子に接続され、非反転入力端子６が差動増幅器１および差動増幅器２の各反転入力端子に接続されている。差動増幅器１の出力端子７はＭＯＳトランジスタ３のゲートに接続され、差動増幅器２の出力端子８はＭＯＳトランジスタ４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子９を備えている。
【００４６】
図１のプッシュプル増幅器は、図６のプッシュプル増幅器のオフセット制御部１１７をオフセット制御部３２に置き換えたものであり、その他の部分の構成は図６の構成と同じである。このため、第１実施形態の差動増幅器１、２および出力増幅部１５は、図６の差動増幅器１００、１０２および出力増幅部１１５に相当し、オフセット調整端子１０を有する差動増幅器１は、図８の回路から構成される。従って、差動増幅器１のオフセット調整端子１０は、図８の回路の端子４８に相当する。
なお、図８の回路において、ＭＯＳトランジスタ４３、４４に代えて、入力用のＭＯＳトランジスタ４１、４２を利用し、ＭＯＳトランジスタ４１のウエルにはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ４２のウエルにはウエル電圧として可変電圧を供給するようにしても、上述の図８の回路と同様の効果が得られる。
【００４７】
次に、オフセット制御部３２の構成について説明する。
オフセット制御部３２は、上記のように加算器１３、１４と差動増幅器１６とを備え、これらによって差動増幅器１のオフセットを調整する制御信号を生成し、この制御信号がオフセット調整端子１０に供給される。
加算器１３は、２つの入力端子７、１１を有し、入力端子７に印加される電圧Ｖ１と入力端子１１に印加される電圧Ｖ１１とを加算し、その結果を電圧Ｖ３として出力する。加算器１４は、２つの入力端子８、１２を有し、入力端子８に印加される電圧Ｖ２と入力端子１２に印加される電圧Ｖ１２とを加算し、その結果を電圧Ｖ４として出力する。差動増幅器１６は、非反転入力端子１８と反転入力端子１９を有し、入力端子１８に印加される電圧Ｖ３と入力端子１９に印加される電圧Ｖ４の差を求め、この求めた差の電圧を増幅して出力端子１７に電圧Ｖ６を出力する。
【００４８】
図２は、図１のオフセット制御部３２を構成する差動増幅器１６の具体的な回路例である。この差動増幅器１６は、図８の差動増幅器１００とその基本的な構成が同じであり、負荷用のＭＯＳトランジスタ４３、４４のウエル電圧として正の電源電圧であるＶｄｄを使用する点が異なる。
【００４９】
次に、このような構成の第１実施形態の動作例について、図１を参照して説明する。
ここでは、差動増幅器１、２および出力増幅部１５におけるプッシュプル動作は、図６の差動増幅器１００、１０２および出力増幅部１１５におけるプッシュプル動作と同様であるので、その説明は省略し、オフセット制御部３２の動作について説明する。
図１において、いま加算器１３の入力端子７、１１に入力電圧Ｖ１、Ｖ１１が供給され、加算器１４の入力端子８、１２に入力電圧Ｖ２、Ｖ１２が供給されているものとする。また、差動増幅器１６の出力端子１７の出力電圧をＶ６とすると、これらの電圧の関係は次式で表される。
Ｖ６＝Ａ〔（Ｖ１＋Ｖ１１）−（Ｖ２＋Ｖ１２）〕・・・（９）
【００５０】
ここで、（９）式中のＡは差動増幅器１６の入力端子１８、１９から出力端子１７に対するゲイン（利得）である。
ここで、入力電圧Ｖ１２として第１基準電圧Ｖｒｅｆ１を用い、入力電圧Ｖ１１として第２基準電圧Ｖｒｅｆ２を用いると、（９）式は以下の（１０）式のようになる。なお、第１基準電圧Ｖｒｅｆ１は図９の基準電圧発生回路を使用して発生でき、第２基準電圧Ｖｒｅｆ２は図１０の基準電圧発生回路を使用して発生できる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１０）
（１０）式は、図６で説明したプッシュプル増幅器におけるオフセット制御部１１７の出力電圧を表す式（３）と同じである。従って、図６のプッシュプル増幅器と同様に、オフセット制御部３２の働きにより差動増幅器１と差動増幅器２の出力の電圧差（Ｖ１−Ｖ２）は、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２の電圧差Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなる。
【００５１】
このように、図１のプッシュプル増幅器は、図６の回路と同様に差動増幅器１、２にオフセット電圧が存在しても無負荷時の消費電流を低いレベルに抑えながら、大電流を駆動できるという特徴を有する。
ここで、図６のプッシュプル増幅器の場合、差動差動増幅器１１７に入力する信号電圧Ｖ１あるいはＶ２の信号レベルを基準電圧Ｖｒｅｆ１あるいはＶｒｅｆ２に対して大きく外れることができなかった。このため、低電源電圧のもとでは大電流駆動を達成できなかった。しかし、図１のプッシュプル増幅器の場合、差動増幅器１６の入力端子１８および１９に印加する電圧は差動増幅器１６のゲインＡが十分大きい場合、イマジナリショートの効果によりいつも同じレベルに保たれている。
【００５２】
従って、差動増幅器１６の入力端子１８、１９の信号レベルがいつも同じであり、図６の場合のように入力トランジスタがオフ状態になることがないので、信号電圧Ｖ１およびＶ２が如何なるレベルになろうとも差動増幅器１６の入力トランジスタがオフ状態にならない。このため、第１実施形態によれば、低い電源電圧の下でも、大電流を駆動できるという特徴がある。
以上の説明は、図１に示すようにオフセット調整端子１０が差動増幅器１にある場合だが、そのオフセット調整端子１０が差動増幅器２にある場合にも全く同じ作用をする。
【００５３】
（第２実施形態）
図３は、本発明のプッシュプル増幅器の第２実施形態の構成を示す回路図である。
この第２実施形態は、図３に示すように、図１のオフセット制御部３２の加算器１３を電圧バッファアンプ２０、２１および１組の抵抗２４、２５で実現するとともに、加算器１４を電圧バッファアンプ２２、２３および１組の抵抗２６、２７で実現するようにしたものである。従って、第２実施形態の他の部分の構成は、図１の第１実施形態の構成と同じであるので、同一の構成要素には同一符号を付してその説明を省略する。
【００５４】
次に、加算器１３、１４の構成について説明する。
電圧バッファアンプ２０は、その入力端子に差動増幅器１の出力電圧Ｖ１が印加され、その出力端子が抵抗２４の一方の端子２８に接続されている。また、電圧バッファアンプ２１は、その入力端子１１に入力電圧Ｖ１１が印加され、その出力端子が抵抗２５の一方の端子２９に接続されている。抵抗２４、２５の他方の端子は共通接続され、この共通接続部は差動増幅器１６の非反転入力端子１８に接続されている。
【００５５】
電圧バッファアンプ２３は、その入力端子に差動増幅器２の出力電圧Ｖ２が印加され、その出力端子が抵抗２７の一方の端子３１に接続されている。また、電圧バッファアンプ２２は、その入力端子１２に入力電圧Ｖ１２が印加され、その出力端子が抵抗２６の一方の端子３０に接続されている。抵抗２６、２７の他方の端子は共通接続され、この共通接続部は差動増幅器１６の反転入力端子１９に接続されている。
【００５６】
次に、加算器１３、１４の動作（作用）について、図３を参照して説明する。
いま、抵抗２４と抵抗２５の抵抗値の値が同じであれば、差動増幅器１６の非反転入力端子１８の入力電圧Ｖ３は、端子２８の電圧Ｖ２８と端子２９の電圧Ｖ２９の平均値、すなわち式（１１）のように表される。
Ｖ３＝（Ｖ２８＋Ｖ２９）／２＝（Ｖ１＋Ｖ１１）／２・・・（１１）
（１１）式によれば、抵抗２４、２５は２つの信号である電圧Ｖ２８と電圧Ｖ２９を加算するとともに、その平均値を求めていることになる。言い換えると、抵抗２４、２５は、差動増幅器１の出力電圧Ｖ１と基準電圧である入力電圧Ｖ１１とを加算するとともに、その平均値を求めている。
【００５７】
このような動作により、図１の加算器１３は、抵抗２４、２５と電圧バッファアンプ２０、２１によって実現される。
さらに、抵抗２６と抵抗２７の抵抗値の値が同じであれば、差動増幅器１６の反転入力端子１９の入力電圧Ｖ４は、端子３１の電圧Ｖ３１と端子３０の電圧Ｖ３０の平均値、すなわち式（１２）のように表される。
Ｖ４＝（Ｖ３１＋Ｖ３０）／２＝（Ｖ２＋Ｖ１２）／２・・・（１２）
【００５８】
（１２）式によれば、抵抗２６、２７は２つの信号である電圧Ｖ３０と電圧Ｖ３１を加算するとともに、その平均値を求めていることになる。言い換えると、抵抗２６、２７は、差動増幅器２の出力電圧Ｖ２と基準電圧である入力電圧Ｖ１２とを加算するとともに、その平均値を求めている。
このような動作により、図１の加算器１４は、抵抗２６、２７と電圧バッファアンプ２２、２３によって実現される。
【００５９】
ここで、差動増幅器１、２の各出力端子を抵抗２４、２７に直接接続した場合には、抵抗に電流が流れてその出力端子の電圧が変動する場合がある。これを避けるために入力インピーダンスが十分高い電圧バッファアンプ２０、２３を用いている。電圧バッファアンプ２１、２２についても同様である。
これらの電圧バッファアンプには、例えば図２の差動増幅器の出力端子５０と反転入力端子４６を接続したボルテージフォロワを用いることができる。または、簡便な電圧バッファアンプとしてよく知られているソースフォロワ回路を用いても構わない。
【００６０】
以上のように、図３の第２実施形態の場合も、差動増幅器１６の入力端子１８、１９に印加する電圧は差動増幅器１６のゲインＡが十分に大きい場合には、イマジナリショートの効果により常に同じレベルに保たれている。従って、差動増幅器１６の入力端子１８、１９の信号レベルがいつも同じであり、信号電圧Ｖ１およびＶ２が如何なるレベルになろうとも差動増幅器１６の入力トランジスタがオフ状態にならない。このため、第２実施形態では、低い電源電圧のもとでも、大電流を駆動できるという特徴がある。
【産業上の利用可能性】
【００６１】
本発明のプッシュプル増幅器は、差動増幅器にオフセットが生じてもオフセットを自己補償して２つの差動増幅器の出力電位差を一定にする機能があるため、低消費電流でありながら大電流駆動能力を有する効果がある。
【図面の簡単な説明】
【００６２】
【図１】本発明のプッシュプル増幅器の第１実施形態の全体構成を示すブロック図である。
【図２】図１および図３に示す差動増幅器に使用される差動増幅器を示す回路図である。
【図３】本発明のプッシュプル増幅器の第２実施形態の全体構成を示すブロック図である。
【図４】従来のプッシュプル増幅器の回路図である。
【図５】従来のプッシュプル増幅器をボルテージフォロワ構成にした例を示す回路図である。
【図６】従来のプッシュプル増幅器の別の回路図である。
【図７】図６に示す差動差動増幅器の回路図である。
【図８】本発明および従来の回路に用いられている差動増幅器の回路図である。
【図９】第１基準電圧発生回路の構成を示す回路図である。
【図１０】第２基準電圧発生回路の構成を示す回路図である。
【符号の説明】
【００６３】
１、２ 差動増幅器
３ Ｐ型のＭＯＳトランジスタ
４ Ｎ型のＭＯＳトランジスタ
１３、１４ 加算器
１６ 差動増幅器
２０〜２３ 電圧バッファアンプ
２４〜２７ 抵抗
３２ オフセット制御部
【技術分野】
【０００１】
本発明は、無駆動時の消費電流が低くかつ高い電流駆動能力を有するプッシュプル増幅器に関するものである。
【背景技術】
【０００２】
従来のプッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的および電源電圧などの条件によって使い分けている。
図４に示すプッシュプル増幅器は、低い出力抵抗でかつ出力の動作範囲が広いという特徴を有するものである（例えば、非特許文献１参照）。このプッシュプル増幅器は、図示のように、差動増幅器１０１と、差動増幅器１０２と、Ｐ型のＭＯＳトランジスタ１０３およびＮ型のＭＯＳトランジスタ１０４からなる出力増幅部１１５と、を備えている。
【０００３】
また、このプッシュプル増幅器は、反転入力端子１０５と非反転入力端子１０６とを有し、反転入力端子１０５が差動増幅器１０１および差動増幅器１０２の各非反転入力端子に接続され、非反転入力端子１０６が差動増幅器１０１および差動増幅器１０２の各反転入力端子に接続されている。差動増幅器１０１の出力端子１０７はＭＯＳトランジスタ１０３のゲートに接続され、差動増幅器１０２の出力端子１０８はＭＯＳトランジスタ１０４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子１０９を備えている。
図５は、図４に示す従来のプッシュプル増幅器をボルテージフォロワの構成にした回路であり、図４に示す出力端子１０９と反転入力端子１０５とを接続している。そして、その出力端子１０９に抵抗値がＲである負荷抵抗１１０の一端側が接続され、その他端側がアナロググランド１１１に接続されている。
【０００４】
次に、図５に示すプッシュプル増幅器の動作について説明する。
図５において、非反転入力端子１０６の入力電圧がアナロググランドの場合、出力端子１０９の電圧も入力と同じとなり、すなわちアナロググランドの電圧になる。この時、抵抗１１０の両端の電圧差はゼロであるので、抵抗１１０に電流は流れない。このため、出力増幅部を構成するＭＯＳトランジスタ１０３とＭＯＳトランジスタ１０４に流れる電流は、いわゆる無負荷時の電流が流れているのみである。
【０００５】
次に、非反転入力端子１０６の入力電圧がアナロググランドの電圧よりも高くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて上昇する。このため、出力端子１０７、１０８の各電圧は下降して、Ｐ型のＭＯＳトランジスタ１０３はより多くの電流を供給でき、Ｎ型のＭＯＳトランジスタ１０４は電流がより少なくなるようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は上昇して、最終的には入力端子１０６と出力端子１０９の電圧は等しくなる。
【０００６】
逆に、非反転入力端子１０６の入力電圧がアナロググランドの電圧よりも低くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて下降する。このため、出力端子１０７、１０８の各電圧は上昇して、Ｐ型のＭＯＳトランジスタ１０３はより少ない電流を供給し、Ｎ型のＭＯＳトランジスタ１０４は電流をより多く供給するようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は下降して最終的には、入力端子１０６と出力端子１０９電圧は等しくなる。
【０００７】
このように、ＭＯＳトランジスタ１０３，１０４の各ゲートに印加する電圧は同じ方向に同じ電圧だけシフトするので、一方が強くオンするとき他方は弱くオンすることになり、プッシュプル動作することが理解できる。しかも、それぞれのゲートに印加する電圧は差動増幅器が理想的に動作するなら正の電源から負の電源まで印加できるので、出力増幅部の電流供給能力に優れているという特徴がある。
【０００８】
しかし、このプッシュプル増幅器は、差動増幅器１０１および差動増幅器１０２のオフセットに弱いという欠点がある。
例えば、差動増幅器１０１にオフセット電圧が＋１０〔ｍＶ〕あると仮定する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１０００〔ｍＶ〕だけ正の電源であるＶｄｄの方向へずれる。この場合には、Ｐ型のＭＯＳトランジスタ１０３はほぼオフ状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。しかし、このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
【０００９】
これを具体的に説明すると、Ｐ型のＭＯＳトランジスタ１０３からの電流の供給はほぼゼロでＮ型のＭＯＳトランジスタ１０４がある電流を流すと出力端子１０９の出力電圧は下降する。これによって、差動増幅器１０２の非反転入力端子の電圧が下降するので、差動増幅器１０２の出力端子１０８の電圧も下がり、Ｎ型ＭＯＳトランジスタ１０４に流れる電流量は大幅に減る。
一方、差動増幅器１０１の非反転入力端子の電圧は下がり、差動増幅器１０１の出力端子１０７の電圧も下がり、電流が少し流れるようになって、最終的に、ＭＯＳトランジスタ１０３、１０４の電流量が同じになったところで安定状態になる。 ただし、そのオフセットが大きい場合には、ＭＯＳトランジスタ１０３、１０４に流れる電流はオフ状態で安定することがある。
【００１０】
ここで、差動増幅器１０１、１０２の出力端子１０７、１０８の電圧差について考えてみると、オフセットが１０〔ｍＶ〕で差動増幅器１０１、１０２のゲインが１００倍の時には、その出力電圧差は本来の設計値より１〔Ｖ〕大きくなるため、出力増幅部に流れる電流は極めて少ない値またはゼロになる。電流が少ない状態では、ＭＯＳトランジスタのｇｍ値も非常に小さい値になり位相シフトが大きくなり、結果的に回路は不安定で発振を起こすことになる。
【００１１】
次に、差動増幅器１０１にオフセット電圧が−１０〔ｍＶ〕ある場合について説明する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１〔Ｖ〕だけ負の電源であるＶｓｓの方向へずれる。この場合、Ｐ型のＭＯＳトランジスタ１０３は大きくオンした状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
ただし、それぞれの出力電圧差は本来の設計値より１〔Ｖ〕小さくなるため、出力増幅部に流れる電流は極めて大きい値になる。その電流が大きいと、外部負荷を駆動しない時でも多くの電流が流れることになり、プッシュプル増幅器を用いる意味がなくなる。
【００１２】
以上の説明からわかるように、図５に示す従来のプッシュプル増幅器では、オフセットが本来の値より正に大きくなっても、あるいは負に大きくなっても上記のような不具合が発生する。
このような不具合を解消するためのプッシュプル増幅器を、図６に示す。このプッシュプル増幅器は、差動増幅器１００、差動増幅器１０２のオフセット電圧に無関係に無駆動時の消費電流が低くかつ高い電流駆動能力を有する低い出力抵抗であって、しかも出力の動作範囲が広いという特徴を有する（特許文献１参照）。
【００１３】
また、このプッシュプル増幅器は、図４のプッシュプル増幅器に対して、オフセット制御部１１７が追加され、かつ、差動増幅器１０１がオフセット電圧を調整するためのオフセット調整端子１１０を有する差動増幅器１００に置き換わっている点を除き、他の部分の構成は同じである。
オフセット制御部１１７は、図６に示すように、２つの非反転入力端子１２１ａ、１２１ｃ、２つの反転入力端子１２１ｂ、１２１ｄ、および１つの出力端子１２１ｅを有する、４入力１出力の差動差動増幅器１２１からなる。
【００１４】
差動差動増幅器１２１の非反転入力端子１２１ａに差動増幅器１００の出力電圧Ｖ１が供給され、差動差動増幅器１２１の反転入力端子１２１ｄに差動増幅器１０２の出力電圧Ｖ２が供給されるようになっている。また、差動差動増幅器１２１の非反転入力端子１２１ｃが基準電圧供給端子１２０に接続され、その端子１２０に第２基準電圧Ｖｒｅｆ２が供給されるようになっている。さらに、差動差動増幅器１２１の反転入力端子１２１ｂが基準電圧供給端子１１９に接続され、その端子１１９に第１基準電圧Ｖｒｅｆ１が供給されるようになっている。また、差動差動増幅器１２１の出力端子１２１ｅは、差動増幅器１００のオフセット調整端子１１０に接続されている。
【００１５】
次に、差動差動増幅器１２１に適用できる回路の構成例について、図７を参照して説明する。
図７に示す差動差動増幅器１２１は、Ｎ型のＭＯＳトランジスタＭ１、Ｍ２、Ｍ５から構成される差動入力部１３１と、Ｎ型のＭＯＳトランジスタＭ３、Ｍ４、Ｍ６から構成される差動入力部１３２と、Ｐ型のＭＯＳトランジスタＭ７、Ｍ８と、を備えている。ここで、ＭＯＳトランジスタＭ７、Ｍ８は、差動入力部１３１と差動入力部１３２との共通の負荷として使用される。
【００１６】
また、この差動差動増幅器１２１は、図７に示すように、第１の非反転入力端子１３４と、第１の反転入力端子１３５と、第２の反転入力端子１３６と、第２の非反転入力端子１３７と、出力端子１３８とを備えている。
さらに詳述すると、ＭＯＳトランジスタＭ１、Ｍ２は差動対を構成し、ＭＯＳトランジスタＭ１のゲートは第１の非反転入力端子１３４に接続され、ＭＯＳトランジスタＭ２のゲートは第１の反転入力端子１３５に接続されている。ＭＯＳトランジスタＭ３、Ｍ４は差動対を構成し、ＭＯＳトランジスタＭ３のゲートは第２の反転入力端子１３６に接続され、ＭＯＳトランジスタＭ４のゲートは第２の非反転入力端子１３７に接続されている。
【００１７】
ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ１、Ｍ２の定電流源として機能し、ＭＯＳトランジスタＭ６は、ＭＯＳトランジスタＭ３、Ｍ４の定電流源として機能するものである。このため、ＭＯＳトランジスタＭ５、Ｍ６の各ゲートはバイアス端子１３９に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。ＭＯＳトランジスタＭ７、Ｍ８の各ゲートは、ＭＯＳトランジスタＭ８のドレインと接続されている。
【００１８】
次に、図７に示す差動差動増幅器の動作について説明する。
いま、図７に示す差動差動増幅器において、入力端子１３４、１３５に入力電圧Ｖａ、Ｖｂが供給され、入力端子１３６、１３７に入力電圧Ｖｃ、Ｖｄが供給されているものとする。また、出力端子１３８の出力電圧を図７に対応させてＶ６とすると、これらの電圧の関係は次式で表される。
Ｖ６＝Ａ１（Ｖａ−Ｖｂ）＋Ａ２（Ｖｄ−Ｖｃ）・・・（１）
【００１９】
ここで、（１）式中のＡ１は入力端子１３４、１３５から出力端子１３８に対するゲイン（利得）であり、Ａ２は入力端子１３６、１３７から出力端子１３８に対するゲインである。
いま、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズが同じで、かつ、ＭＯＳトランジスタＭ５、Ｍ６の各サイズが同じであるとすると、ゲインＡ１、Ａ２は等しくなるので、Ａ１＝Ａ２＝Ａとおくことができ、（１）式は（２）式のように書き直すことができる。
Ｖ６＝Ａ（Ｖａ−Ｖｃ＋Ｖｄ−Ｖｂ）・・・（２）
【００２０】
ここで、Ｖｂとして第１基準電圧Ｖｒｅｆ１を用い、Ｖｄとしてその第２基準電圧Ｖｒｅｆ２を用いると、さらにＶａには図６のＶ１を入力電圧とし、Ｖｃには図６のＶ２を入力電圧とすると、（２）式は次の（３）式のようになる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（３）
また、差動増幅器１００のオフセット調整端子１１０に入力される電圧Ｖ６と、差動増幅器１００の出力電圧Ｖ１との関係式が、次の（４）式のように反転の関係にあるとする。
Ｖ１＝−Ｂ・Ｖ６ ・・・（４）
ここで、Ｂは正の定数である。
【００２１】
ところで、差動増幅器１００と差動増幅器１０２の出力の電圧差である（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２よりも大きな場合、（３）式により差動差動増幅器１２１の出力電圧Ｖ６はより大きくなり、（４）式により差動増幅器１００の出力電圧Ｖ１は下がる。また逆に、その電圧差（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２よりも小さい場合、（３）式により差動差動増幅器１２１の出力電圧Ｖ６はより小さくなり、（４）式により差動増幅器１００の出力電圧Ｖ１は上がる。
【００２２】
このような動作により、上記のゲインＡとゲインＢの積である（Ａ・Ｂ）が十分大きい場合には、電位差（Ｖ１−Ｖ２）は基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなる。これを式によって説明すると、上記の（Ａ・Ｂ）が十分に大きいと、（３）式の右辺はゼロとなるため、次の（６）式が得られる。
（Ｖ１−Ｖ２）−Ｖｒｅｆ１＋Ｖｒｅｆ２＝０ ・・・（６）
すなわち、オフセット制御部１１７は、次の（７）式になるような制御を行う。
Ｖ１−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２ ・・・（７）
【００２３】
従って、オフセット制御部１１７は、差動増幅器１００と差動増幅器１０２の出力の電圧差である（Ｖ１−Ｖ２）の値が基準電圧Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなるような制御を行う。
以上の説明は、図６に示すように、オフセット調整端子１１０が差動増幅器１００にある場合だが、そのオフセット調整端子１１０が差動増幅器１０２にある場合にも全く同じ作用をする。
【００２４】
次に、差動増幅器１００または差動増幅器１０２において、オフセットを調整する方法について図８を参照して説明する。まず、図８に示す負荷用のＰ型のＭＯＳトランジスタ４３、４４のウエル電圧の制御について説明する。
いま、ウエル電圧Ｖｗとソース電圧Ｖｓの差の電圧をＶｓｗ＝Ｖｓ−Ｖｗとすると、ＭＯＳトランジスタのしきい値ＶｔｈｐとＶｓｗの間には、次の（８）式のような関係式が一次近似として成立する。
Ｖｔｈｐ＝Ｖｔｈｏ＋γ・Ｖｓｗ ・・・（８）
【００２５】
ここで、ＶｔｈｏはＶｓｗ＝０のときのしきい値で、γは比例定数で通常は０．１〜０．５程度の値になる。（８）式によれば、ウエル電圧Ｖｗが変化すると、ＭＯＳトランジスタのしきい値Ｖｔｈｐが変化することになる。このため、差動増幅器１において、一対からなるＭＯＳトランジスタ４３、４４のしきい値に差が生ずると、オフセットが発生することが知られている（例えば非特許文献２参照）。
【００２６】
従って、Ｐ型のＭＯＳトランジスタ４３、４４のいずれか一方のウエル電圧を固定値に設定し、他方のウエル電圧を可変制御することで、オフセット電圧を制御することが可能になる。
そこで、図８に示す差動増幅器１では、ＭＯＳトランジスタ４３のウエルと接続する端子４７にはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ４４のウエルと接続する端子４８にはウエル電圧として可変電圧を供給するようにした。
【００２７】
この場合、端子４８の電圧が端子４７の電圧より高くなると、（８）式によりＭＯＳトランジスタ４４のしきい値は負側に大きくなり、ＭＯＳトランジスタ４４に流れる電流がＭＯＳＦＥＴ４３に流れる電流よりも減少して、出力端子５０の電圧は下がる。逆に、端子４８の電圧が端子４７の電圧より低くなると、ＭＯＳトランジスタ４４のしきい値は負側に小さくなり、ＭＯＳトランジスタ４４に流れる電流がＭＯＳＦＥＴ４３に流れる電流よりも増加して、出力端子５０の電圧は上がる。
【００２８】
ここで、図４に示す従来のプッシュプル増幅器では、差動増幅器１０１または差動増幅器１０２において発生するオフセットによって、出力増幅部のＭＯＳトランジスタ１０３、１０４の電流が設計値よりも過剰に流れたり、逆にわずかしか流れなくなるという不具合があった。
しかし、図６に示すプッシュプル増幅器によれば、差動増幅器１００または差動増幅器１０２においてオフセット電圧が発生しても、出力電圧差をいつも一定に制御できるので、出力増幅部１１５のＭＯＳトランジスタ１０３、１０４の無負荷時電流をいつも一定に保つことができる。
【００２９】
以上説明したように、図６のプッシュプル増幅器ではオフセット制御部１１７を備え、差動増幅器１００と差動増幅器１０２の出力電位差をいつも基準電圧に等しくなるように制御したので、無信号時の消費電流を小さくすることができる。
次に、図６のプッシュプル増幅器において、端子１１９および端子１２０に供給される第１基準電圧Ｖｒｅｆ１、および第２基準電圧Ｖｒｅｆ２の値について説明する。
図９は、第１基準電圧Ｖｒｅｆ１を生成するための第１基準電圧生成回路の構成を示す回路図である。
【００３０】
第１基準電圧生成回路は、図９に示すように、電流値がＩｒｅｆである定電流源６０と、ダイオード接続されたＰ型のＭＯＳトランジスタ６１とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ６１のドレインに発生する電圧を第１基準電圧Ｖｒｅｆ１として出力するために、そのドレインが出力端子６２に接続されている。
ここで、仮に、ＭＯＳトランジスタ６１と図６に示すＭＯＳトランジスタ１０３のトランジスタサイズが同じで、かつ、Ｖ１＝Ｖｒｅｆ１の時には、これらの両ＭＯＳトランジスタ６１、１０３は電流ミラーの関係を有するので、図６に示すＭＯＳトランジスタ１０３に流れる電流値はＩｒｅｆとなる。
【００３１】
図１０は、第２基準電圧Ｖｒｅｆ２を生成するための第２基準電圧生成回路の構成を示す回路図である。
この第２基準電圧生成回路は、図１０に示すように、電流値がＩｒｅｆである電流源６３と、ダイオード接続されたＮ型のＭＯＳトランジスタ６４とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ６４のドレインに発生する電圧を第２基準電圧Ｖｒｅｆ２として出力するために、そのドレインが出力端子６５に接続されている。
【００３２】
ここで、仮に、ＭＯＳトランジスタ６４と図６に示すＭＯＳトランジスタ１０４のトランジスタサイズが同じで、かつ、Ｖ２＝Ｖｒｅｆ２の時には、これらの両ＭＯＳトランジスタ６４、１０４は電流ミラーの関係を有するので、図６に示すＭＯＳトランジスタ１０４に流れる電流値はＩｒｅｆとなる。
従って、図６に示すプッシュプル増幅回路において、（７）式が実現できて、かつ出力電流がゼロすなわち無負荷の時の、ＭＯＳトランジスタ１０３、１０４に流れる電流をＩｒｅｆによって設定できる。
【００３３】
上記のように、差動増幅器１００、１０２は、オフセット電圧が存在していてもＭＯＳトランジスタ１０３、１０４に流れる電流は常にＩｒｅｆになっている。さらに、図６の回路は、電源電圧が変動しても、また温度、プロセスによってＭＯＳトランジスタのしきい値電圧が変動しても、ＭＯＳトランジスタ１０３、１０４に流れる電流は図９および図１０のＭＯＳトランジスタと電流ミラーの関係を有しているため、それらの影響を受けることなく常にＩｒｅｆになる。
【００３４】
以上説明したように、図６に示すプッシュプル増幅器によれば、出力増幅部１１５を構成するＭＯＳトランジスタ１０３、１０４に無負荷時に流れる電流を、任意の設定値になるように制御できる。
さて、図６においてＭＯＳトランジスタ１０３、１０４が大きな出力電流を駆動するには、ＭＯＳトランシスタ１０３、１０４のゲートに印加する信号をより大きくすれば良い。例えば、ＭＯＳトランジスタ１０４の場合、図６における電圧Ｖ２が基準電圧Ｖｒｅｆ２のレベルよりはるかに高くなる。
【００３５】
この時に、図７に示す差動差動増幅器１２１において、差動増幅器１０２の出力電圧Ｖ２を受ける入力トランジスタＭ３のゲート電圧と、基準電圧Ｖｒｅｆ２を受けるトランジスタＭ４のゲート電圧との差が大きくなりすぎると、ゲート電圧が低いほうであるトランジスタＭ４がオフ状態になる。
これを避けるために、これら入力トランジスタＭ３、Ｍ４のオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ）の値を大きくすれば良いが、プロセス変動および高いゲート電圧における移動度劣化を考慮すると、オーバードライブ電圧を大きくさせるには限界がある。このため、効率良く、大電流を駆動することは困難である。
これらの点は、図７の差動差動増幅器１２１において、差動増幅器１００の出力電圧Ｖ１を受ける入力トランジスタＭ１のゲート電圧と、基準電圧Ｖｒｅｆ１を受けるトランジスタＭ２のゲート電圧との差が大きな場合も同様である。
【００３６】
【非特許文献１】Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著 浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻、第４版 培風館 ４５１ページ
【非特許文献２】Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻、第４版 培風館 ５０８ページ
【特許文献１】特開２００６−５６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
そこで、本発明の目的は、上記の点に鑑み、差動増幅器で発生するオフセットの影響を排除でき、しかもオーバードライブ電圧に依存することなく、出力トランジスタのゲート電圧のピーク値を従来よりも一層高いレベルにできるようにし、低消費電流で従来よりも高い出力電流を得ることができるプッシュプル増幅器を提供することにある。
【課題を解決するための手段】
【００３８】
上記課題を解決して本発明の目的を達成するために、請求項に係る各発明は以下のように構成した。
すなわち、請求項１に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と第１の基準値の第１平均値、および前記第２差動増幅器の出力信号と第２の基準値の第２平均値とをそれぞれ求め、この求めた第１の平均値と第２の平均値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給する。
【００３９】
請求項２に係る発明は、請求項１に係る発明において、前記オフセット制御部は、前記第１差動増幅器の出力信号と前記第１の基準値の平均値を求める第１平均値算出回路と、前記第２差動増幅器の出力信号と前記第２の基準値の平均値を求める第２平均値算出回路と、前記第１平均値算出回路の出力と前記第２平均値算出回路の出力との差を求める減算回路と、前記減算回路の出力信号を増幅する増幅回路と、からなる。
【００４０】
請求項３に係る発明は、請求項２に係る発明において、前記第１または第２平均値算出回路は、それぞれ一方の端子が共通接続された１組の抵抗と、これら抵抗の他方の端子から入力信号を入力するための１組の入力端子から構成されており、前記１組の入力端子から入力信号を印加して、前記共通接続端子から平均値となる信号を取り出すための出力端子を有する。
請求項４に係る発明は、請求項３に係る発明において、前記第１または第２平均値算出回路は、前記１組の入力端子と前記１組の抵抗の間に、電圧バッファアンプを備えている。
請求項５に係る発明は、請求項２〜４に係る発明において、前記減算回路と前記増幅回路は、差動増幅器で構成されている。
【００４１】
請求項６に係る発明は、請求項１〜５に係る発明において、前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続する。
請求項７に係る発明は、請求項１〜５に係る発明において、前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続する。
【００４２】
請求項８に係る発明は、請求項１〜７に係る発明において、前記第１の基準値を発生する第１基準値発生回路と、前記第２の基準値を発生する第２基準値発生回路と、をさらに備え、前記第１基準値発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準値として出力するようになっており、前記第２基準値発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準値として出力するようになっている。
【発明の効果】
【００４３】
このような構成からなる本発明によれば、低消費電流で、かつＭＯＳトランジスタがオフになる状態を回避できるため、従来のものに比べ大きな駆動能力を有するプッシュプル増幅器を提供できる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態について図面を参照して説明する。
（第１実施形態）
図１は本発明のプッシュプル増幅器の第１実施形態の構成を示すブロック図である。
この第１実施形態は、図１に示すように、オフセット電圧を調整するためのオフセット調整端子１０を有する差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、加算器１３、１４および差動増幅器１６からなるオフセット制御部３２と、を備えている。
【００４５】
また、このプッシュプル増幅器は、反転入力端子５と非反転入力端子６とを有し、反転入力端子５が差動増幅器１および差動増幅器２の各非反転入力端子に接続され、非反転入力端子６が差動増幅器１および差動増幅器２の各反転入力端子に接続されている。差動増幅器１の出力端子７はＭＯＳトランジスタ３のゲートに接続され、差動増幅器２の出力端子８はＭＯＳトランジスタ４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子９を備えている。
【００４６】
図１のプッシュプル増幅器は、図６のプッシュプル増幅器のオフセット制御部１１７をオフセット制御部３２に置き換えたものであり、その他の部分の構成は図６の構成と同じである。このため、第１実施形態の差動増幅器１、２および出力増幅部１５は、図６の差動増幅器１００、１０２および出力増幅部１１５に相当し、オフセット調整端子１０を有する差動増幅器１は、図８の回路から構成される。従って、差動増幅器１のオフセット調整端子１０は、図８の回路の端子４８に相当する。
なお、図８の回路において、ＭＯＳトランジスタ４３、４４に代えて、入力用のＭＯＳトランジスタ４１、４２を利用し、ＭＯＳトランジスタ４１のウエルにはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ４２のウエルにはウエル電圧として可変電圧を供給するようにしても、上述の図８の回路と同様の効果が得られる。
【００４７】
次に、オフセット制御部３２の構成について説明する。
オフセット制御部３２は、上記のように加算器１３、１４と差動増幅器１６とを備え、これらによって差動増幅器１のオフセットを調整する制御信号を生成し、この制御信号がオフセット調整端子１０に供給される。
加算器１３は、２つの入力端子７、１１を有し、入力端子７に印加される電圧Ｖ１と入力端子１１に印加される電圧Ｖ１１とを加算し、その結果を電圧Ｖ３として出力する。加算器１４は、２つの入力端子８、１２を有し、入力端子８に印加される電圧Ｖ２と入力端子１２に印加される電圧Ｖ１２とを加算し、その結果を電圧Ｖ４として出力する。差動増幅器１６は、非反転入力端子１８と反転入力端子１９を有し、入力端子１８に印加される電圧Ｖ３と入力端子１９に印加される電圧Ｖ４の差を求め、この求めた差の電圧を増幅して出力端子１７に電圧Ｖ６を出力する。
【００４８】
図２は、図１のオフセット制御部３２を構成する差動増幅器１６の具体的な回路例である。この差動増幅器１６は、図８の差動増幅器１００とその基本的な構成が同じであり、負荷用のＭＯＳトランジスタ４３、４４のウエル電圧として正の電源電圧であるＶｄｄを使用する点が異なる。
【００４９】
次に、このような構成の第１実施形態の動作例について、図１を参照して説明する。
ここでは、差動増幅器１、２および出力増幅部１５におけるプッシュプル動作は、図６の差動増幅器１００、１０２および出力増幅部１１５におけるプッシュプル動作と同様であるので、その説明は省略し、オフセット制御部３２の動作について説明する。
図１において、いま加算器１３の入力端子７、１１に入力電圧Ｖ１、Ｖ１１が供給され、加算器１４の入力端子８、１２に入力電圧Ｖ２、Ｖ１２が供給されているものとする。また、差動増幅器１６の出力端子１７の出力電圧をＶ６とすると、これらの電圧の関係は次式で表される。
Ｖ６＝Ａ〔（Ｖ１＋Ｖ１１）−（Ｖ２＋Ｖ１２）〕・・・（９）
【００５０】
ここで、（９）式中のＡは差動増幅器１６の入力端子１８、１９から出力端子１７に対するゲイン（利得）である。
ここで、入力電圧Ｖ１２として第１基準電圧Ｖｒｅｆ１を用い、入力電圧Ｖ１１として第２基準電圧Ｖｒｅｆ２を用いると、（９）式は以下の（１０）式のようになる。なお、第１基準電圧Ｖｒｅｆ１は図９の基準電圧発生回路を使用して発生でき、第２基準電圧Ｖｒｅｆ２は図１０の基準電圧発生回路を使用して発生できる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１０）
（１０）式は、図６で説明したプッシュプル増幅器におけるオフセット制御部１１７の出力電圧を表す式（３）と同じである。従って、図６のプッシュプル増幅器と同様に、オフセット制御部３２の働きにより差動増幅器１と差動増幅器２の出力の電圧差（Ｖ１−Ｖ２）は、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２の電圧差Ｖｒｅｆ１−Ｖｒｅｆ２に等しくなる。
【００５１】
このように、図１のプッシュプル増幅器は、図６の回路と同様に差動増幅器１、２にオフセット電圧が存在しても無負荷時の消費電流を低いレベルに抑えながら、大電流を駆動できるという特徴を有する。
ここで、図６のプッシュプル増幅器の場合、差動差動増幅器１１７に入力する信号電圧Ｖ１あるいはＶ２の信号レベルを基準電圧Ｖｒｅｆ１あるいはＶｒｅｆ２に対して大きく外れることができなかった。このため、低電源電圧のもとでは大電流駆動を達成できなかった。しかし、図１のプッシュプル増幅器の場合、差動増幅器１６の入力端子１８および１９に印加する電圧は差動増幅器１６のゲインＡが十分大きい場合、イマジナリショートの効果によりいつも同じレベルに保たれている。
【００５２】
従って、差動増幅器１６の入力端子１８、１９の信号レベルがいつも同じであり、図６の場合のように入力トランジスタがオフ状態になることがないので、信号電圧Ｖ１およびＶ２が如何なるレベルになろうとも差動増幅器１６の入力トランジスタがオフ状態にならない。このため、第１実施形態によれば、低い電源電圧の下でも、大電流を駆動できるという特徴がある。
以上の説明は、図１に示すようにオフセット調整端子１０が差動増幅器１にある場合だが、そのオフセット調整端子１０が差動増幅器２にある場合にも全く同じ作用をする。
【００５３】
（第２実施形態）
図３は、本発明のプッシュプル増幅器の第２実施形態の構成を示す回路図である。
この第２実施形態は、図３に示すように、図１のオフセット制御部３２の加算器１３を電圧バッファアンプ２０、２１および１組の抵抗２４、２５で実現するとともに、加算器１４を電圧バッファアンプ２２、２３および１組の抵抗２６、２７で実現するようにしたものである。従って、第２実施形態の他の部分の構成は、図１の第１実施形態の構成と同じであるので、同一の構成要素には同一符号を付してその説明を省略する。
【００５４】
次に、加算器１３、１４の構成について説明する。
電圧バッファアンプ２０は、その入力端子に差動増幅器１の出力電圧Ｖ１が印加され、その出力端子が抵抗２４の一方の端子２８に接続されている。また、電圧バッファアンプ２１は、その入力端子１１に入力電圧Ｖ１１が印加され、その出力端子が抵抗２５の一方の端子２９に接続されている。抵抗２４、２５の他方の端子は共通接続され、この共通接続部は差動増幅器１６の非反転入力端子１８に接続されている。
【００５５】
電圧バッファアンプ２３は、その入力端子に差動増幅器２の出力電圧Ｖ２が印加され、その出力端子が抵抗２７の一方の端子３１に接続されている。また、電圧バッファアンプ２２は、その入力端子１２に入力電圧Ｖ１２が印加され、その出力端子が抵抗２６の一方の端子３０に接続されている。抵抗２６、２７の他方の端子は共通接続され、この共通接続部は差動増幅器１６の反転入力端子１９に接続されている。
【００５６】
次に、加算器１３、１４の動作（作用）について、図３を参照して説明する。
いま、抵抗２４と抵抗２５の抵抗値の値が同じであれば、差動増幅器１６の非反転入力端子１８の入力電圧Ｖ３は、端子２８の電圧Ｖ２８と端子２９の電圧Ｖ２９の平均値、すなわち式（１１）のように表される。
Ｖ３＝（Ｖ２８＋Ｖ２９）／２＝（Ｖ１＋Ｖ１１）／２・・・（１１）
（１１）式によれば、抵抗２４、２５は２つの信号である電圧Ｖ２８と電圧Ｖ２９を加算するとともに、その平均値を求めていることになる。言い換えると、抵抗２４、２５は、差動増幅器１の出力電圧Ｖ１と基準電圧である入力電圧Ｖ１１とを加算するとともに、その平均値を求めている。
【００５７】
このような動作により、図１の加算器１３は、抵抗２４、２５と電圧バッファアンプ２０、２１によって実現される。
さらに、抵抗２６と抵抗２７の抵抗値の値が同じであれば、差動増幅器１６の反転入力端子１９の入力電圧Ｖ４は、端子３１の電圧Ｖ３１と端子３０の電圧Ｖ３０の平均値、すなわち式（１２）のように表される。
Ｖ４＝（Ｖ３１＋Ｖ３０）／２＝（Ｖ２＋Ｖ１２）／２・・・（１２）
【００５８】
（１２）式によれば、抵抗２６、２７は２つの信号である電圧Ｖ３０と電圧Ｖ３１を加算するとともに、その平均値を求めていることになる。言い換えると、抵抗２６、２７は、差動増幅器２の出力電圧Ｖ２と基準電圧である入力電圧Ｖ１２とを加算するとともに、その平均値を求めている。
このような動作により、図１の加算器１４は、抵抗２６、２７と電圧バッファアンプ２２、２３によって実現される。
【００５９】
ここで、差動増幅器１、２の各出力端子を抵抗２４、２７に直接接続した場合には、抵抗に電流が流れてその出力端子の電圧が変動する場合がある。これを避けるために入力インピーダンスが十分高い電圧バッファアンプ２０、２３を用いている。電圧バッファアンプ２１、２２についても同様である。
これらの電圧バッファアンプには、例えば図２の差動増幅器の出力端子５０と反転入力端子４６を接続したボルテージフォロワを用いることができる。または、簡便な電圧バッファアンプとしてよく知られているソースフォロワ回路を用いても構わない。
【００６０】
以上のように、図３の第２実施形態の場合も、差動増幅器１６の入力端子１８、１９に印加する電圧は差動増幅器１６のゲインＡが十分に大きい場合には、イマジナリショートの効果により常に同じレベルに保たれている。従って、差動増幅器１６の入力端子１８、１９の信号レベルがいつも同じであり、信号電圧Ｖ１およびＶ２が如何なるレベルになろうとも差動増幅器１６の入力トランジスタがオフ状態にならない。このため、第２実施形態では、低い電源電圧のもとでも、大電流を駆動できるという特徴がある。
【産業上の利用可能性】
【００６１】
本発明のプッシュプル増幅器は、差動増幅器にオフセットが生じてもオフセットを自己補償して２つの差動増幅器の出力電位差を一定にする機能があるため、低消費電流でありながら大電流駆動能力を有する効果がある。
【図面の簡単な説明】
【００６２】
【図１】本発明のプッシュプル増幅器の第１実施形態の全体構成を示すブロック図である。
【図２】図１および図３に示す差動増幅器に使用される差動増幅器を示す回路図である。
【図３】本発明のプッシュプル増幅器の第２実施形態の全体構成を示すブロック図である。
【図４】従来のプッシュプル増幅器の回路図である。
【図５】従来のプッシュプル増幅器をボルテージフォロワ構成にした例を示す回路図である。
【図６】従来のプッシュプル増幅器の別の回路図である。
【図７】図６に示す差動差動増幅器の回路図である。
【図８】本発明および従来の回路に用いられている差動増幅器の回路図である。
【図９】第１基準電圧発生回路の構成を示す回路図である。
【図１０】第２基準電圧発生回路の構成を示す回路図である。
【符号の説明】
【００６３】
１、２ 差動増幅器
３ Ｐ型のＭＯＳトランジスタ
４ Ｎ型のＭＯＳトランジスタ
１３、１４ 加算器
１６ 差動増幅器
２０〜２３ 電圧バッファアンプ
２４〜２７ 抵抗
３２ オフセット制御部
【特許請求の範囲】
【請求項１】
非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、
互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、
前記第１差動増幅器の出力信号と第１の基準値の第１平均値、および前記第２差動増幅器の出力信号と第２の基準値の第２平均値とをそれぞれ求め、この求めた第１の平均値と第２の平均値との差に応じた制御信号を生成するオフセット制御部と、を備え、
前記第１差動増幅器および前記第２差動増幅器のうち一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給することを特徴とするプッシュプル増幅器。
【請求項２】
前記オフセット制御部は、
前記第１差動増幅器の出力信号と前記第１の基準値の平均値を求める第１平均値算出回路と、
前記第２差動増幅器の出力信号と前記第２の基準値の平均値を求める第２平均値算出回路と、
前記第１平均値算出回路の出力と前記第２平均値算出回路の出力との差を求める減算回路と、
前記減算回路の出力信号を増幅する増幅回路と、
からなることを特徴とする請求項１に記載のプッシュプル増幅器。
【請求項３】
前記第１または第２平均値算出回路は、
それぞれ一方の端子が共通接続された１組の抵抗と、これら抵抗の他方の端子から入力信号を入力するための１組の入力端子から構成されており、前記１組の入力端子から入力信号を印加して、前記共通接続端子から平均値となる信号を取り出すための出力端子を有することを特徴とする請求項２に記載のプッシュプル増幅器。
【請求項４】
前記第１または第２平均値算出回路は、
前記１組の入力端子と前記１組の抵抗の間に、電圧バッファアンプを備えていることを特徴とする請求項３に記載のプッシュプル増幅器。
【請求項５】
前記減算回路と前記増幅回路は、差動増幅器で構成されていることを特徴とする請求項２乃至請求項４のうちのいずれかに記載のプッシュプル増幅器。
【請求項６】
前記オフセット調整端子を有する差動増幅器は、
入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続することを特徴とした請求項１乃至請求項５のうちのいずれかに記載のプッシュプル増幅器。
【請求項７】
前記オフセット調整端子を有する差動増幅器は、
負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続することを特徴とした請求項１乃至請求項５のうちのいずれかに記載のプッシュプル増幅器。
【請求項８】
前記第１の基準値を発生する第１基準値発生回路と、前記第２の基準値を発生する第２基準値発生回路と、をさらに備え、
前記第１基準値発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準値として出力するようになっており、
前記第２基準値発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準値として出力するようになっていることを特徴とする請求項１乃至請求項７のうちのいずれかに記載のプッシュプル増幅器。
【請求項１】
非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、
互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、
前記第１差動増幅器の出力信号と第１の基準値の第１平均値、および前記第２差動増幅器の出力信号と第２の基準値の第２平均値とをそれぞれ求め、この求めた第１の平均値と第２の平均値との差に応じた制御信号を生成するオフセット制御部と、を備え、
前記第１差動増幅器および前記第２差動増幅器のうち一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給することを特徴とするプッシュプル増幅器。
【請求項２】
前記オフセット制御部は、
前記第１差動増幅器の出力信号と前記第１の基準値の平均値を求める第１平均値算出回路と、
前記第２差動増幅器の出力信号と前記第２の基準値の平均値を求める第２平均値算出回路と、
前記第１平均値算出回路の出力と前記第２平均値算出回路の出力との差を求める減算回路と、
前記減算回路の出力信号を増幅する増幅回路と、
からなることを特徴とする請求項１に記載のプッシュプル増幅器。
【請求項３】
前記第１または第２平均値算出回路は、
それぞれ一方の端子が共通接続された１組の抵抗と、これら抵抗の他方の端子から入力信号を入力するための１組の入力端子から構成されており、前記１組の入力端子から入力信号を印加して、前記共通接続端子から平均値となる信号を取り出すための出力端子を有することを特徴とする請求項２に記載のプッシュプル増幅器。
【請求項４】
前記第１または第２平均値算出回路は、
前記１組の入力端子と前記１組の抵抗の間に、電圧バッファアンプを備えていることを特徴とする請求項３に記載のプッシュプル増幅器。
【請求項５】
前記減算回路と前記増幅回路は、差動増幅器で構成されていることを特徴とする請求項２乃至請求項４のうちのいずれかに記載のプッシュプル増幅器。
【請求項６】
前記オフセット調整端子を有する差動増幅器は、
入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続することを特徴とした請求項１乃至請求項５のうちのいずれかに記載のプッシュプル増幅器。
【請求項７】
前記オフセット調整端子を有する差動増幅器は、
負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続することを特徴とした請求項１乃至請求項５のうちのいずれかに記載のプッシュプル増幅器。
【請求項８】
前記第１の基準値を発生する第１基準値発生回路と、前記第２の基準値を発生する第２基準値発生回路と、をさらに備え、
前記第１基準値発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準値として出力するようになっており、
前記第２基準値発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準値として出力するようになっていることを特徴とする請求項１乃至請求項７のうちのいずれかに記載のプッシュプル増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−７１６９０（Ｐ２００９−７１６９０Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００７−２３９５０９（Ｐ２００７−２３９５０９）
【出願日】平成１９年９月１４日（２００７．９．１４）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１９年９月１４日（２００７．９．１４）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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