マルチバンド無線周波数動作用のインダクタ・デバイス
モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分（Ｌ11、Ｌ21、Ｌ22、Ｌ12）に分散される。より小さなインダクタ部分（Ｌ11、Ｌ21、Ｌ22、Ｌ12）は、インダクタを差動インダクタ・デバイスとして機能させるようなカスコード構成に設けられる。中間インダクタ部分（Ｌ21、Ｌ22）の間のノード（ＣＭ）はインダクタ・デバイスのコモン・モード・ポイントであり、典型的には信号接地に接続される。インダクタ部分（Ｌ12、Ｌ11）の外側端にあるノード（Ｏｕｔｍ、Ｏｕｔｐ）は差動出力部であり、例えば、デバイス自体と次段のデバイス（例えばミキサの入力段）とのインターフェースにある増幅器デバイスの出力ノードである。インダクタ部分のうちの幾つかは、１つ又はそれ以上の高周波数帯域動作のために、１つ又はそれ以上のステップにおけるコモン・モード・ポイントに関して対称的にバイパス又はショートカットされる（Ｓ１）ように配置される。スイッチング可能な対称的ショートカットにより、制御可能なインダクタンス・ステップを生成することができる。コモン・モード信号は、制御状態に関わりなく、同じインダクタンスの影響を受ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線周波数（ＲＦ）回路に関し、具体的には、マルチバンド無線周波数（ＲＦ）動作のための集積回路に関する。
【背景技術】
【０００２】
電気通信事業において多目的無線周波数集積回路（ＲＦＩＣ）を同時に多数のシステム及び周波数帯域により実施することの将来的な動向は疑いのないことである。新規の周波数割当ては、旧式の商業システム又は政府及び軍機関からの周波数帯の取得と相俟って、非常に散らばった無線インターフェースを生じる。このことは、ＲＦＩＣエンジンに対して複雑性とダイ面積消費を増す厳しい要件を設けることになる。多目的ＲＦＩＣにおいて、別々のＲＦ信号経路の全体的な程度は高くなる可能性があり、また将来的には確実に増えるであろう。例えば、携帯電話のためのＲＦＩＣは、ＧＳＭ８００、ＧＳＭ１８００、ＧＳＭ１９００、ＣＤＭＡ２０００、Ｅｕｒｏｐｅａｎ ＷＣＤＭＡ、ＵＳ ＷＣＤＭＡ、ＷＬＡＮ、ＧＰＳ、及びＤＶＢ無線インターフェースをサポートしなければならない場合がある。直接変換アーキテクチャにおいては、単一システムの種々の周波数変異は、いかなる外部部品も取り替えることなく容易に実装することができる。典型的なトランシーバ構成においては、周波数変動の要求はＲＦフロント・エンドに集中する。これはほぼ例外なく、システム及び周波数変異の各々に対するＲＦフロント・エンドの多重化と周波数スケーリングとを意味する。
【０００３】
ＲＦＩＣ増幅器を実施するための典型的な回路構成は、例えば、ＲＬＣパラレル共振器を有する、誘導縮退型カスコード増幅器である。この差動構成は２つの差動インダクタを含み、多重信号経路が必要な場合にはそれらを多重化しなければならない。加えて、種々の共振周波数をもつ共振器は、次段へのインターフェースを多重化することによって互いに分離しなければならない。少なくとも他の信号経路は常に無効ダイ面積としてシャット・ダウンされるので、このことはマルチバンド動作を実施するためのダイ面積に効率的なやり方ではない。
【０００４】
特に小規模の周波数ステップを維持するための別の従来の方法は、キャパシタ同調である。しかしながら、これはオクターブ規模の周波数同調には適さない。キャパシタ同調による固定インダクタ・デバイスを用いたオクターブ規模の周波数同調の実施は、インダクタのＱ値は強い周波数依存性を有するので、共振器のＱ値を低下させる。さらに、スイッチング・デバイスは理想的でないので、大規模な同調可能なキャパシタ・マトリックスの実施に問題を生じる。典型的なやり方は、小規模の内部帯域同調に対してキャパシタ同調を用いて、周波数応答を最適化する又は部品ばらつきを補償することである。
【０００５】
Ｐａｒｋ他による「Ｖａｒｉａｂｌｅ Ｉｎｄｕｃｔａｎｃｅ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｄｕｃｔｏｒ Ｗｉｔｈ ＭＯＦＥＴ Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌ」，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ，Ｖｏｌ．２５，Ｎｏ．３，Ｍａｒｃｈ ２００４，ｐ．１４４−１４６は、３つのらせん型インダクタが垂直方向に積層され、この積層インダクタのうちの２つにはインダクタンス分散動作のための２つのパラレル接続されたＭＯＳ−ＦＥＴスイッチが備えられている、可変モノリシック・インダクタを開示している。２つのスイッチがオフ状態であるときには、合計インダクタンスは近似的に各インダクタのインダクタンスの総和であり、２つのスイッチがオン状態であるときには、インダクタンスは１つのインダクタのインダクタンスである。その結果として、マルチバンドＲＦ回路に対して、より小さなチップ面積を必要とする可変インダクタが得られる。従来技術のインダクタンス（シングル・エンド・デバイス）に伴う問題は、差動動作に用いられるスイッチが、差動信号経路に雑音を発生することである。さらに、段構造に反するレイアウト技術的な観点は、ＩＣプロセスが一般に高性能インダクタ・デバイスを生成するのに適した低抵抗金属層を１つしか含まないことである。加えて、従来技術はなんら顕著なダイ面積の節約をもたらしてはいない。
【発明の開示】
【０００６】
本発明の１つの目的は、受信機チェーンと送信機チェーンの両方のＲＦフロント・エンドにおけるマルチバンドＲＦ動作のための改善された可変インダクタンスを提供することである。
【０００７】
本発明の目的は、添付の独立請求項による本発明によって達成される。本発明の好ましい実施形態は従属請求項において開示される。
【０００８】
本発明は、そのインダクタンスがより小さなインダクタ部分に実質的に分散されているモノリシック平面インダクタの特定の位置に、スイッチング可能な対称的ショートカットを設けることに基づく。より小さなインダクタ部分は、インダクタを差動インダクタ・デバイスとして機能させるカスコード構成様式で設けられる。この構成においては、（電気的に）中間のインダクタ部分の間の中間ノードはコモン・モード・ポイントを形成し、（電気的に）外側のインダクタ部分の外側端は差動インダクタの差動モード出力部を形成する。インダクタ部分のうちの幾つかは、１つ又はそれ以上の高無線周波数帯域での動作のための１つ又はそれ以上のステップにおいて、コモン・ポイントに関して対称的にバイパス即ちショートカットされるように配置される。スイッチング可能な対称的ショートカットにより、制御可能なインダクタンス・ステップを設けることが可能である。コモン・モード信号は、制御された状態に関わりなく、同じインダクタンスの影響を受ける。
【０００９】
本発明によるインダクタ・デバイスは、ＲＦフロント・エンドにおいて最も面積を消費する部分である受動インダクタ・デバイスを単一で全ての種々異なる周波数帯域に対して使用できるようにすることによって、これらの全ての種々異なる周波数帯域をカバーするのに必要な種々異なる信号経路の量を著しく減らすことができる。このようにして、ＲＦＩＣチップは使用されない周波数共振器の全く使用されないインダクタ・デバイスを何も含まず、全ての大面積のインダクタは少なくとも部分的に使用される。さらに、本発明による差動分散インダクタにおいては、バイパス・スイッチによって生じる雑音はコモン・モードの雑音であり、従って、インダクタの差動出力には現れない。これは、ＭＯＳＦＥＴスイッチが電流経路上にあって、スイッチによって生じた雑音エネルギーが全て信号経路に重畳される、従来技術の積層インダクタに比べて有利な点である。本発明による差動分散インダクタは複数の既存の回路設計に直接に適用可能であるが、一方従来技術の積層インダクタは、個々の可変インダクタとしては良好に動作することができても、ダイ面積を著しく節約しつつ性能を顕著に低減させることのない種々の回路設計に導入するには問題をはらんでいる。
【００１０】
オクターブ規模のマルチバンド用途においては、共振器のダイ面積は、実際にはほぼ二分割することができる。また、マルチバンド動作において、共振器ノードにおける多重インターフェースを避けることもできる。縮退用途においては、ＧＳＭ８５０・ＧＳＭ１８００及びＧＳＭ９００・ＧＳＭ１９００システムのような異なる無線システムのための共通分散インダクタ・デバイスを実施することができる。加えて、必要であれば、異なる周波数変異／システムの入力段を組み合わせることができる。本発明はまた、共振器におけると同じ様式で折畳みカスコード・トポロジーに用いて、広帯域動作を改善することができる。折畳みカスコード・トポロジーにおいては、折畳みインダクタのＱ値要件は非常に低い。
【発明を実施するための最良の形態】
【００１１】
以下で、本発明は、添付の図面を参照しながら例示的な実施形態により詳細に説明される。
【００１２】
図１には、本発明の基本的な考えが一実施例により示される。モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。隣接したインダクタ部分Ｌ21及びＬ22の間のノードＣＭはインダクタ・デバイスのコモン・モード・ポイントであり、典型的には信号接地（例えば供給電圧ＶCC又は接地）に接続される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部であり、例えば、デバイス自体と次段のデバイス（例えばミキサの入力段）とのインターフェースにある増幅デバイスの出力ノードである。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐ、及び、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍは、ノードＳＷｐとノードＳＷｍの間に接続されたショートカット又はバイパス・スイッチング・デバイスＳ１によって、ショートカット・スイッチング機能が実施されるノードである。図１に示されるインダクタ構成の一般的な機能性を以下に提示する。
【００１３】
開放スイッチ構成
スイッチ・デバイスＳ１が開放されたままであるとき、インダクタは、インダクタンス部分Ｌ11、Ｌ21、Ｌ22、及びＬ12のカスケードを形成して、通常のインダクタ・デバイスと非常によく似た働きをする。唯一の欠点は、スイッチ・デバイスＳ１と可能性のあるデバイス外の配線とによって生じる寄生容量である。これらの寄生容量は、例えばスイッチとしてＭＯＳトランジスタが用いられるときに著しいものとなる可能性がある。これは、インダクタのＱ値を低下させる。しかしながら実際には、開放スイッチ動作においては、デバイスはより低い周波数において動作することが意図されており、従って、寄生容量の大きさは、より低い動作周波数に応じてより高くなる可能性がある。
【００１４】
ショートカット構成
スイッチ・デバイスＳ１がノードＳＷｐ及びＳＷｍをショートカットする（差動界／回路から中間インダクタ部分Ｌ21及びＬ22をバイパスする）場合には、出力ノードＯｕｔｐ及びＯｕｔｍは、少なくとも理想的な条件において、インダクタ部分Ｌ12及びＬ11のみを見込む。この構成は、より高い帯域での動作を実施するのに用いることができる。スイッチ・デバイスＳ１の寄生抵抗はインダクタのＱ値を著しく低下させる。同様に、インダクタ部分Ｌ21及びＬ22は、相互インダクタンスＭ12による負荷として働く。この構成においては、コモン・モード経路は、開放構成と同等であり、ＤＣ経路は依然としてインダクタ部分Ｌ21及びＬ22を通して働く。
【００１５】
図２には、図１の差動インダクタに関する簡略化されたレイアウト専用の実施の一例が示される。実施例のいずれにおいても、基板への散逸（渦電流）に対するシールド構造体は示されない。
【００１６】
図２において、モノリシック平面インダクタは、右回り螺旋状金属ライン２１と左回り螺旋状金属ライン２２とから形成され、これらのラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。ライン２１及び２２の反対側端は、それぞれ差動出力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン２１及び２２は、別の（下層の）金属層への貫通接続部を備える金属交差部２３によって互いの内部に互い違いに配置される。スイッチング・ノードＳＷｐ及びＳＷｍは、他の金属層内の金属ライン２４及び２５への貫通接続部によって設けられる。ノードＯｕｔｐ、Ｏｕｔｍ、ＳＷｐ、ＳＷｍ、及びＣＭへの接続は、同じ層内で、又は、特にスイッチがインダクタ・デバイスの内部に設置できる場合には他の層又は複数層内で、種々の異なる方式で形成できることを理解されたい。これらの種々の方式の実施例は、下記の本発明の他の実施形態の説明においても示されることになる。インダクタの一般的な形状は任意の適切なものとすることができる。典型的には、インダクタは円形、又は本明細書の実施例に示される八角形などの多角形である。
【００１７】
図３及び図４には、下層の金属層がスイッチング接触部配線に用いられない場合の図１及び図２の変形が示される。これは、例えば入力段の縮退に適すると見ることができる。この実施例においては、モノリシック平面インダクタは６つの小さなインダクタ部分Ｌ31、Ｌ11、Ｌ21、Ｌ22、Ｌ11、及びＬ31に分散される。隣接するインダクタ部分Ｌ21とＬ22の間のノードＣＭは、インダクタ・デバイスのコモン・モード・ポイントであり、典型的には信号接地（例えば供給電圧ＶCC又は接地）に接続される。インダクタ部分Ｌ32及びＬ31の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部であり、例えば、デバイス自体と次段のデバイス（例えばミキサの入力段）のインターフェースにある増幅デバイスの出力ノードである。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間にあるノードＳＷｐ、及び中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間にあるノードＳＷｍは、ノードＳＷｐとノードＳＷｍの間に接続されたショートカット又はバイパス・スイッチング・デバイスＳ１によって、ショートカット・スイッチング機能が実施されるノードである。ここでも、モノリシック平面インダクタは、右回り螺旋状金属ライン３１と左回り螺旋状金属ライン３２とから形成され、これらラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。ライン３１及び３２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン３１及び３２は、別の（下層の）金属層への貫通接続部を備える金属交差部３３によって互いの内部に互い違いに配置される。コモン・モード・ノードＣＭへの接続は、下層の金属層内の金属ライン３４への貫通接続部によって設けられる。
【００１８】
やはり同じ基本的な考えに基づくさらに異なった構造体が、図５及び図６に示される。図５の概略図は、図３のそれと同一である。図６に示されるレイアウトにおいては、やはりモノリシック平面インダクタは、右回り螺旋状金属ライン６１と左回り螺旋状金属ライン６２とから形成され、これらのラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。しかしながら、ここでは、コモン・モード・ノードＣＭは、インダクタの最外側の巻き部分に形成され、出力部Ｏｕｔｐ及びＯｕｔｍは金属ライン６１及び６２の内側端に形成されるが、これらは貫通接続部と下層の金属層内の金属ライン６３及び６４により、インダクタの外部に接続される。ライン６１及び６２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン６１及び６２の巻きは２つの群に配置され、３つの最外側の巻きが第１の群を形成し、４つの最内側の巻きが第２の群を形成する。群の間の間隔は、各群内の巻きの間の間隔より大きい。これに対応して、インダクタ部分Ｌ21、Ｌ22とＬ31、Ｌ32との間の相互インダクタンスＭ12は、より小さくなる。スイッチング・ノードＳＷｐ及びＳＷｍは、第１の外側群の最内側の巻き部分に形成される。その結果として、スイッチＳ１が開放スイッチ構成にあるときには、インダクタはインダクタンス部分Ｌ31、Ｌ11、Ｌ21、Ｌ22、Ｌ12及びＬ32のカスケードとなり、低帯域（ＬＢ）動作に好適である。ショートカットされた構成においては、スイッチ・デバイスＳ１はノードＳＷｐ及びＳＷｍをショートカットし（インダクタ部分Ｌ21及びＬ22をバイパスし）、出力ノードＯｕｔｐ及びＯｕｔｍは、少なくとも理想的な条件においては、インダクタ部分Ｌ31、Ｌ22、Ｌ21及びＬ11のカスケードのみを見込むことになる。この構成は、改善された高帯域（ＨＢ）動作を実施するのに用いることができる。この場合、自己共振周波数の増加と外側インダクタによる内側インダクタへの負荷の減少（より小さなＭ12）とによる、高帯域インダクタ（ＨＢ）のＱ値の改善が得られる。さらに、高帯域インダクタは干渉技術の観点から見て実質的により小さくなる。システム・オン・チップの概念においては、高帯域（ＨＢ）は、低帯域よりも、より問題のある干渉環境を含むことは極めて明白である。不利な点は、低帯域（ＬＢ）インダクタのＱ値が僅かに減ることと、ダイ面積消費が増すことである。
【００１９】
図７は、分散型３ｎＨ／１８ｎＨインダクタと、２つの分離した３ｎＨ及び１８ｎＨの従来型インダクタとの比較を示す。従来型インダクタはベンダによって提供された要素モデルであり、分散インダクタは基板シールドなしのＭｏｍｅｎｔｕｍでシミュレートされたものである。
【００２０】
本発明による分散インダクタ・デバイスに用いるのに適したスイッチング機能Ｓ１の実施例が以下に与えられるが、本発明をこれらの実施例に限定する意図はない。１つのアプローチは、コモン・モード電圧レベルに応じてＮＭＯＳ又はＰＭＯＳスイッチを用いて実施することができるＣＭＯＳスイッチング機能である。典型的な実施においては、ＮＭＯＳスイッチは縮退部に用いられ、ＰＭＯＳスイッチは共振器に用いられるが、例えば折畳みカスコード・トポロジーはこの予備的な実施を取り除く。
【００２１】
標準的なＢｉＣＭＯＳプロセスからの１０００μｍ／０．３５μｍのＮＭＯＳ及びＰＭＯＳデバイスのスイッチング・ダイナミクス（ＳＤ）が図８に示される。予想されるように、開放スイッチ状態（ＺOFF又は実際にはＣOFF）は、単に寸法中心の量であり、従って、ほぼデバイスに依存しない結果をもたらしている。ショートカット状態（ＺON又は実際にはＲON）は、ｐ型及びｎ型トランジスタの移動度に関する結果を与える。マルチバンド動作においては、関心ある周波数帯域は、異なるスイッチング状態において同じ周波数にはないことに留意されたい。このことは明らかに、図８において斜線で示されているように（ＳＤ ＮＭＯＳ及びＳＤ ＰＭＯＳ）、スイッチング・ダイナミクスの有効範囲を広げる。この例示的な場合においては、デュアルバンド動作は、８５０ＭＨｚから１９５０ＭＨｚのＷＣＤＭＡ ＥＵ帯域までのオクターブ規模の周波数ステップを目的としている。
【００２２】
別のアプローチは、バイポーラ・スイッチング機能である。ＣＭＯＳデバイスの寸法は、高帯域のインダクタのＱ値を劣化させないように十分なＲONを達成するためには大きくなる。このことは寄生容量ＣOFFの増加を引き起こし、従って、高周波数での動作を困難にする。バイポーラ・デバイスは、著しく小さなデバイス・サイズ従って寄生容量ＣOFFにより、適度に低いＲONを維持するように用いることができる。特に高周波数での特別な目的において、より高いスイッチング・ダイナミクスを維持するために、新規なスイッチング・デバイスが開発される。
【００２３】
図９には、この特定の電流リーク型バイポーラ・スイッチ・デバイスが示される。これは、コモン・ベースのトランジスタＱ1及びＱ2を備える。Ｑ1及びＱ2のベースは共通のバイアス電圧Ｖｂｉａｓに接続され、それらのコレクタは、例えば供給電圧ＶCCに接続される。エミッタは分散インダクタのスイッチング・ノードＳＷｐ及びＳＷｍに接続される。ショートカット状態では、このデバイスは、デバイスを通してリークする一定のゼロ入力電流を伴う一定動作点を必要とすることに留意されたい。このデバイスの理解できる不利な点は、電圧ヘッドルームの損失又は追加の電流消費である。デバイスが信号経路に直列に接続される場合には、電圧ヘッドルームが減少する。信号経路に並列に接続される場合には、電流消費が増加する。
【００２４】
図９のＢＪＴスイッチング・デバイスの導入は簡単である。動作点にバイアスされる場合、入力インピーダンス（ＲON）は、
【数１】
と与えることができ、ここでＺinは、コレクタ及びベース・ノードをショートカットした差動カスコード構成（コモン・ベース）の入力インピーダンス（エミッタのインピーダンス）であり、ｇmはバイポーラ・デバイスの相互コンダクタンスであり、ｋはボルツマン定数であり、Ｔはケルビン単位の温度であり、ｑは電子電荷であり、ＩCはデバイスの動作点におけるコレクタ電流である。開放状態（ＩC＝０）では、デバイスの入力インピーダンスはトランジスタの寄生容量によって定められるが、これは小面積のデバイスに対しては無視できる。性能上の有利な点は、主として、開放状態の最大化された高周波アイソレーションにある。
【００２５】
図１０には、動作点ＩC＝１０ｍＡにおけるバイポーラ・スイッチの特性が示される。対応するＣＭＯＳスイッチの結果は周波数範囲［０．５ＧＨｚ〜５．０ＧＨｚ］の下側左隅に斜線マークで示される。認められるように、スイッチング・ダイナミクスの特に高端部が著しく高く、又同じく、広帯域の動作が明らかに改善されている。マークＡ及びＢは、２ＧＨｚの周波数におけるＮＭＯＳ（Ａ）及びＰＭＯＳ（Ｂ）スイッチのスイッチング・ダイナミクスを表す。ＢＪＴスイッチは、１１ＧＨｚ（Ａ）と２０ＧＨｚ（Ｂ）の周波数において、同じ性能の結果を示している。
【００２６】
第３のアプローチは、分離スイッチングである。分離設計においては、スイッチは、ピン・ダイオード・スイッチ、ＦＥＴベースのスイッチ、電気機械式スイッチ、又は機械式スイッチなどの種々異なる市販の代替物を用いて実施することができる。この場合には、標準的な分離型インダクタが使用できる。また、例えばデュアル・トランジスタ・チップを有する上記ＢＪＴスイッチの分離型も可能である。
【００２７】
これより、幾つかの用途における本発明による分散型のスイッチング可能なインダクタを検討する。典型的なＲＦ設計ブロックの負荷共振器は、本発明の最も重要な用途分野である。インダクタ面積は比較的大きく、従って、本発明により、大きなダイ面積を節約することができる。また、異なるブロック間で避けられる内部インターフェースは、有意のものであることが分かる。下記において、ＮＭＯＳ若しくはＰＭＯＳスイッチ、或いは異なるＨＢＴ構成を用いて、より低い又はより高いコモン・モード電圧レベルで動作する負荷共振器に適した種々様々なトポロジーを説明する。
【００２８】
１つの好ましい共振器構成は、ＰＭＯＳ又はＮＭＯＳスイッチングによる図１及び図２に示された分散インダクタとすることができる。この構成は、より高い動作電圧（ＶCC⇒ＰＭＯＳ）又はより低い動作電圧（ｇｎｄ⇒ＮＭＯＳ）に接続された従来の負荷共振器に適する。インダクタがより低い動作電圧に接続できる場合には、好ましいスイッチング・ダイナミクスを有するＮＭＯＳスイッチング・デバイスを用いることができる。
【００２９】
図１１及び図１２には、このような共振器構成に関連するシミュレーション結果が示される。図１１は、閉じたＮＭＯＳデバイス［４００〜２０００μｍ］／０．３５μｍ及び理想的なショートカットを用いた高帯域（ＨＢ）状態に対するインダクタンス及びＱ値のシミュレーションを示す。図１２は開放されたＮＭＯＳデバイス［４００〜２０００ｍｍ］／０．３５ｍｍ及び開放構成を用いた低帯域（ＬＢ）状態に対するインダクタンス及びＱ値のシミュレーション結果を示す。シミュレーションは基板シールドを除外したものである。使用したスイッチング・デバイスは、旧式の０．３５μｍトランジスタ長を有し、並のスイッチング・ダイナミクスのみを有するＮＭＯＳトランジスタである。２ＧＨｚにおいて３ｎＨの理想的なインダクタのＱ値に対する共振器減衰抵抗Ｒres及び寄生抵抗Ｒpar（インダクタ及びスイッチング・デバイス）の影響が図１３及び図１４に示される。減衰抵抗の関連する値は数百オームであり、示される実施例においては１００オーム未満である。このことは、多くの設計ブロックにおける共振器Ｑ値に対する極めて低い要件（Ｑ＜１０）を示す。
【００３０】
特に高周波数動作に適した別の負荷共振器関連の構成が図１５及び図１６に示される。本発明の基本的な考えにより、モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部である。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐＨＢと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとの間には、図９によるバイポーラ・スイッチが接続され、トランジスタＱ１及びＱ２が電圧Ｖｂ２によってスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。加えて、図９による同様のスイッチング機能が、中間インダクタ部分Ｌ21及びＬ22の反対側端のノード、ＳＷｐＬＢ及びノードＳＷｍＬＢの間に接続される。高周波数動作においては、Ｑ１及びＱ２が電圧Ｖｂ２によってスイッチ・オンされるときトランジスタＱ３及びＱ４はスイッチ・オフされ、逆の場合も同様である。トランジスタの対にバイアスが印加されると、差動エミッタ・インピーダンスは１／ｇｍに等しくなり、ショートカットされ、一方他のトランジスタの対においては寄生容量に等しくなる、即ち開放状態となる。示された構成はより高い動作電圧において電圧ヘッドルームの減少を伴って動作するのに適している。例示的なレイアウトは図１６に示される。モノリシック平面インダクタは、右回り螺旋状金属ライン１６１と左回り螺旋状金属ライン１６２とから形成され、これらラインはそれらの一端であるノードＳＷｐＬＢ及びＳＷｍＬＢにおいてＱ３及びＱ４のエミッタに相互接続される。ライン１６１及び１６２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。スイッチング・ノードＳＷｐＨＢ及びＳＷｍＨＢは、それぞれＱ１及びＱ２のエミッタに接続される。
【００３１】
より低いコモン・モード・レベルに適した変換トポロジーが図１７及び図１８に示される。本発明の基本的な考えにより、モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。コモン・モード・ノードＣＭは、接地に接続される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部である。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとの間に、図９によるバイポーラ・スイッチング・デバイスが接続され、トランジスタＱ１及びＱ２が電圧Ｖｂによってスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。このトポロジーはスイッチング・デバイスのための追加の電流経路を有する。図１８に示された例示的なレイアウトにおいては、モノリシック平面インダクタは、右回り螺旋状金属ライン１８１と左回り螺旋状金属ライン１８２とから形成され、これらラインはそれらの一端であるＣＭにおいて接地に接続される。ライン１８１及び１８２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。スイッチング・ノードＳＷｐ及びＳＷｍは、それぞれＱ１及びＱ２のエミッタに接続される。
【００３２】
第２の用途分野は、例えば入力段の誘導縮退などの、相互コンダクタンスｇm段のためのスイッチング可能なインダクタ構成にある。この状況においては、ＮＰＮ型の入力トランジスタを用いることができるが、ＰＮＰ、ＮＭＯＳ、又はＰＭＯＳなどの他の型もまた可能である。下記において、ＮＭＯＳ若しくはＰＭＯＳスイッチ、或いは異なるＨＢＴ構成を用いて、より低い又はより高いコモン・モード電圧レベルで動作する誘導縮退した入力段に適した種々様々なトポロジーを説明する。ｎ型実施からｐ型実施への変換は可能である。
【００３３】
図１９及び図２０は、高周波数（ＨＢ）及び低周波数（ＬＢ）入力段のトランジスタ自体がスイッチング機能に用いられる実施例を示す。ＨＢ入力トランジスタＱPHB及びＱMHBのエミッタは、それぞれ、中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐＨＢと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとに接続され、入力部ＨＢ ＩＮＭ及びＨＢ ＩＮＰに高周波数（ＨＢ）動作をもたらす。インダクタとＨＢ入力段の差動ＨＢ出力は、ＱPHB及びＱMHBのコレクタから得られる。同様に、トランジスタＱPLB及びＱMLBは、スイッチング・ノードＳＷｐＬＢ及びＳＷｍＬＢ（出力部Ｏｕｔｐ及びＯｕｔｍ）に接続されて、入力部ＬＢ ＩＮＭ及びＬＢ ＩＮＰにＬＢ動作をもたらす。インダクタとＬＢ入力段の差動ＬＢ出力は、ＱPLB及びＱMLBのコレクタから得られる。図２０に示されたレイアウトは、図１９を参照して説明されたスイッチング機能をもたらすために２つの入力トランジスタ段が用いられており、分離したスイッチを必要としない点を除いて、図１８のレイアウトと同じである。
【００３４】
図２１及び図２２は、入力段の入力トランジスタＱP及びＱMのエミッタが、それぞれインダクタ部分Ｌ11及びＬ12の外側端子に接続された、さらに進んだ実施例を示す。インダクタと入力トランジスタの差動出力は、コレクタから得られる。スイッチング機能は、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ11の間のノードＳＷｐに接続された１つの主電極と、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍに接続された他の主電極と、を有するＮＭＯＳトランジスタによってもたらされ、ＮＭＯＳトランジスタが制御入力ＳＷによりスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。この構成においては、同一の入力段を再利用する可能性を考えることができる。図２１に示されたレイアウトは、上述のインダクタに対して図２０の概略を直接に適用したものである。
【００３５】
図２３及び図２４は、入力段の入力トランジスタＱP及びＱMのエミッタが、それぞれインダクタ部分Ｌ11及びＬ12の外側端子に接続された、さらに進んだ実施例を示す。インダクタと入力トランジスタの差動出力は、コレクタから得られる。スイッチング機能は、ノードＳＷｐとノードＳＷｍの間に接続された電流リーク型スイッチＱ１、Ｑ２によってもたらされ、電流リーク型スイッチが制御入力電圧Ｖｂによりスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。この構成においても、同一の入力段を再利用する可能性を考えることができる。図２４に示されたレイアウトは、上述のインダクタに対して図２３の概略を直接に適用したものである。
【００３６】
マルチバンド動作の教示的な実施例が以下に示される。図２５には、本発明による、８５０ＭＨｚ帯域及びＥＵ ＷＣＤＭＡ帯域における動作を維持するためのマルチバンドＬＮＡが示される。このＬＮＡは、基盤事業における二次的ＬＮＡを目的とするものである。デュアルバンドＬＮＡのインダクタ２５１と入力段２５２は、図２０に示された構成のものと同じ構造及び動作を有する構成をもたらす。モノリシック平面インダクタＬ１は、右回り螺旋状金属ラインと左回り螺旋状金属ラインとから形成され、これらラインはそれらの一端ＣＭにおいて接地に接続される。金属ラインの反対側端のＳＷｐＬＢ及びＳＷｍＬＢは、それぞれ低帯域（ＬＢ）入力トランジスタＱpLB及びＱmLBのエミッタに接続される。インダクタとＬＢ入力段の差動ＬＢ出力は、ＱPLB及びＱMLBのコレクタから得られる。ＨＢ入力トランジスタＱPHB及びＱMHBのエミッタは、スイッチング・ノードＳＷｐＨＢに接続される。インダクタとＨＢ入力段の差動ＨＢ出力は、ＱPHB及びＱMHBのコレクタから得られる。換言すれば、入力トランジスタは、自立的に自己スイッチングするデュアルバンドの誘導性縮退が得られるようなスイッチング機能を与えるために用いられる。
【００３７】
入力トランジスタＱpLB、ＱmLB、ＱPHB、及びＱMHBのコレクタは、デュアルバンドＬＮＡのカスコード段２５３に接続される。カスコード段２５３からの出力は、広い動作帯域幅を有するミキサなどの、信号経路内の次のデバイスの入力段２５４に接続される。デバイス２５４の入力部には、本発明の原理による分散インダクタＬ及びＰＭＯＳスイッチ２５５を用いて、共振器のデュアルバンド・インダクタが設けられる。モノリシック平面インダクタＬは、右回り螺旋状金属ラインと左回り螺旋状金属ラインとから形成され、これらのラインはそれらの一端において相互接続されて、接地に接続されるコモン・コードＣＭを形成する。金属ラインの反対側端は、段２５４の入力部に接続される差動出力部を形成する。スイッチング・ノードＳＷｐ及びＳＷｍは、インダクタの反対側にある外側から２番目の巻き部分に接続される。ＣＭＯＳスイッチング機能２５５は、ＰＭＯＳスイッチ２５５を用いて実施することができる。
【００３８】
本発明はまた、共振器におけると同様の仕方で折畳みカスコード・トポロジーの形式で用いて、広帯域動作を改善することができる。種々異なる折畳みカスコード構成により、完全にｎ型又はｐ型のスイッチング・デバイスを用いることができる。図２６には、種々のＲＦ設計ブロックに適した折畳みカスコード・トポロジーが示される。入力電圧ＶＩＮは、ｎ型入力段２６１に入力される。入力段２６１からの出力電流Ｉｇｍは、折畳みインピーダンス２６２に印加され、さらに、カスコード段２６３の入力部に印加される。折畳みインピーダンス２６２は、任意のトランジスタを有する活性デバイス、又は受動デバイス（Ｒ、Ｌ、ＲＣ、ＲＬ、又はＲＬＣネットワーク）を用いて実施することができる。信号の折畳みは、この場合には、接地電位に関して実施されるが、任意の他の電位に関しても実施することができる。カスコード段２６３の出力部にはｎ型スイッチング・デバイスを有する分散インダクタが設けられ、出力電圧ＶOUTを生成する。この場合には、折畳みカスコード・トポロジーは、より良好なスイッチング・ダイナミクスを有するｎ型スイッチング・デバイスを可能にする。
【００３９】
本発明による分散インダクタ・デバイスはまた、「分離したインダクタ」によって実施することができ、その結果、分散インダクタ・デバイスのかなり複雑なモデリングを避けることができる。このような分散インダクタ・デバイスの実施例が図２７に示される。このデバイスは、２つの実質的に分離した平面インダクタ部分を備え、ここで第１のインダクタ区域２７１は、右回り螺旋状金属ライン２７２と左回り螺旋状金属ライン２７３とから形成され、これらラインはそれらの一端ＣＭにおいて接地に接続されて、中間インダクタ部分Ｌ21とＬ22を形成する。金属ライン２７２及び２７３の反対側端は、それぞれスイッチング・ノードＳＷｍ及びＳＷｐを形成する。第２のインダクタ部分２７４は、右回り螺旋状金属ライン２７５と左回り螺旋状金属ライン２７６とから形成され、これらのラインはそれらの内側端においてスイッチング・ノードＳＷｍ及びＳＷｐに接続される。ライン２７５及び２７６の外側端は、差動インダクタの差動出力部Ｄｉｆｆｍ及びＤｉｆｆｐを形成する。この状況においては、ベンダからの標準的なライブラリ・モデルを直接用いることができる。明らかに不利な点は、著しく増加するダイ面積消費であるが、それでもなお、マルチバンド動作に対して単一のインターフェースを与える。
【００４０】
本発明の種々の実施形態に関して上述された実施例は、デュアルバンド・インダクタであるが、マルチバンド・インダクタもまた可能である。非常に直接的な実施は、例えば、図２８に示されたような形式で、多重インダクタ・ステップを設けることである。再び、２つの螺旋状金属ライン２８１及び２８２が、それらの第１の端部がコモン・モード・ノードＣＭに接続されるように設けられる。ライン２８１及び２８２の外側端は、差動インダクタの差動出力部Ｄｉｆｆｍ及びＤｉｆｆｐを形成する。第１のスイッチング・ノード対ＳＷｐ３及びＳＷｍ３は、インダクタの最内側の巻きの１つから引き出される。第２のスイッチング・ノード対ＳＷｐ１及びＳＷｍ１は、インダクタの中間の巻きの１つから引き出される。第３のスイッチング・ノード対ＳＷｐ２及びＳＷｍ２は、インダクタの最外側の巻きの１つから引き出される。本発明によるスイッチング機能は、スイッチング・ノードの対の各々に設けられて選択的なショートカットをもたらす。ショートカットがないときには、インダクタは最も低い周波数帯域で動作する。第１のスイッチング・ノード対ＳＷｐ３及びＳＷｍ３がショートカットされるときには、次に高い周波数帯域が用いられる。第２のスイッチング・ノード対ＳＷｐ１及びＳＷｍ１がショートカットされるときには、さらに高い周波数帯域が用いられる。最後に、第３のスイッチング・ノード対ＳＷｐ２及びＳＷｍ２がショートカットされるときには、最も高い周波数帯域が用いられる。典型的な例は、例えば２ＧＨｚ、９００ＭＨｚ、及び４５０ＭＨｚなどのオクターブ規模の周波数ステップを有するマルチバンド設計ブロックである。現在存在するスイッチング・デバイスのスイッチング・ダイナミクスは比較的小さいので、非常に小さな周波数ステップは可能ではない。図２８においては、２つのスイッチング・デバイスはデバイス外部に設計され、１つの例示的なスイッチング・デバイスはインダクタ・デバイス内部に設計される。
【００４１】
図２９に示された回路構成を用いてプログラム可能な利得増幅器（ＰＧＡ）を実施することができる。ＡＣ結合された入力トランジスタＱpHB1〜ＱpHBn、ＱmHB1〜ＱmHBn、ＱpLB1〜ＱpLBn、及びＱmLB1〜ＱmLBnのマトリックスが、入力部ＬＢとＨＢの両方に設けられる。異なる寄与を有する入力段に（バイアス電圧Ｖｂ１〜Ｖｂｎにより）バイアスを印加することによって、異なる利得コードを選択することができる。ＬＢ入力部に接続されたトランジスタのみがバイアスを印加される場合には、低利得モードが達成される。従来の「一定ＩＭ3」ギルバート・セルＶＧＡに比べて明らかな利点は、一定のＯＩＰ3をもたらすことができる点である。
【００４２】
技術の発展に伴って、本発明の構想を種々の仕方で実施できることは当業者には明白であろう。本発明及びその実施形態は、上記の実施例には限定されず、添付の特許請求の範囲内で変えることができる。
【図面の簡単な説明】
【００４３】
【図１】インダクタンス・ステップを有するインダクタ・デバイスの原理を示す概略図である。
【図２】図１の差動インダクタに関する簡略化されたレイアウト専用の実施の一例を示す。
【図３】本発明による別のインダクタ・デバイスの概略図を示す。
【図４】本発明による別のインダクタ・デバイスのレイアウト実施を示す。
【図５】本発明による更に別のインダクタ・デバイスの概略図を示す。
【図６】本発明による更に別のインダクタ・デバイスのレイアウト実施を示す。
【図７】分散型３ｎＨ／１８ｎＨインダクタと、２つの分離した３ｎＨ及び１８ｎＨ従来型インダクタとを比較するグラフである。
【図８】ＮＭＯＳ及びＰＭＯＳスイッチング・デバイスのスイッチング・ダイナミクス（ＳＤ）を示す。
【図９】電流リーク型バイポーラ・スイッチ・デバイスを示す概略図である。
【図１０】図９のバイポーラ・スイッチの特性を示すグラフである。
【図１１】図１及び図２に示された分散インダクタに基づく負荷共振器構成のシミュレーション結果を示すグラフである。
【図１２】図１及び図２に示された分散インダクタに基づく負荷共振器構成のシミュレーション結果を示すグラフである。
【図１３】高帯域と低帯域の動作において、それぞれ異なるＮＭＯＳデバイス寸法を有する図１及び図２の理想的なインダクタのＱ値への共振減衰抵抗Ｒres及び寄生抵抗Ｒparの影響を示す。
【図１４】高帯域と低帯域の動作において、それぞれ異なるＮＭＯＳデバイス寸法を有する図１及び図２の理想的なインダクタのＱ値への共振減衰抵抗Ｒres及び寄生抵抗Ｒparの影響を示す。
【図１５】本発明による電流リーク型バイポーラ・スイッチング・デバイスを用いた別の負荷共振器構成の概略図である。
【図１６】本発明による電流リーク型バイポーラ・スイッチング・デバイスを用いた別の負荷共振器構成のレイアウト実施を示す。
【図１７】出力部において低コモン・モード・レベルで動作するための変換トポロジーを有する更に別の負荷共振器構成の概略図である。
【図１８】出力部において低コモン・モード・レベルで動作するための変換トポロジーを有する更に別の負荷共振器構成のレイアウト実施を示す。
【図１９】スイッチング機能のために入力段のトランジスタを用いる構成の概略図である。
【図２０】スイッチング機能のために入力段のトランジスタを用いる構成のレイアウト実施を示す。
【図２１】スイッチング機能のために入力段の入力トランジスタとＮＭＯＳトランジスタを用いる更なる構成を示す。
【図２２】スイッチング機能のために入力段の入力トランジスタとＮＭＯＳトランジスタを用いる更なる構成を示す。
【図２３】スイッチング機能のために入力段の入力トランジスタと電流リーク型バイポーラ・スイッチを用いる更なる構成を示す。
【図２４】スイッチング機能のために入力段の入力トランジスタと電流リーク型バイポーラ・スイッチを用いる更なる構成を示す。
【図２５】本発明によるマルチバンドＬＮＡの一実施例を示す概略図である。
【図２６】本発明による折畳みカスコード構成の一実施例を示すブロック図である。
【図２７】分離平面インダクタを用いる分散インダクタのレイアウト実施を示す。
【図２８】本発明によるマルチバンド分散インダクタのレイアウト実施の一実施例を示す。
【図２９】多重利得増幅器の概略図及びレイアウト実施である。
【技術分野】
【０００１】
本発明は、無線周波数（ＲＦ）回路に関し、具体的には、マルチバンド無線周波数（ＲＦ）動作のための集積回路に関する。
【背景技術】
【０００２】
電気通信事業において多目的無線周波数集積回路（ＲＦＩＣ）を同時に多数のシステム及び周波数帯域により実施することの将来的な動向は疑いのないことである。新規の周波数割当ては、旧式の商業システム又は政府及び軍機関からの周波数帯の取得と相俟って、非常に散らばった無線インターフェースを生じる。このことは、ＲＦＩＣエンジンに対して複雑性とダイ面積消費を増す厳しい要件を設けることになる。多目的ＲＦＩＣにおいて、別々のＲＦ信号経路の全体的な程度は高くなる可能性があり、また将来的には確実に増えるであろう。例えば、携帯電話のためのＲＦＩＣは、ＧＳＭ８００、ＧＳＭ１８００、ＧＳＭ１９００、ＣＤＭＡ２０００、Ｅｕｒｏｐｅａｎ ＷＣＤＭＡ、ＵＳ ＷＣＤＭＡ、ＷＬＡＮ、ＧＰＳ、及びＤＶＢ無線インターフェースをサポートしなければならない場合がある。直接変換アーキテクチャにおいては、単一システムの種々の周波数変異は、いかなる外部部品も取り替えることなく容易に実装することができる。典型的なトランシーバ構成においては、周波数変動の要求はＲＦフロント・エンドに集中する。これはほぼ例外なく、システム及び周波数変異の各々に対するＲＦフロント・エンドの多重化と周波数スケーリングとを意味する。
【０００３】
ＲＦＩＣ増幅器を実施するための典型的な回路構成は、例えば、ＲＬＣパラレル共振器を有する、誘導縮退型カスコード増幅器である。この差動構成は２つの差動インダクタを含み、多重信号経路が必要な場合にはそれらを多重化しなければならない。加えて、種々の共振周波数をもつ共振器は、次段へのインターフェースを多重化することによって互いに分離しなければならない。少なくとも他の信号経路は常に無効ダイ面積としてシャット・ダウンされるので、このことはマルチバンド動作を実施するためのダイ面積に効率的なやり方ではない。
【０００４】
特に小規模の周波数ステップを維持するための別の従来の方法は、キャパシタ同調である。しかしながら、これはオクターブ規模の周波数同調には適さない。キャパシタ同調による固定インダクタ・デバイスを用いたオクターブ規模の周波数同調の実施は、インダクタのＱ値は強い周波数依存性を有するので、共振器のＱ値を低下させる。さらに、スイッチング・デバイスは理想的でないので、大規模な同調可能なキャパシタ・マトリックスの実施に問題を生じる。典型的なやり方は、小規模の内部帯域同調に対してキャパシタ同調を用いて、周波数応答を最適化する又は部品ばらつきを補償することである。
【０００５】
Ｐａｒｋ他による「Ｖａｒｉａｂｌｅ Ｉｎｄｕｃｔａｎｃｅ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｄｕｃｔｏｒ Ｗｉｔｈ ＭＯＦＥＴ Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌ」，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ，Ｖｏｌ．２５，Ｎｏ．３，Ｍａｒｃｈ ２００４，ｐ．１４４−１４６は、３つのらせん型インダクタが垂直方向に積層され、この積層インダクタのうちの２つにはインダクタンス分散動作のための２つのパラレル接続されたＭＯＳ−ＦＥＴスイッチが備えられている、可変モノリシック・インダクタを開示している。２つのスイッチがオフ状態であるときには、合計インダクタンスは近似的に各インダクタのインダクタンスの総和であり、２つのスイッチがオン状態であるときには、インダクタンスは１つのインダクタのインダクタンスである。その結果として、マルチバンドＲＦ回路に対して、より小さなチップ面積を必要とする可変インダクタが得られる。従来技術のインダクタンス（シングル・エンド・デバイス）に伴う問題は、差動動作に用いられるスイッチが、差動信号経路に雑音を発生することである。さらに、段構造に反するレイアウト技術的な観点は、ＩＣプロセスが一般に高性能インダクタ・デバイスを生成するのに適した低抵抗金属層を１つしか含まないことである。加えて、従来技術はなんら顕著なダイ面積の節約をもたらしてはいない。
【発明の開示】
【０００６】
本発明の１つの目的は、受信機チェーンと送信機チェーンの両方のＲＦフロント・エンドにおけるマルチバンドＲＦ動作のための改善された可変インダクタンスを提供することである。
【０００７】
本発明の目的は、添付の独立請求項による本発明によって達成される。本発明の好ましい実施形態は従属請求項において開示される。
【０００８】
本発明は、そのインダクタンスがより小さなインダクタ部分に実質的に分散されているモノリシック平面インダクタの特定の位置に、スイッチング可能な対称的ショートカットを設けることに基づく。より小さなインダクタ部分は、インダクタを差動インダクタ・デバイスとして機能させるカスコード構成様式で設けられる。この構成においては、（電気的に）中間のインダクタ部分の間の中間ノードはコモン・モード・ポイントを形成し、（電気的に）外側のインダクタ部分の外側端は差動インダクタの差動モード出力部を形成する。インダクタ部分のうちの幾つかは、１つ又はそれ以上の高無線周波数帯域での動作のための１つ又はそれ以上のステップにおいて、コモン・ポイントに関して対称的にバイパス即ちショートカットされるように配置される。スイッチング可能な対称的ショートカットにより、制御可能なインダクタンス・ステップを設けることが可能である。コモン・モード信号は、制御された状態に関わりなく、同じインダクタンスの影響を受ける。
【０００９】
本発明によるインダクタ・デバイスは、ＲＦフロント・エンドにおいて最も面積を消費する部分である受動インダクタ・デバイスを単一で全ての種々異なる周波数帯域に対して使用できるようにすることによって、これらの全ての種々異なる周波数帯域をカバーするのに必要な種々異なる信号経路の量を著しく減らすことができる。このようにして、ＲＦＩＣチップは使用されない周波数共振器の全く使用されないインダクタ・デバイスを何も含まず、全ての大面積のインダクタは少なくとも部分的に使用される。さらに、本発明による差動分散インダクタにおいては、バイパス・スイッチによって生じる雑音はコモン・モードの雑音であり、従って、インダクタの差動出力には現れない。これは、ＭＯＳＦＥＴスイッチが電流経路上にあって、スイッチによって生じた雑音エネルギーが全て信号経路に重畳される、従来技術の積層インダクタに比べて有利な点である。本発明による差動分散インダクタは複数の既存の回路設計に直接に適用可能であるが、一方従来技術の積層インダクタは、個々の可変インダクタとしては良好に動作することができても、ダイ面積を著しく節約しつつ性能を顕著に低減させることのない種々の回路設計に導入するには問題をはらんでいる。
【００１０】
オクターブ規模のマルチバンド用途においては、共振器のダイ面積は、実際にはほぼ二分割することができる。また、マルチバンド動作において、共振器ノードにおける多重インターフェースを避けることもできる。縮退用途においては、ＧＳＭ８５０・ＧＳＭ１８００及びＧＳＭ９００・ＧＳＭ１９００システムのような異なる無線システムのための共通分散インダクタ・デバイスを実施することができる。加えて、必要であれば、異なる周波数変異／システムの入力段を組み合わせることができる。本発明はまた、共振器におけると同じ様式で折畳みカスコード・トポロジーに用いて、広帯域動作を改善することができる。折畳みカスコード・トポロジーにおいては、折畳みインダクタのＱ値要件は非常に低い。
【発明を実施するための最良の形態】
【００１１】
以下で、本発明は、添付の図面を参照しながら例示的な実施形態により詳細に説明される。
【００１２】
図１には、本発明の基本的な考えが一実施例により示される。モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。隣接したインダクタ部分Ｌ21及びＬ22の間のノードＣＭはインダクタ・デバイスのコモン・モード・ポイントであり、典型的には信号接地（例えば供給電圧ＶCC又は接地）に接続される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部であり、例えば、デバイス自体と次段のデバイス（例えばミキサの入力段）とのインターフェースにある増幅デバイスの出力ノードである。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐ、及び、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍは、ノードＳＷｐとノードＳＷｍの間に接続されたショートカット又はバイパス・スイッチング・デバイスＳ１によって、ショートカット・スイッチング機能が実施されるノードである。図１に示されるインダクタ構成の一般的な機能性を以下に提示する。
【００１３】
開放スイッチ構成
スイッチ・デバイスＳ１が開放されたままであるとき、インダクタは、インダクタンス部分Ｌ11、Ｌ21、Ｌ22、及びＬ12のカスケードを形成して、通常のインダクタ・デバイスと非常によく似た働きをする。唯一の欠点は、スイッチ・デバイスＳ１と可能性のあるデバイス外の配線とによって生じる寄生容量である。これらの寄生容量は、例えばスイッチとしてＭＯＳトランジスタが用いられるときに著しいものとなる可能性がある。これは、インダクタのＱ値を低下させる。しかしながら実際には、開放スイッチ動作においては、デバイスはより低い周波数において動作することが意図されており、従って、寄生容量の大きさは、より低い動作周波数に応じてより高くなる可能性がある。
【００１４】
ショートカット構成
スイッチ・デバイスＳ１がノードＳＷｐ及びＳＷｍをショートカットする（差動界／回路から中間インダクタ部分Ｌ21及びＬ22をバイパスする）場合には、出力ノードＯｕｔｐ及びＯｕｔｍは、少なくとも理想的な条件において、インダクタ部分Ｌ12及びＬ11のみを見込む。この構成は、より高い帯域での動作を実施するのに用いることができる。スイッチ・デバイスＳ１の寄生抵抗はインダクタのＱ値を著しく低下させる。同様に、インダクタ部分Ｌ21及びＬ22は、相互インダクタンスＭ12による負荷として働く。この構成においては、コモン・モード経路は、開放構成と同等であり、ＤＣ経路は依然としてインダクタ部分Ｌ21及びＬ22を通して働く。
【００１５】
図２には、図１の差動インダクタに関する簡略化されたレイアウト専用の実施の一例が示される。実施例のいずれにおいても、基板への散逸（渦電流）に対するシールド構造体は示されない。
【００１６】
図２において、モノリシック平面インダクタは、右回り螺旋状金属ライン２１と左回り螺旋状金属ライン２２とから形成され、これらのラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。ライン２１及び２２の反対側端は、それぞれ差動出力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン２１及び２２は、別の（下層の）金属層への貫通接続部を備える金属交差部２３によって互いの内部に互い違いに配置される。スイッチング・ノードＳＷｐ及びＳＷｍは、他の金属層内の金属ライン２４及び２５への貫通接続部によって設けられる。ノードＯｕｔｐ、Ｏｕｔｍ、ＳＷｐ、ＳＷｍ、及びＣＭへの接続は、同じ層内で、又は、特にスイッチがインダクタ・デバイスの内部に設置できる場合には他の層又は複数層内で、種々の異なる方式で形成できることを理解されたい。これらの種々の方式の実施例は、下記の本発明の他の実施形態の説明においても示されることになる。インダクタの一般的な形状は任意の適切なものとすることができる。典型的には、インダクタは円形、又は本明細書の実施例に示される八角形などの多角形である。
【００１７】
図３及び図４には、下層の金属層がスイッチング接触部配線に用いられない場合の図１及び図２の変形が示される。これは、例えば入力段の縮退に適すると見ることができる。この実施例においては、モノリシック平面インダクタは６つの小さなインダクタ部分Ｌ31、Ｌ11、Ｌ21、Ｌ22、Ｌ11、及びＬ31に分散される。隣接するインダクタ部分Ｌ21とＬ22の間のノードＣＭは、インダクタ・デバイスのコモン・モード・ポイントであり、典型的には信号接地（例えば供給電圧ＶCC又は接地）に接続される。インダクタ部分Ｌ32及びＬ31の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部であり、例えば、デバイス自体と次段のデバイス（例えばミキサの入力段）のインターフェースにある増幅デバイスの出力ノードである。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間にあるノードＳＷｐ、及び中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間にあるノードＳＷｍは、ノードＳＷｐとノードＳＷｍの間に接続されたショートカット又はバイパス・スイッチング・デバイスＳ１によって、ショートカット・スイッチング機能が実施されるノードである。ここでも、モノリシック平面インダクタは、右回り螺旋状金属ライン３１と左回り螺旋状金属ライン３２とから形成され、これらラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。ライン３１及び３２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン３１及び３２は、別の（下層の）金属層への貫通接続部を備える金属交差部３３によって互いの内部に互い違いに配置される。コモン・モード・ノードＣＭへの接続は、下層の金属層内の金属ライン３４への貫通接続部によって設けられる。
【００１８】
やはり同じ基本的な考えに基づくさらに異なった構造体が、図５及び図６に示される。図５の概略図は、図３のそれと同一である。図６に示されるレイアウトにおいては、やはりモノリシック平面インダクタは、右回り螺旋状金属ライン６１と左回り螺旋状金属ライン６２とから形成され、これらのラインはそれらの一端において相互接続されて中間ノード、即ちコモン・モード・ノードＣＭを形成する。しかしながら、ここでは、コモン・モード・ノードＣＭは、インダクタの最外側の巻き部分に形成され、出力部Ｏｕｔｐ及びＯｕｔｍは金属ライン６１及び６２の内側端に形成されるが、これらは貫通接続部と下層の金属層内の金属ライン６３及び６４により、インダクタの外部に接続される。ライン６１及び６２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。金属ライン６１及び６２の巻きは２つの群に配置され、３つの最外側の巻きが第１の群を形成し、４つの最内側の巻きが第２の群を形成する。群の間の間隔は、各群内の巻きの間の間隔より大きい。これに対応して、インダクタ部分Ｌ21、Ｌ22とＬ31、Ｌ32との間の相互インダクタンスＭ12は、より小さくなる。スイッチング・ノードＳＷｐ及びＳＷｍは、第１の外側群の最内側の巻き部分に形成される。その結果として、スイッチＳ１が開放スイッチ構成にあるときには、インダクタはインダクタンス部分Ｌ31、Ｌ11、Ｌ21、Ｌ22、Ｌ12及びＬ32のカスケードとなり、低帯域（ＬＢ）動作に好適である。ショートカットされた構成においては、スイッチ・デバイスＳ１はノードＳＷｐ及びＳＷｍをショートカットし（インダクタ部分Ｌ21及びＬ22をバイパスし）、出力ノードＯｕｔｐ及びＯｕｔｍは、少なくとも理想的な条件においては、インダクタ部分Ｌ31、Ｌ22、Ｌ21及びＬ11のカスケードのみを見込むことになる。この構成は、改善された高帯域（ＨＢ）動作を実施するのに用いることができる。この場合、自己共振周波数の増加と外側インダクタによる内側インダクタへの負荷の減少（より小さなＭ12）とによる、高帯域インダクタ（ＨＢ）のＱ値の改善が得られる。さらに、高帯域インダクタは干渉技術の観点から見て実質的により小さくなる。システム・オン・チップの概念においては、高帯域（ＨＢ）は、低帯域よりも、より問題のある干渉環境を含むことは極めて明白である。不利な点は、低帯域（ＬＢ）インダクタのＱ値が僅かに減ることと、ダイ面積消費が増すことである。
【００１９】
図７は、分散型３ｎＨ／１８ｎＨインダクタと、２つの分離した３ｎＨ及び１８ｎＨの従来型インダクタとの比較を示す。従来型インダクタはベンダによって提供された要素モデルであり、分散インダクタは基板シールドなしのＭｏｍｅｎｔｕｍでシミュレートされたものである。
【００２０】
本発明による分散インダクタ・デバイスに用いるのに適したスイッチング機能Ｓ１の実施例が以下に与えられるが、本発明をこれらの実施例に限定する意図はない。１つのアプローチは、コモン・モード電圧レベルに応じてＮＭＯＳ又はＰＭＯＳスイッチを用いて実施することができるＣＭＯＳスイッチング機能である。典型的な実施においては、ＮＭＯＳスイッチは縮退部に用いられ、ＰＭＯＳスイッチは共振器に用いられるが、例えば折畳みカスコード・トポロジーはこの予備的な実施を取り除く。
【００２１】
標準的なＢｉＣＭＯＳプロセスからの１０００μｍ／０．３５μｍのＮＭＯＳ及びＰＭＯＳデバイスのスイッチング・ダイナミクス（ＳＤ）が図８に示される。予想されるように、開放スイッチ状態（ＺOFF又は実際にはＣOFF）は、単に寸法中心の量であり、従って、ほぼデバイスに依存しない結果をもたらしている。ショートカット状態（ＺON又は実際にはＲON）は、ｐ型及びｎ型トランジスタの移動度に関する結果を与える。マルチバンド動作においては、関心ある周波数帯域は、異なるスイッチング状態において同じ周波数にはないことに留意されたい。このことは明らかに、図８において斜線で示されているように（ＳＤ ＮＭＯＳ及びＳＤ ＰＭＯＳ）、スイッチング・ダイナミクスの有効範囲を広げる。この例示的な場合においては、デュアルバンド動作は、８５０ＭＨｚから１９５０ＭＨｚのＷＣＤＭＡ ＥＵ帯域までのオクターブ規模の周波数ステップを目的としている。
【００２２】
別のアプローチは、バイポーラ・スイッチング機能である。ＣＭＯＳデバイスの寸法は、高帯域のインダクタのＱ値を劣化させないように十分なＲONを達成するためには大きくなる。このことは寄生容量ＣOFFの増加を引き起こし、従って、高周波数での動作を困難にする。バイポーラ・デバイスは、著しく小さなデバイス・サイズ従って寄生容量ＣOFFにより、適度に低いＲONを維持するように用いることができる。特に高周波数での特別な目的において、より高いスイッチング・ダイナミクスを維持するために、新規なスイッチング・デバイスが開発される。
【００２３】
図９には、この特定の電流リーク型バイポーラ・スイッチ・デバイスが示される。これは、コモン・ベースのトランジスタＱ1及びＱ2を備える。Ｑ1及びＱ2のベースは共通のバイアス電圧Ｖｂｉａｓに接続され、それらのコレクタは、例えば供給電圧ＶCCに接続される。エミッタは分散インダクタのスイッチング・ノードＳＷｐ及びＳＷｍに接続される。ショートカット状態では、このデバイスは、デバイスを通してリークする一定のゼロ入力電流を伴う一定動作点を必要とすることに留意されたい。このデバイスの理解できる不利な点は、電圧ヘッドルームの損失又は追加の電流消費である。デバイスが信号経路に直列に接続される場合には、電圧ヘッドルームが減少する。信号経路に並列に接続される場合には、電流消費が増加する。
【００２４】
図９のＢＪＴスイッチング・デバイスの導入は簡単である。動作点にバイアスされる場合、入力インピーダンス（ＲON）は、
【数１】
と与えることができ、ここでＺinは、コレクタ及びベース・ノードをショートカットした差動カスコード構成（コモン・ベース）の入力インピーダンス（エミッタのインピーダンス）であり、ｇmはバイポーラ・デバイスの相互コンダクタンスであり、ｋはボルツマン定数であり、Ｔはケルビン単位の温度であり、ｑは電子電荷であり、ＩCはデバイスの動作点におけるコレクタ電流である。開放状態（ＩC＝０）では、デバイスの入力インピーダンスはトランジスタの寄生容量によって定められるが、これは小面積のデバイスに対しては無視できる。性能上の有利な点は、主として、開放状態の最大化された高周波アイソレーションにある。
【００２５】
図１０には、動作点ＩC＝１０ｍＡにおけるバイポーラ・スイッチの特性が示される。対応するＣＭＯＳスイッチの結果は周波数範囲［０．５ＧＨｚ〜５．０ＧＨｚ］の下側左隅に斜線マークで示される。認められるように、スイッチング・ダイナミクスの特に高端部が著しく高く、又同じく、広帯域の動作が明らかに改善されている。マークＡ及びＢは、２ＧＨｚの周波数におけるＮＭＯＳ（Ａ）及びＰＭＯＳ（Ｂ）スイッチのスイッチング・ダイナミクスを表す。ＢＪＴスイッチは、１１ＧＨｚ（Ａ）と２０ＧＨｚ（Ｂ）の周波数において、同じ性能の結果を示している。
【００２６】
第３のアプローチは、分離スイッチングである。分離設計においては、スイッチは、ピン・ダイオード・スイッチ、ＦＥＴベースのスイッチ、電気機械式スイッチ、又は機械式スイッチなどの種々異なる市販の代替物を用いて実施することができる。この場合には、標準的な分離型インダクタが使用できる。また、例えばデュアル・トランジスタ・チップを有する上記ＢＪＴスイッチの分離型も可能である。
【００２７】
これより、幾つかの用途における本発明による分散型のスイッチング可能なインダクタを検討する。典型的なＲＦ設計ブロックの負荷共振器は、本発明の最も重要な用途分野である。インダクタ面積は比較的大きく、従って、本発明により、大きなダイ面積を節約することができる。また、異なるブロック間で避けられる内部インターフェースは、有意のものであることが分かる。下記において、ＮＭＯＳ若しくはＰＭＯＳスイッチ、或いは異なるＨＢＴ構成を用いて、より低い又はより高いコモン・モード電圧レベルで動作する負荷共振器に適した種々様々なトポロジーを説明する。
【００２８】
１つの好ましい共振器構成は、ＰＭＯＳ又はＮＭＯＳスイッチングによる図１及び図２に示された分散インダクタとすることができる。この構成は、より高い動作電圧（ＶCC⇒ＰＭＯＳ）又はより低い動作電圧（ｇｎｄ⇒ＮＭＯＳ）に接続された従来の負荷共振器に適する。インダクタがより低い動作電圧に接続できる場合には、好ましいスイッチング・ダイナミクスを有するＮＭＯＳスイッチング・デバイスを用いることができる。
【００２９】
図１１及び図１２には、このような共振器構成に関連するシミュレーション結果が示される。図１１は、閉じたＮＭＯＳデバイス［４００〜２０００μｍ］／０．３５μｍ及び理想的なショートカットを用いた高帯域（ＨＢ）状態に対するインダクタンス及びＱ値のシミュレーションを示す。図１２は開放されたＮＭＯＳデバイス［４００〜２０００ｍｍ］／０．３５ｍｍ及び開放構成を用いた低帯域（ＬＢ）状態に対するインダクタンス及びＱ値のシミュレーション結果を示す。シミュレーションは基板シールドを除外したものである。使用したスイッチング・デバイスは、旧式の０．３５μｍトランジスタ長を有し、並のスイッチング・ダイナミクスのみを有するＮＭＯＳトランジスタである。２ＧＨｚにおいて３ｎＨの理想的なインダクタのＱ値に対する共振器減衰抵抗Ｒres及び寄生抵抗Ｒpar（インダクタ及びスイッチング・デバイス）の影響が図１３及び図１４に示される。減衰抵抗の関連する値は数百オームであり、示される実施例においては１００オーム未満である。このことは、多くの設計ブロックにおける共振器Ｑ値に対する極めて低い要件（Ｑ＜１０）を示す。
【００３０】
特に高周波数動作に適した別の負荷共振器関連の構成が図１５及び図１６に示される。本発明の基本的な考えにより、モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部である。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐＨＢと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとの間には、図９によるバイポーラ・スイッチが接続され、トランジスタＱ１及びＱ２が電圧Ｖｂ２によってスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。加えて、図９による同様のスイッチング機能が、中間インダクタ部分Ｌ21及びＬ22の反対側端のノード、ＳＷｐＬＢ及びノードＳＷｍＬＢの間に接続される。高周波数動作においては、Ｑ１及びＱ２が電圧Ｖｂ２によってスイッチ・オンされるときトランジスタＱ３及びＱ４はスイッチ・オフされ、逆の場合も同様である。トランジスタの対にバイアスが印加されると、差動エミッタ・インピーダンスは１／ｇｍに等しくなり、ショートカットされ、一方他のトランジスタの対においては寄生容量に等しくなる、即ち開放状態となる。示された構成はより高い動作電圧において電圧ヘッドルームの減少を伴って動作するのに適している。例示的なレイアウトは図１６に示される。モノリシック平面インダクタは、右回り螺旋状金属ライン１６１と左回り螺旋状金属ライン１６２とから形成され、これらラインはそれらの一端であるノードＳＷｐＬＢ及びＳＷｍＬＢにおいてＱ３及びＱ４のエミッタに相互接続される。ライン１６１及び１６２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。スイッチング・ノードＳＷｐＨＢ及びＳＷｍＨＢは、それぞれＱ１及びＱ２のエミッタに接続される。
【００３１】
より低いコモン・モード・レベルに適した変換トポロジーが図１７及び図１８に示される。本発明の基本的な考えにより、モノリシック平面インダクタのインダクタンスは、より小さなインダクタ部分Ｌ11、Ｌ21、Ｌ22、及びＬ12に分散される。コモン・モード・ノードＣＭは、接地に接続される。インダクタ部分Ｌ12及びＬ11の外側端にあるノードＯｕｔｍ及びＯｕｔｐは差動出力部である。中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとの間に、図９によるバイポーラ・スイッチング・デバイスが接続され、トランジスタＱ１及びＱ２が電圧Ｖｂによってスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。このトポロジーはスイッチング・デバイスのための追加の電流経路を有する。図１８に示された例示的なレイアウトにおいては、モノリシック平面インダクタは、右回り螺旋状金属ライン１８１と左回り螺旋状金属ライン１８２とから形成され、これらラインはそれらの一端であるＣＭにおいて接地に接続される。ライン１８１及び１８２の反対側端は、それぞれ差動出力／入力部Ｏｕｔｍ及びＯｕｔｐを形成する。スイッチング・ノードＳＷｐ及びＳＷｍは、それぞれＱ１及びＱ２のエミッタに接続される。
【００３２】
第２の用途分野は、例えば入力段の誘導縮退などの、相互コンダクタンスｇm段のためのスイッチング可能なインダクタ構成にある。この状況においては、ＮＰＮ型の入力トランジスタを用いることができるが、ＰＮＰ、ＮＭＯＳ、又はＰＭＯＳなどの他の型もまた可能である。下記において、ＮＭＯＳ若しくはＰＭＯＳスイッチ、或いは異なるＨＢＴ構成を用いて、より低い又はより高いコモン・モード電圧レベルで動作する誘導縮退した入力段に適した種々様々なトポロジーを説明する。ｎ型実施からｐ型実施への変換は可能である。
【００３３】
図１９及び図２０は、高周波数（ＨＢ）及び低周波数（ＬＢ）入力段のトランジスタ自体がスイッチング機能に用いられる実施例を示す。ＨＢ入力トランジスタＱPHB及びＱMHBのエミッタは、それぞれ、中間インダクタ部分Ｌ22と外側インダクタ部分Ｌ11の間のノードＳＷｐＨＢと、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍＨＢとに接続され、入力部ＨＢ ＩＮＭ及びＨＢ ＩＮＰに高周波数（ＨＢ）動作をもたらす。インダクタとＨＢ入力段の差動ＨＢ出力は、ＱPHB及びＱMHBのコレクタから得られる。同様に、トランジスタＱPLB及びＱMLBは、スイッチング・ノードＳＷｐＬＢ及びＳＷｍＬＢ（出力部Ｏｕｔｐ及びＯｕｔｍ）に接続されて、入力部ＬＢ ＩＮＭ及びＬＢ ＩＮＰにＬＢ動作をもたらす。インダクタとＬＢ入力段の差動ＬＢ出力は、ＱPLB及びＱMLBのコレクタから得られる。図２０に示されたレイアウトは、図１９を参照して説明されたスイッチング機能をもたらすために２つの入力トランジスタ段が用いられており、分離したスイッチを必要としない点を除いて、図１８のレイアウトと同じである。
【００３４】
図２１及び図２２は、入力段の入力トランジスタＱP及びＱMのエミッタが、それぞれインダクタ部分Ｌ11及びＬ12の外側端子に接続された、さらに進んだ実施例を示す。インダクタと入力トランジスタの差動出力は、コレクタから得られる。スイッチング機能は、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ11の間のノードＳＷｐに接続された１つの主電極と、中間インダクタ部分Ｌ21と外側インダクタ部分Ｌ12の間のノードＳＷｍに接続された他の主電極と、を有するＮＭＯＳトランジスタによってもたらされ、ＮＭＯＳトランジスタが制御入力ＳＷによりスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。この構成においては、同一の入力段を再利用する可能性を考えることができる。図２１に示されたレイアウトは、上述のインダクタに対して図２０の概略を直接に適用したものである。
【００３５】
図２３及び図２４は、入力段の入力トランジスタＱP及びＱMのエミッタが、それぞれインダクタ部分Ｌ11及びＬ12の外側端子に接続された、さらに進んだ実施例を示す。インダクタと入力トランジスタの差動出力は、コレクタから得られる。スイッチング機能は、ノードＳＷｐとノードＳＷｍの間に接続された電流リーク型スイッチＱ１、Ｑ２によってもたらされ、電流リーク型スイッチが制御入力電圧Ｖｂによりスイッチ・オンされるとき、高周波数（ＨＢ）動作のためのショートカットをもたらす。この構成においても、同一の入力段を再利用する可能性を考えることができる。図２４に示されたレイアウトは、上述のインダクタに対して図２３の概略を直接に適用したものである。
【００３６】
マルチバンド動作の教示的な実施例が以下に示される。図２５には、本発明による、８５０ＭＨｚ帯域及びＥＵ ＷＣＤＭＡ帯域における動作を維持するためのマルチバンドＬＮＡが示される。このＬＮＡは、基盤事業における二次的ＬＮＡを目的とするものである。デュアルバンドＬＮＡのインダクタ２５１と入力段２５２は、図２０に示された構成のものと同じ構造及び動作を有する構成をもたらす。モノリシック平面インダクタＬ１は、右回り螺旋状金属ラインと左回り螺旋状金属ラインとから形成され、これらラインはそれらの一端ＣＭにおいて接地に接続される。金属ラインの反対側端のＳＷｐＬＢ及びＳＷｍＬＢは、それぞれ低帯域（ＬＢ）入力トランジスタＱpLB及びＱmLBのエミッタに接続される。インダクタとＬＢ入力段の差動ＬＢ出力は、ＱPLB及びＱMLBのコレクタから得られる。ＨＢ入力トランジスタＱPHB及びＱMHBのエミッタは、スイッチング・ノードＳＷｐＨＢに接続される。インダクタとＨＢ入力段の差動ＨＢ出力は、ＱPHB及びＱMHBのコレクタから得られる。換言すれば、入力トランジスタは、自立的に自己スイッチングするデュアルバンドの誘導性縮退が得られるようなスイッチング機能を与えるために用いられる。
【００３７】
入力トランジスタＱpLB、ＱmLB、ＱPHB、及びＱMHBのコレクタは、デュアルバンドＬＮＡのカスコード段２５３に接続される。カスコード段２５３からの出力は、広い動作帯域幅を有するミキサなどの、信号経路内の次のデバイスの入力段２５４に接続される。デバイス２５４の入力部には、本発明の原理による分散インダクタＬ及びＰＭＯＳスイッチ２５５を用いて、共振器のデュアルバンド・インダクタが設けられる。モノリシック平面インダクタＬは、右回り螺旋状金属ラインと左回り螺旋状金属ラインとから形成され、これらのラインはそれらの一端において相互接続されて、接地に接続されるコモン・コードＣＭを形成する。金属ラインの反対側端は、段２５４の入力部に接続される差動出力部を形成する。スイッチング・ノードＳＷｐ及びＳＷｍは、インダクタの反対側にある外側から２番目の巻き部分に接続される。ＣＭＯＳスイッチング機能２５５は、ＰＭＯＳスイッチ２５５を用いて実施することができる。
【００３８】
本発明はまた、共振器におけると同様の仕方で折畳みカスコード・トポロジーの形式で用いて、広帯域動作を改善することができる。種々異なる折畳みカスコード構成により、完全にｎ型又はｐ型のスイッチング・デバイスを用いることができる。図２６には、種々のＲＦ設計ブロックに適した折畳みカスコード・トポロジーが示される。入力電圧ＶＩＮは、ｎ型入力段２６１に入力される。入力段２６１からの出力電流Ｉｇｍは、折畳みインピーダンス２６２に印加され、さらに、カスコード段２６３の入力部に印加される。折畳みインピーダンス２６２は、任意のトランジスタを有する活性デバイス、又は受動デバイス（Ｒ、Ｌ、ＲＣ、ＲＬ、又はＲＬＣネットワーク）を用いて実施することができる。信号の折畳みは、この場合には、接地電位に関して実施されるが、任意の他の電位に関しても実施することができる。カスコード段２６３の出力部にはｎ型スイッチング・デバイスを有する分散インダクタが設けられ、出力電圧ＶOUTを生成する。この場合には、折畳みカスコード・トポロジーは、より良好なスイッチング・ダイナミクスを有するｎ型スイッチング・デバイスを可能にする。
【００３９】
本発明による分散インダクタ・デバイスはまた、「分離したインダクタ」によって実施することができ、その結果、分散インダクタ・デバイスのかなり複雑なモデリングを避けることができる。このような分散インダクタ・デバイスの実施例が図２７に示される。このデバイスは、２つの実質的に分離した平面インダクタ部分を備え、ここで第１のインダクタ区域２７１は、右回り螺旋状金属ライン２７２と左回り螺旋状金属ライン２７３とから形成され、これらラインはそれらの一端ＣＭにおいて接地に接続されて、中間インダクタ部分Ｌ21とＬ22を形成する。金属ライン２７２及び２７３の反対側端は、それぞれスイッチング・ノードＳＷｍ及びＳＷｐを形成する。第２のインダクタ部分２７４は、右回り螺旋状金属ライン２７５と左回り螺旋状金属ライン２７６とから形成され、これらのラインはそれらの内側端においてスイッチング・ノードＳＷｍ及びＳＷｐに接続される。ライン２７５及び２７６の外側端は、差動インダクタの差動出力部Ｄｉｆｆｍ及びＤｉｆｆｐを形成する。この状況においては、ベンダからの標準的なライブラリ・モデルを直接用いることができる。明らかに不利な点は、著しく増加するダイ面積消費であるが、それでもなお、マルチバンド動作に対して単一のインターフェースを与える。
【００４０】
本発明の種々の実施形態に関して上述された実施例は、デュアルバンド・インダクタであるが、マルチバンド・インダクタもまた可能である。非常に直接的な実施は、例えば、図２８に示されたような形式で、多重インダクタ・ステップを設けることである。再び、２つの螺旋状金属ライン２８１及び２８２が、それらの第１の端部がコモン・モード・ノードＣＭに接続されるように設けられる。ライン２８１及び２８２の外側端は、差動インダクタの差動出力部Ｄｉｆｆｍ及びＤｉｆｆｐを形成する。第１のスイッチング・ノード対ＳＷｐ３及びＳＷｍ３は、インダクタの最内側の巻きの１つから引き出される。第２のスイッチング・ノード対ＳＷｐ１及びＳＷｍ１は、インダクタの中間の巻きの１つから引き出される。第３のスイッチング・ノード対ＳＷｐ２及びＳＷｍ２は、インダクタの最外側の巻きの１つから引き出される。本発明によるスイッチング機能は、スイッチング・ノードの対の各々に設けられて選択的なショートカットをもたらす。ショートカットがないときには、インダクタは最も低い周波数帯域で動作する。第１のスイッチング・ノード対ＳＷｐ３及びＳＷｍ３がショートカットされるときには、次に高い周波数帯域が用いられる。第２のスイッチング・ノード対ＳＷｐ１及びＳＷｍ１がショートカットされるときには、さらに高い周波数帯域が用いられる。最後に、第３のスイッチング・ノード対ＳＷｐ２及びＳＷｍ２がショートカットされるときには、最も高い周波数帯域が用いられる。典型的な例は、例えば２ＧＨｚ、９００ＭＨｚ、及び４５０ＭＨｚなどのオクターブ規模の周波数ステップを有するマルチバンド設計ブロックである。現在存在するスイッチング・デバイスのスイッチング・ダイナミクスは比較的小さいので、非常に小さな周波数ステップは可能ではない。図２８においては、２つのスイッチング・デバイスはデバイス外部に設計され、１つの例示的なスイッチング・デバイスはインダクタ・デバイス内部に設計される。
【００４１】
図２９に示された回路構成を用いてプログラム可能な利得増幅器（ＰＧＡ）を実施することができる。ＡＣ結合された入力トランジスタＱpHB1〜ＱpHBn、ＱmHB1〜ＱmHBn、ＱpLB1〜ＱpLBn、及びＱmLB1〜ＱmLBnのマトリックスが、入力部ＬＢとＨＢの両方に設けられる。異なる寄与を有する入力段に（バイアス電圧Ｖｂ１〜Ｖｂｎにより）バイアスを印加することによって、異なる利得コードを選択することができる。ＬＢ入力部に接続されたトランジスタのみがバイアスを印加される場合には、低利得モードが達成される。従来の「一定ＩＭ3」ギルバート・セルＶＧＡに比べて明らかな利点は、一定のＯＩＰ3をもたらすことができる点である。
【００４２】
技術の発展に伴って、本発明の構想を種々の仕方で実施できることは当業者には明白であろう。本発明及びその実施形態は、上記の実施例には限定されず、添付の特許請求の範囲内で変えることができる。
【図面の簡単な説明】
【００４３】
【図１】インダクタンス・ステップを有するインダクタ・デバイスの原理を示す概略図である。
【図２】図１の差動インダクタに関する簡略化されたレイアウト専用の実施の一例を示す。
【図３】本発明による別のインダクタ・デバイスの概略図を示す。
【図４】本発明による別のインダクタ・デバイスのレイアウト実施を示す。
【図５】本発明による更に別のインダクタ・デバイスの概略図を示す。
【図６】本発明による更に別のインダクタ・デバイスのレイアウト実施を示す。
【図７】分散型３ｎＨ／１８ｎＨインダクタと、２つの分離した３ｎＨ及び１８ｎＨ従来型インダクタとを比較するグラフである。
【図８】ＮＭＯＳ及びＰＭＯＳスイッチング・デバイスのスイッチング・ダイナミクス（ＳＤ）を示す。
【図９】電流リーク型バイポーラ・スイッチ・デバイスを示す概略図である。
【図１０】図９のバイポーラ・スイッチの特性を示すグラフである。
【図１１】図１及び図２に示された分散インダクタに基づく負荷共振器構成のシミュレーション結果を示すグラフである。
【図１２】図１及び図２に示された分散インダクタに基づく負荷共振器構成のシミュレーション結果を示すグラフである。
【図１３】高帯域と低帯域の動作において、それぞれ異なるＮＭＯＳデバイス寸法を有する図１及び図２の理想的なインダクタのＱ値への共振減衰抵抗Ｒres及び寄生抵抗Ｒparの影響を示す。
【図１４】高帯域と低帯域の動作において、それぞれ異なるＮＭＯＳデバイス寸法を有する図１及び図２の理想的なインダクタのＱ値への共振減衰抵抗Ｒres及び寄生抵抗Ｒparの影響を示す。
【図１５】本発明による電流リーク型バイポーラ・スイッチング・デバイスを用いた別の負荷共振器構成の概略図である。
【図１６】本発明による電流リーク型バイポーラ・スイッチング・デバイスを用いた別の負荷共振器構成のレイアウト実施を示す。
【図１７】出力部において低コモン・モード・レベルで動作するための変換トポロジーを有する更に別の負荷共振器構成の概略図である。
【図１８】出力部において低コモン・モード・レベルで動作するための変換トポロジーを有する更に別の負荷共振器構成のレイアウト実施を示す。
【図１９】スイッチング機能のために入力段のトランジスタを用いる構成の概略図である。
【図２０】スイッチング機能のために入力段のトランジスタを用いる構成のレイアウト実施を示す。
【図２１】スイッチング機能のために入力段の入力トランジスタとＮＭＯＳトランジスタを用いる更なる構成を示す。
【図２２】スイッチング機能のために入力段の入力トランジスタとＮＭＯＳトランジスタを用いる更なる構成を示す。
【図２３】スイッチング機能のために入力段の入力トランジスタと電流リーク型バイポーラ・スイッチを用いる更なる構成を示す。
【図２４】スイッチング機能のために入力段の入力トランジスタと電流リーク型バイポーラ・スイッチを用いる更なる構成を示す。
【図２５】本発明によるマルチバンドＬＮＡの一実施例を示す概略図である。
【図２６】本発明による折畳みカスコード構成の一実施例を示すブロック図である。
【図２７】分離平面インダクタを用いる分散インダクタのレイアウト実施を示す。
【図２８】本発明によるマルチバンド分散インダクタのレイアウト実施の一実施例を示す。
【図２９】多重利得増幅器の概略図及びレイアウト実施である。
【特許請求の範囲】
【請求項１】
無線周波数（ＲＦ）におけるマルチバンド動作のためのモノリシック・インダクタ・デバイスであって、
モノリシック平面インダクタであって、前記インダクタを差動インダクタ・デバイスとして機能させるカスコード構成における４つ又はそれ以上のより小さなインダクタ部分に分散されており、中間インダクタ部分の第１の端部の間にある中間ノードがコモン・モード・ポイントを形成し、外側インダクタ部分の外側端部が前記差動インダクタの差動モード出力部を形成し、少なくとも低周波数帯域において動作することを特徴とするモノリシック平面インダクタと、
１つ又はそれ以上のより高い無線周波数帯域における動作のために、前記インダクタ部分のうちの幾つかを、１つ又はそれ以上のステップにおける前記コモン・モード・ポイントに関して対称的にバイパスする手段と、
を備えることを特徴とするモノリシック・インダクタ・デバイス。
【請求項２】
前記手段は、前記中間インダクタ部分の第２の端部の間に接続されたスイッチ手段を備え、高無線周波数帯域における動作のためには前記中間インダクタ部分をバイパスし、低周波数帯域における動作のためには前記中間インダクタ部分を通る信号経路を与えることを特徴とする、請求項１に記載のインダクタ・デバイス。
【請求項３】
前記モノリシック平面インダクタは、右回り螺旋状導電性ライン及び左回り螺旋状導電性ラインから形成され、これらのラインは互いの内部に交互に配置され、それらの一方の端部で相互接続されて中間ノードを形成し、反対側の端部は差動出力部を形成することを特徴とする、請求項１又は請求項２に記載のインダクタ・デバイス。
【請求項４】
前記モノリシック平面インダクタの前記部分は、２つ又はそれ以上の実質的に分離した平面インダクタ区域をカスコード構成の形式で含み、各々の区域は右回り螺旋状導電性ライン及び左回り螺旋状導電性ラインで形成されることを特徴とする、請求項１、請求項２、又は請求項３に記載のインダクタ・デバイス。
【請求項５】
前記中間インダクタ部分は前記螺旋状導電性ラインの最内側の１巻き又は複数巻きによって形成され、前記外側インダクタ部分は前記螺旋状導電性ラインの最外側の１巻き又は複数巻きによって形成されることを特徴とする、請求項１乃至請求項４のいずれか１項に記載のインダクタ・デバイス。
【請求項６】
前記中間インダクタ部分は前記平面インダクタの最外側の１巻き又は複数巻きによって形成され、前記外側インダクタ部分は前記螺旋状導電性ラインの最内側の１巻き又は複数巻きによって形成されることを特徴とする、請求項１乃至請求項４のいずれか１項に記載のインダクタ・デバイス。
【請求項７】
前記中間インダクタ部分の前記最内側の巻きと、前記外側インダクタ部分の前記最外側の巻きとの間の間隔は広くされることを特徴とする、請求項６に記載のインダクタ・デバイス。
【請求項８】
前記手段は、相補型金属オン・シリコン（ＣＭＯＳ）トランジスタ・スイッチ、バイポーラ・トランジスタ・スイッチ、分離スイッチ、ピン・ダイオード・ベースのスイッチ、電界効果トランジスタ（ＦＥＴ）ベースのスイッチ、電気機械式スイッチ、機械式スイッチのうちの１つ又はそれ以上を含むことを特徴とする、請求項１乃至請求項７のいずれか１項に記載のインダクタ・デバイス。
【請求項９】
前記手段は電流リーク型バイポーラ・トランジスタ・スイッチを含むことを特徴とする、請求項１乃至請求項８のいずれか１項に記載のインダクタ・デバイス。
【請求項１０】
前記手段は、第１の電流リーク型バイポーラ・トランジスタ・スイッチを含み、前記インダクタ・デバイスは、前記中間部分の間のコモン・ノードにおいて第２の電流リーク型バイポーラ・トランジスタ・スイッチをさらに含むことを特徴とする、共振器回路のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１１】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段のトランジスタと、前記中間インダクタ部分の相互接続ノードと次の外側インダクタ部分の相互接続ノードとの間に接続された高周波数入力段のトランジスタと、を含むことを特徴とする、低周波数入力段及び高周波数入力段のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１２】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段のトランジスタと、前記中間インダクタ部分と次の外側インダクタ部分の相互接続ノードに接続された金属オン・シリコン（ＭＯＳ）又は電流リーク型バイポーラ・トランジスタ・スイッチと、を含むことを特徴とする、マルチバンド入力段のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１３】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段の独立に制御されるトランジスタのマトリックスと、前記中間インダクタ部分と次の外側インダクタ部分の相互接続ノードに接続された高周波数入力段の独立に制御されるトランジスタのマトリックスと、を含むことを特徴とする、プログラム可能な利得増幅器のための、請求項１乃至請求項８のいずれか１項に記載のインダクタ・デバイス。
【請求項１４】
前記平面インダクタは、カスコード構成における６つ又はそれ以上のより小さなインダクタ部分に分散され、前記手段は、前記インダクタ部分の各々の相互接続ノードに接続され、前記インダクタ部分を選択的にバイパスしてマルチバンド動作のための複数のインダクタ・ステップをもたらすことを特徴とする、請求項１乃至請求項１３のいずれか１項に記載のインダクタ・デバイス。
【請求項１５】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とする負荷共振器回路。
【請求項１６】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とするマルチバンド低雑音増幅器。
【請求項１７】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とする縮退入力段。
【請求項１８】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とするプログラム可能な利得増幅器。
【請求項１９】
入力段と、折畳みインダクタンスと、カスコード段と、前記カスコード段の出力部における請求項１乃至請求項１３のいずれか１項に記載のインダクタと、を備えることを特徴とする折畳みカスコード回路。
【請求項１】
無線周波数（ＲＦ）におけるマルチバンド動作のためのモノリシック・インダクタ・デバイスであって、
モノリシック平面インダクタであって、前記インダクタを差動インダクタ・デバイスとして機能させるカスコード構成における４つ又はそれ以上のより小さなインダクタ部分に分散されており、中間インダクタ部分の第１の端部の間にある中間ノードがコモン・モード・ポイントを形成し、外側インダクタ部分の外側端部が前記差動インダクタの差動モード出力部を形成し、少なくとも低周波数帯域において動作することを特徴とするモノリシック平面インダクタと、
１つ又はそれ以上のより高い無線周波数帯域における動作のために、前記インダクタ部分のうちの幾つかを、１つ又はそれ以上のステップにおける前記コモン・モード・ポイントに関して対称的にバイパスする手段と、
を備えることを特徴とするモノリシック・インダクタ・デバイス。
【請求項２】
前記手段は、前記中間インダクタ部分の第２の端部の間に接続されたスイッチ手段を備え、高無線周波数帯域における動作のためには前記中間インダクタ部分をバイパスし、低周波数帯域における動作のためには前記中間インダクタ部分を通る信号経路を与えることを特徴とする、請求項１に記載のインダクタ・デバイス。
【請求項３】
前記モノリシック平面インダクタは、右回り螺旋状導電性ライン及び左回り螺旋状導電性ラインから形成され、これらのラインは互いの内部に交互に配置され、それらの一方の端部で相互接続されて中間ノードを形成し、反対側の端部は差動出力部を形成することを特徴とする、請求項１又は請求項２に記載のインダクタ・デバイス。
【請求項４】
前記モノリシック平面インダクタの前記部分は、２つ又はそれ以上の実質的に分離した平面インダクタ区域をカスコード構成の形式で含み、各々の区域は右回り螺旋状導電性ライン及び左回り螺旋状導電性ラインで形成されることを特徴とする、請求項１、請求項２、又は請求項３に記載のインダクタ・デバイス。
【請求項５】
前記中間インダクタ部分は前記螺旋状導電性ラインの最内側の１巻き又は複数巻きによって形成され、前記外側インダクタ部分は前記螺旋状導電性ラインの最外側の１巻き又は複数巻きによって形成されることを特徴とする、請求項１乃至請求項４のいずれか１項に記載のインダクタ・デバイス。
【請求項６】
前記中間インダクタ部分は前記平面インダクタの最外側の１巻き又は複数巻きによって形成され、前記外側インダクタ部分は前記螺旋状導電性ラインの最内側の１巻き又は複数巻きによって形成されることを特徴とする、請求項１乃至請求項４のいずれか１項に記載のインダクタ・デバイス。
【請求項７】
前記中間インダクタ部分の前記最内側の巻きと、前記外側インダクタ部分の前記最外側の巻きとの間の間隔は広くされることを特徴とする、請求項６に記載のインダクタ・デバイス。
【請求項８】
前記手段は、相補型金属オン・シリコン（ＣＭＯＳ）トランジスタ・スイッチ、バイポーラ・トランジスタ・スイッチ、分離スイッチ、ピン・ダイオード・ベースのスイッチ、電界効果トランジスタ（ＦＥＴ）ベースのスイッチ、電気機械式スイッチ、機械式スイッチのうちの１つ又はそれ以上を含むことを特徴とする、請求項１乃至請求項７のいずれか１項に記載のインダクタ・デバイス。
【請求項９】
前記手段は電流リーク型バイポーラ・トランジスタ・スイッチを含むことを特徴とする、請求項１乃至請求項８のいずれか１項に記載のインダクタ・デバイス。
【請求項１０】
前記手段は、第１の電流リーク型バイポーラ・トランジスタ・スイッチを含み、前記インダクタ・デバイスは、前記中間部分の間のコモン・ノードにおいて第２の電流リーク型バイポーラ・トランジスタ・スイッチをさらに含むことを特徴とする、共振器回路のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１１】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段のトランジスタと、前記中間インダクタ部分の相互接続ノードと次の外側インダクタ部分の相互接続ノードとの間に接続された高周波数入力段のトランジスタと、を含むことを特徴とする、低周波数入力段及び高周波数入力段のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１２】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段のトランジスタと、前記中間インダクタ部分と次の外側インダクタ部分の相互接続ノードに接続された金属オン・シリコン（ＭＯＳ）又は電流リーク型バイポーラ・トランジスタ・スイッチと、を含むことを特徴とする、マルチバンド入力段のための、請求項１乃至請求項９のいずれか１項に記載のインダクタ・デバイス。
【請求項１３】
前記手段は、前記インダクタの前記差動出力ノードに接続された周波数入力段の独立に制御されるトランジスタのマトリックスと、前記中間インダクタ部分と次の外側インダクタ部分の相互接続ノードに接続された高周波数入力段の独立に制御されるトランジスタのマトリックスと、を含むことを特徴とする、プログラム可能な利得増幅器のための、請求項１乃至請求項８のいずれか１項に記載のインダクタ・デバイス。
【請求項１４】
前記平面インダクタは、カスコード構成における６つ又はそれ以上のより小さなインダクタ部分に分散され、前記手段は、前記インダクタ部分の各々の相互接続ノードに接続され、前記インダクタ部分を選択的にバイパスしてマルチバンド動作のための複数のインダクタ・ステップをもたらすことを特徴とする、請求項１乃至請求項１３のいずれか１項に記載のインダクタ・デバイス。
【請求項１５】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とする負荷共振器回路。
【請求項１６】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とするマルチバンド低雑音増幅器。
【請求項１７】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とする縮退入力段。
【請求項１８】
請求項１乃至請求項１３のいずれか１項に記載のインダクタを備えることを特徴とするプログラム可能な利得増幅器。
【請求項１９】
入力段と、折畳みインダクタンスと、カスコード段と、前記カスコード段の出力部における請求項１乃至請求項１３のいずれか１項に記載のインダクタと、を備えることを特徴とする折畳みカスコード回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公表番号】特表２００９−５００８６０（Ｐ２００９−５００８６０Ａ）
【公表日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００８−５２０９０１（Ｐ２００８−５２０９０１）
【出願日】平成１８年７月１０日（２００６．７．１０）
【国際出願番号】ＰＣＴ／ＦＩ２００６／０５０３２８
【国際公開番号】ＷＯ２００７／００６８６７
【国際公開日】平成１９年１月１８日（２００７．１．１８）
【出願人】（３９８０１２６１６）ノキア コーポレイション (1,359)
【Ｆターム（参考）】
【公表日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１８年７月１０日（２００６．７．１０）
【国際出願番号】ＰＣＴ／ＦＩ２００６／０５０３２８
【国際公開番号】ＷＯ２００７／００６８６７
【国際公開日】平成１９年１月１８日（２００７．１．１８）
【出願人】（３９８０１２６１６）ノキア コーポレイション (1,359)
【Ｆターム（参考）】
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