保護回路
【課題】半導体集積回路において高電圧電源で動作する高電圧回路の回路動作不安定時に低電圧電源で動作する低電圧回路に対して高電圧回路の高電圧の印加を防ぐ保護回路に関する。
【解決手段】第１の回路と第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、第１回路と第２回路との間の電荷を放電する放電経路と、第１回路から第２回路への入力電圧が、第２回路の耐電圧以下の電圧である参照電圧より高い場合、放電経路を通して電荷を放出する比較回路とを有する保護回路により第２回路に対する高電圧の印加を防ぐ。
【解決手段】第１の回路と第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、第１回路と第２回路との間の電荷を放電する放電経路と、第１回路から第２回路への入力電圧が、第２回路の耐電圧以下の電圧である参照電圧より高い場合、放電経路を通して電荷を放出する比較回路とを有する保護回路により第２回路に対する高電圧の印加を防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、回路の保護を行なうための保護回路に関する。
本願に関する技術は、例えば、電源を持つ半導体集積回路に備え付けられる保護回路、半導体集積回路で高い電源電圧で動作する回路と低い電源電圧で動作する回路が混在している場合において、高い電源電圧で動作する回路が低い電源電圧で動作する回路へもたらす素子破壊を保護する回路に適用することもできる。
【背景技術】
【０００２】
近年、半導体集積回路は、常に低電圧（低電力）動作が求められている。しかしながら、半導体集積回路の中には、システムスペック（線形性やダイナミックレンジ等）を満たすために、高電圧での動作が必要となる回路が存在する。そのため、ダイナミックレンジ等のシステムスペックの要求が厳しい回路は高電圧で設計し、低電力化が可能な回路は低電圧で設計する、といったようにシステムスペックと低電力化を同時に満足させるために、高電圧と低電圧を混在させる回路設計が行われてきた。
【０００３】
この異なる２つ以上の電源が混在した半導体集積回路では、特に、高い電源電圧で動作する回路（以下、「高電圧回路」と言う）の出力が低い電源電圧で動作する回路（以下、「低電圧回路」と言う）の入力に接続されるような場合がある。この場合、その異電源が接続された回路／端子間において、規定耐電圧以上の電圧が低電圧回路に与えられ、低電圧回路内の素子を破壊してしまう場合がある。特に、高電圧回路の電源立ち上げ時やパワーダウン解除後などの回路動作不安定時は、低電圧回路に高電圧回路の電源相当の高い電圧が入力される場合がある。さらに、低電圧回路に入力された高電圧を、低電圧回路がトランジスタのゲートで直接受けているような場合（放電するパスが無い場合）もある。このような場合、低電圧回路内の素子は破壊される。
【０００４】
図９に、既知の保護回路を示す。図９は、高電圧回路１０２の出力が、低電圧回路１０３の入力に接続された異電源混在の回路１０１を示す。この回路は、両回路が接続されたノード１０５に高電圧が印加されるのを防ぐため、ノード１０５に保護ダイオード１０４を設けている。保護ダイオード１０４の電源よりも高い電圧がノード１０５に現れた時には、図９の矢印１０６の方向に電流を流し、ノード１０５の電圧がそれ以上高くならないように電荷を放電して、低電圧回路１０３内の素子を保護している。
【０００５】
しかしながら、単に保護ダイオード１０４を挿入しただけでは、低電圧回路１０３を保護できない場合もある。保護ダイオード１０４が動作するためには、ノード１０５の電圧は、保護ダイオード１０４の電源よりも、トランジスタのしきい値（Ｖｔｈｐとおく）分高くなければならない。すなわち、「ノード１０５の電圧＝保護ダイオード１０４の電源＋Ｖｔｈｐ」の条件になってはじめて、保護ダイオード１０４が動作する。例えば、低電圧回路１０３の電源電圧を１．２Ｖとした場合、一般的に耐電圧は約１．４〜１．５Ｖ、Ｖｔｈｐは約０．６〜０．７Ｖである。図９の保護ダイオード１０４の電圧は、できるだけ低い電圧で動作できるように低電圧回路の電源１．２Ｖにあわせる。この場合、ノード電圧＝１．８Ｖ（＝１．２Ｖ＋０．６Ｖ）になった時に初めて保護ダイオード１０４が動作し、放電を開始する。すなわち、保護ダイオード１０４は、ノード電圧（１．８Ｖ）が耐電圧（約１．４Ｖ）を超えた状態ではじめて保護素子として動作し始める。
【０００６】
そのため、高電圧回路１０２の電源電圧が、ノード電圧が耐電圧（１．４Ｖ）を超える電圧を出力する可能性がある３．３Ｖ、２．５Ｖ、１．８Ｖのどの電源電圧の場合であっても、単独の保護ダイオードの構成ではノード電圧を耐電圧以下に抑えることができない。
【０００７】
異電源が接続された回路において、回路内素子を保護する保護回路が提案されている（下記特許文献１）。提案されている保護回路では、高電圧電源が正常電圧値になるまで、多電源間の経路をカットし、高電圧電源が正常電圧値になったあとで経路に接続するように機能する保護回路が示される。この保護回路は、多電源間の電圧を検出して２つの電源間の接続を管理することで、正常電圧に至るまで２つの電源間に電流が流れるのを防止している。
【０００８】
また、ＡＣ電源からコンバータトランスを介して接続される直流電源回路へのサージ電圧を制御するために、ＡＣ電源にサージ圧を制御するスイッチング制御回路が提案されている（下記特許文献２）。提案されているスイッチング制御回路は、ＡＣ電源側に設けられる。そして、スイッチング制御回路が、サージ電圧を検出することでコンバータトランスへの電流を制御し、上記直流電源回路の電圧を一定に保つように制御する。
【０００９】
【特許文献１】特開２０００−２４３８４２号
【特許文献２】特開２００４−０２３８９４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来提案されている回路は、いずれも電源自体の電圧を制御するように構成された回路であり、異電源回路が接続されたノードが保護できる回路構成にはなっていない。すなわち、たとえ回路の電源電圧を耐電圧値以下とするように制御したとしても、その制御によって「高電圧電源がもたらす高電圧回路の破壊」、及び「低電圧電源がもたらす低電圧回路の破壊」は保護することはできるが、「高電源電圧がもたらす低電圧回路の破壊」は保護できない。
上述のような問題点に鑑み、第１の回路に接続した第２の回路の入力電圧を、第２の回路の耐電圧値以下に制御することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、第１の回路と第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、第１回路と第２回路との間の電荷を放電する放電経路と、第１回路から第２回路への入力電圧が、第２回路の耐電圧以下の電圧である参照電圧より高い場合、放電経路を通して電荷を放出する比較回路とを有する保護回路を提供する。
【発明の効果】
【００１２】
この保護回路は、高電圧回路に低電圧回路が接続された接続ノードの電圧、すなわち低電圧回路の入力電圧が、低電圧回路の耐電圧以下の電圧である参照電圧より高い場合、電荷を放電経路を通して放出するようにしたので、低電圧回路の耐電圧以下に低電圧回路の入力電圧を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態を説明する。
【００１４】
図１を用いて、半導体集積回路１ａに含まれる保護回路１０ａの一例を説明する。なお、上記第１の回路の具体例として高電圧回路５２、上記第２の回路の具体例として低電圧回路５４を示す。図示のように、保護回路１０ａは、高電圧回路５２と低電圧回路５４との間のノードＮに接続されている。保護回路１０ａは、高電圧回路５２と低電圧回路５４との間の電荷を放電するための放電経路１４ａと、入力電圧（ノードＮの電圧）Ｖｏと参照電圧Ｖｒとを比較する比較回路１２ａを有する。保護回路１０ａは、入力電圧Ｖｏが参照電圧Ｖｒより高い場合、ノードＮの電荷を放電経路１４ａを通して放出する。このとき、比較回路１２ａは、Ｖｏ＞Ｖｒの時は、その出力電圧Ｖｇ＝Ｈ（High（電源電位））、Ｖｏ＜Ｖｒの時はＶｇ＝Ｌ（Low（グランド電位））とするように構成される。
【００１５】
放電経路１４ａは、出力電圧Ｖｇに応じて動作し、Ｖｇ＝Ｈの時には放電し、Ｖｇ＝Ｌの時には放電しないように動作する。そのため、入力電圧Ｖｏは出力電圧Ｖｒよりも高い電圧にならないように制御され、また出力電圧Ｖｒよりも低い電圧下では、高電圧回路からの信号を低電圧回路に正常に伝播させることができる。
したがって、比較回路１２ａの参照電圧Ｖｒよりも高い入力電圧がノードＮに加えられた場合に、ノードＮから電荷を放電する放電経路がオンとなるため、Ｖｏが耐電圧以上になることを防ぎ、ノードＮに接続された低電圧回路５４内の素子を保護することができる。
【００１６】
図２を用いて、半導体集積回路１ｂに含まれる高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給した保護回路１０ｂを示す。電源投入時など、特に高電圧回路の動作が不安定な時でも、保護回路１０ｂが動作するためには、比較回路１２ｂが正しく動作できるよう構成する必要がある。そのためには、比較回路１２ｂの状態、及び、その参照電圧Ｖｒをできるだけ早く規定値に設定する必要がある。図２の保護回路１０ｂでは、高電圧回路５２の電源により比較回路１２ｂの電圧を与え、また、高電圧回路５２の電源の抵抗分圧によって参照電圧Ｖｒを与えている。このため、比較回路１２ｂは、高電圧回路５２の電源が設定される時とほぼ同時に通常動作できる状態になり、また、参照電圧Ｖｒは高電圧回路５２の電源の立ち上げと同時に上昇していき、電源が設定される時とほぼ同時に規定値に設定される。
【００１７】
このように、比較回路１２ｂは、高電圧回路５２の電源を用いて即座に動作できるよう構成される。したがって、高電圧回路５２の電源が、低電圧回路５４よりも先に立ち上がり、高電圧回路５２の不安定動作によりノードＮに異常電圧が発生したとしても、電源立ち上げ順序に関係なく比較回路１２ｂは参照電圧Ｖｒを規定値として維持でき、正しく動作することができる。そして、ノードＮの電荷を放電経路１４ａで放出することで、Ｖｏが耐電圧以上になることを防ぎ、ノードＮに接続された低電圧回路５４内の素子を保護することができる。
【００１８】
（発明の実施例１）
図３を用いて、半導体集積回路１ｃに含まれる保護回路１０ｃを説明する。比較回路１２ｃは、増幅回路１５ｃ及びバッファ回路１６ｃを有する。なお、高電圧回路５２と同じ電源電圧を増幅回路１５ｃ及びバッファ回路１６ｃに印加しても良い。また、図３には図示しないが、図２に示すように高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給しても良い。
増幅回路１５ｃは、電界効果トランジスタ（ＦＥＴ）で構成した、入力電圧Ｖｏと参照電圧Ｖｒの差分電圧をシングル変換して増幅する差動増幅器である（なお、本明細書に記載の他のトランジスタについてもＦＥＴ又はバイポーラトランジスタが適用できる。また、本明細書では、トランジスタはＦＥＴで説明する）。
【００１９】
２つのトランジスタＴＲ１及びＴＲ２のソース端子は、定電流源Ｉに接続され、トランジスタＴＲ１及びＴＲ２の電流総和が一定値Ｉになるように構成されている。これにより、例えば入力電圧Ｖｏが上がってトランジスタＴＲ１の電流が増えると、トランジスタＴＲ２に流れる電流は減少する。このとき、差動増幅器１５ｃの出力電圧は、ＴＲ１の電流と出力と電源端子間に接続されている負荷トランジスタによって増幅される。
【００２０】
バッファ回路１６ｃは、差動増幅器からの出力電圧をさらに増幅して、放電経路１４ｃを構成するトランジスタＴＲ３のゲート入力用のHigh（電源電位）／Low（グランド電位）の出力電圧を生成する。放電経路１４ｃを構成するトランジスタＴＲ３は、比較回路１２ｃの出力電圧ＶｇがHighの時にはオンとなり電荷を放出し、Lowの時にはオフになり電荷を放出しない。なお、バッファ回路１６ｃは、トランジスタＴＲ３のゲートの入力電圧として適切な電圧まで増幅するために適用されるが、増幅回路１５ｃのみで適切な電圧まで増幅できる場合は、保護回路１０ｃに適用しなくても良い。
【００２１】
なお、高電圧回路５２の電源電圧は、例えば、３．３Ｖ、２．５Ｖ、１．８Ｖである。低電圧回路５４の電源電圧は、例えば、１．２Ｖである。比較回路が適用可能になる高電圧回路５２及び低電圧回路５４のそれぞれの電圧は、回路構成に従ってその比較回路に含まれるトランジスタの飽和電圧と関係する場合がある。
低電圧回路５４の電圧は、比較回路１２ｃに含まれるトランジスタ等の素子が動作可能になる電圧以上となる必要がある。例えば、トランジスタＴＲ１、ＴＲ２の飽和電圧を０．６Ｖとすれば、低電圧回路５４の電圧は最低でも０．６Ｖに体電流素子の必要電圧を加えた電圧（例えば、体電流素子がＦＥＴで実装される場合はその飽和電圧）以上となる。
一方、高電圧回路５２の電圧を図２のように比較回路の電源電圧として利用する場合は、高電圧回路５２の電圧は、トランジスタＴＲ１、ＴＲ２の飽和電圧、体電流素子の必要電圧、負荷トランジスタの飽和電圧を加えた電圧以上となる。
【００２２】
図４を用いて、保護回路１０ｃにおける電圧及び電流のシミュレーション結果を説明する。シミュレーションでは、高電圧回路５２の電源を３．３Ｖ、低電圧回路５４の電源を１．２Ｖ、比較回路１２ｃの電源を３．３Ｖ、比較回路１２ｃの参照電圧Ｖｒを１．２Ｖ、Ｉ＝３００μＡに設定している。図４は、両電源電圧を立ち上げ、安定した一定の電源供給が得られた後に、図４の２０１で示される波形をノードＮに対して供給した場合の保護回路１０ｃの電圧及び電流変化を示している。
【００２３】
図４（ａ）は、保護回路なしのケース２０１、図９で示した既知の保護ダイオードを用いたケース２０２、保護回路１０ｃを用いたケース２０３における入力電圧Ｖｏの波形を示している。図４（ｂ）は、保護回路１０ｃを用いたケース２０３におけるトランジスタＴＲ３の電流波形２０８を示している。図４（ｃ）は、保護回路１０ｃを用いたケースにおけるトランジスタＴＲ２の電流波形２０４及びトランジスタＴＲ１の電流波形２０５を示している。
【００２４】
図４（ａ）に示すように、図９で示した既知の保護ダイオードを適用したケース２０２では、Ｖｏ＝保護ダイオードの電源＋Ｖｔｈｐ、すなわちＶｏ＝１．８Ｖ程度までしか電圧を抑えることができていない。一方、保護回路１０ｃを適用したケース２０３では、入力電圧Ｖｏを１．２Ｖ以下に抑えることができている。この保護回路１０ｃによる波形には、ノードＮの立ち上がり時付近に一部ひずみが見られるが、これはトランジスタＴＲ３の放電によって決まるノードＮの電圧を、比較回路１２ｃにフィードバックして調整しなおしているために生じているものであり、保護回路としての動作を損なうものではない。
【００２５】
図４（ｂ）の電流波形２０８が示しているように、トランジスタＴＲ３には、入力電圧Ｖｏが参照電圧Ｖｒを超えた時だけ電流が流れ、ノードＮの電荷が放出されることによって、電圧波形２０３が１．２Ｖ以下に抑えられることがわかる。
また、図４（ｃ）の電流波形２０４及び２０５に示すように、入力電圧Ｖｏがあがる前は、トランジスタＴＲ２に一定電流Ｉが流れている。一方、入力電圧Ｖｏが増加すると、トランジスタＴＲ１のゲートに入力電圧Ｖｏが印加され、トランジスタＴＲ１流れる電流が増加する。このトランジスタＴＲ１の電流が増加することにより、トランジスタＴＲ２の電流は減少する。２０６に示す電流波形では、このバランス動作により、トランジスタＴＲ１、ＴＲ２のフィードバック系が安定するまで若干時間を要する。このフィードバック期間中は放電しすぎることはあっても、Ｖｏの電位は１．２Ｖを超えることはないので保護回路としての動作には全く影響はない。
【００２６】
図５を用いて、電源立ち上げ時及び瞬時パルス入力時の保護回路なし、図９の既知の保護ダイオード、保護回路１０ｃにおけるノードＮの電圧（Ｖｏ）のシミュレーション結果を示す。図５（ａ）は電源立ち上げ時の電源の電圧波形２１０、ケース２０１（保護回路無し）の入力電圧Ｖｏの電圧波形２１１、ケース２０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形２１２、及びケース２０３（保護回路１０ｃ有り）の入力電圧Ｖｏの電圧波形２１３を示している。電圧波形２１３が示すように、電源立ち上げの不安定動作時において入力電圧Ｖｏが上がる場合でも、比較回路１２ｃは、参照電圧Ｖｒに追従して動作でき、Ｖｒ以下にＶｏの電位を抑えるという保護回路の動作を、本発明のみ（電圧波形２１３のみ）実現できている様子がわかる。
【００２７】
図５（ｂ）は瞬時パルスが入力された時のケース２０１（保護回路無し）の入力電圧Ｖｏの電圧波形２２１、ケース２０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形２２２、及びケース２０３（保護回路１０ｃ有り）の入力電圧Ｖｏの電圧波形２２３を示している。電圧波形２２３が示しているように、２ｎｓの瞬時パルスが入力された時でも、高速に追従して動作できている様子がわかる。
【００２８】
（発明の実施例２）
図６を用いて、半導体集積回路１ｄに含まれる保護回路１０ｄを説明する。保護回路１０ｄは、図３に示した保護回路１０ｃに対して、比較回路１２ｃの出力を電流モードに変換している。比較回路１２ｄは、増幅回路１５ｄ及びカレントミラー回路１６ｄを有する。なお、高電圧回路５２と同じ電源電圧が、増幅回路１５ｄ及びカレントミラー回路１６ｄに印加されている。また、図６には図示しないが、図２に示すように高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給しても良い。なお、保護回路１０ｄの有する放電経路１４ｄは、図３に示す放電経路１４ｃと同じである。
増幅回路１５ｄは、図３で示した増幅回路１５ｃと同じ構成を有する。カレントミラー回路１６ｄは、入力電圧Ｖｏと参照電圧Ｖｒの差分を電流で出力させるための定電流源Ｉ／２を有し、その差分電流に比例した電流をＴＲ３にコピーして、ノードＮの電荷を放電させている。
カレントミラー回路１６ｄは、図３で示したバッファ回路１６ｃと比較して、経路の段数が多くなっているため、動作速度は若干遅くなる。しかし、トランジスタＴＲ３で放電される電流量をコントロールしたい場合には、カレントミラー回路１６ｄを有する保護回路１０ｄの適用が有効である。
【００２９】
図７を用いて、保護回路１０ｄの電圧及び電流のシミュレーション結果を説明する。図４と同様、図７では、保護回路１０ｃにおけるシミュレーション結果と共に、保護回路なし、図９の既知の保護ダイオードありの場合も示している。高電圧回路５２の電源は３．３Ｖ、低電圧回路５４の電源は１．２Ｖ、比較回路１２ｄの電源は３．３Ｖ、比較回路１２ｄの参照電圧Ｖｒは０．９Ｖ、Ｉ＝３００μＡに設定している。
【００３０】
図７（ａ）は、保護回路なしのケース３０１、図９の既知の保護ダイオードを用いたケース３０２、保護回路１０ｄを用いたケース３０３における入力電圧Ｖｏの波形を示している。図７（ｂ）では、保護回路１０ｄを用いたケース３０３におけるトランジスタＴＲ３の電流波形３０８を示している。図７（ｃ）は、保護回路１０ｄを用いたケースにおけるトランジスタＴＲ２の電流波形３０４及びトランジスタＴＲ１の電流波形３０５を示す。
図４と同様に図７においても、保護回路１０ｄを適用した３０３のみ、Ｖｏを１．２Ｖ以下に抑えることができている様子がわかる。
【００３１】
保護回路１０ｄでは、カレントミラー回路による経路の段数が追加した分、フィードバック系が安定するまで時間が余計にかかるため、図７（ｃ）の電圧波形３０６に示すように、Ｖｏの立ち上がり時付近のひずみが図４の保護回路１０ｃと比較して若干大きくなる。そのため、参照電圧Ｖｒの電圧を０．９Ｖと少し深めに設定してある。図７の結果から、保護回路１０ｃと同様、保護回路１０ｄでもＶｏを１．２Ｖ以下に抑えることができている様子がわかる。
【００３２】
図８を用いて、電源立ち上げ時及び瞬時パルス入力時の保護回路なし、図９の既知の保護ダイオード、保護回路１０ｄにおけるノードＮの電圧（Ｖｏ）のシミュレーション結果を示す。図８（ａ）は電源立ち上げ時の電源の電圧波形３１０、ケース３０１（保護回路無し）の入力電圧Ｖｏの電圧波形３１１、ケース３０２（保護ダイオード有り）の入力電圧Ｖｏの電圧波形３１２、及びケース３０３（保護回路１０ｄ有り）の入力電圧Ｖｏの電圧波形３１３を示している。電圧波形３１３に示すように、電源立ち上げの不安定動作時において入力電圧Ｖｏが上がる場合でも、比較回路１２ｄは、参照電圧Ｖｒに追従して動作でき、Ｖｒ以下にＶｏの電位を抑えるという保護回路の動作を、本発明のみ（電圧波形３１３のみ）実現できている様子がわかる。
【００３３】
図８（ｂ）は瞬時パルスが入力された時のケース３０１（保護回路無し）の入力電圧Ｖｏの電圧波形３２１、ケース３０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形３２２、及びケース３０３（保護回路１０ｄ有り）の入力電圧Ｖｏの電圧波形３２３を示している。電圧波形３２３に示すように、保護回路１０ｄは、２ｎｓの瞬時パルスが入力された時でも、保護回路１０ｃと同様に高速に追従して動作できている様子がわかる。
【００３４】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組合せること、その変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図面の簡単な説明】
【００３５】
【図１】図１は、保護回路１０ａを説明する図である。
【図２】図２は、保護回路１０ｂを説明する図である。
【図３】図３は、保護回路１０ｃを説明する図である。
【図４】図４は、保護回路１０ｃにおける電圧及び電流のシミュレーション結果を説明する図である。
【図５】図５は、電源立ち上げ時及び瞬時パルス入力時の保護回路１０ｃにおける電圧変化のシミュレーション結果を示す図である。
【図６】図６は、保護回路１０ｄを説明する図である。
【図７】図７は、保護回路１０ｄにおける電圧及び電流のシミュレーション結果を説明する図である。
【図８】図８は、電源立ち上げ時及び瞬時パルス入力時の保護回路１０ｄにおける電圧変化のシミュレーション結果を示す図である。
【図９】図９は、保護ダイオードを用いた既知の保護装置を示す図である。
【符号の説明】
【００３６】
１ａ、１ｂ、１ｃ、１ｄ 半導体集積回路
１０ａ、１０ｂ、１０ｃ、１０ｄ 保護回路
１２ａ、１２ｂ、１２ｃ、１２ｄ 比較回路
１４ａ、１４ｃ、１４ｄ 放電経路
１５ｃ、１５ｄ 増幅回路
１６ｃ バッファ回路
１６ｄ カレントミラー回路
５２ 高電圧回路
５４ 低電圧回路
【技術分野】
【０００１】
本願は、回路の保護を行なうための保護回路に関する。
本願に関する技術は、例えば、電源を持つ半導体集積回路に備え付けられる保護回路、半導体集積回路で高い電源電圧で動作する回路と低い電源電圧で動作する回路が混在している場合において、高い電源電圧で動作する回路が低い電源電圧で動作する回路へもたらす素子破壊を保護する回路に適用することもできる。
【背景技術】
【０００２】
近年、半導体集積回路は、常に低電圧（低電力）動作が求められている。しかしながら、半導体集積回路の中には、システムスペック（線形性やダイナミックレンジ等）を満たすために、高電圧での動作が必要となる回路が存在する。そのため、ダイナミックレンジ等のシステムスペックの要求が厳しい回路は高電圧で設計し、低電力化が可能な回路は低電圧で設計する、といったようにシステムスペックと低電力化を同時に満足させるために、高電圧と低電圧を混在させる回路設計が行われてきた。
【０００３】
この異なる２つ以上の電源が混在した半導体集積回路では、特に、高い電源電圧で動作する回路（以下、「高電圧回路」と言う）の出力が低い電源電圧で動作する回路（以下、「低電圧回路」と言う）の入力に接続されるような場合がある。この場合、その異電源が接続された回路／端子間において、規定耐電圧以上の電圧が低電圧回路に与えられ、低電圧回路内の素子を破壊してしまう場合がある。特に、高電圧回路の電源立ち上げ時やパワーダウン解除後などの回路動作不安定時は、低電圧回路に高電圧回路の電源相当の高い電圧が入力される場合がある。さらに、低電圧回路に入力された高電圧を、低電圧回路がトランジスタのゲートで直接受けているような場合（放電するパスが無い場合）もある。このような場合、低電圧回路内の素子は破壊される。
【０００４】
図９に、既知の保護回路を示す。図９は、高電圧回路１０２の出力が、低電圧回路１０３の入力に接続された異電源混在の回路１０１を示す。この回路は、両回路が接続されたノード１０５に高電圧が印加されるのを防ぐため、ノード１０５に保護ダイオード１０４を設けている。保護ダイオード１０４の電源よりも高い電圧がノード１０５に現れた時には、図９の矢印１０６の方向に電流を流し、ノード１０５の電圧がそれ以上高くならないように電荷を放電して、低電圧回路１０３内の素子を保護している。
【０００５】
しかしながら、単に保護ダイオード１０４を挿入しただけでは、低電圧回路１０３を保護できない場合もある。保護ダイオード１０４が動作するためには、ノード１０５の電圧は、保護ダイオード１０４の電源よりも、トランジスタのしきい値（Ｖｔｈｐとおく）分高くなければならない。すなわち、「ノード１０５の電圧＝保護ダイオード１０４の電源＋Ｖｔｈｐ」の条件になってはじめて、保護ダイオード１０４が動作する。例えば、低電圧回路１０３の電源電圧を１．２Ｖとした場合、一般的に耐電圧は約１．４〜１．５Ｖ、Ｖｔｈｐは約０．６〜０．７Ｖである。図９の保護ダイオード１０４の電圧は、できるだけ低い電圧で動作できるように低電圧回路の電源１．２Ｖにあわせる。この場合、ノード電圧＝１．８Ｖ（＝１．２Ｖ＋０．６Ｖ）になった時に初めて保護ダイオード１０４が動作し、放電を開始する。すなわち、保護ダイオード１０４は、ノード電圧（１．８Ｖ）が耐電圧（約１．４Ｖ）を超えた状態ではじめて保護素子として動作し始める。
【０００６】
そのため、高電圧回路１０２の電源電圧が、ノード電圧が耐電圧（１．４Ｖ）を超える電圧を出力する可能性がある３．３Ｖ、２．５Ｖ、１．８Ｖのどの電源電圧の場合であっても、単独の保護ダイオードの構成ではノード電圧を耐電圧以下に抑えることができない。
【０００７】
異電源が接続された回路において、回路内素子を保護する保護回路が提案されている（下記特許文献１）。提案されている保護回路では、高電圧電源が正常電圧値になるまで、多電源間の経路をカットし、高電圧電源が正常電圧値になったあとで経路に接続するように機能する保護回路が示される。この保護回路は、多電源間の電圧を検出して２つの電源間の接続を管理することで、正常電圧に至るまで２つの電源間に電流が流れるのを防止している。
【０００８】
また、ＡＣ電源からコンバータトランスを介して接続される直流電源回路へのサージ電圧を制御するために、ＡＣ電源にサージ圧を制御するスイッチング制御回路が提案されている（下記特許文献２）。提案されているスイッチング制御回路は、ＡＣ電源側に設けられる。そして、スイッチング制御回路が、サージ電圧を検出することでコンバータトランスへの電流を制御し、上記直流電源回路の電圧を一定に保つように制御する。
【０００９】
【特許文献１】特開２０００−２４３８４２号
【特許文献２】特開２００４−０２３８９４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来提案されている回路は、いずれも電源自体の電圧を制御するように構成された回路であり、異電源回路が接続されたノードが保護できる回路構成にはなっていない。すなわち、たとえ回路の電源電圧を耐電圧値以下とするように制御したとしても、その制御によって「高電圧電源がもたらす高電圧回路の破壊」、及び「低電圧電源がもたらす低電圧回路の破壊」は保護することはできるが、「高電源電圧がもたらす低電圧回路の破壊」は保護できない。
上述のような問題点に鑑み、第１の回路に接続した第２の回路の入力電圧を、第２の回路の耐電圧値以下に制御することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、第１の回路と第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、第１回路と第２回路との間の電荷を放電する放電経路と、第１回路から第２回路への入力電圧が、第２回路の耐電圧以下の電圧である参照電圧より高い場合、放電経路を通して電荷を放出する比較回路とを有する保護回路を提供する。
【発明の効果】
【００１２】
この保護回路は、高電圧回路に低電圧回路が接続された接続ノードの電圧、すなわち低電圧回路の入力電圧が、低電圧回路の耐電圧以下の電圧である参照電圧より高い場合、電荷を放電経路を通して放出するようにしたので、低電圧回路の耐電圧以下に低電圧回路の入力電圧を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態を説明する。
【００１４】
図１を用いて、半導体集積回路１ａに含まれる保護回路１０ａの一例を説明する。なお、上記第１の回路の具体例として高電圧回路５２、上記第２の回路の具体例として低電圧回路５４を示す。図示のように、保護回路１０ａは、高電圧回路５２と低電圧回路５４との間のノードＮに接続されている。保護回路１０ａは、高電圧回路５２と低電圧回路５４との間の電荷を放電するための放電経路１４ａと、入力電圧（ノードＮの電圧）Ｖｏと参照電圧Ｖｒとを比較する比較回路１２ａを有する。保護回路１０ａは、入力電圧Ｖｏが参照電圧Ｖｒより高い場合、ノードＮの電荷を放電経路１４ａを通して放出する。このとき、比較回路１２ａは、Ｖｏ＞Ｖｒの時は、その出力電圧Ｖｇ＝Ｈ（High（電源電位））、Ｖｏ＜Ｖｒの時はＶｇ＝Ｌ（Low（グランド電位））とするように構成される。
【００１５】
放電経路１４ａは、出力電圧Ｖｇに応じて動作し、Ｖｇ＝Ｈの時には放電し、Ｖｇ＝Ｌの時には放電しないように動作する。そのため、入力電圧Ｖｏは出力電圧Ｖｒよりも高い電圧にならないように制御され、また出力電圧Ｖｒよりも低い電圧下では、高電圧回路からの信号を低電圧回路に正常に伝播させることができる。
したがって、比較回路１２ａの参照電圧Ｖｒよりも高い入力電圧がノードＮに加えられた場合に、ノードＮから電荷を放電する放電経路がオンとなるため、Ｖｏが耐電圧以上になることを防ぎ、ノードＮに接続された低電圧回路５４内の素子を保護することができる。
【００１６】
図２を用いて、半導体集積回路１ｂに含まれる高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給した保護回路１０ｂを示す。電源投入時など、特に高電圧回路の動作が不安定な時でも、保護回路１０ｂが動作するためには、比較回路１２ｂが正しく動作できるよう構成する必要がある。そのためには、比較回路１２ｂの状態、及び、その参照電圧Ｖｒをできるだけ早く規定値に設定する必要がある。図２の保護回路１０ｂでは、高電圧回路５２の電源により比較回路１２ｂの電圧を与え、また、高電圧回路５２の電源の抵抗分圧によって参照電圧Ｖｒを与えている。このため、比較回路１２ｂは、高電圧回路５２の電源が設定される時とほぼ同時に通常動作できる状態になり、また、参照電圧Ｖｒは高電圧回路５２の電源の立ち上げと同時に上昇していき、電源が設定される時とほぼ同時に規定値に設定される。
【００１７】
このように、比較回路１２ｂは、高電圧回路５２の電源を用いて即座に動作できるよう構成される。したがって、高電圧回路５２の電源が、低電圧回路５４よりも先に立ち上がり、高電圧回路５２の不安定動作によりノードＮに異常電圧が発生したとしても、電源立ち上げ順序に関係なく比較回路１２ｂは参照電圧Ｖｒを規定値として維持でき、正しく動作することができる。そして、ノードＮの電荷を放電経路１４ａで放出することで、Ｖｏが耐電圧以上になることを防ぎ、ノードＮに接続された低電圧回路５４内の素子を保護することができる。
【００１８】
（発明の実施例１）
図３を用いて、半導体集積回路１ｃに含まれる保護回路１０ｃを説明する。比較回路１２ｃは、増幅回路１５ｃ及びバッファ回路１６ｃを有する。なお、高電圧回路５２と同じ電源電圧を増幅回路１５ｃ及びバッファ回路１６ｃに印加しても良い。また、図３には図示しないが、図２に示すように高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給しても良い。
増幅回路１５ｃは、電界効果トランジスタ（ＦＥＴ）で構成した、入力電圧Ｖｏと参照電圧Ｖｒの差分電圧をシングル変換して増幅する差動増幅器である（なお、本明細書に記載の他のトランジスタについてもＦＥＴ又はバイポーラトランジスタが適用できる。また、本明細書では、トランジスタはＦＥＴで説明する）。
【００１９】
２つのトランジスタＴＲ１及びＴＲ２のソース端子は、定電流源Ｉに接続され、トランジスタＴＲ１及びＴＲ２の電流総和が一定値Ｉになるように構成されている。これにより、例えば入力電圧Ｖｏが上がってトランジスタＴＲ１の電流が増えると、トランジスタＴＲ２に流れる電流は減少する。このとき、差動増幅器１５ｃの出力電圧は、ＴＲ１の電流と出力と電源端子間に接続されている負荷トランジスタによって増幅される。
【００２０】
バッファ回路１６ｃは、差動増幅器からの出力電圧をさらに増幅して、放電経路１４ｃを構成するトランジスタＴＲ３のゲート入力用のHigh（電源電位）／Low（グランド電位）の出力電圧を生成する。放電経路１４ｃを構成するトランジスタＴＲ３は、比較回路１２ｃの出力電圧ＶｇがHighの時にはオンとなり電荷を放出し、Lowの時にはオフになり電荷を放出しない。なお、バッファ回路１６ｃは、トランジスタＴＲ３のゲートの入力電圧として適切な電圧まで増幅するために適用されるが、増幅回路１５ｃのみで適切な電圧まで増幅できる場合は、保護回路１０ｃに適用しなくても良い。
【００２１】
なお、高電圧回路５２の電源電圧は、例えば、３．３Ｖ、２．５Ｖ、１．８Ｖである。低電圧回路５４の電源電圧は、例えば、１．２Ｖである。比較回路が適用可能になる高電圧回路５２及び低電圧回路５４のそれぞれの電圧は、回路構成に従ってその比較回路に含まれるトランジスタの飽和電圧と関係する場合がある。
低電圧回路５４の電圧は、比較回路１２ｃに含まれるトランジスタ等の素子が動作可能になる電圧以上となる必要がある。例えば、トランジスタＴＲ１、ＴＲ２の飽和電圧を０．６Ｖとすれば、低電圧回路５４の電圧は最低でも０．６Ｖに体電流素子の必要電圧を加えた電圧（例えば、体電流素子がＦＥＴで実装される場合はその飽和電圧）以上となる。
一方、高電圧回路５２の電圧を図２のように比較回路の電源電圧として利用する場合は、高電圧回路５２の電圧は、トランジスタＴＲ１、ＴＲ２の飽和電圧、体電流素子の必要電圧、負荷トランジスタの飽和電圧を加えた電圧以上となる。
【００２２】
図４を用いて、保護回路１０ｃにおける電圧及び電流のシミュレーション結果を説明する。シミュレーションでは、高電圧回路５２の電源を３．３Ｖ、低電圧回路５４の電源を１．２Ｖ、比較回路１２ｃの電源を３．３Ｖ、比較回路１２ｃの参照電圧Ｖｒを１．２Ｖ、Ｉ＝３００μＡに設定している。図４は、両電源電圧を立ち上げ、安定した一定の電源供給が得られた後に、図４の２０１で示される波形をノードＮに対して供給した場合の保護回路１０ｃの電圧及び電流変化を示している。
【００２３】
図４（ａ）は、保護回路なしのケース２０１、図９で示した既知の保護ダイオードを用いたケース２０２、保護回路１０ｃを用いたケース２０３における入力電圧Ｖｏの波形を示している。図４（ｂ）は、保護回路１０ｃを用いたケース２０３におけるトランジスタＴＲ３の電流波形２０８を示している。図４（ｃ）は、保護回路１０ｃを用いたケースにおけるトランジスタＴＲ２の電流波形２０４及びトランジスタＴＲ１の電流波形２０５を示している。
【００２４】
図４（ａ）に示すように、図９で示した既知の保護ダイオードを適用したケース２０２では、Ｖｏ＝保護ダイオードの電源＋Ｖｔｈｐ、すなわちＶｏ＝１．８Ｖ程度までしか電圧を抑えることができていない。一方、保護回路１０ｃを適用したケース２０３では、入力電圧Ｖｏを１．２Ｖ以下に抑えることができている。この保護回路１０ｃによる波形には、ノードＮの立ち上がり時付近に一部ひずみが見られるが、これはトランジスタＴＲ３の放電によって決まるノードＮの電圧を、比較回路１２ｃにフィードバックして調整しなおしているために生じているものであり、保護回路としての動作を損なうものではない。
【００２５】
図４（ｂ）の電流波形２０８が示しているように、トランジスタＴＲ３には、入力電圧Ｖｏが参照電圧Ｖｒを超えた時だけ電流が流れ、ノードＮの電荷が放出されることによって、電圧波形２０３が１．２Ｖ以下に抑えられることがわかる。
また、図４（ｃ）の電流波形２０４及び２０５に示すように、入力電圧Ｖｏがあがる前は、トランジスタＴＲ２に一定電流Ｉが流れている。一方、入力電圧Ｖｏが増加すると、トランジスタＴＲ１のゲートに入力電圧Ｖｏが印加され、トランジスタＴＲ１流れる電流が増加する。このトランジスタＴＲ１の電流が増加することにより、トランジスタＴＲ２の電流は減少する。２０６に示す電流波形では、このバランス動作により、トランジスタＴＲ１、ＴＲ２のフィードバック系が安定するまで若干時間を要する。このフィードバック期間中は放電しすぎることはあっても、Ｖｏの電位は１．２Ｖを超えることはないので保護回路としての動作には全く影響はない。
【００２６】
図５を用いて、電源立ち上げ時及び瞬時パルス入力時の保護回路なし、図９の既知の保護ダイオード、保護回路１０ｃにおけるノードＮの電圧（Ｖｏ）のシミュレーション結果を示す。図５（ａ）は電源立ち上げ時の電源の電圧波形２１０、ケース２０１（保護回路無し）の入力電圧Ｖｏの電圧波形２１１、ケース２０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形２１２、及びケース２０３（保護回路１０ｃ有り）の入力電圧Ｖｏの電圧波形２１３を示している。電圧波形２１３が示すように、電源立ち上げの不安定動作時において入力電圧Ｖｏが上がる場合でも、比較回路１２ｃは、参照電圧Ｖｒに追従して動作でき、Ｖｒ以下にＶｏの電位を抑えるという保護回路の動作を、本発明のみ（電圧波形２１３のみ）実現できている様子がわかる。
【００２７】
図５（ｂ）は瞬時パルスが入力された時のケース２０１（保護回路無し）の入力電圧Ｖｏの電圧波形２２１、ケース２０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形２２２、及びケース２０３（保護回路１０ｃ有り）の入力電圧Ｖｏの電圧波形２２３を示している。電圧波形２２３が示しているように、２ｎｓの瞬時パルスが入力された時でも、高速に追従して動作できている様子がわかる。
【００２８】
（発明の実施例２）
図６を用いて、半導体集積回路１ｄに含まれる保護回路１０ｄを説明する。保護回路１０ｄは、図３に示した保護回路１０ｃに対して、比較回路１２ｃの出力を電流モードに変換している。比較回路１２ｄは、増幅回路１５ｄ及びカレントミラー回路１６ｄを有する。なお、高電圧回路５２と同じ電源電圧が、増幅回路１５ｄ及びカレントミラー回路１６ｄに印加されている。また、図６には図示しないが、図２に示すように高電圧回路５２と同じ電源を用いて参照電圧Ｖｒを内部供給しても良い。なお、保護回路１０ｄの有する放電経路１４ｄは、図３に示す放電経路１４ｃと同じである。
増幅回路１５ｄは、図３で示した増幅回路１５ｃと同じ構成を有する。カレントミラー回路１６ｄは、入力電圧Ｖｏと参照電圧Ｖｒの差分を電流で出力させるための定電流源Ｉ／２を有し、その差分電流に比例した電流をＴＲ３にコピーして、ノードＮの電荷を放電させている。
カレントミラー回路１６ｄは、図３で示したバッファ回路１６ｃと比較して、経路の段数が多くなっているため、動作速度は若干遅くなる。しかし、トランジスタＴＲ３で放電される電流量をコントロールしたい場合には、カレントミラー回路１６ｄを有する保護回路１０ｄの適用が有効である。
【００２９】
図７を用いて、保護回路１０ｄの電圧及び電流のシミュレーション結果を説明する。図４と同様、図７では、保護回路１０ｃにおけるシミュレーション結果と共に、保護回路なし、図９の既知の保護ダイオードありの場合も示している。高電圧回路５２の電源は３．３Ｖ、低電圧回路５４の電源は１．２Ｖ、比較回路１２ｄの電源は３．３Ｖ、比較回路１２ｄの参照電圧Ｖｒは０．９Ｖ、Ｉ＝３００μＡに設定している。
【００３０】
図７（ａ）は、保護回路なしのケース３０１、図９の既知の保護ダイオードを用いたケース３０２、保護回路１０ｄを用いたケース３０３における入力電圧Ｖｏの波形を示している。図７（ｂ）では、保護回路１０ｄを用いたケース３０３におけるトランジスタＴＲ３の電流波形３０８を示している。図７（ｃ）は、保護回路１０ｄを用いたケースにおけるトランジスタＴＲ２の電流波形３０４及びトランジスタＴＲ１の電流波形３０５を示す。
図４と同様に図７においても、保護回路１０ｄを適用した３０３のみ、Ｖｏを１．２Ｖ以下に抑えることができている様子がわかる。
【００３１】
保護回路１０ｄでは、カレントミラー回路による経路の段数が追加した分、フィードバック系が安定するまで時間が余計にかかるため、図７（ｃ）の電圧波形３０６に示すように、Ｖｏの立ち上がり時付近のひずみが図４の保護回路１０ｃと比較して若干大きくなる。そのため、参照電圧Ｖｒの電圧を０．９Ｖと少し深めに設定してある。図７の結果から、保護回路１０ｃと同様、保護回路１０ｄでもＶｏを１．２Ｖ以下に抑えることができている様子がわかる。
【００３２】
図８を用いて、電源立ち上げ時及び瞬時パルス入力時の保護回路なし、図９の既知の保護ダイオード、保護回路１０ｄにおけるノードＮの電圧（Ｖｏ）のシミュレーション結果を示す。図８（ａ）は電源立ち上げ時の電源の電圧波形３１０、ケース３０１（保護回路無し）の入力電圧Ｖｏの電圧波形３１１、ケース３０２（保護ダイオード有り）の入力電圧Ｖｏの電圧波形３１２、及びケース３０３（保護回路１０ｄ有り）の入力電圧Ｖｏの電圧波形３１３を示している。電圧波形３１３に示すように、電源立ち上げの不安定動作時において入力電圧Ｖｏが上がる場合でも、比較回路１２ｄは、参照電圧Ｖｒに追従して動作でき、Ｖｒ以下にＶｏの電位を抑えるという保護回路の動作を、本発明のみ（電圧波形３１３のみ）実現できている様子がわかる。
【００３３】
図８（ｂ）は瞬時パルスが入力された時のケース３０１（保護回路無し）の入力電圧Ｖｏの電圧波形３２１、ケース３０２（図９の保護ダイオード有り）の入力電圧Ｖｏの電圧波形３２２、及びケース３０３（保護回路１０ｄ有り）の入力電圧Ｖｏの電圧波形３２３を示している。電圧波形３２３に示すように、保護回路１０ｄは、２ｎｓの瞬時パルスが入力された時でも、保護回路１０ｃと同様に高速に追従して動作できている様子がわかる。
【００３４】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組合せること、その変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図面の簡単な説明】
【００３５】
【図１】図１は、保護回路１０ａを説明する図である。
【図２】図２は、保護回路１０ｂを説明する図である。
【図３】図３は、保護回路１０ｃを説明する図である。
【図４】図４は、保護回路１０ｃにおける電圧及び電流のシミュレーション結果を説明する図である。
【図５】図５は、電源立ち上げ時及び瞬時パルス入力時の保護回路１０ｃにおける電圧変化のシミュレーション結果を示す図である。
【図６】図６は、保護回路１０ｄを説明する図である。
【図７】図７は、保護回路１０ｄにおける電圧及び電流のシミュレーション結果を説明する図である。
【図８】図８は、電源立ち上げ時及び瞬時パルス入力時の保護回路１０ｄにおける電圧変化のシミュレーション結果を示す図である。
【図９】図９は、保護ダイオードを用いた既知の保護装置を示す図である。
【符号の説明】
【００３６】
１ａ、１ｂ、１ｃ、１ｄ 半導体集積回路
１０ａ、１０ｂ、１０ｃ、１０ｄ 保護回路
１２ａ、１２ｂ、１２ｃ、１２ｄ 比較回路
１４ａ、１４ｃ、１４ｄ 放電経路
１５ｃ、１５ｄ 増幅回路
１６ｃ バッファ回路
１６ｄ カレントミラー回路
５２ 高電圧回路
５４ 低電圧回路
【特許請求の範囲】
【請求項１】
第１の回路と該第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、
前記第１回路と前記第２回路との間の電荷を放電する放電経路と、
前記第１回路から前記第２回路への入力電圧が、前記第２回路の耐電圧以下の電圧である参照電圧より高い場合、前記放電経路を通して前記電荷を放出する比較回路と、
を有する保護回路。
【請求項２】
前記参照電圧は、前記第１回路と同じ電源を用いて与えられる請求項１に記載の保護回路。
【請求項３】
前記放電経路は、トランジスタにより構成され、
前記比較回路は、前記入力電圧と前記参照電圧との差分電圧を増幅して出力する差動増幅器、及び、該差動増幅器から出力された増幅電圧をさらに増幅して前記トランジスタのゲートに出力するバッファ回路を含む請求項１又は２に記載の保護回路。
【請求項４】
前記放電経路は、トランジスタにより構成され、
前記比較回路は、前記入力電圧と前記参照電圧との差分電圧を増幅して出力する差動増幅器、及び、前記入力電圧と前記参照電圧との差分に相当する電流を抽出するカレントミラー回路を有し、前記トランジスタによって放出する電荷量を該カレントミラー回路で調整する請求項１又は２に記載の保護回路。
【請求項５】
請求項１〜４のいずれか一項に記載の保護回路を有する半導体集積回路。
【請求項１】
第１の回路と該第１の回路に対してより低い電圧電源で動作する第２回路との間に設けられた保護回路であって、
前記第１回路と前記第２回路との間の電荷を放電する放電経路と、
前記第１回路から前記第２回路への入力電圧が、前記第２回路の耐電圧以下の電圧である参照電圧より高い場合、前記放電経路を通して前記電荷を放出する比較回路と、
を有する保護回路。
【請求項２】
前記参照電圧は、前記第１回路と同じ電源を用いて与えられる請求項１に記載の保護回路。
【請求項３】
前記放電経路は、トランジスタにより構成され、
前記比較回路は、前記入力電圧と前記参照電圧との差分電圧を増幅して出力する差動増幅器、及び、該差動増幅器から出力された増幅電圧をさらに増幅して前記トランジスタのゲートに出力するバッファ回路を含む請求項１又は２に記載の保護回路。
【請求項４】
前記放電経路は、トランジスタにより構成され、
前記比較回路は、前記入力電圧と前記参照電圧との差分電圧を増幅して出力する差動増幅器、及び、前記入力電圧と前記参照電圧との差分に相当する電流を抽出するカレントミラー回路を有し、前記トランジスタによって放出する電荷量を該カレントミラー回路で調整する請求項１又は２に記載の保護回路。
【請求項５】
請求項１〜４のいずれか一項に記載の保護回路を有する半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１９４７０８（Ｐ２００９−１９４７０８Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００８−３４５３０（Ｐ２００８−３４５３０）
【出願日】平成２０年２月１５日（２００８．２．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２０年２月１５日（２００８．２．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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