信号増幅回路
【課題】入力電圧に比例した電流を出力するＯＴＡの製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能な信号増幅回路を提供する。
【解決手段】入力電圧Ｖinが入力される第１のＯＴＡ１、第１のコンデンサＣ１を有する第１の積分器１０と、第１のコンデンサＣ１に並列接続された第１のアナログスイッチＳＷ１と、入力電圧Ｖinの積分時間を調整する積分時間調整回路３とを備える。積分時間調整回路３は、第１の参照電圧Ｖref1が入力される第２のＯＴＡ２、第２のコンデンサＣ２を有する第２の積分器２０と、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧と第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備え、コンパレータＣＰ２の出力に基づいて第１のアナログスイッチＳＷ１、第２のアナログスイッチＳＷ２それぞれを制御する第１の制御信号、第２の制御信号を出力する。
【解決手段】入力電圧Ｖinが入力される第１のＯＴＡ１、第１のコンデンサＣ１を有する第１の積分器１０と、第１のコンデンサＣ１に並列接続された第１のアナログスイッチＳＷ１と、入力電圧Ｖinの積分時間を調整する積分時間調整回路３とを備える。積分時間調整回路３は、第１の参照電圧Ｖref1が入力される第２のＯＴＡ２、第２のコンデンサＣ２を有する第２の積分器２０と、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧と第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備え、コンパレータＣＰ２の出力に基づいて第１のアナログスイッチＳＷ１、第２のアナログスイッチＳＷ２それぞれを制御する第１の制御信号、第２の制御信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号増幅回路に関するものである。
【背景技術】
【０００２】
従来から、入力信号である入力電圧を増幅する信号増幅回路として、入力電圧に比例した電流を出力する第１の電圧電流変換回路であるＯＴＡ（Operational Transconductance Amplifier）と、ＯＴＡの出力電流によって充電されるコンデンサと、このコンデンサに並列接続されたリセットスイッチとを備えた増幅回路が知られている（例えば、特許文献１）。この増幅回路では、ＯＴＡとコンデンサとで積分器が構成されており、コンデンサの両端電圧が出力電圧となる。なお、ＯＴＡは、入力インピーダンスが高く、且つ、電圧電流変換係数が大きいという特徴を有している。
【０００３】
上述の特許文献１には、上述の増幅回路を備えたセンサ装置が開示されており、このセンサ装置では、物理量あるいは化学量を電気量に変換するセンサ部の出力電圧を増幅回路の入力電圧としている。また、このセンサ装置は、増幅回路のアナログの出力電圧をディジタル値に変換して出力するＡ／Ｄ変換回路を備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７１０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述のＯＴＡを用いた増幅回路では、積分器での積分時間を一定時間とすることにより、高利得特性、低ノイズ性能を実現しようとするのが一般的である。しかしながら、上述の増幅回路では、ＯＴＡの特性の製造ばらつきや周囲温度の変化によって利得が変化して出力電圧が変動してしまう。なお、製造ばらつきによる特性ばらつきについては、増幅回路の製造後にトリミングを行うことで抑制することが可能であるが、周囲温度の変化による利得の変化については、増幅回路の製造後のトリミングでは抑制することができない。
【０００６】
本発明は上記事由に鑑みて為されたものであり、その目的は、入力電圧に比例した電流を出力するＯＴＡの製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能な信号増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の信号増幅回路は、入力信号である入力電圧を増幅する信号増幅回路であって、前記入力電圧に比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡおよび前記第１のＯＴＡの出力電流によって充電される第１のコンデンサを有する第１の積分器と、前記第１のコンデンサに並列接続された第１のアナログスイッチと、前記第１のアナログスイッチをオンオフすることによって前記第１の積分器による前記入力電圧の積分時間を調整する積分時間調整回路とを備え、前記積分時間調整回路は、第１の定電圧である第１の参照電圧が入力され当該第１の参照電圧に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡおよび前記第２のＯＴＡの出力電流によって充電される第２のコンデンサを有する第２の積分器と、前記第２のコンデンサに並列接続された第２のアナログスイッチと、前記第２の積分器の出力電圧と第２の定電圧である第２の参照電圧とを比較するコンパレータとを備え、前記コンパレータの出力に基づいて前記第１のアナログスイッチを制御する第１の制御信号および前記第２のアナログスイッチを制御する第２の制御信号を出力することを特徴とする。
【０００８】
この信号増幅回路において、前記コンパレータの出力を分周して前記第１の制御信号とする分周器を備えることが好ましい。
【０００９】
この信号増幅回路において、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部と、前記コンパレータの後段に設けられ前記コンパレータの出力を外部入力信号とするＰＬＬとを備え、前記第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記第１のコンデンサが前記第２のコンデンサを兼ねており、前記ＰＬＬの出力を前記第１の制御信号とすることが好ましい。
【００１０】
この信号増幅回路において、前記ＰＬＬは、電圧制御発振器と、前記電圧制御発振器の出力と前記外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器と、前記位相検出器の後段側に設けられたローパスフィルタと、前記ローパスフィルタと前記電圧制御発振器との間に設けられた第３のアナログスイッチおよび前記第３のアナログスイッチとグランドとの間に設けられ前記ローパスフィルタから出力される前記電圧制御発振器の制御電圧を保持する電圧保持回路とを備え、前記第１のＯＴＡの温度を検出する温度センサと、前記第３のアナログスイッチを制御する制御部とを備え、前記制御部は、前記温度センサによる検出温度の変化量が所定値を超えると、前記第３のアナログスイッチをオンオフさせることにより新たな前記制御電圧を前記電圧保持回路に保持させることが好ましい。
【００１１】
この信号増幅回路において、前記第１の参照電圧と前記第２の参照電圧とを設定可能な参照電圧設定部を備えることが好ましい。
【００１２】
この信号増幅回路において、前記第１の積分器の出力電圧と第３の参照電圧とを比較する電圧比較回路を備え、前記電圧比較回路の出力に基づいて前記第１の積分器の出力電圧が前記第３の参照電圧となるように前記第１の参照電圧と前記第２の参照電圧とを変化させることが好ましい。
【００１３】
この信号増幅回路において、前記第１の積分器を複数備え、前記積分時間調整回路は、前記複数の第１の積分器それぞれの前記第１のコンデンサに並列接続された全ての前記第１のアナログスイッチのオンオフを同時に制御可能であることが好ましい。
【００１４】
この信号増幅回路において、前記第１の積分器を複数備え、少なくも１つの前記第１の積分器は、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部が接続されてなり、前記入力切替部が接続された前記第１の積分器の第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記入力切替部が接続された前記第１の積分器の前記第１のコンデンサが前記第２のコンデンサを兼ねてなり、前記入力切替部が接続された前記第１の積分器の後段側に前記コンパレータを設けることで前記積分時間調整回路として動作可能であり、他の前記第１の積分器の前記第１のアナログスイッチのオンオフを同時に制御可能であることが好ましい。
【発明の効果】
【００１５】
本発明の信号増幅回路においては、入力電圧に比例した電流を出力するＯＴＡの製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図２】同上の動作説明図である。
【図３】実施形態２の信号増幅回路の概略回路図である。
【図４】同上の動作説明図である。
【図５】実施形態３の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部構成図である。
【図６】同上の動作説明図である。
【図７】同上の動作説明図である。
【図８】実施形態４の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部構成図である。
【図９】実施形態５の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図１０】同上の要部回路図である。
【図１１】同上の要部回路図である。
【図１２】実施形態６の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図１３】同上における電圧比較回路の回路図である。
【図１４】同上の動作説明図である。
【図１５】同上における電圧比較回路の他の構成例の回路図である。
【図１６】同上の動作説明図である。
【図１７】同上における電圧比較回路の別の構成例の回路図である。
【図１８】実施形態７の信号増幅回路の回路図である。
【図１９】実施形態８の信号増幅回路の回路図である。
【発明を実施するための形態】
【００１７】
（実施形態１）
以下、本実施形態の信号増幅回路について図１および図２に基づいて説明する。
【００１８】
本実施形態の信号増幅回路は、入力信号である入力電圧Ｖinを増幅する信号増幅回路である。この信号増幅回路は、第１の積分器１０を備えている。この第１の積分器１０は、入力電圧Ｖinに比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡ１と、第１のＯＴＡ１の出力電流によって充電される第１のコンデンサＣ１とを有している。また、信号増幅回路は、第１のコンデンサＣ１に並列接続された第１のアナログスイッチＳＷ１とを有する第１の積分器１０を備えている。
【００１９】
上述の入力電圧Ｖinとしては、例えば、図示しないセンサ（物理量センサ、化学量センサなど）の出力電圧（電圧信号）などがある。
【００２０】
第１のＯＴＡ１は、フォールデッドカスコード型オペアンプにより構成されており、＋側の入力端がグランドに接続されており、−側の入力端に入力電圧Ｖinが入力される。
【００２１】
第１のアナログスイッチＳＷ１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００２２】
第１のコンデンサＣ１および第１のアナログスイッチＳＷ１は、それぞれの一端側が、第１のＯＴＡ１の出力端に接続されており、それぞれの他端側が、グランドに接続されている。ここにおいて、第１のアナログスイッチＳＷ１は、第１の積分器１０の出力電圧Ｖout1をリセットする第１のリセット回路を構成している。
【００２３】
したがって、第１の積分器１０の積分時間（以下、第１の積分時間とも称する）は、第１のアナログスイッチＳＷ１のオフ期間の長さによって決まる。言い換えれば、第１の積分器１０は、第１のアナログスイッチＳＷ１のオフ期間の長さが、第１の積分時間となる。
【００２４】
ここで、第１の積分器１０の出力電圧Ｖout1は、第１の積分時間および入力電圧Ｖinに比例して増加する（線形に変化する）。ここにおいて、信号増幅回路は、第１の積分器１０の出力電圧Ｖout1と入力電圧Ｖinとの比により利得（電圧利得）が決まり、第１の積分時間に比例して利得が大きくなる。つまり、信号増幅回路は、第１の積分時間に対して利得が線形に変化し、第１の積分時間が長いほど利得が大きくなる。
【００２５】
さらに、信号増幅回路は、第１のアナログスイッチＳＷ１をオンオフすることによって第１の積分器１０による入力電圧Ｖinの第１の積分時間を調整する積分時間調整回路３を備えている。
【００２６】
積分時間調整回路３は、第１の定電圧である第１の参照電圧Ｖref1が入力され当該第１の参照電圧Ｖref1に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡ２と、第２のＯＴＡ２の出力電流によって充電される第２のコンデンサＣ２とを有する第２の積分器２０を備えている。
【００２７】
第２のＯＴＡ２は、フォールデッドカスコード型オペアンプにより構成されており、＋側の入力端がグランドに接続されており、−側の入力端に第１の参照電圧Ｖref1が入力される。
【００２８】
また、積分時間調整回路３は、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧Ｖintと第２の定電圧である第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備えている。
【００２９】
第２のアナログスイッチＳＷ２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００３０】
第２のコンデンサＣ２および第２のアナログスイッチＳＷ２は、それぞれの一端側が、第２のＯＴＡ２の出力端に接続されており、それぞれの他端側が、グランドに接続されている。ここにおいて、第２のアナログスイッチＳＷ２は、第２の積分器２０の出力電圧Ｖintをリセットする第２のリセット回路を構成している。
【００３１】
コンパレータＣＰ２の出力Ｖout2は、第２の積分器２０の出力電圧Ｖintが第２の参照電圧Ｖref2以下の場合にＬレベルとなり、第２の参照電圧Ｖref2よりも大きい場合にＨレベルとなる。
【００３２】
また、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2がＨレベルの状態のときのみ第１のアナログスイッチＳＷ１および第２のアナログスイッチＳＷ２それぞれをオンさせる。これに対し、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2がＬレベルの状態のときのみ第１のアナログスイッチＳＷ１および第２のアナログスイッチＳＷ２それぞれをオフさせる。要するに、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2に基づいて第１のアナログスイッチＳＷ１を制御する第１の制御信号および第２のアナログスイッチＳＷ２を制御する第２の制御信号を出力する。これにより、積分時間調整回路３は、第１のコンデンサＣ１の両端電圧（つまり、第１の積分器１０の出力電圧Ｖout1）および第２のコンデンサＣ２の両端電圧（つまり、第２の積分器２０の出力電圧Ｖint）それぞれを０Ｖ（グランドレベル）にリセットさせる。
【００３３】
なお、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、同一の基準電圧発生回路を利用して生成することが好ましい。
【００３４】
積分時間調整回路３では、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とにより、第２の積分器２０の積分時間（以下、第２の積分時間とも称する）が決定される。この点について図２に基づいて説明する。
【００３５】
第２の積分器２０の出力電圧Ｖintの波形は、図２（ａ）に示すような鋸歯状の波形となる。すなわち、第２の積分器２０の出力電圧Ｖintは、第２の積分器２０での積分が開始されると、時間の経過に伴って増加し、このときの傾きが第１の参照電圧Ｖref1により決まる。そして、第２の積分器２０の出力電圧Ｖintが第２の参照電圧Ｖref2を超えると、コンパレータＣＰ２の出力Ｖout2がＨレベルとなり、第２のアナログスイッチＳＷ２がオンされて、第２の積分器２０の出力電圧Ｖintが０にリセットされる。そして、コンパレータＣＰ２の出力Ｖout2がＬレベルになると、再び、第２の積分器２０での積分が開始され、第２の積分器２０の出力電圧Ｖintが時間の経過に伴って増加する。要するに、第２の積分器２０での積分による出力電圧Ｖintの増加と第２の積分器２０の出力電圧Ｖintのリセットによる減少とが交互に繰り返される。積分時間調整回路３では、コンパレータＣＰ２の出力Ｖout2がＬレベルの期間が、第１の積分時間および第２の積分時間となり、このコンパレータＣＰ２の出力Ｖout2がＬレベルの期間が、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とにより決定される。したがって、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを適宜変更することにより、第１の積分時間および第２の積分時間を変更することができる。なお、第１の積分時間および第２の積分時間は、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とのそれぞれに対して線形に変化する。
【００３６】
第１のＯＴＡ１と第２のＯＴＡ２とは、同じ構成で、同じ特性を有する（電気的特性、温度特性が揃う）ように設計してあり、同時に製造されていることが好ましい。また、第１のＯＴＡ１と第２のＯＴＡ２とは、両方とも、フォールデッドカスコード型オペアンプを採用しているが、これに限らず、例えば、両方ともテレスコピックカソコード型オペアンプを採用してもよいし、両方ともカレントミラー型オペアンプを採用してもよい。
【００３７】
以上説明したように、本実施形態の信号増幅回路は、第１のＯＴＡ１と第１のコンデンサＣ１とを有する第１の積分器１０と、第１の積分器１０による入力電圧Ｖinの積分時間を調整する積分時間調整回路３とを備えている。そして、本実施形態の信号増幅回路は、積分時間調整回路３が、第１の参照電圧Ｖref1が入力され当該第１の参照電圧Ｖref1に比例した電流を出力する第２のＯＴＡ２および第２のＯＴＡ２の出力電流によって充電される第２のコンデンサＣ２を有する第２の積分器２０と、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧Ｖintと第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備え、コンパレータＣＰ２の出力に基づいて第１のアナログスイッチＳＷ１を制御する第１の制御信号および第２のアナログスイッチＳＷ２を制御する第２の制御信号を出力する。しかして、本実施形態の信号処理回路では、製造後に従来のようなトリミングを行うことなく、入力電圧Ｖinに比例した電流を出力する第１のＯＴＡ１の製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能となる。
【００３８】
（実施形態２）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図３に示すように、積分時間調整回路３のコンパレータＣＰ２（図１（ｂ）参照）の出力Ｖout2を分周して第１の制御信号とする分周器４を備えている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００３９】
分周器４は、コンパレータＣＰ２の出力Ｖout2の周波数を１／Ｎ（Ｎは自然数）に変換する回路であり、例えば、トグル型フリップフロップ回路（Toggle type Flip-Flop circuit：Ｔ−ＦＦ）を用いて構成することができる。要するに、分周器４は、アナログ回路要素である第２のコンデンサＣ２に比べて、小面積化が可能であり且つ低消費電力化が容易なディジタル回路により構成することができる。
【００４０】
ここで、第２の積分器２０の出力電圧Ｖintが図４（ａ）に示すような波形で、コンパレータＣＰ２の出力Ｖout2が図４（ｂ）に示すような波形の場合、例えば、Ｎ＝２とすると、第１の制御信号となる分周器４の出力Ｖdivは、図４（ｃ）に示すような波形となる。
【００４１】
本実施形態の信号増幅回路では、分周器４を備えていることにより、第１の積分時間を変更することなく（言い換えれば、信号増幅回路の利得の設計を変更することなく）、積分時間調整回路３における第２のコンデンサＣ２の容量を小さくすることが可能となる。その結果、本実施形態の信号処理回路では、１チップに集積化した場合における省面積化および低消費電力化を図ることが可能となる。
【００４２】
（実施形態３）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図５（ａ）に示すように、第１のＯＴＡ１に入力電圧Ｖinと第１の参照電圧Ｖref1とを択一的に入力可能とする入力切替部５を備えている点などが相違する。また、本実施形態の信号増幅回路は、コンパレータＣＰ２の後段に設けられコンパレータＣＰ２の出力Ｖout2を外部入力信号とする位相同期ループ（Phase Locked Loop：ＰＬＬ）６を備え、第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、第１のコンデンサＣ１が第２のコンデンサＣ２を兼ねており、ＰＬＬ６の出力を第１のアナログスイッチＳＷ１の第１の制御信号とする点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４３】
入力切替部５は、入力電圧Ｖinが入力される入力端子（図示せず）と第１のＯＴＡ１との間に設けられたアナログスイッチＳＷ５１と、第１の参照電圧Ｖref1が入力される第１参照電圧端子（図示せず）と第１のＯＴＡ１との間に設けられたアナログスイッチ５２とを備えている。要するに、入力切替部５は、２つのアナログスイッチ５１，５２を具備している。入力切替部５の各アナログスイッチ５１，５２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００４４】
ＰＬＬ６は、外部入力信号とローカルの基準信号との位相同期を取る機能を有する回路であり、図５（ｂ）に示すように、基準信号を出力する基準信号源である電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）６１を備えている。また、ＰＬＬ６は、ＶＣＯ６１の出力と外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器（Phase Detector：ＰＤ）６２と、ＰＤ６２の出力信号の高周波成分を除去し低周波成分だけをＶＣＯ６１の制御電圧として出力するローパスフィルタ（Low Pass Filter：ＬＰＦ）６３とを備えている。ＶＣＯ６１は、外部入力信号との位相差を減少させる方向に出力周波数を変化させる。したがって、ＬＰＦ６３から出力される制御電圧はＰＤ６２に入力される外部入力信号の周波数に対応することになる。ＰＬＬ６のＬＰＦ６３は、ループフィルタとも呼ばれ、ＬＰＦ６３の特性は、ＰＬＬ６の同期特性や応答特性を決定する重要な要素である。ここで、ＬＰＦ６３は、ＰＬＬ６の安定度とＬＰＦ６３の出力の収束時間とに基づいて回路定数を設定することが好ましい。
【００４５】
また、ＰＬＬ６は、ＬＰＦ６３とＶＣＯ６１との間に設けられた第３のアナログスイッチＳＷ３と、第３のアナログスイッチＳＷ３とグランドとの間に設けられ制御電圧を保持する電圧保持回路６４とを備えている。第３のアナログスイッチＳＷ３は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。また、電圧保持回路６４は、第３のコンデンサにより構成してある。要するに、第３のアナログスイッチＳＷ３と電圧保持回路６４とで、サンプルホールド回路と同様の機能を有することになる。
【００４６】
また、本実施形態の信号増幅回路は、第１の積分器１０の出力端に信号出力端子（図示せず）とコンパレータＣＰ２との一方を択一に接続可能とする出力切替部７を備えている。この出力切替部７は、第１の積分器１０の出力端と信号出力端子との間に設けられたアナログスイッチ７１と、第１の積分器１０の出力端とコンパレータＣＰ２との間に設けられたアナログスイッチ７２とを備えている。出力切替部７の各アナログスイッチ７１，７２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００４７】
また、本実施形態の信号増幅回路は、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する制御部８を備えている。なお、制御部８は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００４８】
制御部８は、図６に示すように第１のＯＴＡ１、第１のコンデンサＣ１を第１の積分器１０の構成要素として動作させる第１モードと、図７に示すように第１のＯＴＡ１および第１のコンデンサＣ１を第２の積分器２０の構成要素として動作させる第２モード（つまり、第１のＯＴＡ１を第２のＯＴＡ２、第１のコンデンサＣ１を第２のコンデンサＣ２として動作させる第２モード）と、が適宜切り替わるように、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する。
【００４９】
第１モードでは、図６（ａ），（ｂ）に示すように、入力切替部５のアナログスイッチ５１がオン、出力切替部７のアナログスイッチ７１がオン、ＰＬＬ６の第３のアナログスイッチＳＷ３がオフとなる。したがって、第１モードでは、第１のＯＴＡ１に入力電圧Ｖinが入力され、第１の積分器１０から、入力電圧Ｖinおよび第１の積分時間に比例した出力電圧Ｖout1が出力される。このときの第１の積分時間は、ＰＬＬ６の出力によって決まる。すなわち、第１モードでは、ＰＬＬ６の出力に基づいて、第１のアナログスイッチＳＷ１がオンオフされ、第１のアナログスイッチＳＷ１がオンのときに、第１の積分器１０の出力電圧Ｖout1（第１のコンデンサＣ１の両端電圧）が０Ｖにリセットされる。しかして、第１モードでは、ＰＬＬ６の出力が、第１のアナログスイッチＳＷ１のオンオフを制御する第１の制御信号となる。
【００５０】
第２モードでは、図７（ａ），（ｂ）に示すように、入力切替部５のアナログスイッチ５２がオン、出力切替部７のアナログスイッチ７２がオン、ＰＬＬ６の第３のアナログスイッチＳＷ３がオンとなる。したがって、第２モードでは、第２のＯＴＡ２に第１の参照電圧Ｖref1が入力されるとともに、第２の積分器２０の出力がコンパレータＣＰ２に入力され、ＰＬＬ６においてＬＰＦ６３からＶＣＯ６１へ制御電圧が与えられる。また、第２モードでは、ＰＬＬ６の出力に基づいて、第２のアナログスイッチＳＷ２がオンオフされ、第２のアナログスイッチＳＷ２がオンのときに第２のコンデンサＣ２の両端電圧が０にリセットされる。しかして、第２モードでは、ＰＬＬ６の出力が、第２のアナログスイッチＳＷ２のオンオフを制御する第２の制御信号となる。
【００５１】
なお、制御部８は、定期的に第１モードと第２モードとが切り替わるように、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する。
【００５２】
以上説明した本実施形態の信号増幅回路では、第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、第１のコンデンサＣ１が第２のコンデンサＣ２を兼ねているので、小面積化を図ることが可能となる。
【００５３】
また、本実施形態の信号増幅回路では、第１のＯＴＡ１の特性が変化しても、第１のＯＴＡ１の特性の変化によって変化した制御電圧に基づいたＰＬＬ６の出力により第１の積分時間が決まる（つまり、第１のＯＴＡ１の特性の変化に基づいて第１の積分時間が再調整される）こととなるから、より確実に、利得の変動を抑制することが可能となる。
【００５４】
（実施形態４）
本実施形態の信号増幅回路の基本構成は実施形態３と略同じであって、図８に示すように、第１のＯＴＡ１の温度を検出する温度センサ９を備えており、制御部８が、温度センサ９の出力に基づいて、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する点などが相違する。なお、実施形態３と同様の構成要素には同一の符号を付して説明を省略する。
【００５５】
温度センサ９は、例えば、サーミスタなどにより構成すればよい。制御部８は、通常は第１モードで入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御し、温度センサ８による検出温度の変化量が所定値（例えば、２〜１０℃）を超えると、第２モードで第３のアナログスイッチＳＷ３をオンオフさせることにより新たな制御電圧を電圧保持回路６４に保持させ、その後、第１モードでの制御に戻る。
【００５６】
しかして、本実施形態の信号増幅回路では、第１のＯＴＡ１の温度の変化量が所定値を超えると、新たな制御電圧に基づいたＰＬＬ６の出力により第１の積分時間が決まる（つまり、第１のＯＴＡ１の特性の変化に基づいて第１の積分時間が再調整される）こととなるから、第１のＯＴＡ１の温度変動によって利得が変動するのを、実施形態３に比べて、より確実に抑制することが可能となる。
【００５７】
（実施形態５）
図９（ａ）に示す本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図９（ｂ）に示すように、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを設定可能な参照電圧設定部（参照電圧設定回路）１５を備えている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５８】
参照電圧設定部１５は、例えば、図１０（ａ）に示すように、直列接続された抵抗Ｒ１と可変抵抗器ＶＲ１との接続点の電位を第１の参照電圧Ｖref1とし、図１０（ｂ）に示すように直列接続された抵抗Ｒ２と可変抵抗器ＶＲ２との接続点の電位を第２の参照電圧Ｖref２とするように構成することができる。なお、抵抗Ｒ１と可変抵抗器ＶＲ１との直列回路、抵抗Ｒ２と可変抵抗器ＶＲ２との直列回路は、それぞれ、一定電圧（例えば、５Ｖ）の直流電源ＶDDの両端間に接続すればよい。
【００５９】
参照電圧設定部１５が図１０の構成を有している場合には、可変抵抗器ＶＲ１の抵抗値を変えることによって、第１の参照電圧Ｖref1を任意の値に設定することが可能となり、可変抵抗器ＶＲ２の抵抗値を変えることによって、第２の参照電圧Ｖref2を任意の値に設定することが可能となる。要するに、この場合には、参照電圧設定部１５における各可変抵抗器ＶＲ１，ＶＲ２それぞれの操作部（図示せず）をユーザなどが手動で操作することによって、各参照電圧Ｖref1，Ｖref2それぞれを独立して任意の値に設定することが可能となる。
【００６０】
また、参照電圧設定部１５は、図１１に示すように、ディジタルの第１の設定値をアナログの第１の参照電圧Ｖref1に変換する第１のＤ／ＡコンバータＤＡＣ１と、ディジタルの第２の設定値をアナログの第２の参照電圧Ｖref2に変換する第２のＤ／ＡコンバータＤＡＣ２とを備えた構成としてもよい。この場合には、第１の設定値を変えることによって、第１の参照電圧Ｖref1を任意の値に設定することが可能となり、第２の設定値を変えることによって、第２の参照電圧Ｖref2を任意の値に設定することが可能となる。なお、第１の設定値および第２の設定値は、例えば、適宜のプログラムを搭載した外部のコンピュータ（マイクロコンピュータなど）から参照電圧設定部１５へ与えるようにすればよい。
【００６１】
本実施形態の信号増幅回路では、参照電圧設定部１５を備えているので、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2それぞれを各別に設定することができるから、入力電圧Ｖinの積分時間を任意の値に設定することができて、利得を任意の値に設定することが可能となる。
【００６２】
ところで、参照電圧設定部１５の構成は、図１０や図１１以外の構成でもよい。また、参照電圧設定部１５は、本実施形態に限らず、他の実施形態の信号増幅回路にも設けてもよい。
【００６３】
（実施形態６）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１２に示すように、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較する電圧比較回路１６を備え、電圧比較回路１６の出力に基づいて第１の積分器１０の出力電圧Ｖout1が第３の参照電圧Ｖref3となるように第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６４】
電圧比較回路１６は、図１３に示すように、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較するコンパレータＣＰ３と、このコンパレータＣＰ３の後段側に設けられコンパレータＣＰ３の出力を積分する第３の積分器３０と、コンパレータＣＰ３と第３の積分器３０との間に設けられたアナログスイッチＳＷ１６とを有している。
【００６５】
第３の積分器３０は、演算増幅器ＯＰ３を備え、演算増幅器ＯＰ３の反転入力端子に抵抗（入力抵抗）Ｒ３が接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣ３が接続されている。ここで、第３の積分器３０は、演算増幅器ＯＰ３の非反転入力端子の電位が０Ｖとなるように、非反転入力端子が接地されている。要するに、第３の積分器３０は、演算増幅器ＯＰ３と抵抗Ｒ３とコンデンサＣ３とを用いた反転積分器の構成となっており、抵抗Ｒ３とコンデンサＣ３との直列回路を有している。
【００６６】
電圧比較回路１６のアナログスイッチＳＷ１６は、積分時間調整回路３の出力によりオンオフされる。
【００６７】
本実施形態の信号増幅回路では、電圧比較回路１６のアナログスイッチＳＷ１６のオンの期間にコンパレータＣＰ３の出力Ｖcpが第３の積分器３０により積分される。そして、電圧比較回路１６は、第３の積分器３０の出力に基づいて、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる。具体的には、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力されるコンパレータＣＰ３の出力ＶcpがＬレベルのときには、第１の参照電圧Ｖref1を第１の一定量だけ増加させる一方で第２の参照電圧Ｖref2を第２の一定量だけ減少させる。また、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力されるコンパレータＣＰ３の出力ＶcpがＨレベルのときには、第１の参照電圧Ｖref1を第１の一定量だけ減少させる一方で第２の参照電圧Ｖref2を第２の一定量だけ増加させる。つまり、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とは変化方向が逆であり、また、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、電圧比較回路１６のコンパレータＣＰ３の出力Ｖcpの反転に伴って変化方向が反転する。なお、第１の参照電圧Ｖref1を出力する第１の定電圧発生回路（図示せず）は、出力可変であり、コンパレータＣＰ３の出力Ｖcpに基づいて第１の参照電圧Ｖref1を上述のように変化させるものであればよい。また、第２の参照電圧Ｖref2を出力する第２の定電圧発生回路（図示せず）は、出力可変であり、コンパレータＣＰ３の出力Ｖcpに基づいて第２の参照電圧Ｖref2を上述のように変化させるものであればよい。
【００６８】
以上説明した電圧比較回路１６の動作をまとめると、図１４のようになる。なお、図１４は、（ａ）に第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを示し、（ｂ）に電圧比較回路１６のコンパレータＣＰ３の出力Ｖcpを示し、（ｃ）に電圧比較回路１６のアナログスイッチＳＷ１６のオンオフを示し、（ｄ）に第１の参照電圧Ｖref1を示し、（ｅ）に第２の参照電圧Ｖref2を示してある。図１４（ａ）〜（ｅ）の各横軸は時間である。
【００６９】
しかして、本実施形態の信号増幅回路は、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較する電圧比較回路１６を備え、電圧比較回路１６の出力に基づいて第１の積分器１０の出力電圧Ｖout1が第３の参照電圧Ｖref3となるように第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させるので、第１の積分器１０の積分時間が調整され、第１の積分器１０の利得が調整される。
【００７０】
電圧比較回路１６は、図１３の回路構成に限らず、例えば、図１５に示すような回路構成でもよい。図１５に示した電圧比較回路１６の基本構成は図１３と略同じであり、コンパレータＣＰ３の代わりに、第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを比較し、その差である誤差信号を増幅する誤差増幅器ＥＡ１を備えている点が相違するだけである。
【００７１】
図１５に示した構成の電圧比較回路１６では、アナログスイッチＳＷ１６のオンの期間に誤差増幅器ＥＡ１の出力Ｖamが第３の積分器３０により積分される。そして、電圧比較回路１６は、第３の積分器３０の出力に基づいて、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる。具体的には、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力される誤差増幅器ＥＡ１の出力Ｖamがマイナスの値のときには、第１の参照電圧Ｖref1を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で増加させる一方で第２の参照電圧Ｖref2を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で減少させる。また、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力される誤差増幅器ＥＡ１の出力Ｖamがプラスの値のときには、第１の参照電圧Ｖref1を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で減少させる一方で第２の参照電圧Ｖref2を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で増加させる。つまり、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とは変化方向が逆であり、また、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、電圧比較回路１６の誤差増幅器ＥＡ１の出力Ｖamの極性の反転に伴って変化方向が反転する。なお、第１の参照電圧Ｖref1を出力する第１の定電圧発生回路（図示せず）は、出力可変であり、誤差増幅器ＥＡ１の出力Ｖamに基づいて第１の参照電圧Ｖref1を上述のように変化させるものであればよい。また、第２の参照電圧Ｖref2を出力する第２の定電圧発生回路（図示せず）は、出力可変であり、誤差増幅器ＥＡ１の出力Ｖamに基づいて第２の参照電圧Ｖref2を上述のように変化させるものであればよい。
この電圧比較回路１６の動作をまとめると、図１６のようになる。なお、図１６は、（ａ）に第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを示し、（ｂ）に電圧比較回路１６の誤差増幅器ＥＡ１の出力Ｖamを示し、（ｃ）に電圧比較回路１６のアナログスイッチＳＷ１６のオンオフを示し、（ｄ）に第１の参照電圧Ｖref1を示し、（ｅ）に第２の参照電圧Ｖref2を示してある。図１６（ａ）〜（ｅ）の各横軸は時間である。図１５のように誤差増幅器ＥＡ１を用いた電圧比較回路１６では、図１３のようにコンパレータＣＰ３を用いた電圧比較回路１６に比べて、第１の積分器１０の出力電圧Ｖout1を、より短い時間で、第３の参照電圧Ｖref3に収束させることが可能となる。
【００７２】
また、電圧比較回路１６は、図１７に示すように、第１の積分器１０の出力電圧Ｖout1をアナログ−ディジタル変換する第１のＡ／Ｄ変換器１６１と、第３の参照電圧Ｖref3をアナログ−ディジタル変換する第２のＡ／Ｄ変換器１６２と、第１のＡ／Ｄ変換器１６１から出力される第１のディジタル値と第２のＡ／Ｄ変換器１６２から出力される第２のディジタル値との誤差を演算し、その誤差に基づいて第１の参照電圧Ｖref1と第２の参照電圧Ｖref2との変化量に対応する第３のディジタル値を決定する演算を行うディジタル回路からなる演算部１６３と、演算部１６３から出力される第３のディジタル値をディジタル−アナログ変換して出力するＤ／Ａ変換器１６４とで構成してもよい。この場合には、電圧比較回路１６での比較回数が１回でも、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3に合わせることが可能となる。
【００７３】
（実施形態７）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１８に示すように、第１の積分器１０を複数備え、積分時間調整回路３が、当該複数の第１の積分器１０それぞれの第１のコンデンサＣ１に並列接続されている全ての第１のアナログスイッチＳＷ１のオンオフを同時に制御可能である点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００７４】
本実施形態の信号増幅回路では、複数（図示例では、６つ）の第１の積分器１０それぞれの積分時間を１つの積分時間調整回路３で調整することができるので、複数の第１の積分器１０を備えた構成において、小面積化および低消費電力化を図ることが可能となる。
【００７５】
（実施形態８）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１９に示すように、第１の積分器１０を６つ備え、そのうちの２つの第１の積分器１０について、実施形態３と同様に、前段側に入力切替部５が設けられ、後段側に出力切替部７が設けられており、当該２つの第１の積分器１０を、積分時間調整回路３の第２の積分器２０に兼用している点などが相違する。なお、実施形態１，３と同様の構成要素には同一の符号を付して説明を省略する。
【００７６】
上述の２つの第１の積分器１０は、第１のＯＴＡ１に入力電圧Ｖinと第１の参照電圧Ｖref1とを択一的に入力可能とする入力切替部５が接続されてなり、入力切替部５が接続された第１の積分器１０の第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、入力切替部５が接続された第１の積分器１０の第１のコンデンサＣ１が第２のコンデンサＣ２（図１、図５参照）を兼ねてなり、入力切替部５が接続された第１の積分器１０の後段側にコンパレータＣＰ２を設けることで積分時間調整回路３として動作可能であり、他の第１の積分器１０の第１のアナログスイッチＳＷ１のオンオフを同時に制御可能である。なお、第１の積分器１０の数は、６つに限らず、複数であればよい。また、入力切替部５を接続する第１の積分器１０の数は２つに限らず、少なくとも１つであればよい。ただし、入力切替部５を接続する第１の積分器１０の数は、第１の積分器１０の総数よりも少ないことが前提である。
【００７７】
しかして、本実施形態の信号増幅回路では、複数の第１の積分器１０を備えた構成において、積分時間調整回路３を第１の積分器１０ごとに設ける必要がなく、しかも、積分時間調整回路３の一部を第１の積分器１０により兼用しているので、小面積化および低消費電力化を図ることが可能となる。なお、本実施形態においても、実施形態３で説明したＰＬＬ６（図５参照）を設けてもよい。
【符号の説明】
【００７８】
１ 第１のＯＴＡ
２ 第２のＯＴＡ
３ 積分時間調整回路
４ 分周器
５ 入力切替部
６ 位相同期ループ
７ 出力切替部
８ 制御部
９ 温度センサ
１０ 第１の積分器
１５ 参照電圧設定部
１６ 電圧比較回路
２０ 第２の積分器
６１ 電圧制御発振器
６２ 位相検出器
６３ ローパスフィルタ
６４ 電圧保持回路
Ｃ１ 第１のコンデンサ
Ｃ２ 第２のコンデンサ
ＣＰ２ コンパレータ
ＳＷ１ 第１のアナログスイッチ
ＳＷ２ 第２のアナログスイッチ
ＳＷ３ 第３のアナログスイッチ
Ｖin 入力電圧
Ｖref1 第１の参照電圧
Ｖref2 第２の参照電圧
Ｖref3 第３の参照電圧
【技術分野】
【０００１】
本発明は、信号増幅回路に関するものである。
【背景技術】
【０００２】
従来から、入力信号である入力電圧を増幅する信号増幅回路として、入力電圧に比例した電流を出力する第１の電圧電流変換回路であるＯＴＡ（Operational Transconductance Amplifier）と、ＯＴＡの出力電流によって充電されるコンデンサと、このコンデンサに並列接続されたリセットスイッチとを備えた増幅回路が知られている（例えば、特許文献１）。この増幅回路では、ＯＴＡとコンデンサとで積分器が構成されており、コンデンサの両端電圧が出力電圧となる。なお、ＯＴＡは、入力インピーダンスが高く、且つ、電圧電流変換係数が大きいという特徴を有している。
【０００３】
上述の特許文献１には、上述の増幅回路を備えたセンサ装置が開示されており、このセンサ装置では、物理量あるいは化学量を電気量に変換するセンサ部の出力電圧を増幅回路の入力電圧としている。また、このセンサ装置は、増幅回路のアナログの出力電圧をディジタル値に変換して出力するＡ／Ｄ変換回路を備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７１０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述のＯＴＡを用いた増幅回路では、積分器での積分時間を一定時間とすることにより、高利得特性、低ノイズ性能を実現しようとするのが一般的である。しかしながら、上述の増幅回路では、ＯＴＡの特性の製造ばらつきや周囲温度の変化によって利得が変化して出力電圧が変動してしまう。なお、製造ばらつきによる特性ばらつきについては、増幅回路の製造後にトリミングを行うことで抑制することが可能であるが、周囲温度の変化による利得の変化については、増幅回路の製造後のトリミングでは抑制することができない。
【０００６】
本発明は上記事由に鑑みて為されたものであり、その目的は、入力電圧に比例した電流を出力するＯＴＡの製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能な信号増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の信号増幅回路は、入力信号である入力電圧を増幅する信号増幅回路であって、前記入力電圧に比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡおよび前記第１のＯＴＡの出力電流によって充電される第１のコンデンサを有する第１の積分器と、前記第１のコンデンサに並列接続された第１のアナログスイッチと、前記第１のアナログスイッチをオンオフすることによって前記第１の積分器による前記入力電圧の積分時間を調整する積分時間調整回路とを備え、前記積分時間調整回路は、第１の定電圧である第１の参照電圧が入力され当該第１の参照電圧に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡおよび前記第２のＯＴＡの出力電流によって充電される第２のコンデンサを有する第２の積分器と、前記第２のコンデンサに並列接続された第２のアナログスイッチと、前記第２の積分器の出力電圧と第２の定電圧である第２の参照電圧とを比較するコンパレータとを備え、前記コンパレータの出力に基づいて前記第１のアナログスイッチを制御する第１の制御信号および前記第２のアナログスイッチを制御する第２の制御信号を出力することを特徴とする。
【０００８】
この信号増幅回路において、前記コンパレータの出力を分周して前記第１の制御信号とする分周器を備えることが好ましい。
【０００９】
この信号増幅回路において、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部と、前記コンパレータの後段に設けられ前記コンパレータの出力を外部入力信号とするＰＬＬとを備え、前記第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記第１のコンデンサが前記第２のコンデンサを兼ねており、前記ＰＬＬの出力を前記第１の制御信号とすることが好ましい。
【００１０】
この信号増幅回路において、前記ＰＬＬは、電圧制御発振器と、前記電圧制御発振器の出力と前記外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器と、前記位相検出器の後段側に設けられたローパスフィルタと、前記ローパスフィルタと前記電圧制御発振器との間に設けられた第３のアナログスイッチおよび前記第３のアナログスイッチとグランドとの間に設けられ前記ローパスフィルタから出力される前記電圧制御発振器の制御電圧を保持する電圧保持回路とを備え、前記第１のＯＴＡの温度を検出する温度センサと、前記第３のアナログスイッチを制御する制御部とを備え、前記制御部は、前記温度センサによる検出温度の変化量が所定値を超えると、前記第３のアナログスイッチをオンオフさせることにより新たな前記制御電圧を前記電圧保持回路に保持させることが好ましい。
【００１１】
この信号増幅回路において、前記第１の参照電圧と前記第２の参照電圧とを設定可能な参照電圧設定部を備えることが好ましい。
【００１２】
この信号増幅回路において、前記第１の積分器の出力電圧と第３の参照電圧とを比較する電圧比較回路を備え、前記電圧比較回路の出力に基づいて前記第１の積分器の出力電圧が前記第３の参照電圧となるように前記第１の参照電圧と前記第２の参照電圧とを変化させることが好ましい。
【００１３】
この信号増幅回路において、前記第１の積分器を複数備え、前記積分時間調整回路は、前記複数の第１の積分器それぞれの前記第１のコンデンサに並列接続された全ての前記第１のアナログスイッチのオンオフを同時に制御可能であることが好ましい。
【００１４】
この信号増幅回路において、前記第１の積分器を複数備え、少なくも１つの前記第１の積分器は、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部が接続されてなり、前記入力切替部が接続された前記第１の積分器の第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記入力切替部が接続された前記第１の積分器の前記第１のコンデンサが前記第２のコンデンサを兼ねてなり、前記入力切替部が接続された前記第１の積分器の後段側に前記コンパレータを設けることで前記積分時間調整回路として動作可能であり、他の前記第１の積分器の前記第１のアナログスイッチのオンオフを同時に制御可能であることが好ましい。
【発明の効果】
【００１５】
本発明の信号増幅回路においては、入力電圧に比例した電流を出力するＯＴＡの製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図２】同上の動作説明図である。
【図３】実施形態２の信号増幅回路の概略回路図である。
【図４】同上の動作説明図である。
【図５】実施形態３の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部構成図である。
【図６】同上の動作説明図である。
【図７】同上の動作説明図である。
【図８】実施形態４の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部構成図である。
【図９】実施形態５の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図１０】同上の要部回路図である。
【図１１】同上の要部回路図である。
【図１２】実施形態６の信号増幅回路に関し、（ａ）は概略回路図、（ｂ）は要部回路図である。
【図１３】同上における電圧比較回路の回路図である。
【図１４】同上の動作説明図である。
【図１５】同上における電圧比較回路の他の構成例の回路図である。
【図１６】同上の動作説明図である。
【図１７】同上における電圧比較回路の別の構成例の回路図である。
【図１８】実施形態７の信号増幅回路の回路図である。
【図１９】実施形態８の信号増幅回路の回路図である。
【発明を実施するための形態】
【００１７】
（実施形態１）
以下、本実施形態の信号増幅回路について図１および図２に基づいて説明する。
【００１８】
本実施形態の信号増幅回路は、入力信号である入力電圧Ｖinを増幅する信号増幅回路である。この信号増幅回路は、第１の積分器１０を備えている。この第１の積分器１０は、入力電圧Ｖinに比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡ１と、第１のＯＴＡ１の出力電流によって充電される第１のコンデンサＣ１とを有している。また、信号増幅回路は、第１のコンデンサＣ１に並列接続された第１のアナログスイッチＳＷ１とを有する第１の積分器１０を備えている。
【００１９】
上述の入力電圧Ｖinとしては、例えば、図示しないセンサ（物理量センサ、化学量センサなど）の出力電圧（電圧信号）などがある。
【００２０】
第１のＯＴＡ１は、フォールデッドカスコード型オペアンプにより構成されており、＋側の入力端がグランドに接続されており、−側の入力端に入力電圧Ｖinが入力される。
【００２１】
第１のアナログスイッチＳＷ１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００２２】
第１のコンデンサＣ１および第１のアナログスイッチＳＷ１は、それぞれの一端側が、第１のＯＴＡ１の出力端に接続されており、それぞれの他端側が、グランドに接続されている。ここにおいて、第１のアナログスイッチＳＷ１は、第１の積分器１０の出力電圧Ｖout1をリセットする第１のリセット回路を構成している。
【００２３】
したがって、第１の積分器１０の積分時間（以下、第１の積分時間とも称する）は、第１のアナログスイッチＳＷ１のオフ期間の長さによって決まる。言い換えれば、第１の積分器１０は、第１のアナログスイッチＳＷ１のオフ期間の長さが、第１の積分時間となる。
【００２４】
ここで、第１の積分器１０の出力電圧Ｖout1は、第１の積分時間および入力電圧Ｖinに比例して増加する（線形に変化する）。ここにおいて、信号増幅回路は、第１の積分器１０の出力電圧Ｖout1と入力電圧Ｖinとの比により利得（電圧利得）が決まり、第１の積分時間に比例して利得が大きくなる。つまり、信号増幅回路は、第１の積分時間に対して利得が線形に変化し、第１の積分時間が長いほど利得が大きくなる。
【００２５】
さらに、信号増幅回路は、第１のアナログスイッチＳＷ１をオンオフすることによって第１の積分器１０による入力電圧Ｖinの第１の積分時間を調整する積分時間調整回路３を備えている。
【００２６】
積分時間調整回路３は、第１の定電圧である第１の参照電圧Ｖref1が入力され当該第１の参照電圧Ｖref1に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡ２と、第２のＯＴＡ２の出力電流によって充電される第２のコンデンサＣ２とを有する第２の積分器２０を備えている。
【００２７】
第２のＯＴＡ２は、フォールデッドカスコード型オペアンプにより構成されており、＋側の入力端がグランドに接続されており、−側の入力端に第１の参照電圧Ｖref1が入力される。
【００２８】
また、積分時間調整回路３は、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧Ｖintと第２の定電圧である第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備えている。
【００２９】
第２のアナログスイッチＳＷ２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００３０】
第２のコンデンサＣ２および第２のアナログスイッチＳＷ２は、それぞれの一端側が、第２のＯＴＡ２の出力端に接続されており、それぞれの他端側が、グランドに接続されている。ここにおいて、第２のアナログスイッチＳＷ２は、第２の積分器２０の出力電圧Ｖintをリセットする第２のリセット回路を構成している。
【００３１】
コンパレータＣＰ２の出力Ｖout2は、第２の積分器２０の出力電圧Ｖintが第２の参照電圧Ｖref2以下の場合にＬレベルとなり、第２の参照電圧Ｖref2よりも大きい場合にＨレベルとなる。
【００３２】
また、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2がＨレベルの状態のときのみ第１のアナログスイッチＳＷ１および第２のアナログスイッチＳＷ２それぞれをオンさせる。これに対し、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2がＬレベルの状態のときのみ第１のアナログスイッチＳＷ１および第２のアナログスイッチＳＷ２それぞれをオフさせる。要するに、積分時間調整回路３は、コンパレータＣＰ２の出力Ｖout2に基づいて第１のアナログスイッチＳＷ１を制御する第１の制御信号および第２のアナログスイッチＳＷ２を制御する第２の制御信号を出力する。これにより、積分時間調整回路３は、第１のコンデンサＣ１の両端電圧（つまり、第１の積分器１０の出力電圧Ｖout1）および第２のコンデンサＣ２の両端電圧（つまり、第２の積分器２０の出力電圧Ｖint）それぞれを０Ｖ（グランドレベル）にリセットさせる。
【００３３】
なお、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、同一の基準電圧発生回路を利用して生成することが好ましい。
【００３４】
積分時間調整回路３では、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とにより、第２の積分器２０の積分時間（以下、第２の積分時間とも称する）が決定される。この点について図２に基づいて説明する。
【００３５】
第２の積分器２０の出力電圧Ｖintの波形は、図２（ａ）に示すような鋸歯状の波形となる。すなわち、第２の積分器２０の出力電圧Ｖintは、第２の積分器２０での積分が開始されると、時間の経過に伴って増加し、このときの傾きが第１の参照電圧Ｖref1により決まる。そして、第２の積分器２０の出力電圧Ｖintが第２の参照電圧Ｖref2を超えると、コンパレータＣＰ２の出力Ｖout2がＨレベルとなり、第２のアナログスイッチＳＷ２がオンされて、第２の積分器２０の出力電圧Ｖintが０にリセットされる。そして、コンパレータＣＰ２の出力Ｖout2がＬレベルになると、再び、第２の積分器２０での積分が開始され、第２の積分器２０の出力電圧Ｖintが時間の経過に伴って増加する。要するに、第２の積分器２０での積分による出力電圧Ｖintの増加と第２の積分器２０の出力電圧Ｖintのリセットによる減少とが交互に繰り返される。積分時間調整回路３では、コンパレータＣＰ２の出力Ｖout2がＬレベルの期間が、第１の積分時間および第２の積分時間となり、このコンパレータＣＰ２の出力Ｖout2がＬレベルの期間が、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とにより決定される。したがって、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを適宜変更することにより、第１の積分時間および第２の積分時間を変更することができる。なお、第１の積分時間および第２の積分時間は、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とのそれぞれに対して線形に変化する。
【００３６】
第１のＯＴＡ１と第２のＯＴＡ２とは、同じ構成で、同じ特性を有する（電気的特性、温度特性が揃う）ように設計してあり、同時に製造されていることが好ましい。また、第１のＯＴＡ１と第２のＯＴＡ２とは、両方とも、フォールデッドカスコード型オペアンプを採用しているが、これに限らず、例えば、両方ともテレスコピックカソコード型オペアンプを採用してもよいし、両方ともカレントミラー型オペアンプを採用してもよい。
【００３７】
以上説明したように、本実施形態の信号増幅回路は、第１のＯＴＡ１と第１のコンデンサＣ１とを有する第１の積分器１０と、第１の積分器１０による入力電圧Ｖinの積分時間を調整する積分時間調整回路３とを備えている。そして、本実施形態の信号増幅回路は、積分時間調整回路３が、第１の参照電圧Ｖref1が入力され当該第１の参照電圧Ｖref1に比例した電流を出力する第２のＯＴＡ２および第２のＯＴＡ２の出力電流によって充電される第２のコンデンサＣ２を有する第２の積分器２０と、第２のコンデンサＣ２に並列接続された第２のアナログスイッチＳＷ２と、第２の積分器２０の出力電圧Ｖintと第２の参照電圧Ｖref2とを比較するコンパレータＣＰ２とを備え、コンパレータＣＰ２の出力に基づいて第１のアナログスイッチＳＷ１を制御する第１の制御信号および第２のアナログスイッチＳＷ２を制御する第２の制御信号を出力する。しかして、本実施形態の信号処理回路では、製造後に従来のようなトリミングを行うことなく、入力電圧Ｖinに比例した電流を出力する第１のＯＴＡ１の製造ばらつきおよび周囲温度の変化による利得の変化を抑制することが可能となる。
【００３８】
（実施形態２）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図３に示すように、積分時間調整回路３のコンパレータＣＰ２（図１（ｂ）参照）の出力Ｖout2を分周して第１の制御信号とする分周器４を備えている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００３９】
分周器４は、コンパレータＣＰ２の出力Ｖout2の周波数を１／Ｎ（Ｎは自然数）に変換する回路であり、例えば、トグル型フリップフロップ回路（Toggle type Flip-Flop circuit：Ｔ−ＦＦ）を用いて構成することができる。要するに、分周器４は、アナログ回路要素である第２のコンデンサＣ２に比べて、小面積化が可能であり且つ低消費電力化が容易なディジタル回路により構成することができる。
【００４０】
ここで、第２の積分器２０の出力電圧Ｖintが図４（ａ）に示すような波形で、コンパレータＣＰ２の出力Ｖout2が図４（ｂ）に示すような波形の場合、例えば、Ｎ＝２とすると、第１の制御信号となる分周器４の出力Ｖdivは、図４（ｃ）に示すような波形となる。
【００４１】
本実施形態の信号増幅回路では、分周器４を備えていることにより、第１の積分時間を変更することなく（言い換えれば、信号増幅回路の利得の設計を変更することなく）、積分時間調整回路３における第２のコンデンサＣ２の容量を小さくすることが可能となる。その結果、本実施形態の信号処理回路では、１チップに集積化した場合における省面積化および低消費電力化を図ることが可能となる。
【００４２】
（実施形態３）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図５（ａ）に示すように、第１のＯＴＡ１に入力電圧Ｖinと第１の参照電圧Ｖref1とを択一的に入力可能とする入力切替部５を備えている点などが相違する。また、本実施形態の信号増幅回路は、コンパレータＣＰ２の後段に設けられコンパレータＣＰ２の出力Ｖout2を外部入力信号とする位相同期ループ（Phase Locked Loop：ＰＬＬ）６を備え、第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、第１のコンデンサＣ１が第２のコンデンサＣ２を兼ねており、ＰＬＬ６の出力を第１のアナログスイッチＳＷ１の第１の制御信号とする点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４３】
入力切替部５は、入力電圧Ｖinが入力される入力端子（図示せず）と第１のＯＴＡ１との間に設けられたアナログスイッチＳＷ５１と、第１の参照電圧Ｖref1が入力される第１参照電圧端子（図示せず）と第１のＯＴＡ１との間に設けられたアナログスイッチ５２とを備えている。要するに、入力切替部５は、２つのアナログスイッチ５１，５２を具備している。入力切替部５の各アナログスイッチ５１，５２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００４４】
ＰＬＬ６は、外部入力信号とローカルの基準信号との位相同期を取る機能を有する回路であり、図５（ｂ）に示すように、基準信号を出力する基準信号源である電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）６１を備えている。また、ＰＬＬ６は、ＶＣＯ６１の出力と外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器（Phase Detector：ＰＤ）６２と、ＰＤ６２の出力信号の高周波成分を除去し低周波成分だけをＶＣＯ６１の制御電圧として出力するローパスフィルタ（Low Pass Filter：ＬＰＦ）６３とを備えている。ＶＣＯ６１は、外部入力信号との位相差を減少させる方向に出力周波数を変化させる。したがって、ＬＰＦ６３から出力される制御電圧はＰＤ６２に入力される外部入力信号の周波数に対応することになる。ＰＬＬ６のＬＰＦ６３は、ループフィルタとも呼ばれ、ＬＰＦ６３の特性は、ＰＬＬ６の同期特性や応答特性を決定する重要な要素である。ここで、ＬＰＦ６３は、ＰＬＬ６の安定度とＬＰＦ６３の出力の収束時間とに基づいて回路定数を設定することが好ましい。
【００４５】
また、ＰＬＬ６は、ＬＰＦ６３とＶＣＯ６１との間に設けられた第３のアナログスイッチＳＷ３と、第３のアナログスイッチＳＷ３とグランドとの間に設けられ制御電圧を保持する電圧保持回路６４とを備えている。第３のアナログスイッチＳＷ３は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。また、電圧保持回路６４は、第３のコンデンサにより構成してある。要するに、第３のアナログスイッチＳＷ３と電圧保持回路６４とで、サンプルホールド回路と同様の機能を有することになる。
【００４６】
また、本実施形態の信号増幅回路は、第１の積分器１０の出力端に信号出力端子（図示せず）とコンパレータＣＰ２との一方を択一に接続可能とする出力切替部７を備えている。この出力切替部７は、第１の積分器１０の出力端と信号出力端子との間に設けられたアナログスイッチ７１と、第１の積分器１０の出力端とコンパレータＣＰ２との間に設けられたアナログスイッチ７２とを備えている。出力切替部７の各アナログスイッチ７１，７２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００４７】
また、本実施形態の信号増幅回路は、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する制御部８を備えている。なお、制御部８は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００４８】
制御部８は、図６に示すように第１のＯＴＡ１、第１のコンデンサＣ１を第１の積分器１０の構成要素として動作させる第１モードと、図７に示すように第１のＯＴＡ１および第１のコンデンサＣ１を第２の積分器２０の構成要素として動作させる第２モード（つまり、第１のＯＴＡ１を第２のＯＴＡ２、第１のコンデンサＣ１を第２のコンデンサＣ２として動作させる第２モード）と、が適宜切り替わるように、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する。
【００４９】
第１モードでは、図６（ａ），（ｂ）に示すように、入力切替部５のアナログスイッチ５１がオン、出力切替部７のアナログスイッチ７１がオン、ＰＬＬ６の第３のアナログスイッチＳＷ３がオフとなる。したがって、第１モードでは、第１のＯＴＡ１に入力電圧Ｖinが入力され、第１の積分器１０から、入力電圧Ｖinおよび第１の積分時間に比例した出力電圧Ｖout1が出力される。このときの第１の積分時間は、ＰＬＬ６の出力によって決まる。すなわち、第１モードでは、ＰＬＬ６の出力に基づいて、第１のアナログスイッチＳＷ１がオンオフされ、第１のアナログスイッチＳＷ１がオンのときに、第１の積分器１０の出力電圧Ｖout1（第１のコンデンサＣ１の両端電圧）が０Ｖにリセットされる。しかして、第１モードでは、ＰＬＬ６の出力が、第１のアナログスイッチＳＷ１のオンオフを制御する第１の制御信号となる。
【００５０】
第２モードでは、図７（ａ），（ｂ）に示すように、入力切替部５のアナログスイッチ５２がオン、出力切替部７のアナログスイッチ７２がオン、ＰＬＬ６の第３のアナログスイッチＳＷ３がオンとなる。したがって、第２モードでは、第２のＯＴＡ２に第１の参照電圧Ｖref1が入力されるとともに、第２の積分器２０の出力がコンパレータＣＰ２に入力され、ＰＬＬ６においてＬＰＦ６３からＶＣＯ６１へ制御電圧が与えられる。また、第２モードでは、ＰＬＬ６の出力に基づいて、第２のアナログスイッチＳＷ２がオンオフされ、第２のアナログスイッチＳＷ２がオンのときに第２のコンデンサＣ２の両端電圧が０にリセットされる。しかして、第２モードでは、ＰＬＬ６の出力が、第２のアナログスイッチＳＷ２のオンオフを制御する第２の制御信号となる。
【００５１】
なお、制御部８は、定期的に第１モードと第２モードとが切り替わるように、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する。
【００５２】
以上説明した本実施形態の信号増幅回路では、第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、第１のコンデンサＣ１が第２のコンデンサＣ２を兼ねているので、小面積化を図ることが可能となる。
【００５３】
また、本実施形態の信号増幅回路では、第１のＯＴＡ１の特性が変化しても、第１のＯＴＡ１の特性の変化によって変化した制御電圧に基づいたＰＬＬ６の出力により第１の積分時間が決まる（つまり、第１のＯＴＡ１の特性の変化に基づいて第１の積分時間が再調整される）こととなるから、より確実に、利得の変動を抑制することが可能となる。
【００５４】
（実施形態４）
本実施形態の信号増幅回路の基本構成は実施形態３と略同じであって、図８に示すように、第１のＯＴＡ１の温度を検出する温度センサ９を備えており、制御部８が、温度センサ９の出力に基づいて、入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御する点などが相違する。なお、実施形態３と同様の構成要素には同一の符号を付して説明を省略する。
【００５５】
温度センサ９は、例えば、サーミスタなどにより構成すればよい。制御部８は、通常は第１モードで入力切替部５、出力切替部７および第３のアナログスイッチＳＷ３を制御し、温度センサ８による検出温度の変化量が所定値（例えば、２〜１０℃）を超えると、第２モードで第３のアナログスイッチＳＷ３をオンオフさせることにより新たな制御電圧を電圧保持回路６４に保持させ、その後、第１モードでの制御に戻る。
【００５６】
しかして、本実施形態の信号増幅回路では、第１のＯＴＡ１の温度の変化量が所定値を超えると、新たな制御電圧に基づいたＰＬＬ６の出力により第１の積分時間が決まる（つまり、第１のＯＴＡ１の特性の変化に基づいて第１の積分時間が再調整される）こととなるから、第１のＯＴＡ１の温度変動によって利得が変動するのを、実施形態３に比べて、より確実に抑制することが可能となる。
【００５７】
（実施形態５）
図９（ａ）に示す本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図９（ｂ）に示すように、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを設定可能な参照電圧設定部（参照電圧設定回路）１５を備えている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５８】
参照電圧設定部１５は、例えば、図１０（ａ）に示すように、直列接続された抵抗Ｒ１と可変抵抗器ＶＲ１との接続点の電位を第１の参照電圧Ｖref1とし、図１０（ｂ）に示すように直列接続された抵抗Ｒ２と可変抵抗器ＶＲ２との接続点の電位を第２の参照電圧Ｖref２とするように構成することができる。なお、抵抗Ｒ１と可変抵抗器ＶＲ１との直列回路、抵抗Ｒ２と可変抵抗器ＶＲ２との直列回路は、それぞれ、一定電圧（例えば、５Ｖ）の直流電源ＶDDの両端間に接続すればよい。
【００５９】
参照電圧設定部１５が図１０の構成を有している場合には、可変抵抗器ＶＲ１の抵抗値を変えることによって、第１の参照電圧Ｖref1を任意の値に設定することが可能となり、可変抵抗器ＶＲ２の抵抗値を変えることによって、第２の参照電圧Ｖref2を任意の値に設定することが可能となる。要するに、この場合には、参照電圧設定部１５における各可変抵抗器ＶＲ１，ＶＲ２それぞれの操作部（図示せず）をユーザなどが手動で操作することによって、各参照電圧Ｖref1，Ｖref2それぞれを独立して任意の値に設定することが可能となる。
【００６０】
また、参照電圧設定部１５は、図１１に示すように、ディジタルの第１の設定値をアナログの第１の参照電圧Ｖref1に変換する第１のＤ／ＡコンバータＤＡＣ１と、ディジタルの第２の設定値をアナログの第２の参照電圧Ｖref2に変換する第２のＤ／ＡコンバータＤＡＣ２とを備えた構成としてもよい。この場合には、第１の設定値を変えることによって、第１の参照電圧Ｖref1を任意の値に設定することが可能となり、第２の設定値を変えることによって、第２の参照電圧Ｖref2を任意の値に設定することが可能となる。なお、第１の設定値および第２の設定値は、例えば、適宜のプログラムを搭載した外部のコンピュータ（マイクロコンピュータなど）から参照電圧設定部１５へ与えるようにすればよい。
【００６１】
本実施形態の信号増幅回路では、参照電圧設定部１５を備えているので、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2それぞれを各別に設定することができるから、入力電圧Ｖinの積分時間を任意の値に設定することができて、利得を任意の値に設定することが可能となる。
【００６２】
ところで、参照電圧設定部１５の構成は、図１０や図１１以外の構成でもよい。また、参照電圧設定部１５は、本実施形態に限らず、他の実施形態の信号増幅回路にも設けてもよい。
【００６３】
（実施形態６）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１２に示すように、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較する電圧比較回路１６を備え、電圧比較回路１６の出力に基づいて第１の積分器１０の出力電圧Ｖout1が第３の参照電圧Ｖref3となるように第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６４】
電圧比較回路１６は、図１３に示すように、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較するコンパレータＣＰ３と、このコンパレータＣＰ３の後段側に設けられコンパレータＣＰ３の出力を積分する第３の積分器３０と、コンパレータＣＰ３と第３の積分器３０との間に設けられたアナログスイッチＳＷ１６とを有している。
【００６５】
第３の積分器３０は、演算増幅器ＯＰ３を備え、演算増幅器ＯＰ３の反転入力端子に抵抗（入力抵抗）Ｒ３が接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣ３が接続されている。ここで、第３の積分器３０は、演算増幅器ＯＰ３の非反転入力端子の電位が０Ｖとなるように、非反転入力端子が接地されている。要するに、第３の積分器３０は、演算増幅器ＯＰ３と抵抗Ｒ３とコンデンサＣ３とを用いた反転積分器の構成となっており、抵抗Ｒ３とコンデンサＣ３との直列回路を有している。
【００６６】
電圧比較回路１６のアナログスイッチＳＷ１６は、積分時間調整回路３の出力によりオンオフされる。
【００６７】
本実施形態の信号増幅回路では、電圧比較回路１６のアナログスイッチＳＷ１６のオンの期間にコンパレータＣＰ３の出力Ｖcpが第３の積分器３０により積分される。そして、電圧比較回路１６は、第３の積分器３０の出力に基づいて、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる。具体的には、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力されるコンパレータＣＰ３の出力ＶcpがＬレベルのときには、第１の参照電圧Ｖref1を第１の一定量だけ増加させる一方で第２の参照電圧Ｖref2を第２の一定量だけ減少させる。また、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力されるコンパレータＣＰ３の出力ＶcpがＨレベルのときには、第１の参照電圧Ｖref1を第１の一定量だけ減少させる一方で第２の参照電圧Ｖref2を第２の一定量だけ増加させる。つまり、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とは変化方向が逆であり、また、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、電圧比較回路１６のコンパレータＣＰ３の出力Ｖcpの反転に伴って変化方向が反転する。なお、第１の参照電圧Ｖref1を出力する第１の定電圧発生回路（図示せず）は、出力可変であり、コンパレータＣＰ３の出力Ｖcpに基づいて第１の参照電圧Ｖref1を上述のように変化させるものであればよい。また、第２の参照電圧Ｖref2を出力する第２の定電圧発生回路（図示せず）は、出力可変であり、コンパレータＣＰ３の出力Ｖcpに基づいて第２の参照電圧Ｖref2を上述のように変化させるものであればよい。
【００６８】
以上説明した電圧比較回路１６の動作をまとめると、図１４のようになる。なお、図１４は、（ａ）に第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを示し、（ｂ）に電圧比較回路１６のコンパレータＣＰ３の出力Ｖcpを示し、（ｃ）に電圧比較回路１６のアナログスイッチＳＷ１６のオンオフを示し、（ｄ）に第１の参照電圧Ｖref1を示し、（ｅ）に第２の参照電圧Ｖref2を示してある。図１４（ａ）〜（ｅ）の各横軸は時間である。
【００６９】
しかして、本実施形態の信号増幅回路は、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3と比較する電圧比較回路１６を備え、電圧比較回路１６の出力に基づいて第１の積分器１０の出力電圧Ｖout1が第３の参照電圧Ｖref3となるように第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させるので、第１の積分器１０の積分時間が調整され、第１の積分器１０の利得が調整される。
【００７０】
電圧比較回路１６は、図１３の回路構成に限らず、例えば、図１５に示すような回路構成でもよい。図１５に示した電圧比較回路１６の基本構成は図１３と略同じであり、コンパレータＣＰ３の代わりに、第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを比較し、その差である誤差信号を増幅する誤差増幅器ＥＡ１を備えている点が相違するだけである。
【００７１】
図１５に示した構成の電圧比較回路１６では、アナログスイッチＳＷ１６のオンの期間に誤差増幅器ＥＡ１の出力Ｖamが第３の積分器３０により積分される。そして、電圧比較回路１６は、第３の積分器３０の出力に基づいて、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とを変化させる。具体的には、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力される誤差増幅器ＥＡ１の出力Ｖamがマイナスの値のときには、第１の参照電圧Ｖref1を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で増加させる一方で第２の参照電圧Ｖref2を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で減少させる。また、アナログスイッチＳＷ１６がオンで第３の積分器３０に入力される誤差増幅器ＥＡ１の出力Ｖamがプラスの値のときには、第１の参照電圧Ｖref1を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で減少させる一方で第２の参照電圧Ｖref2を誤差増幅器ＥＡ１の出力Ｖamの絶対値に対応した変化量で増加させる。つまり、第１の参照電圧Ｖref1と第２の参照電圧Ｖref2とは変化方向が逆であり、また、第１の参照電圧Ｖref1および第２の参照電圧Ｖref2は、電圧比較回路１６の誤差増幅器ＥＡ１の出力Ｖamの極性の反転に伴って変化方向が反転する。なお、第１の参照電圧Ｖref1を出力する第１の定電圧発生回路（図示せず）は、出力可変であり、誤差増幅器ＥＡ１の出力Ｖamに基づいて第１の参照電圧Ｖref1を上述のように変化させるものであればよい。また、第２の参照電圧Ｖref2を出力する第２の定電圧発生回路（図示せず）は、出力可変であり、誤差増幅器ＥＡ１の出力Ｖamに基づいて第２の参照電圧Ｖref2を上述のように変化させるものであればよい。
この電圧比較回路１６の動作をまとめると、図１６のようになる。なお、図１６は、（ａ）に第１の積分器１０の出力電圧Ｖout1と第３の参照電圧Ｖref3とを示し、（ｂ）に電圧比較回路１６の誤差増幅器ＥＡ１の出力Ｖamを示し、（ｃ）に電圧比較回路１６のアナログスイッチＳＷ１６のオンオフを示し、（ｄ）に第１の参照電圧Ｖref1を示し、（ｅ）に第２の参照電圧Ｖref2を示してある。図１６（ａ）〜（ｅ）の各横軸は時間である。図１５のように誤差増幅器ＥＡ１を用いた電圧比較回路１６では、図１３のようにコンパレータＣＰ３を用いた電圧比較回路１６に比べて、第１の積分器１０の出力電圧Ｖout1を、より短い時間で、第３の参照電圧Ｖref3に収束させることが可能となる。
【００７２】
また、電圧比較回路１６は、図１７に示すように、第１の積分器１０の出力電圧Ｖout1をアナログ−ディジタル変換する第１のＡ／Ｄ変換器１６１と、第３の参照電圧Ｖref3をアナログ−ディジタル変換する第２のＡ／Ｄ変換器１６２と、第１のＡ／Ｄ変換器１６１から出力される第１のディジタル値と第２のＡ／Ｄ変換器１６２から出力される第２のディジタル値との誤差を演算し、その誤差に基づいて第１の参照電圧Ｖref1と第２の参照電圧Ｖref2との変化量に対応する第３のディジタル値を決定する演算を行うディジタル回路からなる演算部１６３と、演算部１６３から出力される第３のディジタル値をディジタル−アナログ変換して出力するＤ／Ａ変換器１６４とで構成してもよい。この場合には、電圧比較回路１６での比較回数が１回でも、第１の積分器１０の出力電圧Ｖout1を第３の参照電圧Ｖref3に合わせることが可能となる。
【００７３】
（実施形態７）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１８に示すように、第１の積分器１０を複数備え、積分時間調整回路３が、当該複数の第１の積分器１０それぞれの第１のコンデンサＣ１に並列接続されている全ての第１のアナログスイッチＳＷ１のオンオフを同時に制御可能である点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００７４】
本実施形態の信号増幅回路では、複数（図示例では、６つ）の第１の積分器１０それぞれの積分時間を１つの積分時間調整回路３で調整することができるので、複数の第１の積分器１０を備えた構成において、小面積化および低消費電力化を図ることが可能となる。
【００７５】
（実施形態８）
本実施形態の信号増幅回路の基本構成は実施形態１と略同じであって、図１９に示すように、第１の積分器１０を６つ備え、そのうちの２つの第１の積分器１０について、実施形態３と同様に、前段側に入力切替部５が設けられ、後段側に出力切替部７が設けられており、当該２つの第１の積分器１０を、積分時間調整回路３の第２の積分器２０に兼用している点などが相違する。なお、実施形態１，３と同様の構成要素には同一の符号を付して説明を省略する。
【００７６】
上述の２つの第１の積分器１０は、第１のＯＴＡ１に入力電圧Ｖinと第１の参照電圧Ｖref1とを択一的に入力可能とする入力切替部５が接続されてなり、入力切替部５が接続された第１の積分器１０の第１のＯＴＡ１が第２のＯＴＡ２を兼ねるとともに、入力切替部５が接続された第１の積分器１０の第１のコンデンサＣ１が第２のコンデンサＣ２（図１、図５参照）を兼ねてなり、入力切替部５が接続された第１の積分器１０の後段側にコンパレータＣＰ２を設けることで積分時間調整回路３として動作可能であり、他の第１の積分器１０の第１のアナログスイッチＳＷ１のオンオフを同時に制御可能である。なお、第１の積分器１０の数は、６つに限らず、複数であればよい。また、入力切替部５を接続する第１の積分器１０の数は２つに限らず、少なくとも１つであればよい。ただし、入力切替部５を接続する第１の積分器１０の数は、第１の積分器１０の総数よりも少ないことが前提である。
【００７７】
しかして、本実施形態の信号増幅回路では、複数の第１の積分器１０を備えた構成において、積分時間調整回路３を第１の積分器１０ごとに設ける必要がなく、しかも、積分時間調整回路３の一部を第１の積分器１０により兼用しているので、小面積化および低消費電力化を図ることが可能となる。なお、本実施形態においても、実施形態３で説明したＰＬＬ６（図５参照）を設けてもよい。
【符号の説明】
【００７８】
１ 第１のＯＴＡ
２ 第２のＯＴＡ
３ 積分時間調整回路
４ 分周器
５ 入力切替部
６ 位相同期ループ
７ 出力切替部
８ 制御部
９ 温度センサ
１０ 第１の積分器
１５ 参照電圧設定部
１６ 電圧比較回路
２０ 第２の積分器
６１ 電圧制御発振器
６２ 位相検出器
６３ ローパスフィルタ
６４ 電圧保持回路
Ｃ１ 第１のコンデンサ
Ｃ２ 第２のコンデンサ
ＣＰ２ コンパレータ
ＳＷ１ 第１のアナログスイッチ
ＳＷ２ 第２のアナログスイッチ
ＳＷ３ 第３のアナログスイッチ
Ｖin 入力電圧
Ｖref1 第１の参照電圧
Ｖref2 第２の参照電圧
Ｖref3 第３の参照電圧
【特許請求の範囲】
【請求項１】
入力信号である入力電圧を増幅する信号増幅回路であって、前記入力電圧に比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡおよび前記第１のＯＴＡの出力電流によって充電される第１のコンデンサを有する第１の積分器と、前記第１のコンデンサに並列接続された第１のアナログスイッチと、前記第１のアナログスイッチをオンオフすることによって前記第１の積分器による前記入力電圧の積分時間を調整する積分時間調整回路とを備え、前記積分時間調整回路は、第１の定電圧である第１の参照電圧が入力され当該第１の参照電圧に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡおよび前記第２のＯＴＡの出力電流によって充電される第２のコンデンサを有する第２の積分器と、前記第２のコンデンサに並列接続された第２のアナログスイッチと、前記第２の積分器の出力電圧と第２の定電圧である第２の参照電圧とを比較するコンパレータとを備え、前記コンパレータの出力に基づいて前記第１のアナログスイッチを制御する第１の制御信号および前記第２のアナログスイッチを制御する第２の制御信号を出力することを特徴とする信号増回路。
【請求項２】
前記コンパレータの出力を分周して前記第１の制御信号とする分周器を備えることを特徴とする請求項１記載の信号増幅回路。
【請求項３】
前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部と、前記コンパレータの後段に設けられ前記コンパレータの出力を外部入力信号とするＰＬＬとを備え、前記第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記第１のコンデンサが前記第２のコンデンサを兼ねており、前記ＰＬＬの出力を前記第１の制御信号とすることを特徴とする請求項１記載の信号処理回路。
【請求項４】
前記ＰＬＬは、電圧制御発振器と、前記電圧制御発振器の出力と前記外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器と、前記位相検出器の後段側に設けられたローパスフィルタと、前記ローパスフィルタと前記電圧制御発振器との間に設けられた第３のアナログスイッチおよび前記第３のアナログスイッチとグランドとの間に設けられ前記ローパスフィルタから出力される前記電圧制御発振器の制御電圧を保持する電圧保持回路とを備え、前記第１のＯＴＡの温度を検出する温度センサと、前記第３のアナログスイッチを制御する制御部とを備え、前記制御部は、前記温度センサによる検出温度の変化量が所定値を超えると、前記第３のアナログスイッチをオンオフさせることにより新たな前記制御電圧を前記電圧保持回路に保持させることを特徴とする請求項３記載の信号処理回路。
【請求項５】
前記第１の参照電圧と前記第２の参照電圧とを設定可能な参照電圧設定部を備えることを特徴とする請求項１ないし請求項４のいずれか１項に記載の信号処理回路。
【請求項６】
前記第１の積分器の出力電圧と第３の参照電圧とを比較する電圧比較回路を備え、前記電圧比較回路の出力に基づいて前記第１の積分器の出力電圧が前記第３の参照電圧となるように前記第１の参照電圧と前記第２の参照電圧とを変化させることを特徴とする請求項１記載の信号処理回路。
【請求項７】
前記第１の積分器を複数備え、前記積分時間調整回路は、前記複数の第１の積分器それぞれの前記第１のコンデンサに並列接続された全ての前記第１のアナログスイッチのオンオフを同時に制御可能であることを特徴とする請求項１記載の信号処理回路。
【請求項８】
前記第１の積分器を複数備え、少なくも１つの前記第１の積分器は、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部が接続されてなり、前記入力切替部が接続された前記第１の積分器の第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記入力切替部が接続された前記第１の積分器の前記第１のコンデンサが前記第２のコンデンサを兼ねてなり、前記入力切替部が接続された前記第１の積分器の後段側に前記コンパレータを設けることで前記積分時間調整回路として動作可能であり、他の前記第１の積分器の前記第１のアナログスイッチのオンオフを同時に制御可能であることを特徴とする請求項１記載の信号処理回路。
【請求項１】
入力信号である入力電圧を増幅する信号増幅回路であって、前記入力電圧に比例した電流を出力する第１の電圧電流変換回路である第１のＯＴＡおよび前記第１のＯＴＡの出力電流によって充電される第１のコンデンサを有する第１の積分器と、前記第１のコンデンサに並列接続された第１のアナログスイッチと、前記第１のアナログスイッチをオンオフすることによって前記第１の積分器による前記入力電圧の積分時間を調整する積分時間調整回路とを備え、前記積分時間調整回路は、第１の定電圧である第１の参照電圧が入力され当該第１の参照電圧に比例した電流を出力する第２の電圧電流変換回路である第２のＯＴＡおよび前記第２のＯＴＡの出力電流によって充電される第２のコンデンサを有する第２の積分器と、前記第２のコンデンサに並列接続された第２のアナログスイッチと、前記第２の積分器の出力電圧と第２の定電圧である第２の参照電圧とを比較するコンパレータとを備え、前記コンパレータの出力に基づいて前記第１のアナログスイッチを制御する第１の制御信号および前記第２のアナログスイッチを制御する第２の制御信号を出力することを特徴とする信号増回路。
【請求項２】
前記コンパレータの出力を分周して前記第１の制御信号とする分周器を備えることを特徴とする請求項１記載の信号増幅回路。
【請求項３】
前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部と、前記コンパレータの後段に設けられ前記コンパレータの出力を外部入力信号とするＰＬＬとを備え、前記第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記第１のコンデンサが前記第２のコンデンサを兼ねており、前記ＰＬＬの出力を前記第１の制御信号とすることを特徴とする請求項１記載の信号処理回路。
【請求項４】
前記ＰＬＬは、電圧制御発振器と、前記電圧制御発振器の出力と前記外部入力信号との位相を比較して位相差に比例した出力信号を発生する位相検出器と、前記位相検出器の後段側に設けられたローパスフィルタと、前記ローパスフィルタと前記電圧制御発振器との間に設けられた第３のアナログスイッチおよび前記第３のアナログスイッチとグランドとの間に設けられ前記ローパスフィルタから出力される前記電圧制御発振器の制御電圧を保持する電圧保持回路とを備え、前記第１のＯＴＡの温度を検出する温度センサと、前記第３のアナログスイッチを制御する制御部とを備え、前記制御部は、前記温度センサによる検出温度の変化量が所定値を超えると、前記第３のアナログスイッチをオンオフさせることにより新たな前記制御電圧を前記電圧保持回路に保持させることを特徴とする請求項３記載の信号処理回路。
【請求項５】
前記第１の参照電圧と前記第２の参照電圧とを設定可能な参照電圧設定部を備えることを特徴とする請求項１ないし請求項４のいずれか１項に記載の信号処理回路。
【請求項６】
前記第１の積分器の出力電圧と第３の参照電圧とを比較する電圧比較回路を備え、前記電圧比較回路の出力に基づいて前記第１の積分器の出力電圧が前記第３の参照電圧となるように前記第１の参照電圧と前記第２の参照電圧とを変化させることを特徴とする請求項１記載の信号処理回路。
【請求項７】
前記第１の積分器を複数備え、前記積分時間調整回路は、前記複数の第１の積分器それぞれの前記第１のコンデンサに並列接続された全ての前記第１のアナログスイッチのオンオフを同時に制御可能であることを特徴とする請求項１記載の信号処理回路。
【請求項８】
前記第１の積分器を複数備え、少なくも１つの前記第１の積分器は、前記第１のＯＴＡに前記入力電圧と前記第１の参照電圧とを択一的に入力可能とする入力切替部が接続されてなり、前記入力切替部が接続された前記第１の積分器の第１のＯＴＡが前記第２のＯＴＡを兼ねるとともに、前記入力切替部が接続された前記第１の積分器の前記第１のコンデンサが前記第２のコンデンサを兼ねてなり、前記入力切替部が接続された前記第１の積分器の後段側に前記コンパレータを設けることで前記積分時間調整回路として動作可能であり、他の前記第１の積分器の前記第１のアナログスイッチのオンオフを同時に制御可能であることを特徴とする請求項１記載の信号処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
【図１１】
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【図１４】
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【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１２４７７９（Ｐ２０１２−１２４７７９Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７４９０１（Ｐ２０１０−２７４９０１）
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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