光半導体集積素子及びその製造方法
【課題】内部での光の散乱及び反射を抑制することができる光半導体集積素子及びその製造方法を提供する。
【解決手段】第１導電型の第１の半導体層３２が埋め込まれた高抵抗半導体基板３１と、第１の半導体層３２上に形成された光活性層３３及び第２導電型の第２の半導体層３４と、高抵抗半導体基板３１上に形成された導波路コア層３６を含む導波路部と、が設けられている。そして、光活性層３３と導波路コア層３６とが光の伝播方向に沿って互いに接触している。
【解決手段】第１導電型の第１の半導体層３２が埋め込まれた高抵抗半導体基板３１と、第１の半導体層３２上に形成された光活性層３３及び第２導電型の第２の半導体層３４と、高抵抗半導体基板３１上に形成された導波路コア層３６を含む導波路部と、が設けられている。そして、光活性層３３と導波路コア層３６とが光の伝播方向に沿って互いに接触している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体集積素子及びその製造方法に関する。
【背景技術】
【０００２】
近年の通信容量の急激な増加により、１００Ｇｂｉｔ／ｓを超える大容量光伝送容量の必要性が高まりつつある。近年、大容量信号伝送の有力な変調方式として多値位相変調方式が活発に研究されている。多値位相変調方式において多値位相変調信号を受信する光受信器には、位相変調信号を強度変調信号に変換する光ハイブリッド回路、及びこの光ハイブリッド回路から出力される光を受信する複数のフォトダイオード（ＰＤ：photo diode）が含まれる。そして、光受信器の小型化及び組立コストの削減の観点から、光ハイブリッド回路に導波路デバイスを用い、この導波路デバイスに複数のＰＤを集積した構造の導波路集積型光受信器が強く望まれている。このような導波路集積型光受信器では、一方の素子の動作の他方の素子の動作への影響を抑制するために、ＰＤ間を電気的に分離することが重要である。
【０００３】
導波路集積型光受信器に用いられるＰＤとして、エバネッセント結合型のＰＤが知られている。エバネッセント結合型のＰＤでは、導波路コア層（ガイド層）上に、結合ガイド層、コンタクト層、及びスペーサ層等を介して吸収層が形成されている。このため、導波路コア層を伝播してきた光が吸収層に入射するまでには、ＰＤ内部で、ある程度の距離を伝播する。従って、十分な光吸収効率を確保するためには、ＰＤを長くすることが重要となる。しかし、ＰＤが長くなるほど、ＰＤにおけるＰＩＮ結合の面積が増大して寄生容量が大きくなり、高周波特性が低下してしまう。また、エバネッセント結合型のＰＤを用いた導波路集積型光受信器を製造する場合、ＰＤを構成する複数の半導体層のエッチングが行われた後に、導波路コア層のエッチングが行われる。つまり、ＰＤを構成する複数の半導体層の大きな凹凸が存在する状態で、導波路コア層を形成するためのリソグラフィが行われる。このため、高い精度を得ることが困難であり、良好な光導波特性を得ることが困難である。
【０００４】
導波路集積型光受信器に用いられるＰＤとして、バットジョイント構造を採用したＰＤも知られている。このＰＤでは、光の伝播方向に沿って導波路コア層と吸収層とが互いに接触している。このため、導波路コア層を伝播してきた光は、直接、吸収層に入射する。従って、ＰＤを長くせずとも、高い光吸収効率を得ることができる。
【０００５】
従来の技術では、バットジョイント構造のＰＤを用いた導波路集積型光受信器を製造する場合、先ず、図１（ａ）に示すように、基板１００上に、下部クラッド層１０２、吸収層１０３、上部クラッド層１０４及びマスク１０５を形成し、マスク１０５を用いて下部クラッド層１０２、吸収層１０３及び上部クラッド層１０４をエッチングすることにより、ＰＤ１０１を形成する。その後、図１（ｂ）に示すように、基板１００上に、導波路１１１用の下部クラッド層１１２、導波路コア層１１３及び上部クラッド層１１４を形成する。
【０００６】
しかしながら、この従来の方法では、図１（ｂ）に示すように、下部クラッド層１１２に、ＰＤ１０１の導波路１１１との接合面を覆う部分１１２ａが形成され、下部クラッド層１１２の表面が湾曲する。この部分１１２ａは、導波路コア層１１３と吸収層１０３との間に介在することになる。また、下部クラッド層１１２の表面の形状に倣って、導波路コア層１１３も湾曲する。そして、これらに起因して、散乱及び反射が生じやすくなり、導波路コア層１１３と吸収層１０３との光結合の劣化及び素子特性の劣化等が発生する。また、ＰＤ１０１の素子抵抗を低くするためには、下部クラッド層１０２を厚くすることが望ましいが、図１（ｂ）に示すように、下部クラッド層１０２を厚くするほど、導波路１１１にマスク１０５上方に大きくせり上がる部分１１５が形成されやすくなる。この部分１１５は、後の電極の形成等の際に妨害物となり、素子の歩留まりを低下させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０８８９４号公報
【特許文献２】特開平４−８４１２８号公報
【特許文献３】特開２００２−３１４１９２号公報
【非特許文献】
【０００８】
【非特許文献１】IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 16, NO. 1, JANUARY 2004, p236-238
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、内部での光の散乱及び反射を抑制することができる光半導体集積素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
光半導体集積素子の一態様には、第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、が設けられている。そして、前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触している。
【００１１】
光半導体集積素子の製造方法の一態様では、高抵抗半導体基板の表面に溝を形成し、前記溝内に第１導電型の第１の半導体層を埋め込み、前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成し、前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する。
【発明の効果】
【００１２】
上記の光半導体集積素子の製造方法等によれば、確実に前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触することが可能であるため、内部での光の散乱及び反射を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】導波路集積型光受信器の製造方法の一例を示す断面図である。
【図２】第１の実施形態に係る光半導体集積素子を示す図である。
【図３】第１の実施形態におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【図４】第１の実施形態に係る光半導体集積素子を示す断面図である。
【図５Ａ】第１の実施形態に係る光半導体集積素子の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、光半導体集積素子の製造方法を示す断面図である。
【図６】同じく、第１の実施形態に係る光半導体集積素子の製造方法を示す断面図である。
【図７】第１の実施形態とは異なる条件下で形成したｎ−ＩｎＰクラッド層を示す断面図である。
【図８】第２の実施形態におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【図９】半導体レーザが集積された光半導体集積素子の例を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係る光半導体集積素子を示す図である。
【００１６】
第１の実施形態に係る光半導体集積素子には、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式の復調用の１．５μｍ帯の光コヒーレントレシーバ（導波路集積型光受信器）１が含まれる。光コヒーレントレシーバ１には、４個のフォトダイオード（ＰＤ）３ａ〜３ｄを含むＰＤ部３、及びＰＤ部３に光を伝播する導波路部２が設けられている。導波路部２及びＰＤ部３は、一つの高抵抗ＩｎＰ基板３１を用いて形成されている。導波路部２には、入力導波路２１、４×４多モード干渉（ＭＭＩ：multi-mode interferometer）導波路（光結合器、カプラ）２２、及びＰＤ接続導波路２３が含まれている。ハイブリッド導波路である４×４ＭＭＩ導波路２２の４つの入力ポートのうちの２つ（図２では、上から２番目、４番目の入力ポート）に２本の入力導波路２１が接続されている。
【００１７】
ここで、ＰＤ部３の構造について説明する。図３は、ＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。また、図４（ａ）は、図２中のＩ−Ｉ線に沿った断面図であり、図４（ｂ）は、図２中のＩＩ−ＩＩ線に沿った断面図であり、図４（ｃ）は、図２中のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、ＰＤ３ｃ及びＰＤ３ｄもＰＤ３ａ及びＰＤ３ｂと同様の構造を備えている。
【００１８】
図３及び図４に示すように、高抵抗ＩｎＰ基板３１にＰＤ３ａ、ＰＤ３ｂ毎に溝３１ａが形成されている。例えば、高抵抗ＩｎＰ基板３１の表面は（１００）面であり、高抵抗ＩｎＰ基板３１の抵抗率は１×１０7Ωｃｍ以上であることが好ましい。溝３１ａの平面形状は、例えば長方形であり、光の伝播方向の寸法が２０μｍ、これに直交する方向の寸法が４０μｍである。また、例えば溝の深さは０．８μｍである。そして、各溝３１ａ内にｎ型のｎ−ＩｎＰクラッド層３２が埋め込まれている。ｎ−ＩｎＰクラッド層３２には、光の伝播方向に沿って突出した凸部が存在する。この凸部の高さは、例えば０．３μｍである。そして、この凸部の一部上に、ｉ型のｉ−ＩｎＧａＡｓ光吸収層３３、ｐ型のｐ−ＩｎＰクラッド層３４及びｐ型のｐ−ＩｎＧａＡｓコンタクト層３５が形成されている。ｉ−ＩｎＧａＡｓ光吸収層３３、ｐ−ＩｎＰクラッド層３４及びｐ−ＩｎＧａＡｓコンタクト層３５の厚さは、例えば、それぞれ０．３μｍ、０．９μｍ及び０．３μｍである。ｎ−ＩｎＰクラッド層３２、ｉ−ＩｎＧａＡｓ光吸収層３３、ｐ型のｐ−ＩｎＰクラッド層３４は、それぞれ、第１導電型の第１の半導体層、光活性層、第２導電型の第２の半導体層の一例である。また、ｐ−ＩｎＧａＡｓコンタクト層３５は、第２導電型の第３の半導体層の一例である。
【００１９】
また、ＰＤ３ａ及びＰＤ３ｂにＰＤ接続導波路２３が接続されている。高抵抗ＩｎＰ基板３１にも、ｎ−ＩｎＰクラッド層３２の凸部と連続する凸部が形成されており、ｎ−ＩｎＰクラッド層３２の凸部の残部及び高抵抗ＩｎＰ基板３１の凸部上に、ｉ型のｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ型のｉ−ＩｎＰクラッド層３７が形成されている。ｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ−ＩｎＰクラッド層３７の厚さは、例えば、それぞれ０．５μｍ及び１．０μｍである。ｉ−ＩｎＧａＡｓＰ導波路コア層３６の組成は、例えば、１．０５μｍの波長で高抵抗ＩｎＰ基板に格子整合する組成である。ｉ−ＩｎＧａＡｓＰ導波路コア層３６に、ＰＤ３ａ及びＰＤ３ｂのＰＤ接続導波路２３との接合面を覆う部分が存在していてもよい。ｉ−ＩｎＰクラッド層３７は、第４の半導体層の一例である。
【００２０】
なお、図３及び図４では省略しているが、図２に示すように、ｐ−ＩｎＧａＡｓコンタクト層３５上に電極３８ｐが形成され、ｎ−ＩｎＰクラッド層３２の露出部上に電極３８ｎが形成されている。そして、このような光半導体集積素子を動作させる場合には、電極３８ｐを信号電極とし、電極３８ｎを接地電極として用いて、光吸収によって発生したフォトキャリアが引き出せばよい。
【００２１】
このように構成された光半導体集積素子では、バットジョイント構造が採用されているが、ＰＤのＰＤ接続導波路２３との接合面を覆う層が存在するとしても、それはクラッド層ではなくｉ−ＩｎＧａＡｓＰ導波路コア層３６である。従って、ｉ−ＩｎＧａＡｓＰ導波路コア層３６は確実にｉ−ＩｎＧａＡｓ光吸収層３３と接合される。このため、従来技術のような散乱及び反射は極めて生じにくく、良好な特性を得ることができる。
【００２２】
次に、第１の実施形態に係る光半導体集積素子の製造方法について説明する。図５Ａ〜図５Ｂは、第１の実施形態に係る光半導体集積素子の製造方法を工程順に示す断面図である。図５Ａ〜図５Ｂには、図４（ａ）と同様に、図２中のＩ−Ｉ線に沿った断面を示す。図６も、第１の実施形態に係る光半導体集積素子の製造方法を工程順に示す断面図である。図６には、図４（ｂ）と同様に、図２中のＩＩ−ＩＩ線に沿った断面を示す。
【００２３】
先ず、図５Ａ（ａ）に示すように、高抵抗ＩｎＰ基板３１上に、溝３１ａを形成する予定の領域を露出し、他の部分を覆うマスク４１を形成する。マスク４１としては、例えばＳｉＯ2マスク等を用いる。次いで、図５Ａ（ｂ）に示すように、高抵抗ＩｎＰ基板３１のエッチングを行って溝３１ａを形成する。溝３１ａの深さは、例えば１．２μｍとする。その後、図５Ａ（ｃ）及び図６（ａ）に示すように、マスク４１を除去する。
【００２４】
続いて、図５Ａ（ｄ）に示すように、全面に、例えば有機金属気相成長（ＭＯＶＰＥ：metalorganic vapor phase epitaxy）法等の結晶成長法により、ｎ−ＩｎＰクラッド層３２を形成する。このとき、溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを用いることが望ましい。このためには、例えば、ｎ−ＩｎＰを形成する原料であるトリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、モノシラン（ＳｉＨ4）の他に、塩素系原料を添加することが望ましい。塩素系原料としては、例えば、塩化メチル、塩化エチル、ジクロロエチレン、ジクロブタンがある。このような条件下でｎ−ＩｎＰクラッド層３２を成長させると、ｎ−ＩｎＰクラッド層３２の表面を容易に全体的に平坦にすることができる。また、例えば、ｎ−ＩｎＰクラッド層３２のドーピング濃度は８×１０18ｃｍ-3とし、溝３１ａ内での厚さを１．４μｍ、溝３１ａ外での厚さを０．２μｍとする。
【００２５】
次いで、図５Ａ（ｅ）及び図６（ｂ）に示すように、ｎ−ＩｎＰクラッド層３２のエッチングを行い、高抵抗ＩｎＰ基板３１の表面を露出させる。このエッチングでは、オーバーエッチングを行うことが好ましく、エッチング量は、例えば０．３μｍとする。エッチング量を０．３μｍとした場合、溝３１ａの深さは１．１μｍとなる。また、高抵抗ＩｎＰ基板３１及び溝３１ａ内のｎ−ＩｎＰクラッド層３２へのダメージを抑制するために、ウェットエッチングを行うことが望ましい。
【００２６】
その後、図５Ｂ（ｆ）に示すように、全面に、例えば、ＭＯＶＰＥ法等の結晶成長法により、厚さが０．３μｍのｉ−ＩｎＧａＡｓ光吸収層３３、厚さが０．９μｍのｐ−ＩｎＰクラッド層３４、及び厚さが０．３μｍのｐ−ＩｎＧａＡｓコンタクト層３５を形成する。続いて、図５（ｇ）及び図６（ｃ）に示すように、ｐ−ＩｎＧａＡｓコンタクト層３５上に、ＰＤ３ａ〜３ｄを形成する予定の領域を覆い、他の部分を露出するマスク４２を形成する。マスク４２としては、例えばＳｉＯ2マスク等を用いる。
【００２７】
次いで、図５Ｂ（ｇ）に示すように、高抵抗ＩｎＰ基板３１が露出するまで、ｐ−ＩｎＧａＡｓコンタクト層３５、ｐ−ＩｎＰクラッド層３４及びｉ−ＩｎＧａＡｓ光吸収層３３のエッチングを行う。その後、全面に、例えばＭＯＶＰＥ法等の結晶成長法により、厚さが０．５μｍのｉ−ＩｎＧａＡｓＰ導波路コア層３６、及び厚さが１．０μｍのｉ−ＩｎＰクラッド層３７を形成する。
【００２８】
続いて、マスク４２を除去する。次いで、入力導波路２１、４×４ＭＭＩ導波路（カプラ）２２及びＰＤ接続導波路２３を含む導波路部２、並びに、ＰＤ部３のメサとなる部分を覆うマスクを形成する。そして、ｉ−ＩｎＰクラッド層３７及びｉ−ＩｎＧａＡｓＰ導波路コア層３６のエッチングを行い、図６（ｄ）に示すように、導波路部２及びＰＤ部３のハイメサ導波路構造を形成する。このエッチングでも、オーバーエッチングを行うことが好ましく、エッチング量は、例えば１．８μｍとする。エッチング量を１．８μｍとした場合、高抵抗ＩｎＰ基板３１及びｎ−ＩｎＰクラッド層３２が０．３μｍエッチングされ、ｎ−ＩｎＰクラッド層３２の厚さは０．８μｍとなる。
【００２９】
次いで、マスクを除去し、電極３８ｐ及び電極３８ｎを形成する。電極３８ｐ及び電極３８ｎは、例えば、金属蒸着法又はメッキ法等によって形成する。その後、電極３８ｐ及び電極３８ｎが形成されていない部分を、誘電体膜等のパシベーション膜で覆う。このようにして、光半導体集積素子を製造することができる。
【００３０】
この方法によれば、ｉ−ＩｎＧａＡｓＰ導波路コア層３６が、その成長の際に、ＰＤのＰＤ接続導波路２３との接合面を覆うことがある。しかし、この場合であっても、ｉ−ＩｎＧａＡｓＰ導波路コア層３６は確実にｉ−ＩｎＧａＡｓ光吸収層３３と接合される。このため、従来技術のような散乱及び反射は極めて生じにくく、良好な特性を得ることができる。
【００３１】
また、この方法では、ｎ−ＩｎＰクラッド層３２を平坦な高抵抗ＩｎＰ基板３１上に成長させるのではなく、溝３１ａ内に成長させるため、素子抵抗を低減するためにｎ−ＩｎＰクラッド層３２を厚くする場合には、例えば、溝３１ａを深くすればよい。このため、高抵抗ＩｎＰ基板３１の表面を基準としたＰＤ部３の高さは、従来の技術における基板１００の表面を基準としたＰＤ１０１の高さほど高くする必要はない。また、ＰＤ接続導波路２３の形成に際して下部クラッド層を成長させる必要もない。従って、この方法によれば、ｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ−ＩｎＰクラッド層３７の形成の際に、マスク４２の上方へのせり上がりは生じにくく、このせり上がりの形成に伴う歩留まりの低下等を抑制することができる。
【００３２】
なお、上述のように、ｎ−ＩｎＰクラッド層３２は、溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを用いることが望ましいが、これに限定されるものではない。ここで、この成長モードを用いることの優位性について説明する。
【００３３】
図７は、溝３１ａ外において溝３１ａ内と同等の結晶成長が生じる条件下で形成したｎ−ＩｎＰクラッド層を示す断面図である。溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層が優先的に成長するような成長モードではなく、溝３１ａ外において溝３１ａ内と同等の結晶成長が生じる条件を採用した場合、図７に示すように、形成されるｎ−ＩｎＰクラッド層１３２の厚さは、溝３１ａ外と溝３１ａ内との間で同等になる。つまり、溝３１ａ内に１．２μｍ成長させると、ｎ−ＩｎＰクラッド層１３２の厚さは溝３１ａ外でも１．２μｍとなる。つまり、ｎ−ＩｎＰクラッド層１３２の表面に傾斜した部分が存在することになる。この状態で、ｎ−ＩｎＰクラッド層１３２のエッチングを行っても、この傾斜は容易には解消できない。そして、ｎ−ＩｎＰクラッド層１３２の表面に傾斜した部分を存在させたまま光吸収層及び導波路コア層等を成長させると、異常成長が発生したり、導波してきた光が、傾斜した部分で散乱されて損失が増大したりする。つまり、素子特性の劣化等が生じやすい。このため、ｎ−ＩｎＰクラッド層１３２の表面は平坦にすることが好ましい。しかし、図５Ａ（ｅ）及び図６（ｂ）に示すような状態を得るためには、一旦、ｎ−ＩｎＰクラッド層１３２の表面を平坦にする処理等の煩雑で困難な処理を行うこととなる。従って、工程が増大したり、歩留まりが低下したりすることがある。
【００３４】
一方、上述のような溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを採用すれば、特に煩雑で困難な処理を行わずに図５Ａ（ｅ）及び図６（ｂ）に示す状態が得られる。すなわち、本実施形態では、溝３１ａ外でのｎ−ＩｎＰクラッド層３２の成長を抑制しているため、エッチングを１回行うだけで、簡便に、溝３１ａ外において高抵抗ＩｎＰ基板３１の表面を露出させ、かつ平坦な表面形状を得ることができる。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る光半導体集積素子におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【００３６】
第２の実施形態では、第１の実施形態におけるｉ−ＩｎＧａＡｓＰ導波路コア層３６に代えて高抵抗ＩｎＧａＡｓＰ導波路コア層４６が用いられ、ｉ−ＩｎＰクラッド層３７に代えて高抵抗ＩｎＰクラッド層４７が用いられている。高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７の厚さは、例えば、それぞれ０．５μｍ及び１．０μｍである。高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７には、例えばＦｅが５×１０16ｃｍ-3の濃度で添加されており、その抵抗率は１×１０7Ωｃｍ以上であることが好ましい。他の構成は第１の実施形態と同様である。
【００３７】
第２の実施形態では、ＰＤ接続導波路２３に、高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７が用いられている。このため、第１の実施形態と比較して、４×４ＭＭＩ導波路（カプラ）２２及びＰＤ接続導波路２３を介しての経路の電気的な電離抵抗が大きく、ＰＤ部３に含まれるＰＤ３ａ〜３ｄ間の電気的な分離に、より効果的である。
【００３８】
なお、第２の実施形態に係る光半導体集積素子を製造する場合、ｉ−ＩｎＧａＡｓＰ導波路コア層３６に代えて高抵抗ＩｎＧａＡｓＰ導波路コア層４６を形成し、ｉ−ＩｎＰクラッド層３７に代えて高抵抗ＩｎＰクラッド層４７を形成すればよい。
【００３９】
なお、第１及び第２の実施形態では、光吸収層等にＩｎＧａＡｓ系の材料が用いられているが、各層の材料は第１及び第２の実施形態のものに限定されない。つまり、入射光の波長帯の光を吸収する材料を光吸収層に用い、その他の層には入射光を吸収しない材料を用いればよい。例えば、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＡｌＧａＩｎＡｓ、ＩｎＡｌＡｓ、ＧａＩｎＮＡｓを用いてもよい。また、ｉ型の半導体に代えて、ｐ型又はｎ型の半導体、例えば不純物濃度が１０15ｃｍ-3以下の半導体を用いてもよい。例えば、光吸収層の一部又は全部にｐ型又はｎ型の半導体を用いてもよい。
【００４０】
また、第１及び第２の実施形態では、導波路部２の構造がハイメサ構造となっているが、導波路部２の一部又は全部の構造が埋め込み型になっていてもよい。また、第１及び第２の実施形態は光コヒーレントレシーバであるが、半導体レーザ又は半導体光増幅器等が導波路を介して光合波器等と集積されている光半導体集積素子においても、同様の効果を得ることができる。例えば、半導体レーザが集積された光半導体集積素子では、バットジョイント構造で光活性層である発光層と導波路コア層とが接触する。この場合、例えば、図９に示すように、第１の実施形態におけるｉ−ＩｎＧａＡｓ光吸収層に代えて、発光層としてｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３が用いられ、このｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３がｉ−ＩｎＧａＡｓＰ導波路コア層３６と接触する。また、ｐ−ＩｎＰクラッド層３４の下部、つまりｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３との界面近傍に回折格子層５０が形成される。
【００４１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４２】
（付記１）
第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、
前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、
前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、
を有し、
前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触していることを特徴とする光半導体集積素子。
【００４３】
（付記２）
前記第１の半導体層が複数、前記高抵抗半導体基板に埋め込まれており、
前記光活性層及び前記第２の半導体層が複数、前記第１の半導体層のそれぞれの上に形成されており、
前記導波路コア層が複数、前記光活性層のそれぞれに接触するように形成されていることを特徴とする付記１に記載の光半導体集積素子。
【００４４】
（付記３）
前記導波路部は、前記導波路コア層が接続された光結合器を有することを特徴とする付記１又は２に記載の光半導体集積素子。
【００４５】
（付記４）
前記光活性層は光吸収層であることを特徴とする付記１乃至３のいずれか１項に記載の光半導体集積素子。
【００４６】
（付記５）
前記第２の半導体層上に形成された第２導電型の第３の半導体層及び前記導波路コア層上に形成された第４の半導体層を有することを特徴とする付記１乃至４のいずれか１項に記載の光半導体集積素子。
【００４７】
（付記６）
高抵抗半導体基板の表面に溝を形成する工程と、
前記溝内に第１導電型の第１の半導体層を埋め込む工程と、
前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成する工程と、
前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する工程と、
を有することを特徴とする光半導体集積素子の製造方法。
【００４８】
（付記７）
前記第１の半導体層を埋め込む工程は、
前記第１の半導体層を、前記溝内において前記溝外の前記高抵抗半導体基板の表面上よりも優先的に成長する成長モードで、全面に前記溝の深さよりも厚く形成する工程と、
前記高抵抗半導体基板の表面が露出するまで前記第１の半導体層をエッチングする工程と、
を有することを特徴とする付記６に記載の光半導体集積素子の製造方法。
【００４９】
（付記８）
前記第１の半導体層を形成する工程において、塩素系ガスを含有する原料ガスを用いることを特徴とする付記７に記載の光半導体集積素子の製造方法。
【００５０】
（付記９）
前記導波路部は、前記導波路コア層が接続された光結合器を形成する工程を有することを特徴とする付記６乃至８のいずれか１項に記載の光半導体集積素子の製造方法。
【００５１】
（付記１０）
前記導波路コア層として高抵抗半導体層を形成することを特徴とする付記６乃至９のいずれか１項に記載の光半導体集積素子の製造方法。
【符号の説明】
【００５２】
１：光コヒーレントレシーバ
２：導波路部
３：ＰＤ部
３ａ、３ｂ、３ｃ、３ｄ：ＰＤ
２１：入力導波路
２２：４×４ＭＭＩ導波路
２３：ＰＤ接続導波路
３１：高抵抗ＩｎＰ基板
３１ａ：溝
３２：ｎ−ＩｎＰクラッド層
３３：ｉ−ＩｎＧａＡｓ光吸収層
３４：ｐ−ＩｎＰクラッド層
３５：ｐ−ＩｎＧａＡｓコンタクト層
３６：ｉ−ＩｎＧａＡｓＰ導波路コア層
３７：ｉ−ＩｎＰクラッド層
４６：高抵抗ＩｎＧａＡｓＰ導波路コア層
４７：高抵抗ＩｎＰクラッド層
５３：ｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層
【技術分野】
【０００１】
本発明は、光半導体集積素子及びその製造方法に関する。
【背景技術】
【０００２】
近年の通信容量の急激な増加により、１００Ｇｂｉｔ／ｓを超える大容量光伝送容量の必要性が高まりつつある。近年、大容量信号伝送の有力な変調方式として多値位相変調方式が活発に研究されている。多値位相変調方式において多値位相変調信号を受信する光受信器には、位相変調信号を強度変調信号に変換する光ハイブリッド回路、及びこの光ハイブリッド回路から出力される光を受信する複数のフォトダイオード（ＰＤ：photo diode）が含まれる。そして、光受信器の小型化及び組立コストの削減の観点から、光ハイブリッド回路に導波路デバイスを用い、この導波路デバイスに複数のＰＤを集積した構造の導波路集積型光受信器が強く望まれている。このような導波路集積型光受信器では、一方の素子の動作の他方の素子の動作への影響を抑制するために、ＰＤ間を電気的に分離することが重要である。
【０００３】
導波路集積型光受信器に用いられるＰＤとして、エバネッセント結合型のＰＤが知られている。エバネッセント結合型のＰＤでは、導波路コア層（ガイド層）上に、結合ガイド層、コンタクト層、及びスペーサ層等を介して吸収層が形成されている。このため、導波路コア層を伝播してきた光が吸収層に入射するまでには、ＰＤ内部で、ある程度の距離を伝播する。従って、十分な光吸収効率を確保するためには、ＰＤを長くすることが重要となる。しかし、ＰＤが長くなるほど、ＰＤにおけるＰＩＮ結合の面積が増大して寄生容量が大きくなり、高周波特性が低下してしまう。また、エバネッセント結合型のＰＤを用いた導波路集積型光受信器を製造する場合、ＰＤを構成する複数の半導体層のエッチングが行われた後に、導波路コア層のエッチングが行われる。つまり、ＰＤを構成する複数の半導体層の大きな凹凸が存在する状態で、導波路コア層を形成するためのリソグラフィが行われる。このため、高い精度を得ることが困難であり、良好な光導波特性を得ることが困難である。
【０００４】
導波路集積型光受信器に用いられるＰＤとして、バットジョイント構造を採用したＰＤも知られている。このＰＤでは、光の伝播方向に沿って導波路コア層と吸収層とが互いに接触している。このため、導波路コア層を伝播してきた光は、直接、吸収層に入射する。従って、ＰＤを長くせずとも、高い光吸収効率を得ることができる。
【０００５】
従来の技術では、バットジョイント構造のＰＤを用いた導波路集積型光受信器を製造する場合、先ず、図１（ａ）に示すように、基板１００上に、下部クラッド層１０２、吸収層１０３、上部クラッド層１０４及びマスク１０５を形成し、マスク１０５を用いて下部クラッド層１０２、吸収層１０３及び上部クラッド層１０４をエッチングすることにより、ＰＤ１０１を形成する。その後、図１（ｂ）に示すように、基板１００上に、導波路１１１用の下部クラッド層１１２、導波路コア層１１３及び上部クラッド層１１４を形成する。
【０００６】
しかしながら、この従来の方法では、図１（ｂ）に示すように、下部クラッド層１１２に、ＰＤ１０１の導波路１１１との接合面を覆う部分１１２ａが形成され、下部クラッド層１１２の表面が湾曲する。この部分１１２ａは、導波路コア層１１３と吸収層１０３との間に介在することになる。また、下部クラッド層１１２の表面の形状に倣って、導波路コア層１１３も湾曲する。そして、これらに起因して、散乱及び反射が生じやすくなり、導波路コア層１１３と吸収層１０３との光結合の劣化及び素子特性の劣化等が発生する。また、ＰＤ１０１の素子抵抗を低くするためには、下部クラッド層１０２を厚くすることが望ましいが、図１（ｂ）に示すように、下部クラッド層１０２を厚くするほど、導波路１１１にマスク１０５上方に大きくせり上がる部分１１５が形成されやすくなる。この部分１１５は、後の電極の形成等の際に妨害物となり、素子の歩留まりを低下させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０８８９４号公報
【特許文献２】特開平４−８４１２８号公報
【特許文献３】特開２００２−３１４１９２号公報
【非特許文献】
【０００８】
【非特許文献１】IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 16, NO. 1, JANUARY 2004, p236-238
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、内部での光の散乱及び反射を抑制することができる光半導体集積素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
光半導体集積素子の一態様には、第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、が設けられている。そして、前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触している。
【００１１】
光半導体集積素子の製造方法の一態様では、高抵抗半導体基板の表面に溝を形成し、前記溝内に第１導電型の第１の半導体層を埋め込み、前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成し、前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する。
【発明の効果】
【００１２】
上記の光半導体集積素子の製造方法等によれば、確実に前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触することが可能であるため、内部での光の散乱及び反射を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】導波路集積型光受信器の製造方法の一例を示す断面図である。
【図２】第１の実施形態に係る光半導体集積素子を示す図である。
【図３】第１の実施形態におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【図４】第１の実施形態に係る光半導体集積素子を示す断面図である。
【図５Ａ】第１の実施形態に係る光半導体集積素子の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、光半導体集積素子の製造方法を示す断面図である。
【図６】同じく、第１の実施形態に係る光半導体集積素子の製造方法を示す断面図である。
【図７】第１の実施形態とは異なる条件下で形成したｎ−ＩｎＰクラッド層を示す断面図である。
【図８】第２の実施形態におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【図９】半導体レーザが集積された光半導体集積素子の例を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係る光半導体集積素子を示す図である。
【００１６】
第１の実施形態に係る光半導体集積素子には、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式の復調用の１．５μｍ帯の光コヒーレントレシーバ（導波路集積型光受信器）１が含まれる。光コヒーレントレシーバ１には、４個のフォトダイオード（ＰＤ）３ａ〜３ｄを含むＰＤ部３、及びＰＤ部３に光を伝播する導波路部２が設けられている。導波路部２及びＰＤ部３は、一つの高抵抗ＩｎＰ基板３１を用いて形成されている。導波路部２には、入力導波路２１、４×４多モード干渉（ＭＭＩ：multi-mode interferometer）導波路（光結合器、カプラ）２２、及びＰＤ接続導波路２３が含まれている。ハイブリッド導波路である４×４ＭＭＩ導波路２２の４つの入力ポートのうちの２つ（図２では、上から２番目、４番目の入力ポート）に２本の入力導波路２１が接続されている。
【００１７】
ここで、ＰＤ部３の構造について説明する。図３は、ＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。また、図４（ａ）は、図２中のＩ−Ｉ線に沿った断面図であり、図４（ｂ）は、図２中のＩＩ−ＩＩ線に沿った断面図であり、図４（ｃ）は、図２中のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、ＰＤ３ｃ及びＰＤ３ｄもＰＤ３ａ及びＰＤ３ｂと同様の構造を備えている。
【００１８】
図３及び図４に示すように、高抵抗ＩｎＰ基板３１にＰＤ３ａ、ＰＤ３ｂ毎に溝３１ａが形成されている。例えば、高抵抗ＩｎＰ基板３１の表面は（１００）面であり、高抵抗ＩｎＰ基板３１の抵抗率は１×１０7Ωｃｍ以上であることが好ましい。溝３１ａの平面形状は、例えば長方形であり、光の伝播方向の寸法が２０μｍ、これに直交する方向の寸法が４０μｍである。また、例えば溝の深さは０．８μｍである。そして、各溝３１ａ内にｎ型のｎ−ＩｎＰクラッド層３２が埋め込まれている。ｎ−ＩｎＰクラッド層３２には、光の伝播方向に沿って突出した凸部が存在する。この凸部の高さは、例えば０．３μｍである。そして、この凸部の一部上に、ｉ型のｉ−ＩｎＧａＡｓ光吸収層３３、ｐ型のｐ−ＩｎＰクラッド層３４及びｐ型のｐ−ＩｎＧａＡｓコンタクト層３５が形成されている。ｉ−ＩｎＧａＡｓ光吸収層３３、ｐ−ＩｎＰクラッド層３４及びｐ−ＩｎＧａＡｓコンタクト層３５の厚さは、例えば、それぞれ０．３μｍ、０．９μｍ及び０．３μｍである。ｎ−ＩｎＰクラッド層３２、ｉ−ＩｎＧａＡｓ光吸収層３３、ｐ型のｐ−ＩｎＰクラッド層３４は、それぞれ、第１導電型の第１の半導体層、光活性層、第２導電型の第２の半導体層の一例である。また、ｐ−ＩｎＧａＡｓコンタクト層３５は、第２導電型の第３の半導体層の一例である。
【００１９】
また、ＰＤ３ａ及びＰＤ３ｂにＰＤ接続導波路２３が接続されている。高抵抗ＩｎＰ基板３１にも、ｎ−ＩｎＰクラッド層３２の凸部と連続する凸部が形成されており、ｎ−ＩｎＰクラッド層３２の凸部の残部及び高抵抗ＩｎＰ基板３１の凸部上に、ｉ型のｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ型のｉ−ＩｎＰクラッド層３７が形成されている。ｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ−ＩｎＰクラッド層３７の厚さは、例えば、それぞれ０．５μｍ及び１．０μｍである。ｉ−ＩｎＧａＡｓＰ導波路コア層３６の組成は、例えば、１．０５μｍの波長で高抵抗ＩｎＰ基板に格子整合する組成である。ｉ−ＩｎＧａＡｓＰ導波路コア層３６に、ＰＤ３ａ及びＰＤ３ｂのＰＤ接続導波路２３との接合面を覆う部分が存在していてもよい。ｉ−ＩｎＰクラッド層３７は、第４の半導体層の一例である。
【００２０】
なお、図３及び図４では省略しているが、図２に示すように、ｐ−ＩｎＧａＡｓコンタクト層３５上に電極３８ｐが形成され、ｎ−ＩｎＰクラッド層３２の露出部上に電極３８ｎが形成されている。そして、このような光半導体集積素子を動作させる場合には、電極３８ｐを信号電極とし、電極３８ｎを接地電極として用いて、光吸収によって発生したフォトキャリアが引き出せばよい。
【００２１】
このように構成された光半導体集積素子では、バットジョイント構造が採用されているが、ＰＤのＰＤ接続導波路２３との接合面を覆う層が存在するとしても、それはクラッド層ではなくｉ−ＩｎＧａＡｓＰ導波路コア層３６である。従って、ｉ−ＩｎＧａＡｓＰ導波路コア層３６は確実にｉ−ＩｎＧａＡｓ光吸収層３３と接合される。このため、従来技術のような散乱及び反射は極めて生じにくく、良好な特性を得ることができる。
【００２２】
次に、第１の実施形態に係る光半導体集積素子の製造方法について説明する。図５Ａ〜図５Ｂは、第１の実施形態に係る光半導体集積素子の製造方法を工程順に示す断面図である。図５Ａ〜図５Ｂには、図４（ａ）と同様に、図２中のＩ−Ｉ線に沿った断面を示す。図６も、第１の実施形態に係る光半導体集積素子の製造方法を工程順に示す断面図である。図６には、図４（ｂ）と同様に、図２中のＩＩ−ＩＩ線に沿った断面を示す。
【００２３】
先ず、図５Ａ（ａ）に示すように、高抵抗ＩｎＰ基板３１上に、溝３１ａを形成する予定の領域を露出し、他の部分を覆うマスク４１を形成する。マスク４１としては、例えばＳｉＯ2マスク等を用いる。次いで、図５Ａ（ｂ）に示すように、高抵抗ＩｎＰ基板３１のエッチングを行って溝３１ａを形成する。溝３１ａの深さは、例えば１．２μｍとする。その後、図５Ａ（ｃ）及び図６（ａ）に示すように、マスク４１を除去する。
【００２４】
続いて、図５Ａ（ｄ）に示すように、全面に、例えば有機金属気相成長（ＭＯＶＰＥ：metalorganic vapor phase epitaxy）法等の結晶成長法により、ｎ−ＩｎＰクラッド層３２を形成する。このとき、溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを用いることが望ましい。このためには、例えば、ｎ−ＩｎＰを形成する原料であるトリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、モノシラン（ＳｉＨ4）の他に、塩素系原料を添加することが望ましい。塩素系原料としては、例えば、塩化メチル、塩化エチル、ジクロロエチレン、ジクロブタンがある。このような条件下でｎ−ＩｎＰクラッド層３２を成長させると、ｎ−ＩｎＰクラッド層３２の表面を容易に全体的に平坦にすることができる。また、例えば、ｎ−ＩｎＰクラッド層３２のドーピング濃度は８×１０18ｃｍ-3とし、溝３１ａ内での厚さを１．４μｍ、溝３１ａ外での厚さを０．２μｍとする。
【００２５】
次いで、図５Ａ（ｅ）及び図６（ｂ）に示すように、ｎ−ＩｎＰクラッド層３２のエッチングを行い、高抵抗ＩｎＰ基板３１の表面を露出させる。このエッチングでは、オーバーエッチングを行うことが好ましく、エッチング量は、例えば０．３μｍとする。エッチング量を０．３μｍとした場合、溝３１ａの深さは１．１μｍとなる。また、高抵抗ＩｎＰ基板３１及び溝３１ａ内のｎ−ＩｎＰクラッド層３２へのダメージを抑制するために、ウェットエッチングを行うことが望ましい。
【００２６】
その後、図５Ｂ（ｆ）に示すように、全面に、例えば、ＭＯＶＰＥ法等の結晶成長法により、厚さが０．３μｍのｉ−ＩｎＧａＡｓ光吸収層３３、厚さが０．９μｍのｐ−ＩｎＰクラッド層３４、及び厚さが０．３μｍのｐ−ＩｎＧａＡｓコンタクト層３５を形成する。続いて、図５（ｇ）及び図６（ｃ）に示すように、ｐ−ＩｎＧａＡｓコンタクト層３５上に、ＰＤ３ａ〜３ｄを形成する予定の領域を覆い、他の部分を露出するマスク４２を形成する。マスク４２としては、例えばＳｉＯ2マスク等を用いる。
【００２７】
次いで、図５Ｂ（ｇ）に示すように、高抵抗ＩｎＰ基板３１が露出するまで、ｐ−ＩｎＧａＡｓコンタクト層３５、ｐ−ＩｎＰクラッド層３４及びｉ−ＩｎＧａＡｓ光吸収層３３のエッチングを行う。その後、全面に、例えばＭＯＶＰＥ法等の結晶成長法により、厚さが０．５μｍのｉ−ＩｎＧａＡｓＰ導波路コア層３６、及び厚さが１．０μｍのｉ−ＩｎＰクラッド層３７を形成する。
【００２８】
続いて、マスク４２を除去する。次いで、入力導波路２１、４×４ＭＭＩ導波路（カプラ）２２及びＰＤ接続導波路２３を含む導波路部２、並びに、ＰＤ部３のメサとなる部分を覆うマスクを形成する。そして、ｉ−ＩｎＰクラッド層３７及びｉ−ＩｎＧａＡｓＰ導波路コア層３６のエッチングを行い、図６（ｄ）に示すように、導波路部２及びＰＤ部３のハイメサ導波路構造を形成する。このエッチングでも、オーバーエッチングを行うことが好ましく、エッチング量は、例えば１．８μｍとする。エッチング量を１．８μｍとした場合、高抵抗ＩｎＰ基板３１及びｎ−ＩｎＰクラッド層３２が０．３μｍエッチングされ、ｎ−ＩｎＰクラッド層３２の厚さは０．８μｍとなる。
【００２９】
次いで、マスクを除去し、電極３８ｐ及び電極３８ｎを形成する。電極３８ｐ及び電極３８ｎは、例えば、金属蒸着法又はメッキ法等によって形成する。その後、電極３８ｐ及び電極３８ｎが形成されていない部分を、誘電体膜等のパシベーション膜で覆う。このようにして、光半導体集積素子を製造することができる。
【００３０】
この方法によれば、ｉ−ＩｎＧａＡｓＰ導波路コア層３６が、その成長の際に、ＰＤのＰＤ接続導波路２３との接合面を覆うことがある。しかし、この場合であっても、ｉ−ＩｎＧａＡｓＰ導波路コア層３６は確実にｉ−ＩｎＧａＡｓ光吸収層３３と接合される。このため、従来技術のような散乱及び反射は極めて生じにくく、良好な特性を得ることができる。
【００３１】
また、この方法では、ｎ−ＩｎＰクラッド層３２を平坦な高抵抗ＩｎＰ基板３１上に成長させるのではなく、溝３１ａ内に成長させるため、素子抵抗を低減するためにｎ−ＩｎＰクラッド層３２を厚くする場合には、例えば、溝３１ａを深くすればよい。このため、高抵抗ＩｎＰ基板３１の表面を基準としたＰＤ部３の高さは、従来の技術における基板１００の表面を基準としたＰＤ１０１の高さほど高くする必要はない。また、ＰＤ接続導波路２３の形成に際して下部クラッド層を成長させる必要もない。従って、この方法によれば、ｉ−ＩｎＧａＡｓＰ導波路コア層３６及びｉ−ＩｎＰクラッド層３７の形成の際に、マスク４２の上方へのせり上がりは生じにくく、このせり上がりの形成に伴う歩留まりの低下等を抑制することができる。
【００３２】
なお、上述のように、ｎ−ＩｎＰクラッド層３２は、溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを用いることが望ましいが、これに限定されるものではない。ここで、この成長モードを用いることの優位性について説明する。
【００３３】
図７は、溝３１ａ外において溝３１ａ内と同等の結晶成長が生じる条件下で形成したｎ−ＩｎＰクラッド層を示す断面図である。溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層が優先的に成長するような成長モードではなく、溝３１ａ外において溝３１ａ内と同等の結晶成長が生じる条件を採用した場合、図７に示すように、形成されるｎ−ＩｎＰクラッド層１３２の厚さは、溝３１ａ外と溝３１ａ内との間で同等になる。つまり、溝３１ａ内に１．２μｍ成長させると、ｎ−ＩｎＰクラッド層１３２の厚さは溝３１ａ外でも１．２μｍとなる。つまり、ｎ−ＩｎＰクラッド層１３２の表面に傾斜した部分が存在することになる。この状態で、ｎ−ＩｎＰクラッド層１３２のエッチングを行っても、この傾斜は容易には解消できない。そして、ｎ−ＩｎＰクラッド層１３２の表面に傾斜した部分を存在させたまま光吸収層及び導波路コア層等を成長させると、異常成長が発生したり、導波してきた光が、傾斜した部分で散乱されて損失が増大したりする。つまり、素子特性の劣化等が生じやすい。このため、ｎ−ＩｎＰクラッド層１３２の表面は平坦にすることが好ましい。しかし、図５Ａ（ｅ）及び図６（ｂ）に示すような状態を得るためには、一旦、ｎ−ＩｎＰクラッド層１３２の表面を平坦にする処理等の煩雑で困難な処理を行うこととなる。従って、工程が増大したり、歩留まりが低下したりすることがある。
【００３４】
一方、上述のような溝３１ａ外よりも溝３１ａ内においてｎ−ＩｎＰクラッド層３２が優先的に成長するような成長モードを採用すれば、特に煩雑で困難な処理を行わずに図５Ａ（ｅ）及び図６（ｂ）に示す状態が得られる。すなわち、本実施形態では、溝３１ａ外でのｎ−ＩｎＰクラッド層３２の成長を抑制しているため、エッチングを１回行うだけで、簡便に、溝３１ａ外において高抵抗ＩｎＰ基板３１の表面を露出させ、かつ平坦な表面形状を得ることができる。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る光半導体集積素子におけるＰＤ３ａ及びＰＤ３ｂの構造を示す斜視図である。
【００３６】
第２の実施形態では、第１の実施形態におけるｉ−ＩｎＧａＡｓＰ導波路コア層３６に代えて高抵抗ＩｎＧａＡｓＰ導波路コア層４６が用いられ、ｉ−ＩｎＰクラッド層３７に代えて高抵抗ＩｎＰクラッド層４７が用いられている。高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７の厚さは、例えば、それぞれ０．５μｍ及び１．０μｍである。高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７には、例えばＦｅが５×１０16ｃｍ-3の濃度で添加されており、その抵抗率は１×１０7Ωｃｍ以上であることが好ましい。他の構成は第１の実施形態と同様である。
【００３７】
第２の実施形態では、ＰＤ接続導波路２３に、高抵抗ＩｎＧａＡｓＰ導波路コア層４６及び高抵抗ＩｎＰクラッド層４７が用いられている。このため、第１の実施形態と比較して、４×４ＭＭＩ導波路（カプラ）２２及びＰＤ接続導波路２３を介しての経路の電気的な電離抵抗が大きく、ＰＤ部３に含まれるＰＤ３ａ〜３ｄ間の電気的な分離に、より効果的である。
【００３８】
なお、第２の実施形態に係る光半導体集積素子を製造する場合、ｉ−ＩｎＧａＡｓＰ導波路コア層３６に代えて高抵抗ＩｎＧａＡｓＰ導波路コア層４６を形成し、ｉ−ＩｎＰクラッド層３７に代えて高抵抗ＩｎＰクラッド層４７を形成すればよい。
【００３９】
なお、第１及び第２の実施形態では、光吸収層等にＩｎＧａＡｓ系の材料が用いられているが、各層の材料は第１及び第２の実施形態のものに限定されない。つまり、入射光の波長帯の光を吸収する材料を光吸収層に用い、その他の層には入射光を吸収しない材料を用いればよい。例えば、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＡｌＧａＩｎＡｓ、ＩｎＡｌＡｓ、ＧａＩｎＮＡｓを用いてもよい。また、ｉ型の半導体に代えて、ｐ型又はｎ型の半導体、例えば不純物濃度が１０15ｃｍ-3以下の半導体を用いてもよい。例えば、光吸収層の一部又は全部にｐ型又はｎ型の半導体を用いてもよい。
【００４０】
また、第１及び第２の実施形態では、導波路部２の構造がハイメサ構造となっているが、導波路部２の一部又は全部の構造が埋め込み型になっていてもよい。また、第１及び第２の実施形態は光コヒーレントレシーバであるが、半導体レーザ又は半導体光増幅器等が導波路を介して光合波器等と集積されている光半導体集積素子においても、同様の効果を得ることができる。例えば、半導体レーザが集積された光半導体集積素子では、バットジョイント構造で光活性層である発光層と導波路コア層とが接触する。この場合、例えば、図９に示すように、第１の実施形態におけるｉ−ＩｎＧａＡｓ光吸収層に代えて、発光層としてｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３が用いられ、このｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３がｉ−ＩｎＧａＡｓＰ導波路コア層３６と接触する。また、ｐ−ＩｎＰクラッド層３４の下部、つまりｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層５３との界面近傍に回折格子層５０が形成される。
【００４１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４２】
（付記１）
第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、
前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、
前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、
を有し、
前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触していることを特徴とする光半導体集積素子。
【００４３】
（付記２）
前記第１の半導体層が複数、前記高抵抗半導体基板に埋め込まれており、
前記光活性層及び前記第２の半導体層が複数、前記第１の半導体層のそれぞれの上に形成されており、
前記導波路コア層が複数、前記光活性層のそれぞれに接触するように形成されていることを特徴とする付記１に記載の光半導体集積素子。
【００４４】
（付記３）
前記導波路部は、前記導波路コア層が接続された光結合器を有することを特徴とする付記１又は２に記載の光半導体集積素子。
【００４５】
（付記４）
前記光活性層は光吸収層であることを特徴とする付記１乃至３のいずれか１項に記載の光半導体集積素子。
【００４６】
（付記５）
前記第２の半導体層上に形成された第２導電型の第３の半導体層及び前記導波路コア層上に形成された第４の半導体層を有することを特徴とする付記１乃至４のいずれか１項に記載の光半導体集積素子。
【００４７】
（付記６）
高抵抗半導体基板の表面に溝を形成する工程と、
前記溝内に第１導電型の第１の半導体層を埋め込む工程と、
前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成する工程と、
前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する工程と、
を有することを特徴とする光半導体集積素子の製造方法。
【００４８】
（付記７）
前記第１の半導体層を埋め込む工程は、
前記第１の半導体層を、前記溝内において前記溝外の前記高抵抗半導体基板の表面上よりも優先的に成長する成長モードで、全面に前記溝の深さよりも厚く形成する工程と、
前記高抵抗半導体基板の表面が露出するまで前記第１の半導体層をエッチングする工程と、
を有することを特徴とする付記６に記載の光半導体集積素子の製造方法。
【００４９】
（付記８）
前記第１の半導体層を形成する工程において、塩素系ガスを含有する原料ガスを用いることを特徴とする付記７に記載の光半導体集積素子の製造方法。
【００５０】
（付記９）
前記導波路部は、前記導波路コア層が接続された光結合器を形成する工程を有することを特徴とする付記６乃至８のいずれか１項に記載の光半導体集積素子の製造方法。
【００５１】
（付記１０）
前記導波路コア層として高抵抗半導体層を形成することを特徴とする付記６乃至９のいずれか１項に記載の光半導体集積素子の製造方法。
【符号の説明】
【００５２】
１：光コヒーレントレシーバ
２：導波路部
３：ＰＤ部
３ａ、３ｂ、３ｃ、３ｄ：ＰＤ
２１：入力導波路
２２：４×４ＭＭＩ導波路
２３：ＰＤ接続導波路
３１：高抵抗ＩｎＰ基板
３１ａ：溝
３２：ｎ−ＩｎＰクラッド層
３３：ｉ−ＩｎＧａＡｓ光吸収層
３４：ｐ−ＩｎＰクラッド層
３５：ｐ−ＩｎＧａＡｓコンタクト層
３６：ｉ−ＩｎＧａＡｓＰ導波路コア層
３７：ｉ−ＩｎＰクラッド層
４６：高抵抗ＩｎＧａＡｓＰ導波路コア層
４７：高抵抗ＩｎＰクラッド層
５３：ｉ−ＡｌＧａＩｎＡｓ系多重量子井戸活性層
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、
前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、
前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、
を有し、
前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触していることを特徴とする光半導体集積素子。
【請求項２】
前記第１の半導体層が複数、前記高抵抗半導体基板に埋め込まれており、
前記光活性層及び前記第２の半導体層が複数、前記第１の半導体層のそれぞれの上に形成されており、
前記導波路コア層が複数、前記光活性層のそれぞれに接触するように形成されていることを特徴とする請求項１に記載の光半導体集積素子。
【請求項３】
前記導波路部は、前記導波路コア層が接続された光結合器を有することを特徴とする請求項１又は２に記載の光半導体集積素子。
【請求項４】
高抵抗半導体基板の表面に溝を形成する工程と、
前記溝内に第１導電型の第１の半導体層を埋め込む工程と、
前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成する工程と、
前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する工程と、
を有することを特徴とする光半導体集積素子の製造方法。
【請求項５】
前記第１の半導体層を埋め込む工程は、
前記第１の半導体層を、前記溝内において前記溝外の前記高抵抗半導体基板の表面上よりも優先的に成長する成長モードで、全面に前記溝の深さよりも厚く形成する工程と、
前記高抵抗半導体基板の表面が露出するまで前記第１の半導体層をエッチングする工程と、
を有することを特徴とする請求項４に記載の光半導体集積素子の製造方法。
【請求項６】
前記第１の半導体層を形成する工程において、塩素系ガスを含有する原料ガスを用いることを特徴とする請求項５に記載の光半導体集積素子の製造方法。
【請求項１】
第１導電型の第１の半導体層が埋め込まれた高抵抗半導体基板と、
前記第１の半導体層上に形成された光活性層及び第２導電型の第２の半導体層と、
前記高抵抗半導体基板上に形成された導波路コア層を含む導波路部と、
を有し、
前記光活性層と前記導波路コア層とが光の伝播方向に沿って互いに接触していることを特徴とする光半導体集積素子。
【請求項２】
前記第１の半導体層が複数、前記高抵抗半導体基板に埋め込まれており、
前記光活性層及び前記第２の半導体層が複数、前記第１の半導体層のそれぞれの上に形成されており、
前記導波路コア層が複数、前記光活性層のそれぞれに接触するように形成されていることを特徴とする請求項１に記載の光半導体集積素子。
【請求項３】
前記導波路部は、前記導波路コア層が接続された光結合器を有することを特徴とする請求項１又は２に記載の光半導体集積素子。
【請求項４】
高抵抗半導体基板の表面に溝を形成する工程と、
前記溝内に第１導電型の第１の半導体層を埋め込む工程と、
前記第１の半導体層上に光活性層及び第２導電型の第２の半導体層を形成する工程と、
前記高抵抗半導体基板上に、光の伝播方向に沿って前記光活性層と接触する導波路コア層を含む導波路部を形成する工程と、
を有することを特徴とする光半導体集積素子の製造方法。
【請求項５】
前記第１の半導体層を埋め込む工程は、
前記第１の半導体層を、前記溝内において前記溝外の前記高抵抗半導体基板の表面上よりも優先的に成長する成長モードで、全面に前記溝の深さよりも厚く形成する工程と、
前記高抵抗半導体基板の表面が露出するまで前記第１の半導体層をエッチングする工程と、
を有することを特徴とする請求項４に記載の光半導体集積素子の製造方法。
【請求項６】
前記第１の半導体層を形成する工程において、塩素系ガスを含有する原料ガスを用いることを特徴とする請求項５に記載の光半導体集積素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−７９５２（Ｐ２０１３−７９５２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４１７３７（Ｐ２０１１−１４１７３７）
【出願日】平成２３年６月２７日（２０１１．６．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２７日（２０１１．６．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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