光電変換装置及び撮像システム
【課題】半導体基板の表面から半導体基板の裏面側の半導体領域へ基板バイアスを供給することができる光電変換装置及び撮像システムを提供する。
【解決手段】光電変換装置１は、画素領域１３０と前記画素領域の周辺に位置する周辺領域１３１とを有する半導体基板と、基板バイアスを供給するための電源ラインと、前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグ１５０とを備え、前記半導体基板は、前記基板バイアスが前記電源ラインから前記コンタクトプラグを介して前記半導体領域へ供給される。
【解決手段】光電変換装置１は、画素領域１３０と前記画素領域の周辺に位置する周辺領域１３１とを有する半導体基板と、基板バイアスを供給するための電源ラインと、前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグ１５０とを備え、前記半導体基板は、前記基板バイアスが前記電源ラインから前記コンタクトプラグを介して前記半導体領域へ供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、光電変換部（例えば、フォトダイオード）とＭＯＳトランジスタとを１チップ化したＣＭＯＳ型撮像装置が用いられている。ＣＭＯＳ型撮像装置は、ＣＣＤ型撮像装置と比較して、消費電力が小さい、駆動電力が低いなどの利点を有しており、今後の需要拡大が予想される。
【０００３】
特許文献１には、ＭＯＳ型撮像装置の構造が開示されている（図１４参照）。このＭＯＳ型撮像装置では、半導体基板ＳＢにおいて、電荷蓄積層２２の下にＰ型埋め込み層４１が形成され、さらに、画素間を分離するために濃度の濃いＰ型ウエル領域５１が形成されていることを特徴としている。これにより、発生した電子を効率よく電荷蓄積層２２に蓄積できる。
【特許文献１】特開２０００−１５０８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図１４に示されるように、Ｐ型埋め込み層４１が半導体基板ＳＢのほぼ全面に渡って形成されている場合、半導体基板ＳＢの裏面の半導体領域２０へは、半導体基板ＳＢの表面から基板バイアス（電圧）を供給することができない。
【０００５】
また、基板バイアスが供給されるべき半導体領域の裏面側に、半導体領域と別の層であって半導体基板の裏面を形成する層が形成されていることもある。ここで、半導体基板の裏面から半導体領域へ基板バイアスを供給する場合、半導体基板の裏面を形成する層の不純物濃度によっては、オーミックコンタクトが取れず、半導体領域の電位が安定しない可能性がある。
【０００６】
本発明の目的は、半導体基板の表面から半導体基板の裏面側の半導体領域へ基板バイアスを供給することができる光電変換装置及び撮像システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１側面に係る光電変換装置は、画素領域と前記画素領域の周辺に位置する周辺領域とを有する半導体基板と、基板バイアスを供給するための電源ラインと、前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグとを備え、前記半導体基板は、前記画素領域と前記周辺領域とに延在して前記半導体基板に配された第１導電型の半導体領域と、前記周辺領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型の第１埋め込み層と、前記画素領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型と反対導電型である第２導電型の第２埋め込み層と、前記画素領域において前記半導体基板の表面の一部を形成する光電変換部とを含み、前記基板バイアスが前記電源ラインから前記コンタクトプラグ及び前記第１埋め込み層を介して前記半導体領域へ供給されることを特徴とする。
【０００８】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体基板の表面から半導体基板の裏面側の半導体領域へ基板バイアスを供給することができる。
【発明を実施するための最良の形態】
【００１０】
本明細書において、層の位置関係を表す「上に」という用語は、すぐ上の層に対して用いても良いし、間に１以上の層を介した上の層に対して用いても良い。同様に、層の位置関係を表す「下に」という用語は、すぐ下の層に対して用いても良いし、間に１以上の層を介した下の層に対して用いても良い。
【００１１】
本発明の第１実施形態に係る光電変換装置１の概略構成について、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１の構造断面図である。
【００１２】
光電変換装置１は、例えば、スチルカメラやビデオカメラに用いられるＣＭＯＳ型の光電変換装置である。光電変換装置１は、半導体基板ＳＢと電源ライン１１６ａとコンタクトプラグ１５０と他の構成要素とを備える。半導体基板ＳＢは、光が入射する表面ＳＢ１と、表面ＳＢ１の反対側の裏面ＳＢ２とを有する。電源ライン１１６ａは、基板バイアスを供給するための配線である。コンタクトプラグ１５０は、半導体基板ＳＢの表面ＳＢ１の一部と電源ライン１１６ａとを接続する。なお、他の構成要素とについては、後述する。
【００１３】
次に、本発明の第１実施形態に係る光電変換装置１の詳細構成について、図１を用いて説明する。
【００１４】
まず、画素領域１３０及び周辺領域１３１で共通に設けられる構成要素について説明する。画素領域１３０は、画素（後述の光電変換部）が配される領域である。周辺領域１３１は、画素領域１３０の周辺に位置する領域である。
【００１５】
画素領域１３０及び周辺領域１３１には、半導体領域１０３、素子分離酸化膜１０６、層間絶縁膜１１１、１１２、１１３、配線層１１６、１１７、１１８、パッシベーション膜１１４、カラーフィルター層、及びマイクロレンズが形成される。ここで、半導体領域１０３及び素子分離酸化膜１０６は、半導体基板ＳＢに含まれる。カラーフィルター層及びマイクロレンズは、図示していない。
【００１６】
半導体領域１０３は、半導体基板ＳＢのベースとなる領域であり、画素領域１３０から周辺領域１３１へ延在している。半導体領域１０３は、Ｎ型（第１導電型）の不純物がドーピングされた領域である。半導体領域１０３は、半導体基板ＳＢの裏面ＳＢ２を形成する。
【００１７】
素子分離酸化膜１０６は、画素領域１３０及び周辺領域１３１における活性領域を他の活性領域と分離するように形成されている。
【００１８】
層間絶縁膜１１１、１１２、１１３は、配線層１１６、１１７、１１８及び半導体基板ＳＢの間に形成されている。層間絶縁膜１１１、１１２、１１３は、絶縁性の物質で形成され、配線層１１６、１１７、１１８及び半導体基板ＳＢを互いに絶縁する。
【００１９】
配線層１１６、１１７、１１８は、導電性の物質で形成され、電気的な信号を伝達する。例えば、配線層１１６は、基板バイアスを供給するための電源ライン１１６ａを含む。
【００２０】
パッシベーション膜１１４は、配線層１１８の上に形成されている。パッシベーション膜１１４は、画素領域１３０及び周辺領域１３１に形成された素子を保護する。
【００２１】
カラーフィルター層は、パッシベーション膜１１４の上に形成される。カラーフィルター層は、特に画素領域１３０において、特定の色（波長）の光を選択的に透過する。
【００２２】
マイクロレンズは、カラーフィルター層の上に形成される。マイクロレンズは、特に画素領域１３０において、入射した光を、カラーフィルター層を介して後述の光電変換部１０１へ集める。ここで、マイクロレンズに入射した光の量のうち光電変換部１０１へ集められる光の量の割合を、光電変換部１０１の集光効率と呼ぶ。
【００２３】
次に、周辺領域１３１に設けられる構成要素について説明する。
【００２４】
周辺領域１３１には、第１埋め込み層１２１、第１半導体層１０４ａ、Ｎウエル領域１２２、Ｐウエル領域１２４、拡散領域１２６、及びコンタクトプラグ１５０が形成される。ここで、第１埋め込み層１２１、第１半導体層１０４ａ、Ｎウエル領域１２２、Ｐウエル領域１２４、及び拡散領域１２６は、半導体基板ＳＢに含まれる。
【００２５】
第１埋め込み層１２１は、半導体基板ＳＢの表面ＳＢ１と半導体領域１０３との間に配される。第１埋め込み層１２１は、Ｎ型の不純物がドーピングされた領域である。
【００２６】
第１半導体層１０４ａは、半導体基板ＳＢの表面ＳＢ１と第１埋め込み層１２１との間に配される。第１半導体層１０４ａは、エピタキシャル成長された後に（イオン注入以外の方法で）Ｎ型の不純物がドーピングされた領域である。
【００２７】
Ｎウエル領域１２２は、第１半導体層１０４ａの表面側に形成される。Ｎウエル領域１２２は、Ｎ型の不純物がドーピングされた領域である。Ｎウエル領域１２２には、ソース・ドレイン領域１２３を含むＰＭＯＳトランジスタが形成される。
【００２８】
Ｐウエル領域１２４は、第１半導体層１０４ａの表面側に形成される。Ｐウエル領域１２４は、Ｐ型（第２導電型）の不純物がドーピングされた領域である。Ｐウエル領域１２４には、ソース・ドレイン領域１２５を含むＮＭＯＳトランジスタが形成される。Ｐ型は、Ｎ型と反対導電型である。
【００２９】
拡散領域１２６は、Ｎウエル領域１２２の表面側に形成される。拡散領域１２６は、Ｎ型の不純物がドーピングされた領域である。
【００３０】
コンタクトプラグ１５０は、第１半導体層１０４ａの表面に配され、拡散領域１２６に接触するように形成される。コンタクトプラグ１５０は、タングステンなどの導電性の物質で形成される。ここで、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、第１埋め込み層１２１、及び半導体領域１０３は、いずれもＮ型の領域である。すなわち、コンタクトプラグ１５０は、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、第１埋め込み層１２１、及び半導体領域１０３に電気的に接続されている。そして、コンタクトプラグ１５０には、半導体領域１０３に供給するための電圧が印加される。これにより、コンタクトプラグ１５０は、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、及び第１埋め込み層１２１を介して、半導体領域１０３へ基板バイアス（例えば、グランド電圧）を供給する。これにより、半導体基板ＳＢの表面から半導体基板ＳＢの裏面側の半導体領域１０３へ基板バイアスを供給することができる。
【００３１】
よって、半導体基板ＳＢの裏面を形成する層の不純物濃度に依存せずに半導体領域１０３へ基板バイアスを供給することができる。これにより、半導体基板ＳＢの裏面から半導体領域１０３へ基板バイアスを供給する場合に比べて、半導体領域１０３の電位を安定させることが可能となる。ここで、基板バイアスとは、半導体領域１０３を所定の電位に固定するために供給される電圧である。
【００３２】
なお、基板バイアスが供給されるべき半導体領域１０３の裏面側に、半導体領域１０３と別の層であって半導体基板ＳＢの裏面を形成する層が形成されていてもよい。
【００３３】
また、半導体基板ＳＢの裏面から半導体領域１０３へ基板バイアスを供給する必要がないので、マイクロレンズを形成した後に半導体基板ＳＢの裏面を研磨する必要がない。これにより、マイクロレンズが変形することを低減できるため、光電変換部１０１の集光効率の低下を避けることができる。
【００３４】
次に、画素領域１３０について説明する。画素領域１３０には、光電変換部１０１、転送ＭＯＳトランジスタ１０２、第２埋め込み層１０５、第２半導体層１０４ｂ、チャネルストップ層１１９、及びコンタクトプラグ１１５が形成されている。ここで、光電変換部１０１、第２埋め込み層１０５、第２半導体層１０４ｂ、及びチャネルストップ層１１９は、半導体基板ＳＢに含まれる。
【００３５】
光電変換部１０１は、半導体基板ＳＢの表面ＳＢ１の一部を形成する。光電変換部１０１は、例えば、フォトダイオードである。光電変換部１０１は、電荷蓄積層１０７及び電荷再結合層１０９を含む。電荷再結合層１０９は、半導体基板ＳＢの表面ＳＢ１の一部を形成する。電荷再結合層１０９は、Ｐ型の不純物がドーピングされた領域である。電荷蓄積層１０７は、電荷再結合層１０９と第２半導体層１０４ｂとの間に配され、光電変換された電荷（電子）が蓄積される。電荷蓄積層１０７は、Ｎ型の不純物がドーピングされた領域である。これにより、光電変換された電荷による暗電流を抑制でき、光電変換部１０１のダイナミックレンジが小さくなってしまうことを避けることができる。
【００３６】
転送ＭＯＳトランジスタ１０２は、電荷蓄積層１０７、ゲート電極１１０、フローティングディフュージョン（以下、ＦＤとする）１０８、及びＰウエル領域１２０を含む。電荷蓄積層１０７は、上述のようにＮ型の不純物がドーピングされた領域であり、ソースとして機能する。ＦＤ１０８は、Ｎ型の不純物がドーピングされた領域であり、ドレインとして機能する。Ｐウエル領域１２０は、Ｐ型の不純物がドーピングされた領域であり、ゲート電極１１０に印加された電圧に応じてチャネル領域が形成される。
【００３７】
第２埋め込み層１０５は、半導体基板ＳＢの表面ＳＢ１と半導体領域１０３との間に配される。第２埋め込み層１０５は、Ｐ型の不純物がドーピングされた領域である。ここで、第２埋め込み層１０５における不純物濃度のピークの領域の深さは、光電変換部１０１及び第２半導体層１０４ｂの厚さで決まり、例えば表面から４μｍの深さである。この深さにより分光感度のピークが決まる。また、第２埋め込み層１０５の濃度分布は、ピークの領域から表面に向かって徐徐に濃度が下がる分布である。これにより、第２埋め込み層１０５の内部で発生した電子を効率よく光電変換部１０１の電荷蓄積層１０７に導くことができる。このため、光電変換部１０１の感度の向上が可能となり、光電変換部１０１のブルーミングを抑制できる。また、この第２埋め込み層１０５のピークの領域の濃度を１Ｅ１７から１Ｅ１８（／ｃｍ３）にすることにより、不純物イオン種であるボロン特有の結晶欠陥を防止しつつ、Ｐ型埋め込み層の電位のゆらぎ（振られの影響）を抑制できる。
【００３８】
第２半導体層１０４ｂは、半導体基板ＳＢの表面ＳＢ１と第２埋め込み層１０５との間に配される。第２半導体層１０４ｂは、エピタキシャル成長した後に（イオン注入以外の方法で）Ｎ型の不純物がドーピングされた領域である。第２半導体層１０４ｂのＮ型の不純物濃度は、電荷蓄積層１０７のＮ型の不純物濃度よりも低い。このような構造によって、更に、第２埋め込み層１０５や第２半導体層１０４ｂの内部で発生した電子を電荷蓄積層１０７に容易に導くことができる。
【００３９】
チャネルストップ層１１９は、素子分離酸化膜１０６の下において、素子分離酸化膜１０６と第２埋め込み層１０５との間に形成されている。チャネルストップ層１１９は、Ｐ型の不純物がドーピングされた領域である。チャネルストップ層１１９のＰ型の不純物濃度は、第２埋め込み層１０５のＰ型の不純物濃度よりも高い。
【００４０】
コンタクトプラグ１１５は、ＦＤ１０８と配線層１１６とを接続するように形成されている。コンタクトプラグ１１５は、タングステンなどの導電性の物質で形成される。これにより、ＦＤ１０８が保持する電荷による信号を、コンタクトプラグ１１５を介して配線層１１６へ伝達することができる。
【００４１】
拡散領域１２７は、チャネルストップ層１１９の表面側に形成される。拡散領域１２７は、Ｐ型の不純物がドーピングされた領域である。
【００４２】
コンタクトプラグ１５１は、拡散領域１２７に接触するように形成される。コンタクトプラグ１５１は、タングステンなどの導電性の物質で形成される。ここで、拡散領域１２７、チャネルストップ層１１９、及び第２埋め込み層１０５は、いずれもＰ型の領域である。すなわち、コンタクトプラグ１５１は、拡散領域１２７及びチャネルストップ層１１９を介して、第２埋め込み層１０５に電気的に接続されている。そして、コンタクトプラグ１５１には、第２埋め込み層１０５に供給するための電圧が印加される。なお、この拡散領域１２７は、コンタクトプラグ１５１を形成するためのコンタクトホールを用いて、自己整合的に形成してもよい。
【００４３】
ここで、画素領域１３０と周辺領域１３１とを比較すると、第１埋め込み層１２１におけるＮ型の不純物濃度は、第２埋め込み層１０５におけるＰ型の不純物濃度より大きい。これにより、エピタキシャル成長時の第２埋め込み層１０５からＰ型の不純物が外方拡散することを低減できるので、第１埋め込み層１２１がＰ型化することを防止することができ、第１埋め込み層１２１の不純物濃度を安定化することができる。このため、電源ライン１１６ａからコンタクトプラグ１５０、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、及び第１埋め込み層１２１経由で半導体領域１０３に基板バイアス（例えば、グランド電圧）を安定して供給することができる。
【００４４】
また、電荷蓄積層１０７と第２埋め込み層１０５との間の第２半導体層１０４ｂの厚さは、電荷蓄積層１０７及び第２半導体層１０４ｂの合計の厚さをＴとした場合、Ｔ×０．２以下にすることが望ましい。この値で制御することにより、電荷蓄積層の飽和電荷数を高く制御しやすくなる。
【００４５】
これは、図２を用いて次のように説明される。図２は、第２半導体層１０４ｂの厚さと光電変換部１０１の飽和電荷との関係を示す。図２では、横軸が、第２半導体層１０４ｂにおいて電荷蓄積層１０７と第２埋め込み層１０５とに挟まれる部分の厚さ（μｍ）を示し、縦軸が、光電変換部１０１の飽和電荷を電圧値に換算した値（Ｖ相当）を示す。図２には、電荷蓄積層１０７及び第２半導体層１０４ｂで構成されるＮ型領域を空乏化する空乏化電圧を１．５Ｖにした場合の関係が示されている。なお、図２では、電荷蓄積層１０７及び第２半導体層１０４ｂの合計の厚さが一定であることが前提となっている。
【００４６】
図２によれば、第２半導体層１０４ｂの厚さが薄いほど、電荷蓄積層１０７の厚さが厚くなるので、飽和電荷を高くできる。具体的には、第２半導体層１０４ｂ形成後に適切な熱処理を施して、第２埋め込み層１０５を、電荷蓄積層１０７にむかって上方拡散させる。それにより、第２半導体層１０４ｂの厚さをＴ×０．２以下にすることができ、飽和電荷を高く制御することができる。このため、光電変換部１０１の感度を向上できる。
【００４７】
なお、本発明において第２半導体層１０４ｂを使用する上での、厚さ管理幅は、電荷蓄積層１０７及び第２半導体層１０４ｂの厚さをＴとしたとき、Ｔ±１０％が現実的である。また、上記の「Ｔ×０．２」における「０．２」は、プロセスマージンを考慮して決められた値の一例であり、用いられるプロセスに応じて適切な値に置き換えられる。
【００４８】
次に、光電変換装置１の製造方法を、図３〜図１１を用いて説明する。図３〜図１１は、光電変換装置１の製造方法を示す工程断面図である。
【００４９】
図３に示す工程では、半導体基板ＳＢに半導体領域１０３が形成された後、半導体領域１０３の表面側に、第１埋め込み層１２１と第２埋め込み層１０５とをイオン注入にて形成する。第１埋め込み層１２１は、Ａｓ，ＰなどのＮ型の不純物イオンを半導体基板ＳＢに注入して形成する。第２埋め込み層１０５は、ＢなどのＰ型の不純物イオンを半導体基板ＳＢに注入して形成する。第１埋め込み層１２１が配された領域は周辺回路が配される周辺領域１３１であり、第２埋め込み層１０５が配された領域は光電変換部１０１が配される画素領域１３０である。
【００５０】
図４に示す工程では、周辺領域１３１及び画素領域１３０にＮ型の半導体層１０４をエピタキシャル成長させて形成する。
【００５１】
図５に示す工程では、ＬＯＣＯＳ法、ＳＴＩ法などによって素子分離酸化膜１０６を形成する。
【００５２】
図６に示す工程では、周辺領域１３１において、半導体層１０４（図５参照）の一部の領域にイオン注入して、Ｐウエル領域１２４、Ｎウエル領域１２２を形成する。また、画素領域１３０において、半導体層１０４の一部の領域にイオン注入して、Ｐ型のチャネルストップ層１１９及びＰウエル領域１２０を形成する。ここで、周辺領域１３１の半導体層１０４においてイオン注入されなかった領域が第１半導体層１０４ａとなる。画素領域１３０の半導体層１０４においてイオン注入されなかった領域が第２半導体層１０４ｂとなる。
【００５３】
図７に示す工程では、例えばポリシリコンにて、トランジスタのゲート電極１１０を形成する。
【００５４】
図８に示す工程では、画素領域１３０において、第２半導体層１０４ｂ（図７参照）の一部の領域にイオン注入して、Ｎ型の電荷蓄積層１０７及びＰ型の電荷再結合層１０９を形成する。ここで、第２半導体層１０４ｂにおいてイオン注入されなかった領域が第２半導体層１０４ｂとして残存する。また、Ｐウエル領域１２０の一部の領域にＮ型の不純物をイオン注入して、ＦＤ１０８を形成する。
【００５５】
一方、周辺領域１３１では、Ｎウエル領域１２２の一部の領域にイオン注入して、ソース・ドレイン領域１２３及び拡散領域１２６を形成する。拡散領域１２６は、Ａｓ，ＰなどのＮ型の不純物イオンを注入して形成する。また、周辺領域１３１では、Ｐウエル領域１２４の一部の領域にイオン注入して、ソース・ドレイン領域１２５を形成する。
【００５６】
図９に示す工程では、層間絶縁膜１１１を形成する。そして、コンタクトプラグ１５０、コンタクトプラグ１５１、コンタクトプラグ１１５及び配線層１１６等を形成する。
【００５７】
図１０に示す工程では、層間絶縁膜１１２、配線層１１７を形成する。
【００５８】
図１１に示す工程では、層間絶縁膜１１３、配線層１１８及びパッシベーション膜１１４を形成する。そして、パッシベーション膜１１４の上には、図示しないカラーフィルター及びマイクロレンズを形成する。
【００５９】
なお、以上の製造方法は、周知の製造技術を用いて行うことが可能である。
【００６０】
次に、本発明の光電変換装置を適用した撮像システムの一例を図１２に示す。
【００６１】
撮像システム９０は、図１２に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００６２】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００６３】
撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１の撮像面へ被写体の像を形成する。
【００６４】
絞り９３は、光路上において撮影レンズ９２と光電変換装置１との間に設けられ、撮影レンズ９２を通過後に光電変換装置１へ導かれる光の量を調節する。
【００６５】
撮像装置８６の光電変換装置１は、光電変換装置１の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１から読み出して出力する。
【００６６】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【００６７】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００６８】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００６９】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００７０】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００７１】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００７２】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００７３】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００７４】
以上の構成により、光電変換装置１において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００７５】
次に、本発明の第２実施形態に係る光電変換装置５００について、図１３を用いて説明する。図１３は、本発明の第２実施形態に係る光電変換装置５００の構造断面図である。
【００７６】
光電変換装置５００は、基本的な構成は第１実施形態と同様であるが、光電変換部５０１を備える点と、第２半導体層１０４ｂを備えずウエル層５５６を備える点とで第１実施形態と異なる。
【００７７】
光電変換部５０１は、電荷蓄積層５０７を含む。
【００７８】
ウエル層５５６は、画素領域５３０において、光電変換部５０１と第２埋め込み層１０５との間に配されている。すなわち、ウエル層５５６は、電荷蓄積層５０７と第２埋め込み層１０５との間に形成されている。ウエル層５５６は、Ｐ型の不純物がイオン注入等によりドーピングされた領域である。
【００７９】
ここで、ウエル層５５６におけるＰ型の不純物濃度（ピーク濃度）は、電荷蓄積層５０７におけるＮ型の不純物濃度より高い。これにより、電荷蓄積層５０７の空乏化電圧のばらつきを抑えることができる。
【００８０】
また、ウエル層５５６におけるＰ型の不純物濃度（ピーク濃度）は、第２埋め込み層１０５におけるＰ型の不純物濃度より低い。これにより、光電変換部５０１の深いところで発生した電子を効率よく電荷蓄積層５０７に導くことができるので、光電変換部５０１の感度を向上できる。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る光電変換装置の構造断面図。
【図２】第２半導体層の厚さと光電変換部の飽和電荷との関係を示す図。
【図３】光電変換装置１の製造方法を示す工程断面図。
【図４】光電変換装置１の製造方法を示す工程断面図。
【図５】光電変換装置１の製造方法を示す工程断面図。
【図６】光電変換装置１の製造方法を示す工程断面図。
【図７】光電変換装置１の製造方法を示す工程断面図。
【図８】光電変換装置１の製造方法を示す工程断面図。
【図９】光電変換装置１の製造方法を示す工程断面図。
【図１０】光電変換装置１の製造方法を示す工程断面図。
【図１１】光電変換装置１の製造方法を示す工程断面図。
【図１２】本発明の光電変換装置を適用した撮像システムの一例を示す図。
【図１３】本発明の第２実施形態に係る光電変換装置の構造断面図。
【図１４】背景技術を説明する図。
【符号の説明】
【００８２】
１，５００ 光電変換装置
１０１，５０１ 光電変換部
１０３ 半導体領域
１０４ａ 第１半導体層
１０４ｂ 第２半導体層
１０５ 第２埋め込み層
１０７，５０７ 電荷蓄積層
１０９ 電荷再結合層
１２１ 第１埋め込み層
１３０，５３０ 画素領域
１３１ 周辺領域
１５０ コンタクトプラグ
５５６ ウエル層
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、光電変換部（例えば、フォトダイオード）とＭＯＳトランジスタとを１チップ化したＣＭＯＳ型撮像装置が用いられている。ＣＭＯＳ型撮像装置は、ＣＣＤ型撮像装置と比較して、消費電力が小さい、駆動電力が低いなどの利点を有しており、今後の需要拡大が予想される。
【０００３】
特許文献１には、ＭＯＳ型撮像装置の構造が開示されている（図１４参照）。このＭＯＳ型撮像装置では、半導体基板ＳＢにおいて、電荷蓄積層２２の下にＰ型埋め込み層４１が形成され、さらに、画素間を分離するために濃度の濃いＰ型ウエル領域５１が形成されていることを特徴としている。これにより、発生した電子を効率よく電荷蓄積層２２に蓄積できる。
【特許文献１】特開２０００−１５０８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図１４に示されるように、Ｐ型埋め込み層４１が半導体基板ＳＢのほぼ全面に渡って形成されている場合、半導体基板ＳＢの裏面の半導体領域２０へは、半導体基板ＳＢの表面から基板バイアス（電圧）を供給することができない。
【０００５】
また、基板バイアスが供給されるべき半導体領域の裏面側に、半導体領域と別の層であって半導体基板の裏面を形成する層が形成されていることもある。ここで、半導体基板の裏面から半導体領域へ基板バイアスを供給する場合、半導体基板の裏面を形成する層の不純物濃度によっては、オーミックコンタクトが取れず、半導体領域の電位が安定しない可能性がある。
【０００６】
本発明の目的は、半導体基板の表面から半導体基板の裏面側の半導体領域へ基板バイアスを供給することができる光電変換装置及び撮像システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１側面に係る光電変換装置は、画素領域と前記画素領域の周辺に位置する周辺領域とを有する半導体基板と、基板バイアスを供給するための電源ラインと、前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグとを備え、前記半導体基板は、前記画素領域と前記周辺領域とに延在して前記半導体基板に配された第１導電型の半導体領域と、前記周辺領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型の第１埋め込み層と、前記画素領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型と反対導電型である第２導電型の第２埋め込み層と、前記画素領域において前記半導体基板の表面の一部を形成する光電変換部とを含み、前記基板バイアスが前記電源ラインから前記コンタクトプラグ及び前記第１埋め込み層を介して前記半導体領域へ供給されることを特徴とする。
【０００８】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体基板の表面から半導体基板の裏面側の半導体領域へ基板バイアスを供給することができる。
【発明を実施するための最良の形態】
【００１０】
本明細書において、層の位置関係を表す「上に」という用語は、すぐ上の層に対して用いても良いし、間に１以上の層を介した上の層に対して用いても良い。同様に、層の位置関係を表す「下に」という用語は、すぐ下の層に対して用いても良いし、間に１以上の層を介した下の層に対して用いても良い。
【００１１】
本発明の第１実施形態に係る光電変換装置１の概略構成について、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１の構造断面図である。
【００１２】
光電変換装置１は、例えば、スチルカメラやビデオカメラに用いられるＣＭＯＳ型の光電変換装置である。光電変換装置１は、半導体基板ＳＢと電源ライン１１６ａとコンタクトプラグ１５０と他の構成要素とを備える。半導体基板ＳＢは、光が入射する表面ＳＢ１と、表面ＳＢ１の反対側の裏面ＳＢ２とを有する。電源ライン１１６ａは、基板バイアスを供給するための配線である。コンタクトプラグ１５０は、半導体基板ＳＢの表面ＳＢ１の一部と電源ライン１１６ａとを接続する。なお、他の構成要素とについては、後述する。
【００１３】
次に、本発明の第１実施形態に係る光電変換装置１の詳細構成について、図１を用いて説明する。
【００１４】
まず、画素領域１３０及び周辺領域１３１で共通に設けられる構成要素について説明する。画素領域１３０は、画素（後述の光電変換部）が配される領域である。周辺領域１３１は、画素領域１３０の周辺に位置する領域である。
【００１５】
画素領域１３０及び周辺領域１３１には、半導体領域１０３、素子分離酸化膜１０６、層間絶縁膜１１１、１１２、１１３、配線層１１６、１１７、１１８、パッシベーション膜１１４、カラーフィルター層、及びマイクロレンズが形成される。ここで、半導体領域１０３及び素子分離酸化膜１０６は、半導体基板ＳＢに含まれる。カラーフィルター層及びマイクロレンズは、図示していない。
【００１６】
半導体領域１０３は、半導体基板ＳＢのベースとなる領域であり、画素領域１３０から周辺領域１３１へ延在している。半導体領域１０３は、Ｎ型（第１導電型）の不純物がドーピングされた領域である。半導体領域１０３は、半導体基板ＳＢの裏面ＳＢ２を形成する。
【００１７】
素子分離酸化膜１０６は、画素領域１３０及び周辺領域１３１における活性領域を他の活性領域と分離するように形成されている。
【００１８】
層間絶縁膜１１１、１１２、１１３は、配線層１１６、１１７、１１８及び半導体基板ＳＢの間に形成されている。層間絶縁膜１１１、１１２、１１３は、絶縁性の物質で形成され、配線層１１６、１１７、１１８及び半導体基板ＳＢを互いに絶縁する。
【００１９】
配線層１１６、１１７、１１８は、導電性の物質で形成され、電気的な信号を伝達する。例えば、配線層１１６は、基板バイアスを供給するための電源ライン１１６ａを含む。
【００２０】
パッシベーション膜１１４は、配線層１１８の上に形成されている。パッシベーション膜１１４は、画素領域１３０及び周辺領域１３１に形成された素子を保護する。
【００２１】
カラーフィルター層は、パッシベーション膜１１４の上に形成される。カラーフィルター層は、特に画素領域１３０において、特定の色（波長）の光を選択的に透過する。
【００２２】
マイクロレンズは、カラーフィルター層の上に形成される。マイクロレンズは、特に画素領域１３０において、入射した光を、カラーフィルター層を介して後述の光電変換部１０１へ集める。ここで、マイクロレンズに入射した光の量のうち光電変換部１０１へ集められる光の量の割合を、光電変換部１０１の集光効率と呼ぶ。
【００２３】
次に、周辺領域１３１に設けられる構成要素について説明する。
【００２４】
周辺領域１３１には、第１埋め込み層１２１、第１半導体層１０４ａ、Ｎウエル領域１２２、Ｐウエル領域１２４、拡散領域１２６、及びコンタクトプラグ１５０が形成される。ここで、第１埋め込み層１２１、第１半導体層１０４ａ、Ｎウエル領域１２２、Ｐウエル領域１２４、及び拡散領域１２６は、半導体基板ＳＢに含まれる。
【００２５】
第１埋め込み層１２１は、半導体基板ＳＢの表面ＳＢ１と半導体領域１０３との間に配される。第１埋め込み層１２１は、Ｎ型の不純物がドーピングされた領域である。
【００２６】
第１半導体層１０４ａは、半導体基板ＳＢの表面ＳＢ１と第１埋め込み層１２１との間に配される。第１半導体層１０４ａは、エピタキシャル成長された後に（イオン注入以外の方法で）Ｎ型の不純物がドーピングされた領域である。
【００２７】
Ｎウエル領域１２２は、第１半導体層１０４ａの表面側に形成される。Ｎウエル領域１２２は、Ｎ型の不純物がドーピングされた領域である。Ｎウエル領域１２２には、ソース・ドレイン領域１２３を含むＰＭＯＳトランジスタが形成される。
【００２８】
Ｐウエル領域１２４は、第１半導体層１０４ａの表面側に形成される。Ｐウエル領域１２４は、Ｐ型（第２導電型）の不純物がドーピングされた領域である。Ｐウエル領域１２４には、ソース・ドレイン領域１２５を含むＮＭＯＳトランジスタが形成される。Ｐ型は、Ｎ型と反対導電型である。
【００２９】
拡散領域１２６は、Ｎウエル領域１２２の表面側に形成される。拡散領域１２６は、Ｎ型の不純物がドーピングされた領域である。
【００３０】
コンタクトプラグ１５０は、第１半導体層１０４ａの表面に配され、拡散領域１２６に接触するように形成される。コンタクトプラグ１５０は、タングステンなどの導電性の物質で形成される。ここで、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、第１埋め込み層１２１、及び半導体領域１０３は、いずれもＮ型の領域である。すなわち、コンタクトプラグ１５０は、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、第１埋め込み層１２１、及び半導体領域１０３に電気的に接続されている。そして、コンタクトプラグ１５０には、半導体領域１０３に供給するための電圧が印加される。これにより、コンタクトプラグ１５０は、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、及び第１埋め込み層１２１を介して、半導体領域１０３へ基板バイアス（例えば、グランド電圧）を供給する。これにより、半導体基板ＳＢの表面から半導体基板ＳＢの裏面側の半導体領域１０３へ基板バイアスを供給することができる。
【００３１】
よって、半導体基板ＳＢの裏面を形成する層の不純物濃度に依存せずに半導体領域１０３へ基板バイアスを供給することができる。これにより、半導体基板ＳＢの裏面から半導体領域１０３へ基板バイアスを供給する場合に比べて、半導体領域１０３の電位を安定させることが可能となる。ここで、基板バイアスとは、半導体領域１０３を所定の電位に固定するために供給される電圧である。
【００３２】
なお、基板バイアスが供給されるべき半導体領域１０３の裏面側に、半導体領域１０３と別の層であって半導体基板ＳＢの裏面を形成する層が形成されていてもよい。
【００３３】
また、半導体基板ＳＢの裏面から半導体領域１０３へ基板バイアスを供給する必要がないので、マイクロレンズを形成した後に半導体基板ＳＢの裏面を研磨する必要がない。これにより、マイクロレンズが変形することを低減できるため、光電変換部１０１の集光効率の低下を避けることができる。
【００３４】
次に、画素領域１３０について説明する。画素領域１３０には、光電変換部１０１、転送ＭＯＳトランジスタ１０２、第２埋め込み層１０５、第２半導体層１０４ｂ、チャネルストップ層１１９、及びコンタクトプラグ１１５が形成されている。ここで、光電変換部１０１、第２埋め込み層１０５、第２半導体層１０４ｂ、及びチャネルストップ層１１９は、半導体基板ＳＢに含まれる。
【００３５】
光電変換部１０１は、半導体基板ＳＢの表面ＳＢ１の一部を形成する。光電変換部１０１は、例えば、フォトダイオードである。光電変換部１０１は、電荷蓄積層１０７及び電荷再結合層１０９を含む。電荷再結合層１０９は、半導体基板ＳＢの表面ＳＢ１の一部を形成する。電荷再結合層１０９は、Ｐ型の不純物がドーピングされた領域である。電荷蓄積層１０７は、電荷再結合層１０９と第２半導体層１０４ｂとの間に配され、光電変換された電荷（電子）が蓄積される。電荷蓄積層１０７は、Ｎ型の不純物がドーピングされた領域である。これにより、光電変換された電荷による暗電流を抑制でき、光電変換部１０１のダイナミックレンジが小さくなってしまうことを避けることができる。
【００３６】
転送ＭＯＳトランジスタ１０２は、電荷蓄積層１０７、ゲート電極１１０、フローティングディフュージョン（以下、ＦＤとする）１０８、及びＰウエル領域１２０を含む。電荷蓄積層１０７は、上述のようにＮ型の不純物がドーピングされた領域であり、ソースとして機能する。ＦＤ１０８は、Ｎ型の不純物がドーピングされた領域であり、ドレインとして機能する。Ｐウエル領域１２０は、Ｐ型の不純物がドーピングされた領域であり、ゲート電極１１０に印加された電圧に応じてチャネル領域が形成される。
【００３７】
第２埋め込み層１０５は、半導体基板ＳＢの表面ＳＢ１と半導体領域１０３との間に配される。第２埋め込み層１０５は、Ｐ型の不純物がドーピングされた領域である。ここで、第２埋め込み層１０５における不純物濃度のピークの領域の深さは、光電変換部１０１及び第２半導体層１０４ｂの厚さで決まり、例えば表面から４μｍの深さである。この深さにより分光感度のピークが決まる。また、第２埋め込み層１０５の濃度分布は、ピークの領域から表面に向かって徐徐に濃度が下がる分布である。これにより、第２埋め込み層１０５の内部で発生した電子を効率よく光電変換部１０１の電荷蓄積層１０７に導くことができる。このため、光電変換部１０１の感度の向上が可能となり、光電変換部１０１のブルーミングを抑制できる。また、この第２埋め込み層１０５のピークの領域の濃度を１Ｅ１７から１Ｅ１８（／ｃｍ３）にすることにより、不純物イオン種であるボロン特有の結晶欠陥を防止しつつ、Ｐ型埋め込み層の電位のゆらぎ（振られの影響）を抑制できる。
【００３８】
第２半導体層１０４ｂは、半導体基板ＳＢの表面ＳＢ１と第２埋め込み層１０５との間に配される。第２半導体層１０４ｂは、エピタキシャル成長した後に（イオン注入以外の方法で）Ｎ型の不純物がドーピングされた領域である。第２半導体層１０４ｂのＮ型の不純物濃度は、電荷蓄積層１０７のＮ型の不純物濃度よりも低い。このような構造によって、更に、第２埋め込み層１０５や第２半導体層１０４ｂの内部で発生した電子を電荷蓄積層１０７に容易に導くことができる。
【００３９】
チャネルストップ層１１９は、素子分離酸化膜１０６の下において、素子分離酸化膜１０６と第２埋め込み層１０５との間に形成されている。チャネルストップ層１１９は、Ｐ型の不純物がドーピングされた領域である。チャネルストップ層１１９のＰ型の不純物濃度は、第２埋め込み層１０５のＰ型の不純物濃度よりも高い。
【００４０】
コンタクトプラグ１１５は、ＦＤ１０８と配線層１１６とを接続するように形成されている。コンタクトプラグ１１５は、タングステンなどの導電性の物質で形成される。これにより、ＦＤ１０８が保持する電荷による信号を、コンタクトプラグ１１５を介して配線層１１６へ伝達することができる。
【００４１】
拡散領域１２７は、チャネルストップ層１１９の表面側に形成される。拡散領域１２７は、Ｐ型の不純物がドーピングされた領域である。
【００４２】
コンタクトプラグ１５１は、拡散領域１２７に接触するように形成される。コンタクトプラグ１５１は、タングステンなどの導電性の物質で形成される。ここで、拡散領域１２７、チャネルストップ層１１９、及び第２埋め込み層１０５は、いずれもＰ型の領域である。すなわち、コンタクトプラグ１５１は、拡散領域１２７及びチャネルストップ層１１９を介して、第２埋め込み層１０５に電気的に接続されている。そして、コンタクトプラグ１５１には、第２埋め込み層１０５に供給するための電圧が印加される。なお、この拡散領域１２７は、コンタクトプラグ１５１を形成するためのコンタクトホールを用いて、自己整合的に形成してもよい。
【００４３】
ここで、画素領域１３０と周辺領域１３１とを比較すると、第１埋め込み層１２１におけるＮ型の不純物濃度は、第２埋め込み層１０５におけるＰ型の不純物濃度より大きい。これにより、エピタキシャル成長時の第２埋め込み層１０５からＰ型の不純物が外方拡散することを低減できるので、第１埋め込み層１２１がＰ型化することを防止することができ、第１埋め込み層１２１の不純物濃度を安定化することができる。このため、電源ライン１１６ａからコンタクトプラグ１５０、拡散領域１２６、Ｎウエル領域１２２、第１半導体層１０４ａ、及び第１埋め込み層１２１経由で半導体領域１０３に基板バイアス（例えば、グランド電圧）を安定して供給することができる。
【００４４】
また、電荷蓄積層１０７と第２埋め込み層１０５との間の第２半導体層１０４ｂの厚さは、電荷蓄積層１０７及び第２半導体層１０４ｂの合計の厚さをＴとした場合、Ｔ×０．２以下にすることが望ましい。この値で制御することにより、電荷蓄積層の飽和電荷数を高く制御しやすくなる。
【００４５】
これは、図２を用いて次のように説明される。図２は、第２半導体層１０４ｂの厚さと光電変換部１０１の飽和電荷との関係を示す。図２では、横軸が、第２半導体層１０４ｂにおいて電荷蓄積層１０７と第２埋め込み層１０５とに挟まれる部分の厚さ（μｍ）を示し、縦軸が、光電変換部１０１の飽和電荷を電圧値に換算した値（Ｖ相当）を示す。図２には、電荷蓄積層１０７及び第２半導体層１０４ｂで構成されるＮ型領域を空乏化する空乏化電圧を１．５Ｖにした場合の関係が示されている。なお、図２では、電荷蓄積層１０７及び第２半導体層１０４ｂの合計の厚さが一定であることが前提となっている。
【００４６】
図２によれば、第２半導体層１０４ｂの厚さが薄いほど、電荷蓄積層１０７の厚さが厚くなるので、飽和電荷を高くできる。具体的には、第２半導体層１０４ｂ形成後に適切な熱処理を施して、第２埋め込み層１０５を、電荷蓄積層１０７にむかって上方拡散させる。それにより、第２半導体層１０４ｂの厚さをＴ×０．２以下にすることができ、飽和電荷を高く制御することができる。このため、光電変換部１０１の感度を向上できる。
【００４７】
なお、本発明において第２半導体層１０４ｂを使用する上での、厚さ管理幅は、電荷蓄積層１０７及び第２半導体層１０４ｂの厚さをＴとしたとき、Ｔ±１０％が現実的である。また、上記の「Ｔ×０．２」における「０．２」は、プロセスマージンを考慮して決められた値の一例であり、用いられるプロセスに応じて適切な値に置き換えられる。
【００４８】
次に、光電変換装置１の製造方法を、図３〜図１１を用いて説明する。図３〜図１１は、光電変換装置１の製造方法を示す工程断面図である。
【００４９】
図３に示す工程では、半導体基板ＳＢに半導体領域１０３が形成された後、半導体領域１０３の表面側に、第１埋め込み層１２１と第２埋め込み層１０５とをイオン注入にて形成する。第１埋め込み層１２１は、Ａｓ，ＰなどのＮ型の不純物イオンを半導体基板ＳＢに注入して形成する。第２埋め込み層１０５は、ＢなどのＰ型の不純物イオンを半導体基板ＳＢに注入して形成する。第１埋め込み層１２１が配された領域は周辺回路が配される周辺領域１３１であり、第２埋め込み層１０５が配された領域は光電変換部１０１が配される画素領域１３０である。
【００５０】
図４に示す工程では、周辺領域１３１及び画素領域１３０にＮ型の半導体層１０４をエピタキシャル成長させて形成する。
【００５１】
図５に示す工程では、ＬＯＣＯＳ法、ＳＴＩ法などによって素子分離酸化膜１０６を形成する。
【００５２】
図６に示す工程では、周辺領域１３１において、半導体層１０４（図５参照）の一部の領域にイオン注入して、Ｐウエル領域１２４、Ｎウエル領域１２２を形成する。また、画素領域１３０において、半導体層１０４の一部の領域にイオン注入して、Ｐ型のチャネルストップ層１１９及びＰウエル領域１２０を形成する。ここで、周辺領域１３１の半導体層１０４においてイオン注入されなかった領域が第１半導体層１０４ａとなる。画素領域１３０の半導体層１０４においてイオン注入されなかった領域が第２半導体層１０４ｂとなる。
【００５３】
図７に示す工程では、例えばポリシリコンにて、トランジスタのゲート電極１１０を形成する。
【００５４】
図８に示す工程では、画素領域１３０において、第２半導体層１０４ｂ（図７参照）の一部の領域にイオン注入して、Ｎ型の電荷蓄積層１０７及びＰ型の電荷再結合層１０９を形成する。ここで、第２半導体層１０４ｂにおいてイオン注入されなかった領域が第２半導体層１０４ｂとして残存する。また、Ｐウエル領域１２０の一部の領域にＮ型の不純物をイオン注入して、ＦＤ１０８を形成する。
【００５５】
一方、周辺領域１３１では、Ｎウエル領域１２２の一部の領域にイオン注入して、ソース・ドレイン領域１２３及び拡散領域１２６を形成する。拡散領域１２６は、Ａｓ，ＰなどのＮ型の不純物イオンを注入して形成する。また、周辺領域１３１では、Ｐウエル領域１２４の一部の領域にイオン注入して、ソース・ドレイン領域１２５を形成する。
【００５６】
図９に示す工程では、層間絶縁膜１１１を形成する。そして、コンタクトプラグ１５０、コンタクトプラグ１５１、コンタクトプラグ１１５及び配線層１１６等を形成する。
【００５７】
図１０に示す工程では、層間絶縁膜１１２、配線層１１７を形成する。
【００５８】
図１１に示す工程では、層間絶縁膜１１３、配線層１１８及びパッシベーション膜１１４を形成する。そして、パッシベーション膜１１４の上には、図示しないカラーフィルター及びマイクロレンズを形成する。
【００５９】
なお、以上の製造方法は、周知の製造技術を用いて行うことが可能である。
【００６０】
次に、本発明の光電変換装置を適用した撮像システムの一例を図１２に示す。
【００６１】
撮像システム９０は、図１２に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００６２】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００６３】
撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１の撮像面へ被写体の像を形成する。
【００６４】
絞り９３は、光路上において撮影レンズ９２と光電変換装置１との間に設けられ、撮影レンズ９２を通過後に光電変換装置１へ導かれる光の量を調節する。
【００６５】
撮像装置８６の光電変換装置１は、光電変換装置１の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１から読み出して出力する。
【００６６】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【００６７】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００６８】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００６９】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００７０】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００７１】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００７２】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００７３】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００７４】
以上の構成により、光電変換装置１において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００７５】
次に、本発明の第２実施形態に係る光電変換装置５００について、図１３を用いて説明する。図１３は、本発明の第２実施形態に係る光電変換装置５００の構造断面図である。
【００７６】
光電変換装置５００は、基本的な構成は第１実施形態と同様であるが、光電変換部５０１を備える点と、第２半導体層１０４ｂを備えずウエル層５５６を備える点とで第１実施形態と異なる。
【００７７】
光電変換部５０１は、電荷蓄積層５０７を含む。
【００７８】
ウエル層５５６は、画素領域５３０において、光電変換部５０１と第２埋め込み層１０５との間に配されている。すなわち、ウエル層５５６は、電荷蓄積層５０７と第２埋め込み層１０５との間に形成されている。ウエル層５５６は、Ｐ型の不純物がイオン注入等によりドーピングされた領域である。
【００７９】
ここで、ウエル層５５６におけるＰ型の不純物濃度（ピーク濃度）は、電荷蓄積層５０７におけるＮ型の不純物濃度より高い。これにより、電荷蓄積層５０７の空乏化電圧のばらつきを抑えることができる。
【００８０】
また、ウエル層５５６におけるＰ型の不純物濃度（ピーク濃度）は、第２埋め込み層１０５におけるＰ型の不純物濃度より低い。これにより、光電変換部５０１の深いところで発生した電子を効率よく電荷蓄積層５０７に導くことができるので、光電変換部５０１の感度を向上できる。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る光電変換装置の構造断面図。
【図２】第２半導体層の厚さと光電変換部の飽和電荷との関係を示す図。
【図３】光電変換装置１の製造方法を示す工程断面図。
【図４】光電変換装置１の製造方法を示す工程断面図。
【図５】光電変換装置１の製造方法を示す工程断面図。
【図６】光電変換装置１の製造方法を示す工程断面図。
【図７】光電変換装置１の製造方法を示す工程断面図。
【図８】光電変換装置１の製造方法を示す工程断面図。
【図９】光電変換装置１の製造方法を示す工程断面図。
【図１０】光電変換装置１の製造方法を示す工程断面図。
【図１１】光電変換装置１の製造方法を示す工程断面図。
【図１２】本発明の光電変換装置を適用した撮像システムの一例を示す図。
【図１３】本発明の第２実施形態に係る光電変換装置の構造断面図。
【図１４】背景技術を説明する図。
【符号の説明】
【００８２】
１，５００ 光電変換装置
１０１，５０１ 光電変換部
１０３ 半導体領域
１０４ａ 第１半導体層
１０４ｂ 第２半導体層
１０５ 第２埋め込み層
１０７，５０７ 電荷蓄積層
１０９ 電荷再結合層
１２１ 第１埋め込み層
１３０，５３０ 画素領域
１３１ 周辺領域
１５０ コンタクトプラグ
５５６ ウエル層
【特許請求の範囲】
【請求項１】
画素領域と前記画素領域の周辺に位置する周辺領域とを有する半導体基板と、
基板バイアスを供給するための電源ラインと、
前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグと、
を備え、
前記半導体基板は、
前記画素領域と前記周辺領域とに延在して前記半導体基板に配された第１導電型の半導体領域と、
前記周辺領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型の第１埋め込み層と、
前記画素領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型と反対導電型である第２導電型の第２埋め込み層と、
前記画素領域において前記半導体基板の表面の一部を形成する光電変換部と、
を含み、
前記基板バイアスが前記電源ラインから前記コンタクトプラグ及び前記第１埋め込み層を介して前記半導体領域へ供給される
ことを特徴とする光電変換装置。
【請求項２】
前記第１埋め込み層における前記第１導電型の不純物濃度は、前記第２埋め込み層における前記第２導電型の不純物濃度より大きい
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型である
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記半導体基板は、
前記周辺領域において前記半導体基板の表面と前記第１埋め込み層との間に配された前記第１導電型の第１半導体層と、
前記画素領域において前記光電変換部と前記第２埋め込み層との間に配された前記第１導電型の第２半導体層と、
をさらに含む
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項５】
前記光電変換部は、
前記半導体基板の表面の一部を形成する前記第２導電型の電荷再結合層と、
前記電荷再結合層と前記第２半導体層との間に形成され、光電変換された電荷が蓄積される前記第１導電型の電荷蓄積層と、
を含み、
前記第２半導体層における前記第１導電型の不純物濃度は、前記電荷蓄積層における前記第１導電型の不純物濃度より低い
ことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記半導体基板は、前記画素領域において前記光電変換部と前記第２埋め込み層との間に配された前記第２導電型のウエル層をさらに含む
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項７】
前記光電変換部は、
前記半導体基板の表面の一部を形成する前記第２導電型の電荷再結合層と、
前記電荷再結合層と前記ウエル層との間に配され、光電変換された電荷が蓄積される前記第１導電型の電荷蓄積層と、
を含み、
前記ウエル層における前記第２導電型の不純物濃度は、前記電荷蓄積層における前記第１導電型の不純物濃度より高く、前記第２埋め込み層における前記第２導電型の不純物濃度より低い
ことを特徴とする請求項６に記載の光電変換装置。
【請求項８】
請求項１から７のいずれか１項に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【請求項１】
画素領域と前記画素領域の周辺に位置する周辺領域とを有する半導体基板と、
基板バイアスを供給するための電源ラインと、
前記周辺領域に配された、前記半導体基板と前記電源ラインとを接続するコンタクトプラグと、
を備え、
前記半導体基板は、
前記画素領域と前記周辺領域とに延在して前記半導体基板に配された第１導電型の半導体領域と、
前記周辺領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型の第１埋め込み層と、
前記画素領域において前記半導体基板の表面と前記半導体領域との間に配された前記第１導電型と反対導電型である第２導電型の第２埋め込み層と、
前記画素領域において前記半導体基板の表面の一部を形成する光電変換部と、
を含み、
前記基板バイアスが前記電源ラインから前記コンタクトプラグ及び前記第１埋め込み層を介して前記半導体領域へ供給される
ことを特徴とする光電変換装置。
【請求項２】
前記第１埋め込み層における前記第１導電型の不純物濃度は、前記第２埋め込み層における前記第２導電型の不純物濃度より大きい
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型である
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記半導体基板は、
前記周辺領域において前記半導体基板の表面と前記第１埋め込み層との間に配された前記第１導電型の第１半導体層と、
前記画素領域において前記光電変換部と前記第２埋め込み層との間に配された前記第１導電型の第２半導体層と、
をさらに含む
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項５】
前記光電変換部は、
前記半導体基板の表面の一部を形成する前記第２導電型の電荷再結合層と、
前記電荷再結合層と前記第２半導体層との間に形成され、光電変換された電荷が蓄積される前記第１導電型の電荷蓄積層と、
を含み、
前記第２半導体層における前記第１導電型の不純物濃度は、前記電荷蓄積層における前記第１導電型の不純物濃度より低い
ことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記半導体基板は、前記画素領域において前記光電変換部と前記第２埋め込み層との間に配された前記第２導電型のウエル層をさらに含む
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項７】
前記光電変換部は、
前記半導体基板の表面の一部を形成する前記第２導電型の電荷再結合層と、
前記電荷再結合層と前記ウエル層との間に配され、光電変換された電荷が蓄積される前記第１導電型の電荷蓄積層と、
を含み、
前記ウエル層における前記第２導電型の不純物濃度は、前記電荷蓄積層における前記第１導電型の不純物濃度より高く、前記第２埋め込み層における前記第２導電型の不純物濃度より低い
ことを特徴とする請求項６に記載の光電変換装置。
【請求項８】
請求項１から７のいずれか１項に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−４３９３２（Ｐ２００９−４３９３２Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００７−２０７１７８（Ｐ２００７−２０７１７８）
【出願日】平成１９年８月８日（２００７．８．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１９年８月８日（２００７．８．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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