入力保護回路および半導体集積回路
【課題】全ての入力端子に対してアナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができるようにする。
【解決手段】入力保護回路２は、入力回路１１と電流供給源１２との間に設けられているスイッチ回路２１と、入力信号１１における所定時間内の論理レベルの変化を検出するレベル変化検出回路２２と、レベル変化検出回路２２が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路２３と、レベル変化判定回路２３が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路２１を遮断状態に設定する異常判定回路２４とを含む。
【解決手段】入力保護回路２は、入力回路１１と電流供給源１２との間に設けられているスイッチ回路２１と、入力信号１１における所定時間内の論理レベルの変化を検出するレベル変化検出回路２２と、レベル変化検出回路２２が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路２３と、レベル変化判定回路２３が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路２１を遮断状態に設定する異常判定回路２４とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に内蔵され、入力信号の異常を検出して入力回路に過電流が流れないようにする処理を行う入力保護回路、および入力保護回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル回路である半導体集積回路（以下、デバイスという。）の入力信号の電位が不定になったり、非常に短い期間でデータの変化が生ずるノイズが入力信号に加わったりすると、入力端子に接続されている入力回路としてのＣＭＯＳ回路が高速のスイッチング動作を行って過大な電流が流れ、デバイスに誤動作を生じさせたりデバイスの故障が生ずる可能性がある（例えば、特許文献１参照。）。そのような可能性をなくすために、アナログ回路による過電流検出回路が内蔵されたデバイスが用いられることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−６１８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、アナログ回路による過電流検出回路を採用する場合には、全ての入力端子に対してアナログ回路を設けることが要請される。すなわち、各入力バッファの近傍にアナログ回路を設けることが求められ、デバイスの設計が困難になるという課題がある。
【０００５】
そこで、本発明は、全ての入力端子に対してアナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる入力保護回路、および入力保護回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による入力保護回路は、ディジタル信号である入力信号が入力される入力回路と当該入力回路に電流を供給する電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを備えたことを特徴とする。
【０００７】
本発明による半導体集積回路は、ディジタル信号である入力信号が入力される入力回路と、当該入力回路に電流を供給する電流供給源と、入力回路に過電流が流れないようにする処理を行う入力保護回路とを備えた半導体集積回路であって、入力保護回路が、入力回路と電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】入力保護回路が搭載されたデバイスを対向デバイスおよびパーソナルコンピュータとともに示すブロック図である。
【図２】不定検出回路部の構成例を示すブロック図である。
【図３】入力保護回路の動作を説明するためのタイミング図である。
【図４】入力保護回路の動作を示すフローチャートである。
【図５】入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。
【図６】他の態様の入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明による入力保護回路が搭載されたデバイス１０を対向デバイス２０およびパーソナルコンピュータ３０とともに示すブロック図である。図１に示す例において、デバイス１０は、対向デバイス２０から信号を入力する。パーソナルコンピュータ３０は、ＪＴＡＧ（Joint European Test Action Group）ポートを介してデバイスの動作を検証する。
【００１１】
図１に示すように、デバイス１０において、対向デバイス２０からデバイス１０に対して出力された信号１００１〜１００Ｎが、入力回路２００１〜２００Ｎに入力される。なお、Ｎは、任意の自然数である。入力回路２００１〜２００Ｎから、配線３００１〜３００Ｎで入力信号がデバイス１０の内部の回路に伝達される。また、配線３００１〜３００Ｎの各々は、対応する不定検出回路部４００１〜４００Ｎにも接続されている。
【００１２】
不定検出回路部４００１〜４００Ｎは、対応する配線３００１〜３００Ｎにおける信号の論理反転を検出すると、その旨を示す信号を、対応するデコーダ部５００１〜５００Ｎに出力する。デコーダ部５００１〜５００Ｎは、不定検出回路部４００１〜４００Ｎから出力された論理反転を検出したことを示す信号の数、すなわち論理反転の回数のカウント値を、あらかじめ決められているしきい値と比較する。そして、カウント値がしきい値を越えたときに、対応するデコーダ部５００１〜５００Ｎに接続された保護段数部６００１〜６００Ｎに対して、１つのパルス信号を出力する。
【００１３】
保護段数部６００１〜６００Ｎは、配線７００１〜配線７００Ｎによって、入力回路２００１〜２００Ｎに接続される電流供給源のスイッチ８００１〜８００Ｎに接続されている。また、デコーダ部５００１〜５００Ｎおよび保護段数部６００１〜６００Ｎは、ＪＴＡＧモニタ用レジスタ部９００にも接続されている。
【００１４】
保護段数部６００１〜６００Ｎは、対応するデコーダ部５００１〜５００Ｎから入力されるパルス信号の数を、所定期間に亘って計数する。そして、計数値があらかじめ決められている値以上である場合に、対応する電流供給源のスイッチ８００１〜８００Ｎを遮断状態にする。
【００１５】
なお、不定検出回路部４００１〜４００Ｎと、デコーダ部５００１〜５００Ｎと、保護段数部６００１〜６００Ｎとは、入力信号異常検出回路を構成する。また、入力保護回路は、入力信号異常検出回路と、スイッチ８００１〜８００Ｎとを含む。図１には、入力保護回路が、ＪＴＡＧモニタ用レジスタ部９００も含む構成が示されている。
【００１６】
また、この実施形態では、不定検出回路部４００１〜４００Ｎに、入力回路２００１〜２００Ｎの出力側から入力信号が入力されるが、入力回路２００１〜２００Ｎの入力側から不定検出回路部４００１〜４００Ｎに入力信号が入力されるようにしてもよい。
【００１７】
図２は、不定検出回路部４００Ｎの構成例を示すブロック図である。なお、不定検出回路部４００１〜４００（Ｎ−１）の各々も、図２に示されるように構成される。
【００１８】
図２に示すように、不定検出回路部４００Ｎにおいて、配線３００Ｎは非同期ラッチ回路４０１Ｎ〜４０ＭＮに接続されている。各非同期ラッチ回路４０１Ｎ〜４０ＭＮから出力されるＥＮ信号４１１Ｎ〜４１ＭＮは、デコーダ部５００Ｎに入力される。なお、Ｍは、任意の自然数である。
【００１９】
次に、入力保護回路の動作の原理を図３のタイミング図を参照して説明する。
対向デバイスから出力された信号が不定になった場合（ハイレベルでもなくローレベルでもない状態になった場合）、図３（Ａ）に示すように、入力回路２００Ｎにおいて論理が高速スイッチングされ、配線３００Ｎにおける信号に高速な論理反転が生ずる。不定検出回路部４００Ｎにおける非同期ラッチ回路４０１Ｎ〜４０ＭＮは、配線３００Ｎにおける信号の論理反転を検出する。なお、配線３００Ｎにおける信号に生ずる高速な論理反転は、ノイズに起因することもある。
【００２０】
例えば、非同期ラッチ回路４０１Ｎ〜４０ＭＮのイネーブル端子ＥＮは、ローレベルでアサートになるとする。また、非同期ラッチ回路４０１Ｎ〜４０ＭＮの出力である各ＥＮ信号４１１Ｎ〜４１ＭＮの初期値はハイレベルであるとする。また、配線３００Ｎは、各非同期ラッチ回路４０１Ｎ〜４０ＭＮのデータ端子Ｄａに接続されている。
【００２１】
非同期ラッチ回路４０１Ｎは配線３００Ｎにおける信号がローレベルである場合には、出力であるＥＮ信号４１１Ｎをローレベルにする回路である（図３（Ｂ）参照）。ＥＮ信号４１１Ｎは、デコーダ部５００Ｎにも入力される。
【００２２】
次段の非同期ラッチ回路４０２Ｎは、ＥＮ信号４１１Ｎがローレベルの状態である場合において、データ端子Ｄａの論理レベルがハイレベルになると、出力であるＥＮ信号４１２Ｎをローレベルにする回路である（図３（Ｃ）参照）。ＥＮ信号４１２Ｎは、デコーダ部５００Ｎにも入力される。
【００２３】
次々段の非同期ラッチ回路４０３Ｎは、ＥＮ信号４１２Ｎがローレベルの状態である場合において、データ端子Ｄａの論理レベルがローレベルになると、出力であるＥＮ信号４１３Ｎをローレベルにする回路である（図３（Ｄ）参照）。ＥＮ信号４１３Ｎは、デコーダ部５００Ｎにも入力される。
【００２４】
同様に、非同期ラッチ回路４０３Ｎよりも後の段の非同期ラッチ回路４０４Ｎ〜４０ＭＮにおける偶数段の非同期ラッチ回路は、入力されるＥＮ信号がローレベルの状態である場合において、データ端子Ｄａの論理レベルがハイレベルになると、ＥＮ信号をローレベルにする。また、奇数段の非同期ラッチ回路は、入力されるＥＮ信号がローレベルの状態である場合において、データ端子Ｄａの論理レベルがローレベルになると、ＥＮ信号をローレベルにする。各非同期ラッチ回路から出力されるＥＮ信号は、次段の非同期ラッチ回路のイネーブル端子ＥＮに入力されるとともに、デコーダ部５００Ｎに入力される。
【００２５】
なお、この実施形態では、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、出力の初期レベルがハイレベルであって、配線３００Ｎに生じた論理反転を検出すると出力をローレベルにするが、出力の初期レベルがローレベルであって、配線３００Ｎに生じた論理反転を検出すると出力をハイレベルにするように構成されていてもよい。
【００２６】
また、図３に示すように、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、動作クロック信号４２０Ｎがハイレベルになることによってリセットされ、ラッチが解除される。
【００２７】
例えば、動作クロック信号４２０Ｎの周波数が１０ＭＨｚであって、不定検出回路部４００Ｎの動作速度が２ｎｓに相当する速度である（例えば、２ｎｓのクロック信号に同期して動作する。）場合には、不定検出回路部４００Ｎは、動作クロック信号４２０Ｎの１周期におけるアサート期間である５０ｎｓ（１周期の半分の期間）において、配線３００Ｎにおける信号の論理反転を最大２５回検出できる。
【００２８】
デコーダ部５００Ｎは、各ＥＮ信号４１１Ｎ〜４１ＭＮを入力し、動作クロック信号４２０Ｎの半周期内で、ローレベルになっている入力信号の数をカウントすることによって、生じた論理反転の回数をカウントし、カウント値をデコードする。そして、カウント値が所定値を越えている場合に、その旨を通知するために、保護段数部６００Ｎに対して１つのパルス信号を出力する。保護段数部６００Ｎは、所定期間内に、保護段数を越える数のパルスが検出された場合に、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを遮断することによって入力回路２００Ｎをハイインピーダンス状態にし、入力回路２００Ｎに過電流が流れないようにする。
【００２９】
デコーダ部５００Ｎと保護段数部６００Ｎとは、ＪＴＡＧポート経由でパーソナルコンピュータ３０によって状態がモニタされることが可能なＪＴＡＧ用モニタレジスタ部９００に接続されている。デコーダ部５００Ｎでカウントされた論理反転のカウント値と、保護段数部６００Ｎが制御するスイッチ８００Ｎのスイッチング状態とが、ＪＴＡＧ用モニタレジスタ９００に設定される。従って、パーソナルコンピュータ３０は、ＪＴＡＧ用モニタレジスタ９００を介して、カウント値とスイッチング状態とをモニタすることができる。モニタは、主にデバイス１０の評価において使用される。なお、ＪＴＡＧ用モニタレジスタ９００に設定されるスイッチング状態は、保護段数部６００Ｎの判定処理の判定結果に相当する。
【００３０】
スイッチ８００Ｎのスイッチング状態は、入力回路２００Ｎに入力される信号の状態が正常か否か判断するために使用される。すなわち、スイッチング状態がオフ状態であれば、アラーム状態（ＡＬＭ状態）であると判定され、スイッチング状態がオン状態であれば、正常状態であると判定される。また、デコーダ部５００Ｎでカウントされた論理反転のカウント値は、デバイス１０の内部における入力信号の振る舞いを確認するために使用される。
【００３１】
次に、図４のフローチャートを参照して、入力保護回路の動作を説明する。以下、不定検出回路部４００Ｎの動作を説明するが、不定検出回路部４００１〜４００（Ｎ−１）も、不定検出回路部４００Ｎと同様に動作する。
【００３２】
対向デバイス２０から出力された信号１００Ｎは、入力回路２００Ｎに入力される。
【００３３】
不定検出回路部４００Ｎにおいて、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、動作クロック信号４２０Ｎの半周期に期間において、順次、配線３００Ｎにおける信号の論理反転を検出する（ステップＳ１：図３参照）。
【００３４】
動作クロック信号４２０Ｎの半周期の期間が経過すると、デコーダ部５００Ｎは、各ＥＮ信号４１１Ｎ〜４１ＭＮのうちのローレベルになっている信号の数を計数する。例えば、各ＥＮ信号４１１Ｎ〜４１ＭＮの配列において、ローレベルを「１」と捉えハイレベルを「０」と捉え、「１」の数を集計する。そして、計数の結果であるカウント値が所定のしきい値を越えているか否か判断する（ステップＳ２）。カウント値が所定のしきい値を越えている場合には、デコーダ部５００Ｎは、保護段数部６００Ｎにパルス信号を出力する。
【００３５】
カウント値が所定のしきい値以下である場合には、デコーダ部５００Ｎは、ＪＴＡＧ用モニタレジスタ９００に、論理反転の値の状態（ステータス）を設定し、かつ、カウント値の最悪値（例えば、最大値）をＪＴＡＧ用モニタレジスタ９００に残す（ステップＳ３）。例えば、この時点でのカウント値が既にＪＴＡＧ用モニタレジスタ９００に設定されているカウント値よりも大きい場合に、ＪＴＡＧ用モニタレジスタ９００に設定されているカウント値を、この時点でのカウント値で更新する。そして、ステップＳ７に移行する。
【００３６】
また、カウント値が所定のしきい値を越えている場合にも、デコーダ部５００Ｎは、ＪＴＡＧ用モニタレジスタ９００に、論理反転の値の状態（ステータス）を設定し、かつ、カウント値の最悪値をＪＴＡＧ用モニタレジスタ９００に残す（ステップＳ４）。そして、保護段数部６００Ｎは、デコーダ部５００Ｎからパルス信号が出力されたことに応じて、保護段数カウンタの値を１増やす（ステップＳ５）。
【００３７】
最初にステップＳ１の処理を開始してからあらかじめ決められている所定期間が経過していない場合には、あらためてステップＳ１以降の処理が実行される（ステップＳ６）。
【００３８】
所定期間が経過している場合には、保護段数部６００Ｎは、保護段数カウンタの値があらかじめ決められている保護段数よりも大きいか否か判定する（ステップＳ７）。保護段数カウンタの値が保護段数以下である場合には、保護段数部６００Ｎは、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを導通状態に維持する（ステップＳ８）。なお、保護段数カウンタは任意の時点でリセット可能であり、例えば、所定期間が経過したときにリセットされる。
【００３９】
保護段数カウンタの値が保護段数よりも大きい場合には、保護段数部６００Ｎは、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを遮断状態にする。また、ＪＴＡＧ用モニタレジスタ９００に、ＡＬＭ状態であることを設定する（ステップＳ９）。
【００４０】
以上に説明したように、この実施形態では、アナログ電流検出回路なしで、不定な入力信号によってデバイスに過電流が流れることを防止することができる。すなわち、全入力端子に過電流検出用のアナログ回路を実装する必要はなく、設計が簡素化される。また、ユーザが検出を必要とする入力端子について、個々に過電流検出を行うことができる。
【００４１】
また、入力端子の不定接続が生じていないかや、入力信号の振る舞いが異常になっていないかを、パーソナルコンピュータ３０を用いてモニタすることができ、デバイス１０に生じた問題を早期に解決することができる。
【００４２】
図５は、入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。図５に示すように、半導体集積回路１Ａは、ディジタル信号である入力信号が入力される入力回路１１（図１に示す入力回路２００１〜２００Ｎに相当）と、入力回路１１に電流を供給する電流供給源１と、入力回路１１に過電流が流れないようにする処理を行う入力保護回路２とを備え、入力保護回路２は、入力回路１１と電流供給源１２との間に設けられているスイッチ回路２１（図１に示すスイッチ８００１〜８００Ｎに相当）と、入力信号１１における所定時間内の論理レベルの変化を検出するレベル変化検出回路２２（図２に示す非同期ラッチ回路４０１Ｎ〜４０１Ｎに相当）と、レベル変化検出回路２２が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路２３（図２に示すデコーダ部４１１Ｎ〜４１ＭＮに相当）と、レベル変化判定回路２３が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路２１を遮断状態に設定する異常判定回路２４（図１に示す保護段数部４１１Ｎ〜４１ＭＮに相当）とを含む。
【００４３】
図６は、入力保護回路を内蔵する他の態様の半導体集積回路の主要部を示すブロック図である。図６に示すように、半導体集積回路１Ｂは、図５に示された構成要素に加えて、レベル変化判定回路２３による計数値と、異常判定回路２４の判定結果とを記憶するレジスタ２５が設けられている。
【００４４】
また、上記の実施の形態には、以下のように構成された入力保護回路が含まれている。
【００４５】
（１）レベル変化検出回路２２が、入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベル（ハイレベルまたはローレベル）の信号をラッチ出力する複数のラッチ回路を含み、複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする入力保護回路。
【００４６】
（２）さらに、複数のラッチ回路の各々が、所定周波数のクロック信号によってリセットされるように構成されている入力保護回路。なお、所定周波数は、入力保護回路の動作周波数よりも低く、かつ、所定周波数の逆数すなわち周期は、入力信号に現れると想定される論理変化の平均的な周期よりも長いことが好ましい。
【００４７】
（３）レベル変化判定回路２２が、複数の計数値のうちの最大値をレジスタ２５に設定するように構成されている入力保護回路。そのような構成によれば、レジスタ２５の内容がモニタされるときに、異常判定回路２４が異常と判定していない場合でも、デバイスの状態をある程度把握することができる。
【産業上の利用可能性】
【００４８】
本発明は、プログラマブルな半導体集積回路を始めとする半導体集積回路一般に適用可能である。
【符号の説明】
【００４９】
１Ａ，１Ｂ 半導体集積回路
２ 入力保護回路
１０ デバイス
１１ 入力回路
１２ 電流供給源
２０ 対向デバイス
２１ スイッチ回路
２２ レベル変化検出回路
２３ レベル変化判定回路
２４ 異常判定回路
２５ レジスタ
３０ パーソナルコンピュータ
１００１〜１００Ｎ 信号
２００１〜２００Ｎ 入力回路
３００１〜３００Ｎ 配線
４００１〜４００Ｎ 不定検出回路部
４０１Ｎ〜４０ＭＮ 非同期ラッチ回路
４１１Ｎ〜４１ＭＮ ＥＮ信号
４２０Ｎ 動作クロック信号
５００１〜５００Ｎ デコーダ部
６００１〜６００Ｎ 保護段数部
７００１〜配線７００Ｎ 配線
８００１〜８００Ｎ スイッチ
９００ ＪＴＡＧモニタ用レジスタ部
【技術分野】
【０００１】
本発明は、集積回路に内蔵され、入力信号の異常を検出して入力回路に過電流が流れないようにする処理を行う入力保護回路、および入力保護回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル回路である半導体集積回路（以下、デバイスという。）の入力信号の電位が不定になったり、非常に短い期間でデータの変化が生ずるノイズが入力信号に加わったりすると、入力端子に接続されている入力回路としてのＣＭＯＳ回路が高速のスイッチング動作を行って過大な電流が流れ、デバイスに誤動作を生じさせたりデバイスの故障が生ずる可能性がある（例えば、特許文献１参照。）。そのような可能性をなくすために、アナログ回路による過電流検出回路が内蔵されたデバイスが用いられることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−６１８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、アナログ回路による過電流検出回路を採用する場合には、全ての入力端子に対してアナログ回路を設けることが要請される。すなわち、各入力バッファの近傍にアナログ回路を設けることが求められ、デバイスの設計が困難になるという課題がある。
【０００５】
そこで、本発明は、全ての入力端子に対してアナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる入力保護回路、および入力保護回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による入力保護回路は、ディジタル信号である入力信号が入力される入力回路と当該入力回路に電流を供給する電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを備えたことを特徴とする。
【０００７】
本発明による半導体集積回路は、ディジタル信号である入力信号が入力される入力回路と、当該入力回路に電流を供給する電流供給源と、入力回路に過電流が流れないようにする処理を行う入力保護回路とを備えた半導体集積回路であって、入力保護回路が、入力回路と電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】入力保護回路が搭載されたデバイスを対向デバイスおよびパーソナルコンピュータとともに示すブロック図である。
【図２】不定検出回路部の構成例を示すブロック図である。
【図３】入力保護回路の動作を説明するためのタイミング図である。
【図４】入力保護回路の動作を示すフローチャートである。
【図５】入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。
【図６】他の態様の入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明による入力保護回路が搭載されたデバイス１０を対向デバイス２０およびパーソナルコンピュータ３０とともに示すブロック図である。図１に示す例において、デバイス１０は、対向デバイス２０から信号を入力する。パーソナルコンピュータ３０は、ＪＴＡＧ（Joint European Test Action Group）ポートを介してデバイスの動作を検証する。
【００１１】
図１に示すように、デバイス１０において、対向デバイス２０からデバイス１０に対して出力された信号１００１〜１００Ｎが、入力回路２００１〜２００Ｎに入力される。なお、Ｎは、任意の自然数である。入力回路２００１〜２００Ｎから、配線３００１〜３００Ｎで入力信号がデバイス１０の内部の回路に伝達される。また、配線３００１〜３００Ｎの各々は、対応する不定検出回路部４００１〜４００Ｎにも接続されている。
【００１２】
不定検出回路部４００１〜４００Ｎは、対応する配線３００１〜３００Ｎにおける信号の論理反転を検出すると、その旨を示す信号を、対応するデコーダ部５００１〜５００Ｎに出力する。デコーダ部５００１〜５００Ｎは、不定検出回路部４００１〜４００Ｎから出力された論理反転を検出したことを示す信号の数、すなわち論理反転の回数のカウント値を、あらかじめ決められているしきい値と比較する。そして、カウント値がしきい値を越えたときに、対応するデコーダ部５００１〜５００Ｎに接続された保護段数部６００１〜６００Ｎに対して、１つのパルス信号を出力する。
【００１３】
保護段数部６００１〜６００Ｎは、配線７００１〜配線７００Ｎによって、入力回路２００１〜２００Ｎに接続される電流供給源のスイッチ８００１〜８００Ｎに接続されている。また、デコーダ部５００１〜５００Ｎおよび保護段数部６００１〜６００Ｎは、ＪＴＡＧモニタ用レジスタ部９００にも接続されている。
【００１４】
保護段数部６００１〜６００Ｎは、対応するデコーダ部５００１〜５００Ｎから入力されるパルス信号の数を、所定期間に亘って計数する。そして、計数値があらかじめ決められている値以上である場合に、対応する電流供給源のスイッチ８００１〜８００Ｎを遮断状態にする。
【００１５】
なお、不定検出回路部４００１〜４００Ｎと、デコーダ部５００１〜５００Ｎと、保護段数部６００１〜６００Ｎとは、入力信号異常検出回路を構成する。また、入力保護回路は、入力信号異常検出回路と、スイッチ８００１〜８００Ｎとを含む。図１には、入力保護回路が、ＪＴＡＧモニタ用レジスタ部９００も含む構成が示されている。
【００１６】
また、この実施形態では、不定検出回路部４００１〜４００Ｎに、入力回路２００１〜２００Ｎの出力側から入力信号が入力されるが、入力回路２００１〜２００Ｎの入力側から不定検出回路部４００１〜４００Ｎに入力信号が入力されるようにしてもよい。
【００１７】
図２は、不定検出回路部４００Ｎの構成例を示すブロック図である。なお、不定検出回路部４００１〜４００（Ｎ−１）の各々も、図２に示されるように構成される。
【００１８】
図２に示すように、不定検出回路部４００Ｎにおいて、配線３００Ｎは非同期ラッチ回路４０１Ｎ〜４０ＭＮに接続されている。各非同期ラッチ回路４０１Ｎ〜４０ＭＮから出力されるＥＮ信号４１１Ｎ〜４１ＭＮは、デコーダ部５００Ｎに入力される。なお、Ｍは、任意の自然数である。
【００１９】
次に、入力保護回路の動作の原理を図３のタイミング図を参照して説明する。
対向デバイスから出力された信号が不定になった場合（ハイレベルでもなくローレベルでもない状態になった場合）、図３（Ａ）に示すように、入力回路２００Ｎにおいて論理が高速スイッチングされ、配線３００Ｎにおける信号に高速な論理反転が生ずる。不定検出回路部４００Ｎにおける非同期ラッチ回路４０１Ｎ〜４０ＭＮは、配線３００Ｎにおける信号の論理反転を検出する。なお、配線３００Ｎにおける信号に生ずる高速な論理反転は、ノイズに起因することもある。
【００２０】
例えば、非同期ラッチ回路４０１Ｎ〜４０ＭＮのイネーブル端子ＥＮは、ローレベルでアサートになるとする。また、非同期ラッチ回路４０１Ｎ〜４０ＭＮの出力である各ＥＮ信号４１１Ｎ〜４１ＭＮの初期値はハイレベルであるとする。また、配線３００Ｎは、各非同期ラッチ回路４０１Ｎ〜４０ＭＮのデータ端子Ｄａに接続されている。
【００２１】
非同期ラッチ回路４０１Ｎは配線３００Ｎにおける信号がローレベルである場合には、出力であるＥＮ信号４１１Ｎをローレベルにする回路である（図３（Ｂ）参照）。ＥＮ信号４１１Ｎは、デコーダ部５００Ｎにも入力される。
【００２２】
次段の非同期ラッチ回路４０２Ｎは、ＥＮ信号４１１Ｎがローレベルの状態である場合において、データ端子Ｄａの論理レベルがハイレベルになると、出力であるＥＮ信号４１２Ｎをローレベルにする回路である（図３（Ｃ）参照）。ＥＮ信号４１２Ｎは、デコーダ部５００Ｎにも入力される。
【００２３】
次々段の非同期ラッチ回路４０３Ｎは、ＥＮ信号４１２Ｎがローレベルの状態である場合において、データ端子Ｄａの論理レベルがローレベルになると、出力であるＥＮ信号４１３Ｎをローレベルにする回路である（図３（Ｄ）参照）。ＥＮ信号４１３Ｎは、デコーダ部５００Ｎにも入力される。
【００２４】
同様に、非同期ラッチ回路４０３Ｎよりも後の段の非同期ラッチ回路４０４Ｎ〜４０ＭＮにおける偶数段の非同期ラッチ回路は、入力されるＥＮ信号がローレベルの状態である場合において、データ端子Ｄａの論理レベルがハイレベルになると、ＥＮ信号をローレベルにする。また、奇数段の非同期ラッチ回路は、入力されるＥＮ信号がローレベルの状態である場合において、データ端子Ｄａの論理レベルがローレベルになると、ＥＮ信号をローレベルにする。各非同期ラッチ回路から出力されるＥＮ信号は、次段の非同期ラッチ回路のイネーブル端子ＥＮに入力されるとともに、デコーダ部５００Ｎに入力される。
【００２５】
なお、この実施形態では、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、出力の初期レベルがハイレベルであって、配線３００Ｎに生じた論理反転を検出すると出力をローレベルにするが、出力の初期レベルがローレベルであって、配線３００Ｎに生じた論理反転を検出すると出力をハイレベルにするように構成されていてもよい。
【００２６】
また、図３に示すように、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、動作クロック信号４２０Ｎがハイレベルになることによってリセットされ、ラッチが解除される。
【００２７】
例えば、動作クロック信号４２０Ｎの周波数が１０ＭＨｚであって、不定検出回路部４００Ｎの動作速度が２ｎｓに相当する速度である（例えば、２ｎｓのクロック信号に同期して動作する。）場合には、不定検出回路部４００Ｎは、動作クロック信号４２０Ｎの１周期におけるアサート期間である５０ｎｓ（１周期の半分の期間）において、配線３００Ｎにおける信号の論理反転を最大２５回検出できる。
【００２８】
デコーダ部５００Ｎは、各ＥＮ信号４１１Ｎ〜４１ＭＮを入力し、動作クロック信号４２０Ｎの半周期内で、ローレベルになっている入力信号の数をカウントすることによって、生じた論理反転の回数をカウントし、カウント値をデコードする。そして、カウント値が所定値を越えている場合に、その旨を通知するために、保護段数部６００Ｎに対して１つのパルス信号を出力する。保護段数部６００Ｎは、所定期間内に、保護段数を越える数のパルスが検出された場合に、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを遮断することによって入力回路２００Ｎをハイインピーダンス状態にし、入力回路２００Ｎに過電流が流れないようにする。
【００２９】
デコーダ部５００Ｎと保護段数部６００Ｎとは、ＪＴＡＧポート経由でパーソナルコンピュータ３０によって状態がモニタされることが可能なＪＴＡＧ用モニタレジスタ部９００に接続されている。デコーダ部５００Ｎでカウントされた論理反転のカウント値と、保護段数部６００Ｎが制御するスイッチ８００Ｎのスイッチング状態とが、ＪＴＡＧ用モニタレジスタ９００に設定される。従って、パーソナルコンピュータ３０は、ＪＴＡＧ用モニタレジスタ９００を介して、カウント値とスイッチング状態とをモニタすることができる。モニタは、主にデバイス１０の評価において使用される。なお、ＪＴＡＧ用モニタレジスタ９００に設定されるスイッチング状態は、保護段数部６００Ｎの判定処理の判定結果に相当する。
【００３０】
スイッチ８００Ｎのスイッチング状態は、入力回路２００Ｎに入力される信号の状態が正常か否か判断するために使用される。すなわち、スイッチング状態がオフ状態であれば、アラーム状態（ＡＬＭ状態）であると判定され、スイッチング状態がオン状態であれば、正常状態であると判定される。また、デコーダ部５００Ｎでカウントされた論理反転のカウント値は、デバイス１０の内部における入力信号の振る舞いを確認するために使用される。
【００３１】
次に、図４のフローチャートを参照して、入力保護回路の動作を説明する。以下、不定検出回路部４００Ｎの動作を説明するが、不定検出回路部４００１〜４００（Ｎ−１）も、不定検出回路部４００Ｎと同様に動作する。
【００３２】
対向デバイス２０から出力された信号１００Ｎは、入力回路２００Ｎに入力される。
【００３３】
不定検出回路部４００Ｎにおいて、非同期ラッチ回路４０１Ｎ〜４０ＭＮは、動作クロック信号４２０Ｎの半周期に期間において、順次、配線３００Ｎにおける信号の論理反転を検出する（ステップＳ１：図３参照）。
【００３４】
動作クロック信号４２０Ｎの半周期の期間が経過すると、デコーダ部５００Ｎは、各ＥＮ信号４１１Ｎ〜４１ＭＮのうちのローレベルになっている信号の数を計数する。例えば、各ＥＮ信号４１１Ｎ〜４１ＭＮの配列において、ローレベルを「１」と捉えハイレベルを「０」と捉え、「１」の数を集計する。そして、計数の結果であるカウント値が所定のしきい値を越えているか否か判断する（ステップＳ２）。カウント値が所定のしきい値を越えている場合には、デコーダ部５００Ｎは、保護段数部６００Ｎにパルス信号を出力する。
【００３５】
カウント値が所定のしきい値以下である場合には、デコーダ部５００Ｎは、ＪＴＡＧ用モニタレジスタ９００に、論理反転の値の状態（ステータス）を設定し、かつ、カウント値の最悪値（例えば、最大値）をＪＴＡＧ用モニタレジスタ９００に残す（ステップＳ３）。例えば、この時点でのカウント値が既にＪＴＡＧ用モニタレジスタ９００に設定されているカウント値よりも大きい場合に、ＪＴＡＧ用モニタレジスタ９００に設定されているカウント値を、この時点でのカウント値で更新する。そして、ステップＳ７に移行する。
【００３６】
また、カウント値が所定のしきい値を越えている場合にも、デコーダ部５００Ｎは、ＪＴＡＧ用モニタレジスタ９００に、論理反転の値の状態（ステータス）を設定し、かつ、カウント値の最悪値をＪＴＡＧ用モニタレジスタ９００に残す（ステップＳ４）。そして、保護段数部６００Ｎは、デコーダ部５００Ｎからパルス信号が出力されたことに応じて、保護段数カウンタの値を１増やす（ステップＳ５）。
【００３７】
最初にステップＳ１の処理を開始してからあらかじめ決められている所定期間が経過していない場合には、あらためてステップＳ１以降の処理が実行される（ステップＳ６）。
【００３８】
所定期間が経過している場合には、保護段数部６００Ｎは、保護段数カウンタの値があらかじめ決められている保護段数よりも大きいか否か判定する（ステップＳ７）。保護段数カウンタの値が保護段数以下である場合には、保護段数部６００Ｎは、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを導通状態に維持する（ステップＳ８）。なお、保護段数カウンタは任意の時点でリセット可能であり、例えば、所定期間が経過したときにリセットされる。
【００３９】
保護段数カウンタの値が保護段数よりも大きい場合には、保護段数部６００Ｎは、入力回路２００Ｎにおける電流供給源のスイッチ８００Ｎを遮断状態にする。また、ＪＴＡＧ用モニタレジスタ９００に、ＡＬＭ状態であることを設定する（ステップＳ９）。
【００４０】
以上に説明したように、この実施形態では、アナログ電流検出回路なしで、不定な入力信号によってデバイスに過電流が流れることを防止することができる。すなわち、全入力端子に過電流検出用のアナログ回路を実装する必要はなく、設計が簡素化される。また、ユーザが検出を必要とする入力端子について、個々に過電流検出を行うことができる。
【００４１】
また、入力端子の不定接続が生じていないかや、入力信号の振る舞いが異常になっていないかを、パーソナルコンピュータ３０を用いてモニタすることができ、デバイス１０に生じた問題を早期に解決することができる。
【００４２】
図５は、入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。図５に示すように、半導体集積回路１Ａは、ディジタル信号である入力信号が入力される入力回路１１（図１に示す入力回路２００１〜２００Ｎに相当）と、入力回路１１に電流を供給する電流供給源１と、入力回路１１に過電流が流れないようにする処理を行う入力保護回路２とを備え、入力保護回路２は、入力回路１１と電流供給源１２との間に設けられているスイッチ回路２１（図１に示すスイッチ８００１〜８００Ｎに相当）と、入力信号１１における所定時間内の論理レベルの変化を検出するレベル変化検出回路２２（図２に示す非同期ラッチ回路４０１Ｎ〜４０１Ｎに相当）と、レベル変化検出回路２２が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路２３（図２に示すデコーダ部４１１Ｎ〜４１ＭＮに相当）と、レベル変化判定回路２３が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路２１を遮断状態に設定する異常判定回路２４（図１に示す保護段数部４１１Ｎ〜４１ＭＮに相当）とを含む。
【００４３】
図６は、入力保護回路を内蔵する他の態様の半導体集積回路の主要部を示すブロック図である。図６に示すように、半導体集積回路１Ｂは、図５に示された構成要素に加えて、レベル変化判定回路２３による計数値と、異常判定回路２４の判定結果とを記憶するレジスタ２５が設けられている。
【００４４】
また、上記の実施の形態には、以下のように構成された入力保護回路が含まれている。
【００４５】
（１）レベル変化検出回路２２が、入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベル（ハイレベルまたはローレベル）の信号をラッチ出力する複数のラッチ回路を含み、複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする入力保護回路。
【００４６】
（２）さらに、複数のラッチ回路の各々が、所定周波数のクロック信号によってリセットされるように構成されている入力保護回路。なお、所定周波数は、入力保護回路の動作周波数よりも低く、かつ、所定周波数の逆数すなわち周期は、入力信号に現れると想定される論理変化の平均的な周期よりも長いことが好ましい。
【００４７】
（３）レベル変化判定回路２２が、複数の計数値のうちの最大値をレジスタ２５に設定するように構成されている入力保護回路。そのような構成によれば、レジスタ２５の内容がモニタされるときに、異常判定回路２４が異常と判定していない場合でも、デバイスの状態をある程度把握することができる。
【産業上の利用可能性】
【００４８】
本発明は、プログラマブルな半導体集積回路を始めとする半導体集積回路一般に適用可能である。
【符号の説明】
【００４９】
１Ａ，１Ｂ 半導体集積回路
２ 入力保護回路
１０ デバイス
１１ 入力回路
１２ 電流供給源
２０ 対向デバイス
２１ スイッチ回路
２２ レベル変化検出回路
２３ レベル変化判定回路
２４ 異常判定回路
２５ レジスタ
３０ パーソナルコンピュータ
１００１〜１００Ｎ 信号
２００１〜２００Ｎ 入力回路
３００１〜３００Ｎ 配線
４００１〜４００Ｎ 不定検出回路部
４０１Ｎ〜４０ＭＮ 非同期ラッチ回路
４１１Ｎ〜４１ＭＮ ＥＮ信号
４２０Ｎ 動作クロック信号
５００１〜５００Ｎ デコーダ部
６００１〜６００Ｎ 保護段数部
７００１〜配線７００Ｎ 配線
８００１〜８００Ｎ スイッチ
９００ ＪＴＡＧモニタ用レジスタ部
【特許請求の範囲】
【請求項１】
ディジタル信号である入力信号が入力される入力回路と当該入力回路に電流を供給する電流供給源との間に設けられているスイッチ回路と、
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路と
を備えたことを特徴とする入力保護回路。
【請求項２】
レベル変化検出回路は、
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項１記載の入力保護回路。
【請求項３】
複数のラッチ回路の各々は、所定周波数のクロック信号によってリセットされる
請求項２記載の入力保護回路。
【請求項４】
レベル変化判定回路による計数値と、異常判定回路の判定結果とを記憶するレジスタを備えた
請求項１から請求項３のうちのいずれか１項に記載の入力保護回路。
【請求項５】
レベル変化判定回路は、複数の計数値のうちの最大値をレジスタに設定する
請求項４記載の入力保護回路。
【請求項６】
ディジタル信号である入力信号が入力される入力回路と、当該入力回路に電流を供給する電流供給源と、入力回路に過電流が流れないようにする処理を行う入力保護回路とを備えた半導体集積回路であって、
前記入力保護回路は、
前記入力回路と前記電流供給源との間に設けられているスイッチ回路と、
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路とを含む
ことを特徴とする半導体集積回路。
【請求項７】
入力保護回路におけるレベル変化検出回路は、
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項６記載の半導体集積回路。
【請求項８】
入力保護回路は、レベル変化判定回路による計数値と、異常判定回路の判定結果とを記憶するレジスタを含む
請求項６または請求項７記載の半導体集積回路。
【請求項１】
ディジタル信号である入力信号が入力される入力回路と当該入力回路に電流を供給する電流供給源との間に設けられているスイッチ回路と、
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路と
を備えたことを特徴とする入力保護回路。
【請求項２】
レベル変化検出回路は、
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項１記載の入力保護回路。
【請求項３】
複数のラッチ回路の各々は、所定周波数のクロック信号によってリセットされる
請求項２記載の入力保護回路。
【請求項４】
レベル変化判定回路による計数値と、異常判定回路の判定結果とを記憶するレジスタを備えた
請求項１から請求項３のうちのいずれか１項に記載の入力保護回路。
【請求項５】
レベル変化判定回路は、複数の計数値のうちの最大値をレジスタに設定する
請求項４記載の入力保護回路。
【請求項６】
ディジタル信号である入力信号が入力される入力回路と、当該入力回路に電流を供給する電流供給源と、入力回路に過電流が流れないようにする処理を行う入力保護回路とを備えた半導体集積回路であって、
前記入力保護回路は、
前記入力回路と前記電流供給源との間に設けられているスイッチ回路と、
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路とを含む
ことを特徴とする半導体集積回路。
【請求項７】
入力保護回路におけるレベル変化検出回路は、
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項６記載の半導体集積回路。
【請求項８】
入力保護回路は、レベル変化判定回路による計数値と、異常判定回路の判定結果とを記憶するレジスタを含む
請求項６または請求項７記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２２２７８９（Ｐ２０１１−２２２７８９Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９１０４５（Ｐ２０１０−９１０４５）
【出願日】平成２２年４月１２日（２０１０．４．１２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月１２日（２０１０．４．１２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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