入力回路
【課題】高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路を提供する。
【解決手段】入力回路は、高電源電位が入力される入力端子とグランド端子との間に接続された抵抗と、抵抗中の第１ノードに接続された第２ノードと、第２ノードと第３ノードとの間に接続されたインバータと、抵抗を通した入力端子とグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチと、を備える。ターゲット反転電位は、インバータの反転電位よりも高い。入力端子の電位がターゲット反転電位の場合、第２ノードの電位がその反転電位となる。第２ノードの電位が反転電位より低い場合、インバータは低電源電位を第３ノードに出力し、且つ、スイッチは上記の電気的接続をＯＮする。一方、第２ノードの電位が反転電位より高い場合、インバータはグランド電位を第３ノードに出力し、且つ、スイッチは上記の電気的接続をＯＦＦする。
【解決手段】入力回路は、高電源電位が入力される入力端子とグランド端子との間に接続された抵抗と、抵抗中の第１ノードに接続された第２ノードと、第２ノードと第３ノードとの間に接続されたインバータと、抵抗を通した入力端子とグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチと、を備える。ターゲット反転電位は、インバータの反転電位よりも高い。入力端子の電位がターゲット反転電位の場合、第２ノードの電位がその反転電位となる。第２ノードの電位が反転電位より低い場合、インバータは低電源電位を第３ノードに出力し、且つ、スイッチは上記の電気的接続をＯＮする。一方、第２ノードの電位が反転電位より高い場合、インバータはグランド電位を第３ノードに出力し、且つ、スイッチは上記の電気的接続をＯＦＦする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位信号を低電位信号に変換する入力回路に関する。
【背景技術】
【０００２】
特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電圧ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。
【０００３】
特許文献２（特開平６−３２６５９３号公報）は、半導体集積回路を開示している。その半導体集積回路は、ＮＭＯＳトランジスタ、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタのソースは外部パッドに接続され、そのゲートは電源電圧端子に接続され、そのバックゲートはグランド端子に接続される。第１のＰＭＯＳトランジスタのソース及びバックゲートは外部パッドに接続され、そのドレイン及びゲートは互いに接続される。第２のＰＭＯＳトランジスタのバックゲートは外部パッドに接続され、そのソースは第１のＰＭＯＳトランジスタのドレインに接続され、そのドレイン及びゲートはＮＭＯＳトランジスタのドレインに接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７７０１６号公報
【特許文献２】特開平６−３２６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位ＶＣＣＨ（Ｈｉｇｈ）であるとき、出力信号である低電位信号の電位レベルはグランド電位ＧＮＤ（Ｌｏｗ）である。一方、入力信号である高電位信号の電位レベルがグランド電位ＧＮＤ（Ｌｏｗ）であるとき、出力信号である低電位信号の電位レベルは低電源電位ＶＣＣＬ（Ｈｉｇｈ）である。入力信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいは、ＨｉｇｈレベルからＬｏｗレベルへ徐々に変化する際、出力信号の電位レベル（論理レベル）は、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、「ターゲット反転電位」と参照される。
【０００６】
グランド電位ＧＮＤと高電源電位ＶＣＣＨとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル（例えば、ＶＣＣＨ／２）に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。
【０００７】
高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の１つの観点において、入力回路（１）が提供される。その入力回路（１）は、グランド電位（ＧＮＤ）が印加されるグランド端子と、グランド電位（ＧＮＤ）と第１電源電位（ＶＣＣＨ）との間で電位が変動する入力信号が入力される入力端子（ＩＮ）と、を備える。入力回路（１）は更に、入力端子（ＩＮ）とグランド端子との間に接続され、中間ノードとして第１ノード（１１）を有する抵抗（１０）を備える。入力回路（１）は更に、第１ノード（１１）に接続された第２ノード（２１）と、入力が第２ノード（２１）に接続され出力が第３ノード（３１）に接続されたインバータ（３０）と、を備える。入力回路（１）は更に、第３ノード（３１）の電位に応じて、抵抗（１０）を通した入力端子（ＩＮ）とグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチ（Ｎ１３）を備える。
【００１０】
ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、インバータ（３０）の反転電位（Ｖｔｉｎｖ）よりも高い。抵抗（１０）は、入力端子（ＩＮ）の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）の場合に第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）となるように構成される。
【００１１】
第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より低い場合、インバータ（３０）は、第１電源電位（ＶＣＣＨ）より低い第２電源電位（ＶＣＣＬ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＮする。一方、第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より高い場合、インバータ（３０）は、グランド電位（ＧＮＤ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＦＦする。
【００１２】
本発明に係る入力回路（１）は、更に、次のように構成されてもよい。
【００１３】
入力回路（１）は、第１ノード（１１）と第２ノード（２１）との間に介在する第１ＮＭＯＳトランジスタ（Ｎ２０）を更に備えてもよい。その第１ＮＭＯＳトランジスタ（Ｎ２０）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１４】
抵抗（１０）は、ＰＭＯＳトランジスタ（Ｐ１１）を有していてもよい。そのＰＭＯＳトランジスタ（Ｐ１１）のソース及びバックゲートは、入力端子（ＩＮ）に接続される。また、そのＰＭＯＳトランジスタ（Ｐ１１）のドレイン及びゲートは、第１ノード（１１）に接続される。
【００１５】
抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）を有していてもよい。その第２ＮＭＯＳトランジスタ（Ｎ１３）のゲート、ソース及びドレインは、それぞれ、第３ノード（３１）、グランド端子及び第１ノード（１１）に接続される。この第２ＮＭＯＳトランジスタ（Ｎ１３）が、上記スイッチとして機能する。
【００１６】
抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）のドレインと第１ノード（１１）との間に介在する第３ＮＭＯＳトランジスタ（Ｎ１１）を有してもよい。その第３ＮＭＯＳトランジスタ（Ｎ１１）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１７】
入力回路（１）で用いられるトランジスタの耐圧（Ｖｂ）は、第１電源電位（ＶＣＣＨ）よりも低く、第２電源電位（ＶＣＣＬ）よりも高く、第１電源電位（ＶＣＣＨ）と第２電源電位（ＶＣＣＬ）との差（ＶＣＣＨ−ＶＣＣＬ）より大きい。
【発明の効果】
【００１８】
本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態に係る入力回路の構成を示す回路図である。
【図２】図２は、入力信号がＬｏｗレベルである場合の状態を示す回路図である。
【図３】図３は、入力信号がＨｉｇｈレベルである場合の状態を示す回路図である。
【図４】図４は、各トランジスタに印加される電圧を要約的に示すテーブルである。
【図５】図５は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。
【図６】図６は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。
【図７】図７は、図６中の期間ＰＡにおける状態を示す回路図である。
【図８】図８は、図６中の期間ＰＢにおける状態を示す回路図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明の実施の形態を説明する。
【００２１】
１．構成
図１は、本発明の実施の形態に係る入力回路１の構成を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路１は、入力端子ＩＮ、出力端子ＯＵＴ、可変抵抗部１０、ＮＭＯＳトランジスタＮ２０、及びインバータ３０を備えている。
【００２２】
入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。
【００２３】
１−１．可変抵抗部１０
可変抵抗部１０は、入力端子ＩＮとグランド電位ＧＮＤが印加されるグランド端子との間に接続されている。この可変抵抗部１０は、抵抗分圧により、入力端子ＩＮの電位よりも低い電位を生成することができる。つまり、可変抵抗部１０は、入力信号の電位を降下させる電位降下回路の役割を果たす。
【００２４】
より詳細には、可変抵抗部１０は、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３を備えている。それらＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３は、入力端子ＩＮとグランド端子との間に直列に接続されている。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１との間の接続ノードは、中間ノード１１（第１ノード）である。ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２との間の接続ノードは、中間ノード１２である。ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１３との間の接続ノードは、中間ノード１３である。
【００２５】
ＰＭＯＳトランジスタＰ１１のソースとバックゲートは共に、入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ１１のドレインとゲートは共に、中間ノード１１に接続されている。このような接続により、ＰＭＯＳトランジスタＰ１１は、双方向ダイオードを形成する。よって、中間ノード１１の電位は、入力端子ＩＮの電位から降下する。
【００２６】
ＮＭＯＳトランジスタＮ１１のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１１、中間ノード１２、ＶＣＣＬ端子及びグランド端子に接続されている。ＶＣＣＬ端子には低電源電位ＶＣＣＬが印加される。このように、ＮＭＯＳトランジスタＮ１１は、中間ノード１１と中間ノード１２との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ１１の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ１１のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ１１は、中間ノード１２に高電位が伝搬することを防止する役割を果たす。
【００２７】
ＮＭＯＳトランジスタＮ１２のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１２、中間ノード１３、中間ノード１２及びグランド端子に接続されている。
【００２８】
ＮＭＯＳトランジスタＮ１３のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１３、グランド端子、ノード３１及びグランド端子に接続されている。
【００２９】
１−２．ＮＭＯＳトランジスタＮ２０
可変抵抗部１０の中間ノード１１（第１ノード）は、ＮＭＯＳトランジスタＮ２０を介して、ノード２１（第２ノード）に接続されている。具体的には、ＮＭＯＳトランジスタＮ２０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード２１、中間ノード１１、ＶＣＣＬ端子及びグランド端子に接続されている。このように、ＮＭＯＳトランジスタＮ２０は、中間ノード１１とノード２１との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ２０の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ２０は、ノード２１に高電位が伝搬することを防止する役割を果たす。
【００３０】
１−３．インバータ３０
インバータ３０はバッファであり、その入力及び出力は、それぞれ、ノード２１及びノード３１（第３ノード）に接続されている。より詳細には、インバータ３０は、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０を備えている。ＰＭＯＳトランジスタＰ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ＶＣＣＬ端子、ノード３１、ノード２１及びＶＣＣＬ端子に接続されている。ＮＭＯＳトランジスタＮ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード３１、ノード２１及びグランド端子に接続されている。
【００３１】
インバータ３０の反転電位はＶｔｉｎｖ（例えば、ＶＣＣＬ／２）である。ノード２１の電位が反転電位Ｖｔｉｎｖより低い場合、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、結果として、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。一方、ノード２１の電位が反転電位Ｖｔｉｎｖ１より高い場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、結果として、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。
【００３２】
図１において、ノード３１が、出力端子ＯＵＴと接続されている。但し、ノード３１と出力端子ＯＵＴとの間に、他のインバータが介在していてもよい。
【００３３】
１−４．スイッチ
上述の通り、可変抵抗部１０は、入力端子ＩＮとグランド端子との間に直列に接続されたトランジスタＰ１１、Ｎ１１、Ｎ１２及びＮ１３を備えている。それらのうちＮＭＯＳトランジスタＮ１３のＯＮ／ＯＦＦは、インバータ３０の出力電位であるノード３１の電位によって制御される。具体的には、ノード３１の電位が低電源電位ＶＣＣＬである場合、ＮＭＯＳトランジスタＮ１３はＯＮする。一方、ノード３１の電位がグランド電位ＧＮＤである場合、ＮＭＯＳトランジスタＮ１３はＯＦＦする。
【００３４】
ＮＭＯＳトランジスタＮ１３がＯＮしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。これは、可変抵抗部１０が、入力端子ＩＮとグランド端子との間に接続された「分圧抵抗」として有効に機能することを意味する。一方、ＮＭＯＳトランジスタＮ１３がＯＦＦしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これは、可変抵抗部１０の「分圧抵抗」としての機能が無効化されることを意味する。
【００３５】
すなわち、ＮＭＯＳトランジスタＮ１３は、可変抵抗部１０の分圧抵抗としての機能を有効化／無効化するための「スイッチ」としての役割を果たす。このスイッチ（ＮＭＯＳトランジスタＮ１３）は、ノード３１の電位に応じて、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御する。それにより、可変抵抗部１０の機能が切り替えられる。
【００３６】
尚、上記の例では、可変抵抗部１０のＮＭＯＳトランジスタＮ１３が「スイッチ」としての役割も果たしているが、「スイッチ」の構成はそれに限られない。ノード３１や出力端子ＯＵＴの論理反転に応答して可変抵抗部１０の機能を切り替えることができるのであれば、どのような構成の「スイッチ」でも構わない。例えば、ノード３１の電位の“反転電位”に基づいて、可変抵抗部１０の機能を切り替えるような「スイッチ」でも構わない。ノード３１の電位に基づく場合であっても、その反転電位に基づく場合であっても、「スイッチ」は、ノード３１の電位に応じて可変抵抗部１０の機能を切り替えると言える。
【００３７】
２．定常状態及び耐圧
２−１．ＩＮ＝Ｌｏｗ
図２は、入力信号がＬｏｗレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎはグランド電位ＧＮＤである。
【００３８】
可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位は低電源電位ＶＣＣＬである。よって、ＮＭＯＳトランジスタＮ１３はＯＮし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。この場合、可変抵抗部１０の分圧抵抗としての機能が有効化される。但し、入力電位Ｖｉｎがグランド電位ＧＮＤであるため、中間ノード１１、１２、１３の電位は全てグランド電位ＧＮＤである。
【００３９】
インバータ３０の状態は、次の通りである。ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位と同じであり、グランド電位ＧＮＤである。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。
【００４０】
ノード３１に接続された出力端子ＯＵＴの電位は、低電源電位ＶＣＣＬである。つまり、出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００４１】
２−２．ＩＮ＝Ｈｉｇｈ
図３は、入力信号がＨｉｇｈレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎは高電源電位ＶＣＣＨである。
【００４２】
可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。この場合、可変抵抗部１０の分圧抵抗としての機能が無効化される。また、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。
【００４３】
中間ノード１１の電位は、高電源電位ＶＣＣＨである。但し、厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位は高電源電位ＶＣＣＨから降下する。しかしながら、説明の煩雑化を避けるため、ここではその電位降下の分は省略することにする。
【００４４】
中間ノード１２の電位は、ＮＭＯＳトランジスタＮ１１のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。中間ノード１３の電位は、中間ノード１２の電位と同じ“ＶＣＣＬ−Ｖｔｎ”である。
【００４５】
インバータ３０の状態は、次の通りである。ノード２１の電位は、ＮＭＯＳトランジスタＮ２０のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ３０の反転電位Ｖｔｉｎｖより高いとする。この場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。
【００４６】
ノード３１に接続された出力端子ＯＵＴの電位は、グランド電位ＧＮＤである。つまり、出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。
【００４７】
２−３．耐圧
図４は、図２及び図３で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。
【００４８】
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
【００４９】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００５０】
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
【００５１】
従って、図２及び図３で示された状態を考えた場合、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。従って、製造コストが削減される。
【００５２】
３．遷移状態
次に、入力信号の電位Ｖｉｎが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に変化する場合を考える。
【００５３】
入力電位Ｖｉｎがグランド電位ＧＮＤから増加していくと、ノード２１の電位も増加していく。そして、入力電位Ｖｉｎがあるレベルに達すると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖと等しくなる。この時点での入力電位Ｖｉｎは、以下、「ターゲット反転電位Ｖｔｈ＿ｔａｒｇ」と参照される。このターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。逆に、可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇのときにノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように構成される。尚、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高い（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。
【００５４】
図５は、入力電位Ｖｉｎとノード２１の電位との関係を示している。図５において、横軸が入力電位Ｖｉｎを表し、縦軸がノード２１の電位を表している。また、図６は、各ノードの電位状態を示している。図６において、横軸は入力電位Ｖｉｎを表し、縦軸はノード１１、２１、及び出力端子ＯＵＴのそれぞれの電位を表している。尚、図６中の各電位はＳＰＩＣＥシミュレーションにより得られた。そのＳＰＩＣＥシミュレーションにおいて、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、Ｖｔｉｎｖ＝ＶＣＣＬ／２＝０．９Ｖ、Ｖｔｈ＿ｔａｒｇ＝１．７Ｖに設定された。入力電位Ｖｉｎの変化に伴い、状態の異なる次の２つの期間ＰＡ、ＰＢが順番に現れる。
【００５５】
３−１．期間ＰＡ：Ｖｉｎ＝ＧＮＤ〜Ｖｔｈ＿ｔａｒｇ
期間ＰＡにおいて、入力電位Ｖｉｎは、グランド電位ＧＮＤ以上であり、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）より低い。図７は、この期間ＰＡにおける状態を示している。
【００５６】
図２で示された状態（Ｖｉｎ＝ＧＮＤ）から、入力電位Ｖｉｎが徐々に上昇していく。このとき、ノード３１の電位は、図２で示された状態と同じであり、低電源電位ＶＣＣＬのままである。よって、スイッチとしてのＮＭＯＳトランジスタＮ１３はＯＮのままであり、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮのままでる。可変抵抗部１０の分圧抵抗としての機能が有効であるため、中間ノード１１の電位Ｖｄｉｖは、入力電位Ｖｉｎより低くなる（Ｖｄｉｖ＜Ｖｉｎ）。つまり、可変抵抗部１０は、電位降下回路として働き、入力電位Ｖｉｎを降下させた電位Ｖｄｉｖを出力する。
【００５７】
ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位Ｖｄｉｖと同じである。入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低いため、このときの電位Ｖｄｉｖはインバータ３０の反転電位Ｖｔｉｎｖより低い。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００５８】
３−２．期間ＰＢ：Ｖｉｎ＝Ｖｔｈ＿ｔａｒｇ〜ＶＣＣＨ
期間ＰＢにおいて、入力電位Ｖｉｎは、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）以上である。図８は、この期間ＰＢにおける状態を示している。
【００５９】
入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇを超えると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖを超える。その結果、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。すなわち、ノード３１の論理反転が起こる。この論理反転に応答して、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これにより、可変抵抗部１０の分圧抵抗としての機能が無効化される。
【００６０】
可変抵抗部１０が分圧抵抗として機能しないため、中間ノード１１の電位Ｖ１１は、入力電位Ｖｉｎとほぼ等しくなる。厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位Ｖ１１は入力電位Ｖｉｎから降下する。図６では、その電降下も示されている。
【００６１】
ノード２１の電位Ｖ２１は、電位Ｖ１１の増加と共に増加する。但し、ノード２１の電位Ｖ２１、すなわち、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。つまり、ＮＭＯＳトランジスタＮ２０は、インバータ３０に高電位が伝搬することを防止する役割を果たす。電位“ＶＣＣＬ−Ｖｔｎ”は反転電位Ｖｔｉｎｖより高く、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。
【００６２】
期間ＰＢにおいては、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。それは、ＮＭＯＳトランジスタＮ１３がＯＦＦしており、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦしているからである。
【００６３】
尚、入力信号がＨｉｇｈレベルからＬｏｗレベルに変わる場合の動作は、上記の動作の逆となる。
【００６４】
４．効果
以上に説明されたように、本実施の形態によれば、入力端子ＩＮとインバータ３０との間に可変抵抗部１０が設けられる。この可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低い場合に、その入力電位Ｖｉｎを降下させてインバータ３０の方へ供給する。従って、インバータ３０の出力が論理反転するタイミングでの入力電位Ｖｉｎ、すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高くなる（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。
【００６５】
このようにして、インバータ３０の反転電位Ｖｔｉｎｖよりも高いターゲット反転電位Ｖｔｈ＿ｔａｒｇでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Ｖｔｈ＿ｔａｒｇで動作可能な入力回路１が実現される。その結果、入力端子ＩＮに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。
【００６６】
また、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。可変抵抗部１０を適切に設計することによって、ターゲット反転電位Ｖｔｈ＿ｔａｒｇを所望の値に設定することが可能となる。例えば、ターゲット反転電位Ｖｔｈ＿ｔａｒｇをＶＣＣＨ／２近傍に設定することができる。具体的には、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝ＶＣＣＨ／２）のときに中間ノード１１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように、可変抵抗部１０を設計すればよい。
【００６７】
また、インバータ３０の出力の論理反転に応答して、可変抵抗部１０の分圧抵抗としての機能が無効化される。具体的には、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦされる。これにより、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。
【００６８】
更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路１内の各トランジスタの耐圧Ｖｂは、次の条件を満たせばよい。
【００６９】
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
【００７０】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００７１】
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
【００７２】
従って、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Ｖｂの条件を満足する。低耐圧トランジスタだけで入力回路１を構成することにより、製造コストが削減される。
【００７３】
本実施の形態に係る入力回路１は、例えば、半導体集積回路の入力インターフェース等に適用可能である。
【００７４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００７５】
１ 入力回路
１０ 可変抵抗部
３０ インバータ
ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＣＣＨ 高電源電位
ＶＣＣＬ 低電源電位
【技術分野】
【０００１】
本発明は、高電位信号を低電位信号に変換する入力回路に関する。
【背景技術】
【０００２】
特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電圧ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。
【０００３】
特許文献２（特開平６−３２６５９３号公報）は、半導体集積回路を開示している。その半導体集積回路は、ＮＭＯＳトランジスタ、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタのソースは外部パッドに接続され、そのゲートは電源電圧端子に接続され、そのバックゲートはグランド端子に接続される。第１のＰＭＯＳトランジスタのソース及びバックゲートは外部パッドに接続され、そのドレイン及びゲートは互いに接続される。第２のＰＭＯＳトランジスタのバックゲートは外部パッドに接続され、そのソースは第１のＰＭＯＳトランジスタのドレインに接続され、そのドレイン及びゲートはＮＭＯＳトランジスタのドレインに接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７７０１６号公報
【特許文献２】特開平６−３２６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位ＶＣＣＨ（Ｈｉｇｈ）であるとき、出力信号である低電位信号の電位レベルはグランド電位ＧＮＤ（Ｌｏｗ）である。一方、入力信号である高電位信号の電位レベルがグランド電位ＧＮＤ（Ｌｏｗ）であるとき、出力信号である低電位信号の電位レベルは低電源電位ＶＣＣＬ（Ｈｉｇｈ）である。入力信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいは、ＨｉｇｈレベルからＬｏｗレベルへ徐々に変化する際、出力信号の電位レベル（論理レベル）は、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、「ターゲット反転電位」と参照される。
【０００６】
グランド電位ＧＮＤと高電源電位ＶＣＣＨとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル（例えば、ＶＣＣＨ／２）に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。
【０００７】
高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の１つの観点において、入力回路（１）が提供される。その入力回路（１）は、グランド電位（ＧＮＤ）が印加されるグランド端子と、グランド電位（ＧＮＤ）と第１電源電位（ＶＣＣＨ）との間で電位が変動する入力信号が入力される入力端子（ＩＮ）と、を備える。入力回路（１）は更に、入力端子（ＩＮ）とグランド端子との間に接続され、中間ノードとして第１ノード（１１）を有する抵抗（１０）を備える。入力回路（１）は更に、第１ノード（１１）に接続された第２ノード（２１）と、入力が第２ノード（２１）に接続され出力が第３ノード（３１）に接続されたインバータ（３０）と、を備える。入力回路（１）は更に、第３ノード（３１）の電位に応じて、抵抗（１０）を通した入力端子（ＩＮ）とグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチ（Ｎ１３）を備える。
【００１０】
ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、インバータ（３０）の反転電位（Ｖｔｉｎｖ）よりも高い。抵抗（１０）は、入力端子（ＩＮ）の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）の場合に第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）となるように構成される。
【００１１】
第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より低い場合、インバータ（３０）は、第１電源電位（ＶＣＣＨ）より低い第２電源電位（ＶＣＣＬ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＮする。一方、第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より高い場合、インバータ（３０）は、グランド電位（ＧＮＤ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＦＦする。
【００１２】
本発明に係る入力回路（１）は、更に、次のように構成されてもよい。
【００１３】
入力回路（１）は、第１ノード（１１）と第２ノード（２１）との間に介在する第１ＮＭＯＳトランジスタ（Ｎ２０）を更に備えてもよい。その第１ＮＭＯＳトランジスタ（Ｎ２０）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１４】
抵抗（１０）は、ＰＭＯＳトランジスタ（Ｐ１１）を有していてもよい。そのＰＭＯＳトランジスタ（Ｐ１１）のソース及びバックゲートは、入力端子（ＩＮ）に接続される。また、そのＰＭＯＳトランジスタ（Ｐ１１）のドレイン及びゲートは、第１ノード（１１）に接続される。
【００１５】
抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）を有していてもよい。その第２ＮＭＯＳトランジスタ（Ｎ１３）のゲート、ソース及びドレインは、それぞれ、第３ノード（３１）、グランド端子及び第１ノード（１１）に接続される。この第２ＮＭＯＳトランジスタ（Ｎ１３）が、上記スイッチとして機能する。
【００１６】
抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）のドレインと第１ノード（１１）との間に介在する第３ＮＭＯＳトランジスタ（Ｎ１１）を有してもよい。その第３ＮＭＯＳトランジスタ（Ｎ１１）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１７】
入力回路（１）で用いられるトランジスタの耐圧（Ｖｂ）は、第１電源電位（ＶＣＣＨ）よりも低く、第２電源電位（ＶＣＣＬ）よりも高く、第１電源電位（ＶＣＣＨ）と第２電源電位（ＶＣＣＬ）との差（ＶＣＣＨ−ＶＣＣＬ）より大きい。
【発明の効果】
【００１８】
本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態に係る入力回路の構成を示す回路図である。
【図２】図２は、入力信号がＬｏｗレベルである場合の状態を示す回路図である。
【図３】図３は、入力信号がＨｉｇｈレベルである場合の状態を示す回路図である。
【図４】図４は、各トランジスタに印加される電圧を要約的に示すテーブルである。
【図５】図５は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。
【図６】図６は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。
【図７】図７は、図６中の期間ＰＡにおける状態を示す回路図である。
【図８】図８は、図６中の期間ＰＢにおける状態を示す回路図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明の実施の形態を説明する。
【００２１】
１．構成
図１は、本発明の実施の形態に係る入力回路１の構成を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路１は、入力端子ＩＮ、出力端子ＯＵＴ、可変抵抗部１０、ＮＭＯＳトランジスタＮ２０、及びインバータ３０を備えている。
【００２２】
入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。
【００２３】
１−１．可変抵抗部１０
可変抵抗部１０は、入力端子ＩＮとグランド電位ＧＮＤが印加されるグランド端子との間に接続されている。この可変抵抗部１０は、抵抗分圧により、入力端子ＩＮの電位よりも低い電位を生成することができる。つまり、可変抵抗部１０は、入力信号の電位を降下させる電位降下回路の役割を果たす。
【００２４】
より詳細には、可変抵抗部１０は、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３を備えている。それらＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３は、入力端子ＩＮとグランド端子との間に直列に接続されている。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１との間の接続ノードは、中間ノード１１（第１ノード）である。ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２との間の接続ノードは、中間ノード１２である。ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１３との間の接続ノードは、中間ノード１３である。
【００２５】
ＰＭＯＳトランジスタＰ１１のソースとバックゲートは共に、入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ１１のドレインとゲートは共に、中間ノード１１に接続されている。このような接続により、ＰＭＯＳトランジスタＰ１１は、双方向ダイオードを形成する。よって、中間ノード１１の電位は、入力端子ＩＮの電位から降下する。
【００２６】
ＮＭＯＳトランジスタＮ１１のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１１、中間ノード１２、ＶＣＣＬ端子及びグランド端子に接続されている。ＶＣＣＬ端子には低電源電位ＶＣＣＬが印加される。このように、ＮＭＯＳトランジスタＮ１１は、中間ノード１１と中間ノード１２との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ１１の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ１１のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ１１は、中間ノード１２に高電位が伝搬することを防止する役割を果たす。
【００２７】
ＮＭＯＳトランジスタＮ１２のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１２、中間ノード１３、中間ノード１２及びグランド端子に接続されている。
【００２８】
ＮＭＯＳトランジスタＮ１３のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１３、グランド端子、ノード３１及びグランド端子に接続されている。
【００２９】
１−２．ＮＭＯＳトランジスタＮ２０
可変抵抗部１０の中間ノード１１（第１ノード）は、ＮＭＯＳトランジスタＮ２０を介して、ノード２１（第２ノード）に接続されている。具体的には、ＮＭＯＳトランジスタＮ２０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード２１、中間ノード１１、ＶＣＣＬ端子及びグランド端子に接続されている。このように、ＮＭＯＳトランジスタＮ２０は、中間ノード１１とノード２１との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ２０の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ２０は、ノード２１に高電位が伝搬することを防止する役割を果たす。
【００３０】
１−３．インバータ３０
インバータ３０はバッファであり、その入力及び出力は、それぞれ、ノード２１及びノード３１（第３ノード）に接続されている。より詳細には、インバータ３０は、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０を備えている。ＰＭＯＳトランジスタＰ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ＶＣＣＬ端子、ノード３１、ノード２１及びＶＣＣＬ端子に接続されている。ＮＭＯＳトランジスタＮ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード３１、ノード２１及びグランド端子に接続されている。
【００３１】
インバータ３０の反転電位はＶｔｉｎｖ（例えば、ＶＣＣＬ／２）である。ノード２１の電位が反転電位Ｖｔｉｎｖより低い場合、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、結果として、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。一方、ノード２１の電位が反転電位Ｖｔｉｎｖ１より高い場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、結果として、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。
【００３２】
図１において、ノード３１が、出力端子ＯＵＴと接続されている。但し、ノード３１と出力端子ＯＵＴとの間に、他のインバータが介在していてもよい。
【００３３】
１−４．スイッチ
上述の通り、可変抵抗部１０は、入力端子ＩＮとグランド端子との間に直列に接続されたトランジスタＰ１１、Ｎ１１、Ｎ１２及びＮ１３を備えている。それらのうちＮＭＯＳトランジスタＮ１３のＯＮ／ＯＦＦは、インバータ３０の出力電位であるノード３１の電位によって制御される。具体的には、ノード３１の電位が低電源電位ＶＣＣＬである場合、ＮＭＯＳトランジスタＮ１３はＯＮする。一方、ノード３１の電位がグランド電位ＧＮＤである場合、ＮＭＯＳトランジスタＮ１３はＯＦＦする。
【００３４】
ＮＭＯＳトランジスタＮ１３がＯＮしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。これは、可変抵抗部１０が、入力端子ＩＮとグランド端子との間に接続された「分圧抵抗」として有効に機能することを意味する。一方、ＮＭＯＳトランジスタＮ１３がＯＦＦしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これは、可変抵抗部１０の「分圧抵抗」としての機能が無効化されることを意味する。
【００３５】
すなわち、ＮＭＯＳトランジスタＮ１３は、可変抵抗部１０の分圧抵抗としての機能を有効化／無効化するための「スイッチ」としての役割を果たす。このスイッチ（ＮＭＯＳトランジスタＮ１３）は、ノード３１の電位に応じて、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御する。それにより、可変抵抗部１０の機能が切り替えられる。
【００３６】
尚、上記の例では、可変抵抗部１０のＮＭＯＳトランジスタＮ１３が「スイッチ」としての役割も果たしているが、「スイッチ」の構成はそれに限られない。ノード３１や出力端子ＯＵＴの論理反転に応答して可変抵抗部１０の機能を切り替えることができるのであれば、どのような構成の「スイッチ」でも構わない。例えば、ノード３１の電位の“反転電位”に基づいて、可変抵抗部１０の機能を切り替えるような「スイッチ」でも構わない。ノード３１の電位に基づく場合であっても、その反転電位に基づく場合であっても、「スイッチ」は、ノード３１の電位に応じて可変抵抗部１０の機能を切り替えると言える。
【００３７】
２．定常状態及び耐圧
２−１．ＩＮ＝Ｌｏｗ
図２は、入力信号がＬｏｗレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎはグランド電位ＧＮＤである。
【００３８】
可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位は低電源電位ＶＣＣＬである。よって、ＮＭＯＳトランジスタＮ１３はＯＮし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。この場合、可変抵抗部１０の分圧抵抗としての機能が有効化される。但し、入力電位Ｖｉｎがグランド電位ＧＮＤであるため、中間ノード１１、１２、１３の電位は全てグランド電位ＧＮＤである。
【００３９】
インバータ３０の状態は、次の通りである。ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位と同じであり、グランド電位ＧＮＤである。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。
【００４０】
ノード３１に接続された出力端子ＯＵＴの電位は、低電源電位ＶＣＣＬである。つまり、出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００４１】
２−２．ＩＮ＝Ｈｉｇｈ
図３は、入力信号がＨｉｇｈレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎは高電源電位ＶＣＣＨである。
【００４２】
可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。この場合、可変抵抗部１０の分圧抵抗としての機能が無効化される。また、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。
【００４３】
中間ノード１１の電位は、高電源電位ＶＣＣＨである。但し、厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位は高電源電位ＶＣＣＨから降下する。しかしながら、説明の煩雑化を避けるため、ここではその電位降下の分は省略することにする。
【００４４】
中間ノード１２の電位は、ＮＭＯＳトランジスタＮ１１のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。中間ノード１３の電位は、中間ノード１２の電位と同じ“ＶＣＣＬ−Ｖｔｎ”である。
【００４５】
インバータ３０の状態は、次の通りである。ノード２１の電位は、ＮＭＯＳトランジスタＮ２０のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ３０の反転電位Ｖｔｉｎｖより高いとする。この場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。
【００４６】
ノード３１に接続された出力端子ＯＵＴの電位は、グランド電位ＧＮＤである。つまり、出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。
【００４７】
２−３．耐圧
図４は、図２及び図３で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。
【００４８】
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
【００４９】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００５０】
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
【００５１】
従って、図２及び図３で示された状態を考えた場合、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。従って、製造コストが削減される。
【００５２】
３．遷移状態
次に、入力信号の電位Ｖｉｎが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に変化する場合を考える。
【００５３】
入力電位Ｖｉｎがグランド電位ＧＮＤから増加していくと、ノード２１の電位も増加していく。そして、入力電位Ｖｉｎがあるレベルに達すると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖと等しくなる。この時点での入力電位Ｖｉｎは、以下、「ターゲット反転電位Ｖｔｈ＿ｔａｒｇ」と参照される。このターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。逆に、可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇのときにノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように構成される。尚、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高い（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。
【００５４】
図５は、入力電位Ｖｉｎとノード２１の電位との関係を示している。図５において、横軸が入力電位Ｖｉｎを表し、縦軸がノード２１の電位を表している。また、図６は、各ノードの電位状態を示している。図６において、横軸は入力電位Ｖｉｎを表し、縦軸はノード１１、２１、及び出力端子ＯＵＴのそれぞれの電位を表している。尚、図６中の各電位はＳＰＩＣＥシミュレーションにより得られた。そのＳＰＩＣＥシミュレーションにおいて、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、Ｖｔｉｎｖ＝ＶＣＣＬ／２＝０．９Ｖ、Ｖｔｈ＿ｔａｒｇ＝１．７Ｖに設定された。入力電位Ｖｉｎの変化に伴い、状態の異なる次の２つの期間ＰＡ、ＰＢが順番に現れる。
【００５５】
３−１．期間ＰＡ：Ｖｉｎ＝ＧＮＤ〜Ｖｔｈ＿ｔａｒｇ
期間ＰＡにおいて、入力電位Ｖｉｎは、グランド電位ＧＮＤ以上であり、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）より低い。図７は、この期間ＰＡにおける状態を示している。
【００５６】
図２で示された状態（Ｖｉｎ＝ＧＮＤ）から、入力電位Ｖｉｎが徐々に上昇していく。このとき、ノード３１の電位は、図２で示された状態と同じであり、低電源電位ＶＣＣＬのままである。よって、スイッチとしてのＮＭＯＳトランジスタＮ１３はＯＮのままであり、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮのままでる。可変抵抗部１０の分圧抵抗としての機能が有効であるため、中間ノード１１の電位Ｖｄｉｖは、入力電位Ｖｉｎより低くなる（Ｖｄｉｖ＜Ｖｉｎ）。つまり、可変抵抗部１０は、電位降下回路として働き、入力電位Ｖｉｎを降下させた電位Ｖｄｉｖを出力する。
【００５７】
ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位Ｖｄｉｖと同じである。入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低いため、このときの電位Ｖｄｉｖはインバータ３０の反転電位Ｖｔｉｎｖより低い。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００５８】
３−２．期間ＰＢ：Ｖｉｎ＝Ｖｔｈ＿ｔａｒｇ〜ＶＣＣＨ
期間ＰＢにおいて、入力電位Ｖｉｎは、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）以上である。図８は、この期間ＰＢにおける状態を示している。
【００５９】
入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇを超えると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖを超える。その結果、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。すなわち、ノード３１の論理反転が起こる。この論理反転に応答して、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これにより、可変抵抗部１０の分圧抵抗としての機能が無効化される。
【００６０】
可変抵抗部１０が分圧抵抗として機能しないため、中間ノード１１の電位Ｖ１１は、入力電位Ｖｉｎとほぼ等しくなる。厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位Ｖ１１は入力電位Ｖｉｎから降下する。図６では、その電降下も示されている。
【００６１】
ノード２１の電位Ｖ２１は、電位Ｖ１１の増加と共に増加する。但し、ノード２１の電位Ｖ２１、すなわち、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。つまり、ＮＭＯＳトランジスタＮ２０は、インバータ３０に高電位が伝搬することを防止する役割を果たす。電位“ＶＣＣＬ−Ｖｔｎ”は反転電位Ｖｔｉｎｖより高く、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。
【００６２】
期間ＰＢにおいては、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。それは、ＮＭＯＳトランジスタＮ１３がＯＦＦしており、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦしているからである。
【００６３】
尚、入力信号がＨｉｇｈレベルからＬｏｗレベルに変わる場合の動作は、上記の動作の逆となる。
【００６４】
４．効果
以上に説明されたように、本実施の形態によれば、入力端子ＩＮとインバータ３０との間に可変抵抗部１０が設けられる。この可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低い場合に、その入力電位Ｖｉｎを降下させてインバータ３０の方へ供給する。従って、インバータ３０の出力が論理反転するタイミングでの入力電位Ｖｉｎ、すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高くなる（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。
【００６５】
このようにして、インバータ３０の反転電位Ｖｔｉｎｖよりも高いターゲット反転電位Ｖｔｈ＿ｔａｒｇでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Ｖｔｈ＿ｔａｒｇで動作可能な入力回路１が実現される。その結果、入力端子ＩＮに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。
【００６６】
また、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。可変抵抗部１０を適切に設計することによって、ターゲット反転電位Ｖｔｈ＿ｔａｒｇを所望の値に設定することが可能となる。例えば、ターゲット反転電位Ｖｔｈ＿ｔａｒｇをＶＣＣＨ／２近傍に設定することができる。具体的には、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝ＶＣＣＨ／２）のときに中間ノード１１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように、可変抵抗部１０を設計すればよい。
【００６７】
また、インバータ３０の出力の論理反転に応答して、可変抵抗部１０の分圧抵抗としての機能が無効化される。具体的には、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦされる。これにより、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。
【００６８】
更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路１内の各トランジスタの耐圧Ｖｂは、次の条件を満たせばよい。
【００６９】
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
【００７０】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００７１】
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
【００７２】
従って、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Ｖｂの条件を満足する。低耐圧トランジスタだけで入力回路１を構成することにより、製造コストが削減される。
【００７３】
本実施の形態に係る入力回路１は、例えば、半導体集積回路の入力インターフェース等に適用可能である。
【００７４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００７５】
１ 入力回路
１０ 可変抵抗部
３０ インバータ
ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＣＣＨ 高電源電位
ＶＣＣＬ 低電源電位
【特許請求の範囲】
【請求項１】
グランド電位が印加されるグランド端子と、
前記グランド電位と第１電源電位との間で電位が変動する入力信号が入力される入力端子と、
前記入力端子と前記グランド端子との間に接続され、中間ノードとして第１ノードを有する抵抗と、
前記第１ノードに接続された第２ノードと、
入力が前記第２ノードに接続され、出力が第３ノードに接続されたインバータと、
前記第３ノードの電位に応じて、前記抵抗を通した前記入力端子と前記グランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチと
を備え、
ターゲット反転電位は、前記インバータの反転電位よりも高く、
前記抵抗は、前記入力端子の電位が前記ターゲット反転電位の場合に前記第２ノードの電位が前記反転電位となるように構成され、
前記第２ノードの電位が前記反転電位より低い場合、前記インバータは、前記第１電源電位より低い第２電源電位を前記第３ノードに出力し、且つ、前記スイッチは、前記電気的接続をＯＮし、
前記第２ノードの電位が前記反転電位より高い場合、前記インバータは、前記グランド電位を前記第３ノードに出力し、且つ、前記スイッチは、前記電気的接続をＯＦＦする
入力回路。
【請求項２】
請求項１に記載の入力回路であって、
前記第１ノードと第２ノードとの間に介在する第１ＮＭＯＳトランジスタを更に備え、
前記第１ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項３】
請求項１又は２に記載の入力回路であって、
前記抵抗は、ＰＭＯＳトランジスタを有し、
前記ＰＭＯＳトランジスタのソース及びバックゲートは、前記入力端子に接続され、
前記ＰＭＯＳトランジスタのドレイン及びゲートは、前記第１ノードに接続されている
入力回路。
【請求項４】
請求項３に記載の入力回路であって、
前記抵抗は、更に、第２ＮＭＯＳトランジスタを有し、
前記第２ＮＭＯＳトランジスタのゲート、ソース及びドレインは、それぞれ、前記第３ノード、前記グランド端子及び前記第１ノードに接続され、
前記第２ＮＭＯＳトランジスタが前記スイッチとして機能する
入力回路。
【請求項５】
請求項４に記載の入力回路であって、
前記抵抗は、更に、前記第２ＮＭＯＳトランジスタの前記ドレインと前記第１ノードとの間に介在する第３ＮＭＯＳトランジスタを有し、
前記第３ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項６】
請求項１乃至５のいずれか一項に記載の入力回路であって、
前記入力回路で用いられるトランジスタの耐圧は、前記第１電源電位よりも低く、前記第２電源電位よりも高く、前記第１電源電位と前記第２電源電位との差より大きい
入力回路。
【請求項１】
グランド電位が印加されるグランド端子と、
前記グランド電位と第１電源電位との間で電位が変動する入力信号が入力される入力端子と、
前記入力端子と前記グランド端子との間に接続され、中間ノードとして第１ノードを有する抵抗と、
前記第１ノードに接続された第２ノードと、
入力が前記第２ノードに接続され、出力が第３ノードに接続されたインバータと、
前記第３ノードの電位に応じて、前記抵抗を通した前記入力端子と前記グランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチと
を備え、
ターゲット反転電位は、前記インバータの反転電位よりも高く、
前記抵抗は、前記入力端子の電位が前記ターゲット反転電位の場合に前記第２ノードの電位が前記反転電位となるように構成され、
前記第２ノードの電位が前記反転電位より低い場合、前記インバータは、前記第１電源電位より低い第２電源電位を前記第３ノードに出力し、且つ、前記スイッチは、前記電気的接続をＯＮし、
前記第２ノードの電位が前記反転電位より高い場合、前記インバータは、前記グランド電位を前記第３ノードに出力し、且つ、前記スイッチは、前記電気的接続をＯＦＦする
入力回路。
【請求項２】
請求項１に記載の入力回路であって、
前記第１ノードと第２ノードとの間に介在する第１ＮＭＯＳトランジスタを更に備え、
前記第１ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項３】
請求項１又は２に記載の入力回路であって、
前記抵抗は、ＰＭＯＳトランジスタを有し、
前記ＰＭＯＳトランジスタのソース及びバックゲートは、前記入力端子に接続され、
前記ＰＭＯＳトランジスタのドレイン及びゲートは、前記第１ノードに接続されている
入力回路。
【請求項４】
請求項３に記載の入力回路であって、
前記抵抗は、更に、第２ＮＭＯＳトランジスタを有し、
前記第２ＮＭＯＳトランジスタのゲート、ソース及びドレインは、それぞれ、前記第３ノード、前記グランド端子及び前記第１ノードに接続され、
前記第２ＮＭＯＳトランジスタが前記スイッチとして機能する
入力回路。
【請求項５】
請求項４に記載の入力回路であって、
前記抵抗は、更に、前記第２ＮＭＯＳトランジスタの前記ドレインと前記第１ノードとの間に介在する第３ＮＭＯＳトランジスタを有し、
前記第３ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項６】
請求項１乃至５のいずれか一項に記載の入力回路であって、
前記入力回路で用いられるトランジスタの耐圧は、前記第１電源電位よりも低く、前記第２電源電位よりも高く、前記第１電源電位と前記第２電源電位との差より大きい
入力回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−９３６５９（Ｐ２０１３−９３６５９Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３２９３２（Ｐ２０１１−２３２９３２）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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