半導体デバイス特性測定装置
【課題】 半導体デバイスの並列測定を容易にすることを可能にした半導体デバイス特性測定装置を提供すること
【解決手段】 複数の半導体デバイスの各々に対して複数の測定機器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定機器を抽象的に特定する第１の抽象名を用いた複数の測定関数部とを具備する半導体デバイス特性測定装置。
【解決手段】 複数の半導体デバイスの各々に対して複数の測定機器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定機器を抽象的に特定する第１の抽象名を用いた複数の測定関数部とを具備する半導体デバイス特性測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ上のＴＥＧ（Test Elementary Group）などの特性を測定する半導体デバイス特性測定装置に関する。
【背景技術】
【０００２】
例えば特許文献1に記載されているような、ＳＭＵを複数個備えて、電圧あるいは電流のどちらかを与えながら、他方の特性を測定する、半導体パラメトリックテストシステムが知られている。近年では、半導体パラメトリックテストシステムは、ウエハの製造プロセス制御のために、ウエハ上のトランジスタの電圧あるいは電流特性を調べるといった基本的なことから、ウエハ上に形成されたさまざまなデバイスの電圧あるいは電流特性、または、低周波から高周波にわたる特性測定にも用いられている。
【０００３】
他方、一般的なＩＣテスタの分野では、複数の被試験素子すなわちＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）を並列測定する技術として、例えば特許文献２に記載されているように、同時実行されるそれぞれのテストプログラムで使われる装置ピン番号を、容易に割り当てる技術として、素子毎に割り当てるべきピン番号の割当済の表を使う技術が知られている。
【０００４】
特許文献２のようなＩＣテスタでは、多数の同一規格あるいは同一仕様の測定装置を備えている場合を前提に、ユーザがテストプログラムの振舞いを熟知して、テストプログラムが確実に並列に動くピンの組み合わせを予め見つけて、ピングループテーブルにデータを格納しておく必要があり、多大な労力を必要としていた。
【特許文献１】特開平１１−１６３０６３号公報
【特許文献２】特開平５−３２２９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、並列測定を可能にするためには、多大な労力を必要としていた。
【０００６】
本発明は、以上の点に鑑みてなされたものであり、半導体デバイスの並列測定を容易にすることを可能にした半導体デバイス特性測定装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するため、本発明の半導体デバイス特性測定装置は、複数の半導体デバイスの各々に対して複数の測定器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定器を抽象的に特定する第１の抽象名を用いた複数の測定関数部とを具備することを特徴とする。
【０００８】
また、本発明の半導体デバイス特性測定装置は、前記複数の測定器を抽象的に特定する第２の抽象名が記憶されている測定器情報を有し、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段をさらに具備することを特徴とする。
【０００９】
また、本発明の半導体デバイス特性測定装置は、前記測定器情報には、前記複数の測定器を抽象的に特定する第２の抽象名と測定関数に割り付ける場合の優先度とが関連付けて記憶されており、前記測定器割付手段は、抽象的に特定された測定器のうち優先度が高い順に前記測定関数に割り付けることを特徴とする。
【００１０】
また、本発明の半導体デバイス特性測定装置は、前記第２の抽象名に対して割り付け可能な測定器が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替が利かない測定器との組み合わせほど低く設定され、また、ある測定器を特定し得る前記第２の抽象名が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替の利かない前記第２の抽象名ほど優先度が高く設定されていることを特徴とする。
【００１１】
また、本発明の半導体デバイス特性測定装置では、前記複数の測定関数部が並列動作することを特徴とする。
【００１２】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせに対してのみ並列測定を許可する情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせの中で並列実行が可能か否かを判断することを特徴とする。
【００１３】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせ以外の中で並列実行が可能か否かを判断することを特徴とする。
【００１４】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の半導体デバイスは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の半導体デバイスを除いて並列実行が可能か否かを判断することを特徴とする。
【００１５】
さらに、本発明の半導体デバイス特性測定装置は、半導体デバイスに対して複数の測定器を用いて測定関数を実行して前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記測定器を抽象的に特定する抽象名が記憶されている測定器情報を有し、半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段とを具備することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、測定関数の並列動作における測定器の指定及び実際の測定器の割付において抽象的包括的に指定することにより並列動作のために特別な作業をする必要が無くなる。また、測定器の割付に対して優先度をつけることにより特殊な測定器から先に割り付けられ並列動作をすることができる場合を多くすることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を図面に基づいて説明する。
【００１８】
図１は、本発明の一実施形態の半導体パラメトリックテストシステムの構成を示すブロック図である。
【００１９】
同図において、１００は、半導体ウェハ上のＴＥＧ(Test Elementary Group)にプローブをあてるためのプローバを、２００は、半導体ウェハ上のＴＥＧの半導体デバイスの特性を測定する半導体パラメトリックシステムを示している。ここで、測定対象（ＤＵＴ）は、プローバ１００内にあり図示を省略する。
【００２０】
半導体パラメトリックテストシステム２００は、テスタ２１０、データ処理等を行うコントローラ２２０、ディスプレイ２３０、キーボード２４０、マウス２５０から構成される。コントローラ２２０は、プログラム、データを保存するＲＯＭ(Read Only Memory)２２２、HDD(Hard Disk Drive)２２４、ＣＤ(Compact Disc)／ＤＶＤ(Digital Versatile Disk)ドライブ２２５、プログラムの実行時のワーキングメモリ等として用いられるＲＡＭ(Random Access Memory)２２３、プログラムの実行を行うＣＰＵ(Central Processing Unit)２２１、及びこれらを電気的に接続するバス２２６とから構成される。
【００２１】
図２は、図１に示す半導体パラメトリックテストシステムのソフトウェア構造を示す図である。同図に示すように、このシステムのテストプログラムは２つのプロセス３００及び４００から構成される。プロセス３００は、３つのスレッド３１０、３２０、３３０から構成され、スレッド３１０としては、シーケンス制御部３１１が動作する。さらに、スレッド３２０として、サブシーケンス制御部３２１、測定関数部３２２、テスターＡＰＩ(Application Program Interface)３２３が動作する。さらに、スレッド３３０として、サブシーケンス制御部３３１、測定関数部３３２、テスターＡＰＩ３３３が動作する。なお、サブシーケンス制御部、測定関数部、テスターＡＰＩは２つのスレッド上で動作するよう構成されているが、３つ以上のスレッドにそれぞれ設けて３つ以上の並列動作を行うようにすることもできる。
【００２２】
また、プロセス４００は、３つのスレッドから構成され、スレッド４１０にはテスター制御部４１１が、スレッド４２０にはテスター制御部４２１が、スレッド４３０にはハードウェア管理部４３１が動作するようになっている。なお、スレッド３１０、３２０、３３０はそれぞれ並列に実行することが可能になっており、スレッド４１０、４２０、４３０はそれぞれ並列に実行することが可能になっている。プロセス３００には、テストプラン１０とハードウェア利用定義２０が入力される。
【００２３】
図３はテストプラン１０の例を示す図である。同図に示すように、テストプラン１０中の１個のデバイス名に対応する測定関数群をサブシーケンスとして複数並列に実行する。図３のテストプラン１０では、デバイス名ＴＲ１に続く２行分のシーケンス（Ｉｄｓ、Ｉｄｏｆｆ）がＴＲ１に対するサブシーケンスであり、ＴＲ２、ＴＲ３、ＴＲ４に対するサブシーケンスがそれに続くことになる。モジュール中の複数のサブシーケンスはそれぞれの測定対象物が物理的に独立していれば、並列に測定可能である。物理的に独立であることは、サブシーケンス中の測定関数で接続するピンが、サブシーケンス間で重複しないことから判断する。この基準に基づくと図３に示すＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４に対するサブシーケンスはすべて並列実行可能であると判断できる。
【００２４】
一方、被測定対象物が物理的に独立していてもサブシーケンスが並列に実行できない場合がある。例えば、図３に示すＴＲ１とＴＲ２のサブシーケンスを取り上げると、測定関数Ｉｄｏｆｆの実行が含まれるがこれらのシーケンスにおいては、具体的な実ハードウェアであるＳＭＵを明示的に使用するとＩｄｏｆｆの関数を並列に実行することができなくなる。そこで、並列実行を実現させるため、抽象ハードウェア名を使用して同等のＳＭＵを振り分ける。
【００２５】
図４は、図３のシーケンスで呼び出される測定関数Ｉｄｏｆｆのプログラム例を示す。Ｉｄｏｆｆなどの図４の中のプログラムで呼び出されるconnect_pin()などの関数が図２のテスターＡＰＩに相当する。測定関数部３２２、３３２では、テスターを構成する出力測定装置であるＳＭＵを抽象名を用いて指定する。
【００２６】
図５は、テスターにおいて割り当てられているハードウェアを特定するポート番号、ポート名が割り当てられている状態を示す図である。ＳＭＵを接続するポートはポート番号ごとに異なる特徴を持ち、低電流印加測定用ポートは経路の漏れ電流が小さく低電流の印加、測定の確度が高い。ケルビン測定用ポートはケルビン接続により電圧の印加、測定確度が高い。
【００２７】
図６は、テスターに含まれるＳＭＵの種類と測定性能を示す図である。同図に示すようにＳＭＵには、ＭＰＳＭＵ、ＨＰＳＭＵ、ＨＲＳＭＵがあり、低電流印加測定用ポートには、ＭＰＳＭＵかＨＲＳＭＵが接続されているので図４の例ではconnect_pin()に対してＳＭＵ１を指定することは低電流印加測定用ポートである１番のポートに接続されたＭＰＳＭＵかＨＲＳＭＵに対してピンを接続することになる。
【００２８】
図７は、テストプラン１０とともにプロセス３００に入力されるハードウェア利用定義２０を示す図である。ハードウェア利用定義２０には測定関数中でのＡＰＩ呼び出しで指定するハードウェアにどういう種類のものを想定するのかを定義する。
【００２９】
図８は、ハードウェア利用定義において使用される抽象的な測定器の名称とその意味を記述した表である。
【００３０】
図９は、シーケンス制御部３１１が有する情報を模式的に表した図である。同図に示すようにシーケンス制御部３１１はサブシーケンス状態テーブル３１１ａと実行中の並列可能範囲を記憶するための並列実行範囲現在値３１１ｂとを有している。
【００３１】
図１０は、サブシーケンス状態テーブル３１１ａに格納されている情報を示す図である。
【００３２】
サブシーケンス状態テーブルにはモジュール中のサブシーケンス毎に並列実行可能なサブシーケンスの範囲を特定する１から始まる番号（以下並列可能範囲番号とする）、並列実行可能範囲内で排他的に処理するサブシーケンスを特定する1から始まる番号(以下排他シーケンス番号とする)、サブシーケンスの処理ステート、検査済フラグを保持する。
【００３３】
シーケンス制御部３１１はモジュールに対するシーケンスの実行前に同一モジュール中の並列実行可能な範囲内にあるサブシーケンスを接続情報から調べ、サブシーケンスごとに並列可能範囲番号を割り振る。システムの初期設定では、全てのサブシーケンスの番号を１とし、テストプランにおいて並列可能範囲番号を変化させる指示がある場合には、異なる番号を振る。一方、並列実行可能な範囲内で、並列に実行できないサブシーケンスには同じ排他シーケンス番号を割り振る。図１０では、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４はそれぞれ、排他的に処理しないので異なる値が割り振られる。処理ステータスには、未実行、実行中、実行済の３つがあり、初期設定では、未実行とする。検査済フラグは真又は偽の値をとり、初期設定では、偽としておく。さらにシーケンス制御部３１１は初期設定として、並列可能範囲現在値を１とする。
【００３４】
シーケンス制御部３１１では、並列可能範囲現在値を用いてサブシーケンス状態テーブル中で並列可能範囲番号が同一のサブシーケンスに限定し、さらに並列可能範囲中のサブシーケンスの排他シーケンス番号、処理ステータス、検査済フラグを用いて実行を試みるべきサブシーケンスを特定する。
【００３５】
図１２は、サブシーケンス処理の動作を示すフローチャートである。
【００３６】
まず、モジュールへチャックを移動する（ステップＳＴ１２０１）。次に、サブシーケンス状態テーブルを初期化し、並列可能範囲現在値を１にする（ステップＳＴ１２０２）。並列可能範囲現在値に一致する並列可能範囲に未実行のサブシーケンスがある場合には（ステップＳＴ１２０３）、モジュール内の未実行サブシーケンスから次に実行可能性を検査するものを探す（ステップＳＴ１２０４）。ステップＳＴ１２０３において、未実行のサブシーケンスがない場合には、並列可能性範囲がモジュール中最後のものであるかを調べる
（ステップＳＴ１２２０）。最後の並列可能性範囲である場合には、モジュール中のシーケンスをすべて終了したと判断し（ステップＳＴ１２１８）、モジュールのサブシーケンス処理を終了する。一方、最後の並列可能性範囲でない場合には、並列可能範囲現在値を１増やして（ステップＳＴ１２０５）、ステップＳＴ１２０４に進む。そして、実行可能性検査の対象となる未実行サブシーケンスがあるかを判断する（ステップＳＴ１２０６）。実行可能性検査の対象となる未実行サブシーケンスが無い場合には、実行中のサブシーケンス制御部のいずれかが待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変え（ステップＳＴ１２１６）、ステップＳＴ１２１２に進む。一方、実行可能性検査の対象となる未実行サブシーケンスがある場合には、検査対象のサブシーケンスについてサブシーケンス状態テーブルの検査済フラグを真にする（ステップＳＴ１２０７）。そして、検査対象サブシーケンスが実行中の他のサブシーケンスと接続情報が重複する場合には（ステップＳＴ１２０８）、モジュール中の未実行サブシーケンスから次に実行可能性検査をするものを探す（ステップＳＴ１２０９）。そして、実行可能性検査の対象となる未実行サブシーケンスがある場合には（ステップＳＴ１２１０）、ステップＳＴ１２０７に進む。実行可能性検査の対象となる未実行サブシーケンスが無い場合には（ステップＳＴ１２１０）、モジュール中の全ての未実行サブシーケンスの検査済フラグを偽に変え（ＳＴ１２１１）、実行中のサブシーケンス制御部のいずれかが待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変え（ステップＳＴ１２２１）、ステップＳＴ１２１２に進む。ステップＳＴ１２０８で、検査対象サブシーケンスが実行中の他のサブシーケンスと接続情報が重複しない場合には（ステップＳＴ１２０８）、サブシーケンス制御部に実行するサブシーケンスを通知する（ステップＳＴ１２１９）。そして、サブシーケンスに対してハードウェアが割り付けられ実行が開始された場合には（ステップＳＴ１２１４）、実行開始したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行中に変更し、全ての未実行サブシーケンスの検査済フラグを偽に変える（ステップＳＴ１２１５）。ステップＳＴ１２１２では、待機状態のサブシーケンス制御部があるかを調べ、無い場合には、いずれかのサブシーケンス制御部が待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変える（ＳＴ１２１３）。ある場合には、ＳＴ１２０３に進む。
【００３７】
ここで、図１２のステップＳＴ１２０４とステップＳＴ１２０９を、詳しく説明するフローチャートを図１１に示す。図１１は、シーケンス制御部３１１が実行可能性を検査する未実行サブシーケンスを特定する動作を示すフローチャートである。
【００３８】
同図に示すように、まず、サブシーケンス状態テーブル中の並列可能範囲現在値と一致する並列可能範囲番号を持つサブシーケンスをテーブルの最初から検査し、最初に現れる処理ステータスが未処理で検査済フラグが偽のサブシーケンスを特定する（ステップＳＴ１１０１）。このようなサブシーケンスが無い場合には（ステップＳＴ１１０２）、実行可能性を検査する未実行サブシーケンスが無いと判断する（ステップＳＴ１１０３）。条件を満たすサブシーケンスがある場合には（ステップＳＴ１１０２）、特定したサブシーケンスと排他シーケンス番号の一致する実行中のサブシーケンスがある場合には（ステップＳＴ１１０４）、特定したサブシーケンスの次のサブシーケンス以降から、サブシーケンス状態テーブル中の並列可能範囲現在値と一致する並列可能範囲番号を持つサブシーケンスを検査し、最初に現れる処理ステータスが未実行で検査済フラグが偽のサブシーケンスを特定し（ステップＳＴ１１０５）、ステップＳＴ１１０２に進む。
【００３９】
一方、ステップＳＴ１１０４で、特定したサブシーケンスと排他シーケンス番号の一致する実行中のサブシーケンスが無い場合には、実行可能性を検査する未実行サブシーケンスが特定される（ステップＳＴ１１０６）。以上で、図１１のフローチャートについての説明が終了した。
【００４０】
なお、すべてのサブシーケンスの実行が終了すると、次のモジュールに対して同様の処理を繰り返す。
【００４１】
デバイスが電気的に並列測定を許すかは、測定関数に対する接続情報からのみでは判別できない場合がある。このような例としては以下の２つの場合がある。
【００４２】
<第１の場合>
デバイス同士が基盤又はウェルを共有しており、接続には現れない形で電気的につながっている場合。
【００４３】
<第２の場合>
設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合。
【００４４】
本発明の実施形態では、テストプラン１０中のデバイス名に対してパラレルテスト属性を指定することを可能にし、パラレルテスト実行に対する制約をテスターに知らせることを可能とした。
【００４５】
図１３は、パラレルテスト属性を指定することを可能にしたテストプラン１０を示す図である。同図に示す「PT_THREAD_BEGIN, PT_THREAD_END」属性は上述の<第１の場合>に対して用いる。この属性指定により、BEGINとENDにより囲まれたデバイスに対するサブシーケンスを排他的（非並列）に実行することが指示される。図１３の例では、デバイスＴＲ１、ＴＲ２がウェルを共有し、同様にＴＲ３とＴＲ４とが基盤を共有することを仮定しており、この場合にはＴＲ１、ＴＲ２のサブシーケンスとＴＲ３、ＴＲ４のサブシーケンスとは並列実行をすることが可能である。
【００４６】
図１４は、図１３に示すシーケンスに対するサブシーケンス状態テーブルを示す図である。同図に示すように、「PT_THREAD_BEGIN, PT_THREAD_END」で囲まれたサブシーケンスに対して共通の排他シーケンス番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２のサブシーケンスとＴＲ３、ＴＲ４のサブシーケンスとを並列に実行できる。
【００４７】
図１５は、上述した<第２の場合>、すなわち、設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合に用いるパラレルテスト属性を示すテストプランである。同図に示すように、「PT_SCHED_BEGIN」「PT_SCHED_END」で囲まれたデバイスは、それらのデバイスに対するサブシーケンスのみが並列実行の対象となることを指示する。同図に示す例では、ＴＲ１、ＴＲ２のサブシーケンスは並列実行により正常に測定が行え、同様にＴＲ３、ＴＲ４のサブシーケンスも正常に測定が行えるが、ＴＲ１、ＴＲ２のサブシーケンスと、ＴＲ３またはＴＲ４のサブシーケンスを並列実行すると、相互干渉により正常測定が行えない場合を仮定しており、このような並列実行を禁止するようにこの属性が設けられている。
【００４８】
図１６は、図１５のテストプランに対するサブシーケンス状態テーブルを示す図である。同図に示すように、「PT_SCHED_BEGIN」「PT_SCHED_END」で囲まれたサブシーケンスごとに異なる並列可能範囲番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２のサブシーケンスが並列に実行され、このシーケンスが実行されると、ＴＲ３、ＴＲ４のサブシーケンスを並列に実行できる。
【００４９】
図１７は、指定されたデバイスのサブシーケンス実行時には、別のデバイスのサブシーケンスは実行できないことを指示する属性が記載されたテストプランを示す図である。同図に示すように、デバイスＴＲ４のパラレルテスト属性には「PT_DISABLE」が指定されており、これは上述した<第２の場合>に対して用いる。この例では、デバイスＴＲ４のＩｄｏｆｆ測定が微小電流を測定するため、電流測定を妨げる他の測定を抑止することを想定しているものである。
【００５０】
図１８は、図１７のテストプランに対するサブシーケンス状態テーブルを示す図である。同図に示すように「PT_DISABLE」の付加されたサブシーケンスに前後のサブシーケンスと異なる並列可能範囲番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２、ＴＲ３のサブシーケンスの並列実行が終了するとＴＲ４のサブシーケンスが単独に実行できる。
【００５１】
シーケンス制御部３１１は、図１２の処理において、サブシーケンス制御部３２１、３３１に対してサブシーケンスを指定して実行を要求する。
【００５２】
図１９は、サブシーケンスが実行される場合の信号の受け渡しを示すシーケンス図である。同図に示すように、シーケンス制御部は、サブシーケンス制御部に対して実行対象のサブシーケンスを通知し（Ｓ１９０１）、サブシーケンス制御部はサブシーケンス実行に必要なハードウェアの種類と数を調べる。そして、サブシーケンス制御部はテスター制御部に対してハードウェア割り当てを要求し（Ｓ１９０２）、テスター制御部はハードウェア管理部に対してハードウェア割り当てを要求する（Ｓ１９０３）。ハードウェア管理部はハードウェアを割り当て、割り当てたハードウェアをテスター制御部に通知する（Ｓ１９０４）。
テスター制御部はハードウェア割り当て成功をサブシーケンス制御部に通知し（Ｓ１９０５）、サブシーケンス制御部はシーケンス制御部に対しハードウェア割り当て成功を通知する（Ｓ１９０６）。次に、サブシーケンス制御部はポート名と割り当て済ハードウェアの関係更新を要求し（Ｓ１９０７）、テスター制御部はポート名とハードウェアの関連付けを行う。次に、サブシーケンス制御部は測定関数の呼び出しを測定関数部に対して行い（Ｓ１９０８）、測定関数部はテスター制御部に対してテスターＡＰＩによるハードウェアの設定を行い（Ｓ１９０９）、テスターＡＰＩによる測定開始の要求をする（Ｓ１９１０）。そして、測定関数部はテスター制御部から測定結果を取得し（Ｓ１９１１）、サブシーケンス制御部に測定関数の終了を通知する（Ｓ１９１２）。シーケンスＳ１９１３からシーケンスＳ１９１８までは、上述したシーケンスＳ１９０７からシーケンスＳ１９１２と同様であるので重複する説明を省略する。次に、サブシーケンス制御部はテスター制御部に対してハードウェア割り当て解除を要求し（Ｓ１９１９）、テスター制御部はハードウェア管理部にハードウェアの割り当て解除を要求する（Ｓ１９２０）。ハードウェア管理部は、ハードウェア管理部はハードウェアの割り当てを解除する。その後、ハードウェア管理部はテスター制御部にハードウェア割り当て解除終了を通知し（Ｓ１９２１）、テスター制御部はサブシーケンス制御部にハードウェア割り当て解除終了を通知し（Ｓ１９２３）、サブシーケンス制御部はシーケンス制御部にサブシーケンスの終了を通知する（Ｓ１９２２）。
【００５３】
すなわち、シーケンス制御部３１１から要求を受けたサブシーケンス制御部３２１、３３１ではテストプランからサブシーケンスで実行される測定関数を特定し、ハードウェア利用定義からそれぞれの測定関数の実行に必要な抽象ハードウェアの種類のリストを作成する。サブシーケンス制御部３２１、３３１はこのリストをテスター制御部４１１、４２１を経由してハードウェア管理部４３１に渡し、ハードウェア管理部４３１が要求に対する実ハードウェアの割り当てを行う。ハードウェア管理部４３１において実ハードウェアの割り当てに成功すると、割り当てた実ハードウェアがテスター制御部４１１、４２１に通知され、サブシーケンス制御部３２１、３３１はサブシーケンス中のすべての測定関数の実行に必要な実ハードウェアがそろっていると判断し、測定関数の実行に移る。サブシーケンス制御部３２１、３３１では測定関数の実行毎にテスター制御部４１１，４２１に測定関数中のポート名と抽象ハードウェア種類のリストを渡し、テスター制御部４１１、４２１における割り当てられた実ハードウェアとポート名の関係付けを更新した上で測定関数を実行する。
【００５４】
図２０は、ハードウェア管理部４３１に格納されている、テスター中の個別ハードウェアを管理するためのハードウェア管理テーブルを示す図である。同図に示すようにハードウェア管理テーブルには個別のハードウェアに対して割り当てられたＩＤ，実ハードウェア種類、ポート番号、ポート種類、経路共有情報、利用ステータスが記録される。これらの値はテスターの起動時に、テスター中のハードウェア構成とその状態に一致するように初期化される。
【００５５】
IDには実ハードウェア毎に異なる番号が与えられ、同じIDによりテスター制御部４１１、４２１も実ハードウェアを特定できる。経路共有にはハードウェアからプローブピンにいたる経路を共有しているハードウェアのIDを記録する。利用ステータスには未使用と使用中の2種類がある。図２０の例ではTri axialコネクタによりケルビン接続の外部装置として電圧計(VM)がポート105(AUX5)に接続されている。ここで電圧計は最大測定電圧100V、測定電圧分解能1uVと仮定する。またポート105はポート5と経路を共有する。
【００５６】
ハードウェア管理部４３１におけるハードウェアの割り当て処理において、ハードウェア利用定義で指定される抽象ハードウェア種類に対して、他のハードウェアによる代替が困難な抽象ハードウェア種類から優先的にハードウェアを割り当てる。この方法により、他のハードウェアでの代替の利かないハードウェアは優先して割り当てが行われ、代替のきく抽象ハードウェア種類に先に割り付けられることを避ける。例えば、後述の図２１の優先度２３のＨＰＳＭＵと優先度３３のＭＰＳＭＵの優先度の割り当てがこれに当たる。また、ハードウェアの割り当て処理において、ハードウェア利用定義で指定される抽象ハードウェア種類に対して、複数の実ハードウェア種類が割り当て可能な場合には、代替が容易なハードウェアを優先して割り当てる。この方法により、本当にそのハードウェアを必要とする場合に備え代替が困難なハードウェアの割り当てが先延ばしされるため、より多くのシーケンスを並列に実行することが可能になる。例えば、後述の図２１の優先度３０ないし３３のＭＰＳＭＵがこれに当たる。
【００５７】
図２１に示されるテーブルは、ハードウェア管理部で、抽象ハードウェア種類名に対して割り付けられる実ハードウェアの種類と優先度を示すテーブルである。以下、本明細書中では、このテーブルを、簡単のためにハードウェア割り当て優先度テーブルと称する。このテーブルでは、ポートの種類とＳＭＵあるいは電圧計等の測定器の種類との組み合わせのうち、実ハードウエアとして存在し得る組み合わせあるいは構成に対して、抽象ハードウェア種類名と優先度を定義している。
【００５８】
図２２は、ハードウェア管理部４３１が有している情報を模式的に示す図である。同図に示すように、ハードウェア管理部４３１は、ハードウェア管理テーブル４３１ａとハードウェア割り当て優先度テーブル４３１ｂ、割り当て対象抽象ハードウェアテーブル４３１ｃ、割り当て済ハードウェアリスト４３１ｄを情報として有している。
【００５９】
図２３は、ハードウェア管理部４３１が実ハードウェアの割り当てを行う処理動作を示すフローチャートである。同図に示すように、割り当て対象抽象ハードウェアテーブル４３１ｃ、割り当て済ハードウェアリスト４３１ｄを初期化する（ステップＳＴ２３０１）。その後、検査対象優先度を１に設定し（ステップＳＴ２３０２）、割り当て対象抽象ハードウェアテーブル４３１ｃ中の割り当て済フラグが偽の抽象ハードウェア種類名に検査対象優先度の抽象ハードウェア種類名が含まれるかを調べる（ステップＳＴ２３０３）。検査対象優先度の抽象ハードウェア種類名が含まれない場合には（ステップＳＴ２３０４）、優先度が最大であるかが調べられ（ステップＳＴ２３０５）、最大でない場合には、検査対象優先度を１増やし（ステップＳＴ２３０６）、ステップＳＴ２３０３に進む。ステップＳＴ２３０５で優先度が最大である場合には、割り当て済ハードウェアリスト４３１ｄに含まれる実ハードウェアに対するハードウェア管理テーブル４３１ａの利用ステータスを未使用に変更する（ＳＴ２３０７）。この場合は、割付に失敗したとして終了する。
【００６０】
一方、ステップＳＴ２３０４で、検査対象優先度の抽象ハードウェア種類名が含まれる場合には、検査対象の優先度に対する実ハードウェアがあるかをハードウェア管理テーブル４３１ａから調べる（ステップＳＴ２３０８）。実ハードウェアが無い場合には（ステップＳＴ２３０９）、ステップＳＴ２３０５に進む。実ハードウェアがある場合には（ステップＳＴ２３０９）、ハードウェア管理テーブル４３１ａにおいて特定した実ハードウェアとそのハードウェアと経路を共有するハードウェアの利用ステータスを使用中に変更し、それぞれのハードウェアのＩＤを割り当て済ハードウェアリストに追加する（ステップＳＴ２３１０）。次に、測定関数に対する割当て済フラグが偽の抽象ハードウェア種類が割り付けた実ハードウェアにより機能を満たされるかを検査し、実ハードウェアを割り当てる抽象ハードウェア種類を特定する。測定関数の複数の抽象ハードウェア種類が条件を満たす場合にはハードウェア割り当て優先度の高い種類名に割り当てる。割り当てられた抽象ハードウェア種類に対する割り当て対象抽象ハードウェアテーブル４３１ｃの割り当て済フラグを真に変更する（ステップＳＴ２３１１）。そして、測定関数に実ハードウェアを割り当てなかった場合には（ステップＳＴ２３１２）、測定関数に対する割り当て済フラグが偽の抽象ハードウェア種類が割り付けた実ハードウェアと経路を共有するハードウェアにより機能を満たされるかを検査し、経路を共有するハードウェアを割り当てる抽象ハードウェア種類名を特定する。測定関数の複数の抽象ハードウェア種類が条件を満たす場合にはハードウェア割り当て優先度の高い種類名に割り当てる。割り当てられた抽象ハードウェア種類に対する割り当て対象ハードウェアテーブル４３１ｃの割り当て済フラグを真に変更する(ステップＳＴ２３１３)。そして、割り当て対象抽象ハードウェアテーブルの割り当て済フラグよりすべて割り当て済と判定できれば（ステップＳＴ２３１４）、割付に成功したとして処理を終了する。割り当て済でなければ、ステップＳＴ２３０３に進む。
【００６１】
一方、ステップＳＴ２３１２において、測定関数に実ハードウェアを割り当てた場合にはステップＳＴ２３１４に進む。なお、ステップＳＴ２３１１からステップＳＴ２３１３は、割り当て対象の抽象ハードウェアテーブルの全ての測定関数に対して繰り返す。
【００６２】
図２４は、割り当て対象抽象ハードウェアテーブル４３１ｃを示す図である。同図に示すように、割り当て対象抽象ハードウェアテーブル４３１ｃには、サブシーケンスに含まれる測定関数名、測定関数の実行に必要な抽象ハードウェア種類、ハードウェアが割り当て済かを示すフラグが含まれる。割当て対象抽象ハードウェアテーブル４３１ｃは、サブシーケンス制御部３２１、３３１からテスター制御部４１１、４２１を介して渡されたサブシーケンス中の測定関数毎に必要な抽象ハードウェアのリストに基づき初期化し、割当て済フラグはすべて偽に初期化する。
【００６３】
また、図２２に示す割当て済ハードウェアリストはハードウェア管理テーブルにおいて個々のハードウェアにつけられたＩＤのリストである。
【００６４】
図２５は、テスター制御部４１１（又は４２１）が有する情報を模式的に示す図である。
【００６５】
同図に示すように、テスター制御部４１１は、ハードウェア管理テーブル４１１ａ、ハードウェア割り当て優先度テーブル４１１ｂ、ポート名関連付けテーブル４１１ｃ、割り当て済ハードウェアテーブル４１１ｄとを有している。なお、ハードウェア管理テーブル４１１ａとハードウェア割り当て優先度テーブル４１１ｂはハードウェア管理部４３１におけるものと等価である。割り当て済ハードウェアテーブル４１１ｄはハードウェア管理部４３１から渡された、割り当てたハードウェアのリストにより初期化されるハードウェアＩＤと関連付け済フラグを持つテーブルである。
【００６６】
図２６は、テスター制御部４１１の測定関数におけるポート名とハードウェアの関連付けを行う処理を示すフローチャートである。
【００６７】
同図に示すように、まず、ポート名関連付けテーブルを初期化し、割り当て済ハードウェアテーブルの関連付け済フラグを全て偽にする（ステップＳＴ２６０１）。次に検査対象優先度を１に設定し（ステップＳＴ２６０２）、ポート名関連付けテーブル中の関連付け済フラグが偽のレコードの抽象ハードウェア種類名に検査対象優先度の抽象ハードウェア種類名が含まれるかを調べる（ステップＳＴ２６０３）。検査対象優先度の抽象ハードウェア種類名がふくまれない場合には（ステップＳＴ２６０４）、検査対象優先度を１増やし（ステップＳＴ２６０５）、ステップＳＴ２６０３に進む。
【００６８】
一方、ステップＳＴ２６０４で、検査対象優先度の抽象ハードウェア種類名が含まれる場合には、検査対象の優先度に対するハードウェアが割り当て済ハードウェアテーブル中の関連付けフラグが偽のレコードにあるかを調べる（ステップＳＴ２６０６）。そしてハードウェアがない場合には（ステップＳＴ２６０７）、ステップＳＴ２６０５に進む。
【００６９】
一方、ステップＳＴ２６０７において、ハードウェアがある場合には、割り当て済ハードウェアテーブルにおいて特定したレコードの関連付け済フラグを真に変更する(ステップＳＴ２６０８)。そして、割り当て済ハードウェアテーブルより特定したハードウェアＩＤを、ポート名関連付けテーブルにおいて特定したレコードのハードウェアＩＤに設定し、関連付け済フラグを真に変更する（ステップＳＴ２６１０）。ポート名関連付けテーブルの全ての関連付け済フラグが真でない場合には（ステップＳＴ２６１１）、ステップＳＴ２６０３に進み、全ての関連付け済フラグが真の場合には（ステップＳＴ２６１１）、関連付けを終了する。
【００７０】
図２７は、割り当て済ハードウェアテーブル４１１ｄを示す図である。初期化時に関連付け済フラグは全て偽に設定される。
【００７１】
図２８は、ポート名関連付けテーブル４１１ｃを示す図である。このテーブルはサブシーケンス制御部からポート名と割り当て済ハードウェアの関係更新を要求されるときに渡される測定関数に対するポート名と抽象ハードウェア種類のテーブルにより初期化される。初期化時にハードウェアIDは無効な値に、関連付け済フラグは偽に設定され、図２６の処理によりすべてのポート名に対してハードウェアIDが関連付けられる。
【００７２】
ポート名と実ハードウェアの関連付け後にサブシーケンス制御部は測定関数の呼び出しを行い、測定関数部はテスターAPIにポート名を渡しテスター制御部にハードウェアの制御を要求する。テスター制御部ではポート名関連付けテーブルを用いてポート名からハードウェアを特定し、このハードウェアに対してAPIに対応する制御を行う。
【００７３】
次に上述した構成の半導体パラメトリックテストシステムによりサブシーケンスの並列実行を行った例を示す。
【００７４】
図２９は、この例に使用するテスターの構成を示す図である。このテスター構成で図７のハードウェア利用定義を用いてサブシーケンスの並列実行を行う場合を考える。ここでシステムには、サブシーケンス制御部とテスター制御部のスレッドがそれぞれ３個あり、サブシーケンス中の測定関数の実行には所定の時間がかかると考える。
【００７５】
図３０は、サブシーケンス中の測定関数の実行にかかる時間を仮定したものである。なお、測定関数実行以外にかかる時間は無視できるほど小さいと仮定する。
【００７６】
図３１は、サブシーケンスの実行結果を示す図である。サブシーケンスの実行は同図に示すように、測定開始時刻（モジュール移動完了からの経過時間により表す）に開始され、そのときハードウェアがＳＭＵ１、ＳＭＵ２、ＳＭＵ３に適切に割り付けられることがわかる。
【００７７】
図３２は、他の実施形態の半導体パラメトリックテストシステムの構成を示す図である。同図において、図２に示すものと同一の部分には同一の符号を付し重複する説明を省略する。なお、このシーケンス制御部３２１ａは図２のサブシーケンス制御部３２１に相当する。
【００７８】
測定関数におけるポート名を用いたテスターＡＰＩ呼び出しがテスター内のハードウェアを一意に特定するとハードウェア構成の異なるテスター間では、同じ測定関数を使うことができなくなる不都合がある。測定関数に用いるハードウェアを具体的に記載するとあるシステムでは動作しても、他のシステムでは動作しない場合がある。例えば、測定関数で、ポート番号１のポートに接続されたＳＭＵを指定していると、ポート番号１のポートにＳＭＵが接続しているシステムでは動作するが、同じＳＭＵが他のポートに接続されていた場合に同じプログラムで動作しない。
【００７９】
一方、測定関数に使うＳＭＵとして、低電流印加測定用ポートであるＭＰＳＭＵ相当のＳＭＵを使うと抽象的に指定すれば、他のポートにそのようなＳＭＵが接続されていれば使用することができ、プログラムを書き換える必要がなく別のシステムにおいてその半導体パラメトリックシステムを用いることができる。
【００８０】
図３３は、図３２に構成を示す実施形態の半導体パラメトリックシステムの動作を示すシーケンス図である。
【００８１】
まず、シーケンス制御部は測定関数実行に必要なハードウェアの種類と数を調べる（Ｓ３３０１）。次に、シーケンス制御部はテスター制御部に対してハードウェア割り当てを要求する(Ｓ３３０２)。テスター制御部はハードウェア管理部にハードウェア割り当てを要求し（Ｓ３３０３）、ハードウェア管理部はハードウェアを割り当て（Ｓ３３０４）、テスター制御部に割り当てたハードウェアを通知する（Ｓ３３０５）。次にテスター制御部はシーケンス制御部にハードウェア割り当て成功を通知し（Ｓ３３０６）、シーケンス制御部はテスター制御部にポート名と割り当て済ハードウェアの関係更新を要求する（Ｓ３３０７）。テスター制御部はポート名とハードウェア関連付けをする（Ｓ３３０８）。
【００８２】
次に、シーケンス制御部は、測定関数の呼び出しを行い（Ｓ３３０９）、測定関数部はテスター制御部にテスターＡＰＩによるハードウェアの設定をするとともに（Ｓ３３１０）、テスターＡＰＩによる測定開始の要求をする（Ｓ３３１１）。次に、測定関数部はテスター制御部から測定結果を取得し（Ｓ３３１２）、測定関数の終了をシーケンス制御部に通知する（Ｓ３３１３）。シーケンス制御部はハードウェア割り当て解除をテスター制御部に要求し（Ｓ３３１４）、テスター制御部はハードウェア管理部にハードウェアの割り当て解除を要求し（Ｓ３３１５）、ハードウェア管理部はハードウェアの割り当てを解除する。そして、ハードウェア管理部はテスター制御部にハードウェア割り当て解除終了を通知し（Ｓ３３１７）、テスター制御部はシーケンス制御部にハードウェア割り当て解除終了を通知する（Ｓ３３１８）。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態の半導体パラメトリックテストシステムの構成を示すブロック図である。
【図２】図１に示す半導体パラメトリックテストシステムのソフトウェア構造を示す図である。
【図３】テストプランの例を示す図である
【図４】図３のシーケンスで呼び出される測定関数Ｉｄｏｆｆのプログラム例を示す図である。
【図５】テスターにおいてポート番号、ポート名により特定されるハードウェアを示す図である。
【図６】テスターに含まれるＳＭＵの種類と測定性能を示す図である。
【図７】テストプランとともにプロセスに入力されるハードウェア利用定義の例を示す図である。
【図８】ハードウェア利用定義において使用される抽象的な測定器の名称とその意味を記述した表である。
【図９】シーケンス制御部が有する情報を模式的に表した図である。
【図１０】サブシーケンス状態テーブルに格納されている情報を示す図である。
【図１１】シーケンス制御部において実行可能性検査の対象となる未実行サブシーケンスを特定する動作を示すフローチャートである。
【図１２】サブシーケンス処理の動作を示すフローチャートである。
【図１３】パラレルテスト属性を指定することを可能にしたテストプランを示す図である。
【図１４】図１３に示すシーケンスに対するサブシーケンス状態テーブルを示す図である。
【図１５】設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合に用いるパラレルテスト属性を示すテストプランである。
【図１６】図１５のテストプランに対するサブシーケンス状態テーブルを示す図である。
【図１７】指定されたデバイスのサブシーケンス実行時には、別のデバイスのサブシーケンスは実行できないことを指示する属性が記載されたテストプランを示す図である。
【図１８】図１７のテストプランに対するサブシーケンス状態テーブルを示す図である。
【図１９】サブシーケンスが実行される場合の信号を受け渡しを示すシーケンス図である。
【図２０】ハードウェア管理部に格納されている、テスター中の個別ハードウェアを管理するためのハードウェア管理テーブルを示す図である。
【図２１】ハードウェア管理部での抽象ハードウェア種類名に対する実ハードウェアの割り当て優先度テーブルを示す図である。
【図２２】ハードウェア管理部が有している情報を模式的に示す図である。
【図２３】ハードウェア管理部が実ハードウェアの割り当てを行う処理動作を示すフローチャートである。
【図２４】ハードウェア管理部に格納されている割り当て対象抽象ハードウェアテーブルを示す図である
【図２５】テスター制御部が有する情報を模式的に示す図である
【図２６】テスター制御部の測定関数におけるポート名とハードウェアの関連付けを行う処理を示すフローチャートである。
【図２７】割り当て済ハードウェアテーブルを示す図である。
【図２８】ポート名関連付けテーブルを示す図である
【図２９】本発明の実施形態の半導体パラメトリックテストシステムによりサブシーケンスの並列実行を行った例で使用するテスターの構成を示す図である。
【図３０】サブシーケンス中の測定関数の実行にかかる時間を仮定したものである。
【図３１】サブシーケンスの実行結果を示す図である。
【図３２】他の実施形態の半導体パラメトリックテストシステムの構成を示す図である。
【図３３】図３２に構成を示す実施形態の半導体パラメトリックシステムの動作を示すシーケンス図である。
【符号の説明】
【００８４】
１０ テストプラン
２０ ハードウェア利用定義
２００ 半導体パラメトリックテストシステム
２１０、 テスター
３００、４００ プロセス
３１０、３２０、３３０、４１０、４２０、４３０ スレッド
３１１、３２１ａ シーケンス制御部
３２１、３３１ サブシーケンス制御部
３２２、３３２ 測定関数部
３２３、３３３ テスターＡＰＩ
４１１、４２１ テスター制御部
【技術分野】
【０００１】
本発明は、半導体ウェハ上のＴＥＧ（Test Elementary Group）などの特性を測定する半導体デバイス特性測定装置に関する。
【背景技術】
【０００２】
例えば特許文献1に記載されているような、ＳＭＵを複数個備えて、電圧あるいは電流のどちらかを与えながら、他方の特性を測定する、半導体パラメトリックテストシステムが知られている。近年では、半導体パラメトリックテストシステムは、ウエハの製造プロセス制御のために、ウエハ上のトランジスタの電圧あるいは電流特性を調べるといった基本的なことから、ウエハ上に形成されたさまざまなデバイスの電圧あるいは電流特性、または、低周波から高周波にわたる特性測定にも用いられている。
【０００３】
他方、一般的なＩＣテスタの分野では、複数の被試験素子すなわちＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）を並列測定する技術として、例えば特許文献２に記載されているように、同時実行されるそれぞれのテストプログラムで使われる装置ピン番号を、容易に割り当てる技術として、素子毎に割り当てるべきピン番号の割当済の表を使う技術が知られている。
【０００４】
特許文献２のようなＩＣテスタでは、多数の同一規格あるいは同一仕様の測定装置を備えている場合を前提に、ユーザがテストプログラムの振舞いを熟知して、テストプログラムが確実に並列に動くピンの組み合わせを予め見つけて、ピングループテーブルにデータを格納しておく必要があり、多大な労力を必要としていた。
【特許文献１】特開平１１−１６３０６３号公報
【特許文献２】特開平５−３２２９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、並列測定を可能にするためには、多大な労力を必要としていた。
【０００６】
本発明は、以上の点に鑑みてなされたものであり、半導体デバイスの並列測定を容易にすることを可能にした半導体デバイス特性測定装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するため、本発明の半導体デバイス特性測定装置は、複数の半導体デバイスの各々に対して複数の測定器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定器を抽象的に特定する第１の抽象名を用いた複数の測定関数部とを具備することを特徴とする。
【０００８】
また、本発明の半導体デバイス特性測定装置は、前記複数の測定器を抽象的に特定する第２の抽象名が記憶されている測定器情報を有し、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段をさらに具備することを特徴とする。
【０００９】
また、本発明の半導体デバイス特性測定装置は、前記測定器情報には、前記複数の測定器を抽象的に特定する第２の抽象名と測定関数に割り付ける場合の優先度とが関連付けて記憶されており、前記測定器割付手段は、抽象的に特定された測定器のうち優先度が高い順に前記測定関数に割り付けることを特徴とする。
【００１０】
また、本発明の半導体デバイス特性測定装置は、前記第２の抽象名に対して割り付け可能な測定器が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替が利かない測定器との組み合わせほど低く設定され、また、ある測定器を特定し得る前記第２の抽象名が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替の利かない前記第２の抽象名ほど優先度が高く設定されていることを特徴とする。
【００１１】
また、本発明の半導体デバイス特性測定装置では、前記複数の測定関数部が並列動作することを特徴とする。
【００１２】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせに対してのみ並列測定を許可する情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせの中で並列実行が可能か否かを判断することを特徴とする。
【００１３】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせ以外の中で並列実行が可能か否かを判断することを特徴とする。
【００１４】
また、本発明の半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の半導体デバイスは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の半導体デバイスを除いて並列実行が可能か否かを判断することを特徴とする。
【００１５】
さらに、本発明の半導体デバイス特性測定装置は、半導体デバイスに対して複数の測定器を用いて測定関数を実行して前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、前記測定器を抽象的に特定する抽象名が記憶されている測定器情報を有し、半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段とを具備することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、測定関数の並列動作における測定器の指定及び実際の測定器の割付において抽象的包括的に指定することにより並列動作のために特別な作業をする必要が無くなる。また、測定器の割付に対して優先度をつけることにより特殊な測定器から先に割り付けられ並列動作をすることができる場合を多くすることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を図面に基づいて説明する。
【００１８】
図１は、本発明の一実施形態の半導体パラメトリックテストシステムの構成を示すブロック図である。
【００１９】
同図において、１００は、半導体ウェハ上のＴＥＧ(Test Elementary Group)にプローブをあてるためのプローバを、２００は、半導体ウェハ上のＴＥＧの半導体デバイスの特性を測定する半導体パラメトリックシステムを示している。ここで、測定対象（ＤＵＴ）は、プローバ１００内にあり図示を省略する。
【００２０】
半導体パラメトリックテストシステム２００は、テスタ２１０、データ処理等を行うコントローラ２２０、ディスプレイ２３０、キーボード２４０、マウス２５０から構成される。コントローラ２２０は、プログラム、データを保存するＲＯＭ(Read Only Memory)２２２、HDD(Hard Disk Drive)２２４、ＣＤ(Compact Disc)／ＤＶＤ(Digital Versatile Disk)ドライブ２２５、プログラムの実行時のワーキングメモリ等として用いられるＲＡＭ(Random Access Memory)２２３、プログラムの実行を行うＣＰＵ(Central Processing Unit)２２１、及びこれらを電気的に接続するバス２２６とから構成される。
【００２１】
図２は、図１に示す半導体パラメトリックテストシステムのソフトウェア構造を示す図である。同図に示すように、このシステムのテストプログラムは２つのプロセス３００及び４００から構成される。プロセス３００は、３つのスレッド３１０、３２０、３３０から構成され、スレッド３１０としては、シーケンス制御部３１１が動作する。さらに、スレッド３２０として、サブシーケンス制御部３２１、測定関数部３２２、テスターＡＰＩ(Application Program Interface)３２３が動作する。さらに、スレッド３３０として、サブシーケンス制御部３３１、測定関数部３３２、テスターＡＰＩ３３３が動作する。なお、サブシーケンス制御部、測定関数部、テスターＡＰＩは２つのスレッド上で動作するよう構成されているが、３つ以上のスレッドにそれぞれ設けて３つ以上の並列動作を行うようにすることもできる。
【００２２】
また、プロセス４００は、３つのスレッドから構成され、スレッド４１０にはテスター制御部４１１が、スレッド４２０にはテスター制御部４２１が、スレッド４３０にはハードウェア管理部４３１が動作するようになっている。なお、スレッド３１０、３２０、３３０はそれぞれ並列に実行することが可能になっており、スレッド４１０、４２０、４３０はそれぞれ並列に実行することが可能になっている。プロセス３００には、テストプラン１０とハードウェア利用定義２０が入力される。
【００２３】
図３はテストプラン１０の例を示す図である。同図に示すように、テストプラン１０中の１個のデバイス名に対応する測定関数群をサブシーケンスとして複数並列に実行する。図３のテストプラン１０では、デバイス名ＴＲ１に続く２行分のシーケンス（Ｉｄｓ、Ｉｄｏｆｆ）がＴＲ１に対するサブシーケンスであり、ＴＲ２、ＴＲ３、ＴＲ４に対するサブシーケンスがそれに続くことになる。モジュール中の複数のサブシーケンスはそれぞれの測定対象物が物理的に独立していれば、並列に測定可能である。物理的に独立であることは、サブシーケンス中の測定関数で接続するピンが、サブシーケンス間で重複しないことから判断する。この基準に基づくと図３に示すＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４に対するサブシーケンスはすべて並列実行可能であると判断できる。
【００２４】
一方、被測定対象物が物理的に独立していてもサブシーケンスが並列に実行できない場合がある。例えば、図３に示すＴＲ１とＴＲ２のサブシーケンスを取り上げると、測定関数Ｉｄｏｆｆの実行が含まれるがこれらのシーケンスにおいては、具体的な実ハードウェアであるＳＭＵを明示的に使用するとＩｄｏｆｆの関数を並列に実行することができなくなる。そこで、並列実行を実現させるため、抽象ハードウェア名を使用して同等のＳＭＵを振り分ける。
【００２５】
図４は、図３のシーケンスで呼び出される測定関数Ｉｄｏｆｆのプログラム例を示す。Ｉｄｏｆｆなどの図４の中のプログラムで呼び出されるconnect_pin()などの関数が図２のテスターＡＰＩに相当する。測定関数部３２２、３３２では、テスターを構成する出力測定装置であるＳＭＵを抽象名を用いて指定する。
【００２６】
図５は、テスターにおいて割り当てられているハードウェアを特定するポート番号、ポート名が割り当てられている状態を示す図である。ＳＭＵを接続するポートはポート番号ごとに異なる特徴を持ち、低電流印加測定用ポートは経路の漏れ電流が小さく低電流の印加、測定の確度が高い。ケルビン測定用ポートはケルビン接続により電圧の印加、測定確度が高い。
【００２７】
図６は、テスターに含まれるＳＭＵの種類と測定性能を示す図である。同図に示すようにＳＭＵには、ＭＰＳＭＵ、ＨＰＳＭＵ、ＨＲＳＭＵがあり、低電流印加測定用ポートには、ＭＰＳＭＵかＨＲＳＭＵが接続されているので図４の例ではconnect_pin()に対してＳＭＵ１を指定することは低電流印加測定用ポートである１番のポートに接続されたＭＰＳＭＵかＨＲＳＭＵに対してピンを接続することになる。
【００２８】
図７は、テストプラン１０とともにプロセス３００に入力されるハードウェア利用定義２０を示す図である。ハードウェア利用定義２０には測定関数中でのＡＰＩ呼び出しで指定するハードウェアにどういう種類のものを想定するのかを定義する。
【００２９】
図８は、ハードウェア利用定義において使用される抽象的な測定器の名称とその意味を記述した表である。
【００３０】
図９は、シーケンス制御部３１１が有する情報を模式的に表した図である。同図に示すようにシーケンス制御部３１１はサブシーケンス状態テーブル３１１ａと実行中の並列可能範囲を記憶するための並列実行範囲現在値３１１ｂとを有している。
【００３１】
図１０は、サブシーケンス状態テーブル３１１ａに格納されている情報を示す図である。
【００３２】
サブシーケンス状態テーブルにはモジュール中のサブシーケンス毎に並列実行可能なサブシーケンスの範囲を特定する１から始まる番号（以下並列可能範囲番号とする）、並列実行可能範囲内で排他的に処理するサブシーケンスを特定する1から始まる番号(以下排他シーケンス番号とする)、サブシーケンスの処理ステート、検査済フラグを保持する。
【００３３】
シーケンス制御部３１１はモジュールに対するシーケンスの実行前に同一モジュール中の並列実行可能な範囲内にあるサブシーケンスを接続情報から調べ、サブシーケンスごとに並列可能範囲番号を割り振る。システムの初期設定では、全てのサブシーケンスの番号を１とし、テストプランにおいて並列可能範囲番号を変化させる指示がある場合には、異なる番号を振る。一方、並列実行可能な範囲内で、並列に実行できないサブシーケンスには同じ排他シーケンス番号を割り振る。図１０では、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４はそれぞれ、排他的に処理しないので異なる値が割り振られる。処理ステータスには、未実行、実行中、実行済の３つがあり、初期設定では、未実行とする。検査済フラグは真又は偽の値をとり、初期設定では、偽としておく。さらにシーケンス制御部３１１は初期設定として、並列可能範囲現在値を１とする。
【００３４】
シーケンス制御部３１１では、並列可能範囲現在値を用いてサブシーケンス状態テーブル中で並列可能範囲番号が同一のサブシーケンスに限定し、さらに並列可能範囲中のサブシーケンスの排他シーケンス番号、処理ステータス、検査済フラグを用いて実行を試みるべきサブシーケンスを特定する。
【００３５】
図１２は、サブシーケンス処理の動作を示すフローチャートである。
【００３６】
まず、モジュールへチャックを移動する（ステップＳＴ１２０１）。次に、サブシーケンス状態テーブルを初期化し、並列可能範囲現在値を１にする（ステップＳＴ１２０２）。並列可能範囲現在値に一致する並列可能範囲に未実行のサブシーケンスがある場合には（ステップＳＴ１２０３）、モジュール内の未実行サブシーケンスから次に実行可能性を検査するものを探す（ステップＳＴ１２０４）。ステップＳＴ１２０３において、未実行のサブシーケンスがない場合には、並列可能性範囲がモジュール中最後のものであるかを調べる
（ステップＳＴ１２２０）。最後の並列可能性範囲である場合には、モジュール中のシーケンスをすべて終了したと判断し（ステップＳＴ１２１８）、モジュールのサブシーケンス処理を終了する。一方、最後の並列可能性範囲でない場合には、並列可能範囲現在値を１増やして（ステップＳＴ１２０５）、ステップＳＴ１２０４に進む。そして、実行可能性検査の対象となる未実行サブシーケンスがあるかを判断する（ステップＳＴ１２０６）。実行可能性検査の対象となる未実行サブシーケンスが無い場合には、実行中のサブシーケンス制御部のいずれかが待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変え（ステップＳＴ１２１６）、ステップＳＴ１２１２に進む。一方、実行可能性検査の対象となる未実行サブシーケンスがある場合には、検査対象のサブシーケンスについてサブシーケンス状態テーブルの検査済フラグを真にする（ステップＳＴ１２０７）。そして、検査対象サブシーケンスが実行中の他のサブシーケンスと接続情報が重複する場合には（ステップＳＴ１２０８）、モジュール中の未実行サブシーケンスから次に実行可能性検査をするものを探す（ステップＳＴ１２０９）。そして、実行可能性検査の対象となる未実行サブシーケンスがある場合には（ステップＳＴ１２１０）、ステップＳＴ１２０７に進む。実行可能性検査の対象となる未実行サブシーケンスが無い場合には（ステップＳＴ１２１０）、モジュール中の全ての未実行サブシーケンスの検査済フラグを偽に変え（ＳＴ１２１１）、実行中のサブシーケンス制御部のいずれかが待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変え（ステップＳＴ１２２１）、ステップＳＴ１２１２に進む。ステップＳＴ１２０８で、検査対象サブシーケンスが実行中の他のサブシーケンスと接続情報が重複しない場合には（ステップＳＴ１２０８）、サブシーケンス制御部に実行するサブシーケンスを通知する（ステップＳＴ１２１９）。そして、サブシーケンスに対してハードウェアが割り付けられ実行が開始された場合には（ステップＳＴ１２１４）、実行開始したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行中に変更し、全ての未実行サブシーケンスの検査済フラグを偽に変える（ステップＳＴ１２１５）。ステップＳＴ１２１２では、待機状態のサブシーケンス制御部があるかを調べ、無い場合には、いずれかのサブシーケンス制御部が待機状態になるのを待ち、待機状態になったら実行完了したサブシーケンスについてサブシーケンス状態テーブルの処理ステータスを実行済に変える（ＳＴ１２１３）。ある場合には、ＳＴ１２０３に進む。
【００３７】
ここで、図１２のステップＳＴ１２０４とステップＳＴ１２０９を、詳しく説明するフローチャートを図１１に示す。図１１は、シーケンス制御部３１１が実行可能性を検査する未実行サブシーケンスを特定する動作を示すフローチャートである。
【００３８】
同図に示すように、まず、サブシーケンス状態テーブル中の並列可能範囲現在値と一致する並列可能範囲番号を持つサブシーケンスをテーブルの最初から検査し、最初に現れる処理ステータスが未処理で検査済フラグが偽のサブシーケンスを特定する（ステップＳＴ１１０１）。このようなサブシーケンスが無い場合には（ステップＳＴ１１０２）、実行可能性を検査する未実行サブシーケンスが無いと判断する（ステップＳＴ１１０３）。条件を満たすサブシーケンスがある場合には（ステップＳＴ１１０２）、特定したサブシーケンスと排他シーケンス番号の一致する実行中のサブシーケンスがある場合には（ステップＳＴ１１０４）、特定したサブシーケンスの次のサブシーケンス以降から、サブシーケンス状態テーブル中の並列可能範囲現在値と一致する並列可能範囲番号を持つサブシーケンスを検査し、最初に現れる処理ステータスが未実行で検査済フラグが偽のサブシーケンスを特定し（ステップＳＴ１１０５）、ステップＳＴ１１０２に進む。
【００３９】
一方、ステップＳＴ１１０４で、特定したサブシーケンスと排他シーケンス番号の一致する実行中のサブシーケンスが無い場合には、実行可能性を検査する未実行サブシーケンスが特定される（ステップＳＴ１１０６）。以上で、図１１のフローチャートについての説明が終了した。
【００４０】
なお、すべてのサブシーケンスの実行が終了すると、次のモジュールに対して同様の処理を繰り返す。
【００４１】
デバイスが電気的に並列測定を許すかは、測定関数に対する接続情報からのみでは判別できない場合がある。このような例としては以下の２つの場合がある。
【００４２】
<第１の場合>
デバイス同士が基盤又はウェルを共有しており、接続には現れない形で電気的につながっている場合。
【００４３】
<第２の場合>
設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合。
【００４４】
本発明の実施形態では、テストプラン１０中のデバイス名に対してパラレルテスト属性を指定することを可能にし、パラレルテスト実行に対する制約をテスターに知らせることを可能とした。
【００４５】
図１３は、パラレルテスト属性を指定することを可能にしたテストプラン１０を示す図である。同図に示す「PT_THREAD_BEGIN, PT_THREAD_END」属性は上述の<第１の場合>に対して用いる。この属性指定により、BEGINとENDにより囲まれたデバイスに対するサブシーケンスを排他的（非並列）に実行することが指示される。図１３の例では、デバイスＴＲ１、ＴＲ２がウェルを共有し、同様にＴＲ３とＴＲ４とが基盤を共有することを仮定しており、この場合にはＴＲ１、ＴＲ２のサブシーケンスとＴＲ３、ＴＲ４のサブシーケンスとは並列実行をすることが可能である。
【００４６】
図１４は、図１３に示すシーケンスに対するサブシーケンス状態テーブルを示す図である。同図に示すように、「PT_THREAD_BEGIN, PT_THREAD_END」で囲まれたサブシーケンスに対して共通の排他シーケンス番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２のサブシーケンスとＴＲ３、ＴＲ４のサブシーケンスとを並列に実行できる。
【００４７】
図１５は、上述した<第２の場合>、すなわち、設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合に用いるパラレルテスト属性を示すテストプランである。同図に示すように、「PT_SCHED_BEGIN」「PT_SCHED_END」で囲まれたデバイスは、それらのデバイスに対するサブシーケンスのみが並列実行の対象となることを指示する。同図に示す例では、ＴＲ１、ＴＲ２のサブシーケンスは並列実行により正常に測定が行え、同様にＴＲ３、ＴＲ４のサブシーケンスも正常に測定が行えるが、ＴＲ１、ＴＲ２のサブシーケンスと、ＴＲ３またはＴＲ４のサブシーケンスを並列実行すると、相互干渉により正常測定が行えない場合を仮定しており、このような並列実行を禁止するようにこの属性が設けられている。
【００４８】
図１６は、図１５のテストプランに対するサブシーケンス状態テーブルを示す図である。同図に示すように、「PT_SCHED_BEGIN」「PT_SCHED_END」で囲まれたサブシーケンスごとに異なる並列可能範囲番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２のサブシーケンスが並列に実行され、このシーケンスが実行されると、ＴＲ３、ＴＲ４のサブシーケンスを並列に実行できる。
【００４９】
図１７は、指定されたデバイスのサブシーケンス実行時には、別のデバイスのサブシーケンスは実行できないことを指示する属性が記載されたテストプランを示す図である。同図に示すように、デバイスＴＲ４のパラレルテスト属性には「PT_DISABLE」が指定されており、これは上述した<第２の場合>に対して用いる。この例では、デバイスＴＲ４のＩｄｏｆｆ測定が微小電流を測定するため、電流測定を妨げる他の測定を抑止することを想定しているものである。
【００５０】
図１８は、図１７のテストプランに対するサブシーケンス状態テーブルを示す図である。同図に示すように「PT_DISABLE」の付加されたサブシーケンスに前後のサブシーケンスと異なる並列可能範囲番号を与えるように初期化する。このサブシーケンス状態テーブルに基づいて図１１、図１２のフローチャートに従ってシーケンスの処理を実行するとＴＲ１、ＴＲ２、ＴＲ３のサブシーケンスの並列実行が終了するとＴＲ４のサブシーケンスが単独に実行できる。
【００５１】
シーケンス制御部３１１は、図１２の処理において、サブシーケンス制御部３２１、３３１に対してサブシーケンスを指定して実行を要求する。
【００５２】
図１９は、サブシーケンスが実行される場合の信号の受け渡しを示すシーケンス図である。同図に示すように、シーケンス制御部は、サブシーケンス制御部に対して実行対象のサブシーケンスを通知し（Ｓ１９０１）、サブシーケンス制御部はサブシーケンス実行に必要なハードウェアの種類と数を調べる。そして、サブシーケンス制御部はテスター制御部に対してハードウェア割り当てを要求し（Ｓ１９０２）、テスター制御部はハードウェア管理部に対してハードウェア割り当てを要求する（Ｓ１９０３）。ハードウェア管理部はハードウェアを割り当て、割り当てたハードウェアをテスター制御部に通知する（Ｓ１９０４）。
テスター制御部はハードウェア割り当て成功をサブシーケンス制御部に通知し（Ｓ１９０５）、サブシーケンス制御部はシーケンス制御部に対しハードウェア割り当て成功を通知する（Ｓ１９０６）。次に、サブシーケンス制御部はポート名と割り当て済ハードウェアの関係更新を要求し（Ｓ１９０７）、テスター制御部はポート名とハードウェアの関連付けを行う。次に、サブシーケンス制御部は測定関数の呼び出しを測定関数部に対して行い（Ｓ１９０８）、測定関数部はテスター制御部に対してテスターＡＰＩによるハードウェアの設定を行い（Ｓ１９０９）、テスターＡＰＩによる測定開始の要求をする（Ｓ１９１０）。そして、測定関数部はテスター制御部から測定結果を取得し（Ｓ１９１１）、サブシーケンス制御部に測定関数の終了を通知する（Ｓ１９１２）。シーケンスＳ１９１３からシーケンスＳ１９１８までは、上述したシーケンスＳ１９０７からシーケンスＳ１９１２と同様であるので重複する説明を省略する。次に、サブシーケンス制御部はテスター制御部に対してハードウェア割り当て解除を要求し（Ｓ１９１９）、テスター制御部はハードウェア管理部にハードウェアの割り当て解除を要求する（Ｓ１９２０）。ハードウェア管理部は、ハードウェア管理部はハードウェアの割り当てを解除する。その後、ハードウェア管理部はテスター制御部にハードウェア割り当て解除終了を通知し（Ｓ１９２１）、テスター制御部はサブシーケンス制御部にハードウェア割り当て解除終了を通知し（Ｓ１９２３）、サブシーケンス制御部はシーケンス制御部にサブシーケンスの終了を通知する（Ｓ１９２２）。
【００５３】
すなわち、シーケンス制御部３１１から要求を受けたサブシーケンス制御部３２１、３３１ではテストプランからサブシーケンスで実行される測定関数を特定し、ハードウェア利用定義からそれぞれの測定関数の実行に必要な抽象ハードウェアの種類のリストを作成する。サブシーケンス制御部３２１、３３１はこのリストをテスター制御部４１１、４２１を経由してハードウェア管理部４３１に渡し、ハードウェア管理部４３１が要求に対する実ハードウェアの割り当てを行う。ハードウェア管理部４３１において実ハードウェアの割り当てに成功すると、割り当てた実ハードウェアがテスター制御部４１１、４２１に通知され、サブシーケンス制御部３２１、３３１はサブシーケンス中のすべての測定関数の実行に必要な実ハードウェアがそろっていると判断し、測定関数の実行に移る。サブシーケンス制御部３２１、３３１では測定関数の実行毎にテスター制御部４１１，４２１に測定関数中のポート名と抽象ハードウェア種類のリストを渡し、テスター制御部４１１、４２１における割り当てられた実ハードウェアとポート名の関係付けを更新した上で測定関数を実行する。
【００５４】
図２０は、ハードウェア管理部４３１に格納されている、テスター中の個別ハードウェアを管理するためのハードウェア管理テーブルを示す図である。同図に示すようにハードウェア管理テーブルには個別のハードウェアに対して割り当てられたＩＤ，実ハードウェア種類、ポート番号、ポート種類、経路共有情報、利用ステータスが記録される。これらの値はテスターの起動時に、テスター中のハードウェア構成とその状態に一致するように初期化される。
【００５５】
IDには実ハードウェア毎に異なる番号が与えられ、同じIDによりテスター制御部４１１、４２１も実ハードウェアを特定できる。経路共有にはハードウェアからプローブピンにいたる経路を共有しているハードウェアのIDを記録する。利用ステータスには未使用と使用中の2種類がある。図２０の例ではTri axialコネクタによりケルビン接続の外部装置として電圧計(VM)がポート105(AUX5)に接続されている。ここで電圧計は最大測定電圧100V、測定電圧分解能1uVと仮定する。またポート105はポート5と経路を共有する。
【００５６】
ハードウェア管理部４３１におけるハードウェアの割り当て処理において、ハードウェア利用定義で指定される抽象ハードウェア種類に対して、他のハードウェアによる代替が困難な抽象ハードウェア種類から優先的にハードウェアを割り当てる。この方法により、他のハードウェアでの代替の利かないハードウェアは優先して割り当てが行われ、代替のきく抽象ハードウェア種類に先に割り付けられることを避ける。例えば、後述の図２１の優先度２３のＨＰＳＭＵと優先度３３のＭＰＳＭＵの優先度の割り当てがこれに当たる。また、ハードウェアの割り当て処理において、ハードウェア利用定義で指定される抽象ハードウェア種類に対して、複数の実ハードウェア種類が割り当て可能な場合には、代替が容易なハードウェアを優先して割り当てる。この方法により、本当にそのハードウェアを必要とする場合に備え代替が困難なハードウェアの割り当てが先延ばしされるため、より多くのシーケンスを並列に実行することが可能になる。例えば、後述の図２１の優先度３０ないし３３のＭＰＳＭＵがこれに当たる。
【００５７】
図２１に示されるテーブルは、ハードウェア管理部で、抽象ハードウェア種類名に対して割り付けられる実ハードウェアの種類と優先度を示すテーブルである。以下、本明細書中では、このテーブルを、簡単のためにハードウェア割り当て優先度テーブルと称する。このテーブルでは、ポートの種類とＳＭＵあるいは電圧計等の測定器の種類との組み合わせのうち、実ハードウエアとして存在し得る組み合わせあるいは構成に対して、抽象ハードウェア種類名と優先度を定義している。
【００５８】
図２２は、ハードウェア管理部４３１が有している情報を模式的に示す図である。同図に示すように、ハードウェア管理部４３１は、ハードウェア管理テーブル４３１ａとハードウェア割り当て優先度テーブル４３１ｂ、割り当て対象抽象ハードウェアテーブル４３１ｃ、割り当て済ハードウェアリスト４３１ｄを情報として有している。
【００５９】
図２３は、ハードウェア管理部４３１が実ハードウェアの割り当てを行う処理動作を示すフローチャートである。同図に示すように、割り当て対象抽象ハードウェアテーブル４３１ｃ、割り当て済ハードウェアリスト４３１ｄを初期化する（ステップＳＴ２３０１）。その後、検査対象優先度を１に設定し（ステップＳＴ２３０２）、割り当て対象抽象ハードウェアテーブル４３１ｃ中の割り当て済フラグが偽の抽象ハードウェア種類名に検査対象優先度の抽象ハードウェア種類名が含まれるかを調べる（ステップＳＴ２３０３）。検査対象優先度の抽象ハードウェア種類名が含まれない場合には（ステップＳＴ２３０４）、優先度が最大であるかが調べられ（ステップＳＴ２３０５）、最大でない場合には、検査対象優先度を１増やし（ステップＳＴ２３０６）、ステップＳＴ２３０３に進む。ステップＳＴ２３０５で優先度が最大である場合には、割り当て済ハードウェアリスト４３１ｄに含まれる実ハードウェアに対するハードウェア管理テーブル４３１ａの利用ステータスを未使用に変更する（ＳＴ２３０７）。この場合は、割付に失敗したとして終了する。
【００６０】
一方、ステップＳＴ２３０４で、検査対象優先度の抽象ハードウェア種類名が含まれる場合には、検査対象の優先度に対する実ハードウェアがあるかをハードウェア管理テーブル４３１ａから調べる（ステップＳＴ２３０８）。実ハードウェアが無い場合には（ステップＳＴ２３０９）、ステップＳＴ２３０５に進む。実ハードウェアがある場合には（ステップＳＴ２３０９）、ハードウェア管理テーブル４３１ａにおいて特定した実ハードウェアとそのハードウェアと経路を共有するハードウェアの利用ステータスを使用中に変更し、それぞれのハードウェアのＩＤを割り当て済ハードウェアリストに追加する（ステップＳＴ２３１０）。次に、測定関数に対する割当て済フラグが偽の抽象ハードウェア種類が割り付けた実ハードウェアにより機能を満たされるかを検査し、実ハードウェアを割り当てる抽象ハードウェア種類を特定する。測定関数の複数の抽象ハードウェア種類が条件を満たす場合にはハードウェア割り当て優先度の高い種類名に割り当てる。割り当てられた抽象ハードウェア種類に対する割り当て対象抽象ハードウェアテーブル４３１ｃの割り当て済フラグを真に変更する（ステップＳＴ２３１１）。そして、測定関数に実ハードウェアを割り当てなかった場合には（ステップＳＴ２３１２）、測定関数に対する割り当て済フラグが偽の抽象ハードウェア種類が割り付けた実ハードウェアと経路を共有するハードウェアにより機能を満たされるかを検査し、経路を共有するハードウェアを割り当てる抽象ハードウェア種類名を特定する。測定関数の複数の抽象ハードウェア種類が条件を満たす場合にはハードウェア割り当て優先度の高い種類名に割り当てる。割り当てられた抽象ハードウェア種類に対する割り当て対象ハードウェアテーブル４３１ｃの割り当て済フラグを真に変更する(ステップＳＴ２３１３)。そして、割り当て対象抽象ハードウェアテーブルの割り当て済フラグよりすべて割り当て済と判定できれば（ステップＳＴ２３１４）、割付に成功したとして処理を終了する。割り当て済でなければ、ステップＳＴ２３０３に進む。
【００６１】
一方、ステップＳＴ２３１２において、測定関数に実ハードウェアを割り当てた場合にはステップＳＴ２３１４に進む。なお、ステップＳＴ２３１１からステップＳＴ２３１３は、割り当て対象の抽象ハードウェアテーブルの全ての測定関数に対して繰り返す。
【００６２】
図２４は、割り当て対象抽象ハードウェアテーブル４３１ｃを示す図である。同図に示すように、割り当て対象抽象ハードウェアテーブル４３１ｃには、サブシーケンスに含まれる測定関数名、測定関数の実行に必要な抽象ハードウェア種類、ハードウェアが割り当て済かを示すフラグが含まれる。割当て対象抽象ハードウェアテーブル４３１ｃは、サブシーケンス制御部３２１、３３１からテスター制御部４１１、４２１を介して渡されたサブシーケンス中の測定関数毎に必要な抽象ハードウェアのリストに基づき初期化し、割当て済フラグはすべて偽に初期化する。
【００６３】
また、図２２に示す割当て済ハードウェアリストはハードウェア管理テーブルにおいて個々のハードウェアにつけられたＩＤのリストである。
【００６４】
図２５は、テスター制御部４１１（又は４２１）が有する情報を模式的に示す図である。
【００６５】
同図に示すように、テスター制御部４１１は、ハードウェア管理テーブル４１１ａ、ハードウェア割り当て優先度テーブル４１１ｂ、ポート名関連付けテーブル４１１ｃ、割り当て済ハードウェアテーブル４１１ｄとを有している。なお、ハードウェア管理テーブル４１１ａとハードウェア割り当て優先度テーブル４１１ｂはハードウェア管理部４３１におけるものと等価である。割り当て済ハードウェアテーブル４１１ｄはハードウェア管理部４３１から渡された、割り当てたハードウェアのリストにより初期化されるハードウェアＩＤと関連付け済フラグを持つテーブルである。
【００６６】
図２６は、テスター制御部４１１の測定関数におけるポート名とハードウェアの関連付けを行う処理を示すフローチャートである。
【００６７】
同図に示すように、まず、ポート名関連付けテーブルを初期化し、割り当て済ハードウェアテーブルの関連付け済フラグを全て偽にする（ステップＳＴ２６０１）。次に検査対象優先度を１に設定し（ステップＳＴ２６０２）、ポート名関連付けテーブル中の関連付け済フラグが偽のレコードの抽象ハードウェア種類名に検査対象優先度の抽象ハードウェア種類名が含まれるかを調べる（ステップＳＴ２６０３）。検査対象優先度の抽象ハードウェア種類名がふくまれない場合には（ステップＳＴ２６０４）、検査対象優先度を１増やし（ステップＳＴ２６０５）、ステップＳＴ２６０３に進む。
【００６８】
一方、ステップＳＴ２６０４で、検査対象優先度の抽象ハードウェア種類名が含まれる場合には、検査対象の優先度に対するハードウェアが割り当て済ハードウェアテーブル中の関連付けフラグが偽のレコードにあるかを調べる（ステップＳＴ２６０６）。そしてハードウェアがない場合には（ステップＳＴ２６０７）、ステップＳＴ２６０５に進む。
【００６９】
一方、ステップＳＴ２６０７において、ハードウェアがある場合には、割り当て済ハードウェアテーブルにおいて特定したレコードの関連付け済フラグを真に変更する(ステップＳＴ２６０８)。そして、割り当て済ハードウェアテーブルより特定したハードウェアＩＤを、ポート名関連付けテーブルにおいて特定したレコードのハードウェアＩＤに設定し、関連付け済フラグを真に変更する（ステップＳＴ２６１０）。ポート名関連付けテーブルの全ての関連付け済フラグが真でない場合には（ステップＳＴ２６１１）、ステップＳＴ２６０３に進み、全ての関連付け済フラグが真の場合には（ステップＳＴ２６１１）、関連付けを終了する。
【００７０】
図２７は、割り当て済ハードウェアテーブル４１１ｄを示す図である。初期化時に関連付け済フラグは全て偽に設定される。
【００７１】
図２８は、ポート名関連付けテーブル４１１ｃを示す図である。このテーブルはサブシーケンス制御部からポート名と割り当て済ハードウェアの関係更新を要求されるときに渡される測定関数に対するポート名と抽象ハードウェア種類のテーブルにより初期化される。初期化時にハードウェアIDは無効な値に、関連付け済フラグは偽に設定され、図２６の処理によりすべてのポート名に対してハードウェアIDが関連付けられる。
【００７２】
ポート名と実ハードウェアの関連付け後にサブシーケンス制御部は測定関数の呼び出しを行い、測定関数部はテスターAPIにポート名を渡しテスター制御部にハードウェアの制御を要求する。テスター制御部ではポート名関連付けテーブルを用いてポート名からハードウェアを特定し、このハードウェアに対してAPIに対応する制御を行う。
【００７３】
次に上述した構成の半導体パラメトリックテストシステムによりサブシーケンスの並列実行を行った例を示す。
【００７４】
図２９は、この例に使用するテスターの構成を示す図である。このテスター構成で図７のハードウェア利用定義を用いてサブシーケンスの並列実行を行う場合を考える。ここでシステムには、サブシーケンス制御部とテスター制御部のスレッドがそれぞれ３個あり、サブシーケンス中の測定関数の実行には所定の時間がかかると考える。
【００７５】
図３０は、サブシーケンス中の測定関数の実行にかかる時間を仮定したものである。なお、測定関数実行以外にかかる時間は無視できるほど小さいと仮定する。
【００７６】
図３１は、サブシーケンスの実行結果を示す図である。サブシーケンスの実行は同図に示すように、測定開始時刻（モジュール移動完了からの経過時間により表す）に開始され、そのときハードウェアがＳＭＵ１、ＳＭＵ２、ＳＭＵ３に適切に割り付けられることがわかる。
【００７７】
図３２は、他の実施形態の半導体パラメトリックテストシステムの構成を示す図である。同図において、図２に示すものと同一の部分には同一の符号を付し重複する説明を省略する。なお、このシーケンス制御部３２１ａは図２のサブシーケンス制御部３２１に相当する。
【００７８】
測定関数におけるポート名を用いたテスターＡＰＩ呼び出しがテスター内のハードウェアを一意に特定するとハードウェア構成の異なるテスター間では、同じ測定関数を使うことができなくなる不都合がある。測定関数に用いるハードウェアを具体的に記載するとあるシステムでは動作しても、他のシステムでは動作しない場合がある。例えば、測定関数で、ポート番号１のポートに接続されたＳＭＵを指定していると、ポート番号１のポートにＳＭＵが接続しているシステムでは動作するが、同じＳＭＵが他のポートに接続されていた場合に同じプログラムで動作しない。
【００７９】
一方、測定関数に使うＳＭＵとして、低電流印加測定用ポートであるＭＰＳＭＵ相当のＳＭＵを使うと抽象的に指定すれば、他のポートにそのようなＳＭＵが接続されていれば使用することができ、プログラムを書き換える必要がなく別のシステムにおいてその半導体パラメトリックシステムを用いることができる。
【００８０】
図３３は、図３２に構成を示す実施形態の半導体パラメトリックシステムの動作を示すシーケンス図である。
【００８１】
まず、シーケンス制御部は測定関数実行に必要なハードウェアの種類と数を調べる（Ｓ３３０１）。次に、シーケンス制御部はテスター制御部に対してハードウェア割り当てを要求する(Ｓ３３０２)。テスター制御部はハードウェア管理部にハードウェア割り当てを要求し（Ｓ３３０３）、ハードウェア管理部はハードウェアを割り当て（Ｓ３３０４）、テスター制御部に割り当てたハードウェアを通知する（Ｓ３３０５）。次にテスター制御部はシーケンス制御部にハードウェア割り当て成功を通知し（Ｓ３３０６）、シーケンス制御部はテスター制御部にポート名と割り当て済ハードウェアの関係更新を要求する（Ｓ３３０７）。テスター制御部はポート名とハードウェア関連付けをする（Ｓ３３０８）。
【００８２】
次に、シーケンス制御部は、測定関数の呼び出しを行い（Ｓ３３０９）、測定関数部はテスター制御部にテスターＡＰＩによるハードウェアの設定をするとともに（Ｓ３３１０）、テスターＡＰＩによる測定開始の要求をする（Ｓ３３１１）。次に、測定関数部はテスター制御部から測定結果を取得し（Ｓ３３１２）、測定関数の終了をシーケンス制御部に通知する（Ｓ３３１３）。シーケンス制御部はハードウェア割り当て解除をテスター制御部に要求し（Ｓ３３１４）、テスター制御部はハードウェア管理部にハードウェアの割り当て解除を要求し（Ｓ３３１５）、ハードウェア管理部はハードウェアの割り当てを解除する。そして、ハードウェア管理部はテスター制御部にハードウェア割り当て解除終了を通知し（Ｓ３３１７）、テスター制御部はシーケンス制御部にハードウェア割り当て解除終了を通知する（Ｓ３３１８）。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態の半導体パラメトリックテストシステムの構成を示すブロック図である。
【図２】図１に示す半導体パラメトリックテストシステムのソフトウェア構造を示す図である。
【図３】テストプランの例を示す図である
【図４】図３のシーケンスで呼び出される測定関数Ｉｄｏｆｆのプログラム例を示す図である。
【図５】テスターにおいてポート番号、ポート名により特定されるハードウェアを示す図である。
【図６】テスターに含まれるＳＭＵの種類と測定性能を示す図である。
【図７】テストプランとともにプロセスに入力されるハードウェア利用定義の例を示す図である。
【図８】ハードウェア利用定義において使用される抽象的な測定器の名称とその意味を記述した表である。
【図９】シーケンス制御部が有する情報を模式的に表した図である。
【図１０】サブシーケンス状態テーブルに格納されている情報を示す図である。
【図１１】シーケンス制御部において実行可能性検査の対象となる未実行サブシーケンスを特定する動作を示すフローチャートである。
【図１２】サブシーケンス処理の動作を示すフローチャートである。
【図１３】パラレルテスト属性を指定することを可能にしたテストプランを示す図である。
【図１４】図１３に示すシーケンスに対するサブシーケンス状態テーブルを示す図である。
【図１５】設計上は電気的に隔離されているが、プローブカードなどのデバイス構造以外の理由で測定が相互に干渉する場合に用いるパラレルテスト属性を示すテストプランである。
【図１６】図１５のテストプランに対するサブシーケンス状態テーブルを示す図である。
【図１７】指定されたデバイスのサブシーケンス実行時には、別のデバイスのサブシーケンスは実行できないことを指示する属性が記載されたテストプランを示す図である。
【図１８】図１７のテストプランに対するサブシーケンス状態テーブルを示す図である。
【図１９】サブシーケンスが実行される場合の信号を受け渡しを示すシーケンス図である。
【図２０】ハードウェア管理部に格納されている、テスター中の個別ハードウェアを管理するためのハードウェア管理テーブルを示す図である。
【図２１】ハードウェア管理部での抽象ハードウェア種類名に対する実ハードウェアの割り当て優先度テーブルを示す図である。
【図２２】ハードウェア管理部が有している情報を模式的に示す図である。
【図２３】ハードウェア管理部が実ハードウェアの割り当てを行う処理動作を示すフローチャートである。
【図２４】ハードウェア管理部に格納されている割り当て対象抽象ハードウェアテーブルを示す図である
【図２５】テスター制御部が有する情報を模式的に示す図である
【図２６】テスター制御部の測定関数におけるポート名とハードウェアの関連付けを行う処理を示すフローチャートである。
【図２７】割り当て済ハードウェアテーブルを示す図である。
【図２８】ポート名関連付けテーブルを示す図である
【図２９】本発明の実施形態の半導体パラメトリックテストシステムによりサブシーケンスの並列実行を行った例で使用するテスターの構成を示す図である。
【図３０】サブシーケンス中の測定関数の実行にかかる時間を仮定したものである。
【図３１】サブシーケンスの実行結果を示す図である。
【図３２】他の実施形態の半導体パラメトリックテストシステムの構成を示す図である。
【図３３】図３２に構成を示す実施形態の半導体パラメトリックシステムの動作を示すシーケンス図である。
【符号の説明】
【００８４】
１０ テストプラン
２０ ハードウェア利用定義
２００ 半導体パラメトリックテストシステム
２１０、 テスター
３００、４００ プロセス
３１０、３２０、３３０、４１０、４２０、４３０ スレッド
３１１、３２１ａ シーケンス制御部
３２１、３３１ サブシーケンス制御部
３２２、３３２ 測定関数部
３２３、３３３ テスターＡＰＩ
４１１、４２１ テスター制御部
【特許請求の範囲】
【請求項１】
複数の半導体デバイスの各々に対して複数の測定器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、
前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、
前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定器を抽象的に特定する第１の抽象名を用いた複数の測定関数部と
を具備することを特徴とする半導体デバイス特性測定装置。
【請求項２】
前記半導体デバイス特性測定装置は、
前記複数の測定器を抽象的に特定する第２の抽象名が記憶されている測定器情報を有し、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段をさらに具備することを特徴とする請求項１記載の半導体デバイス特性測定装置。
【請求項３】
前記測定器情報には、前記複数の測定器を抽象的に特定する第２の抽象名と測定関数に割り付ける場合の優先度とが関連付けて記憶されており、前記測定器割付手段は、抽象的に特定された測定器のうち優先度が高い順に前記測定関数に割り付けることを特徴とする請求項１乃至２のいずれかに記載の半導体デバイス特性測定装置。
【請求項４】
前記第２の抽象名に対して割り付け可能な測定器が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替が利かない測定器との組み合わせほど低く設定され、また、ある測定器を特定し得る前記第２の抽象名が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替の利かない前記第２の抽象名ほど優先度が高く設定されていることを特徴とする請求項３に記載の半導体デバイス特性測定装置。
【請求項５】
前記複数の測定関数部は、並列動作することを特徴とする請求項１乃至４のいずれかに記載の半導体デバイス特性測定装置。
【請求項６】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせに対してのみ並列測定を許可する情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせの中で並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項７】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせ以外の中で並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項８】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の半導体デバイスは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の半導体デバイスを除いて並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項９】
半導体デバイスに対して複数の測定器を用いて測定関数を実行して前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、
前記測定器を抽象的に特定する抽象名が記憶されている測定器情報を有し、半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段と
を具備することを特徴とする半導体デバイス特性測定装置。
【請求項１】
複数の半導体デバイスの各々に対して複数の測定器を用いて前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、
前記複数の半導体デバイスのうち前記半導体デバイスの接続情報に基づいて並列に測定の実行が可能な半導体デバイスと測定関数の組を特定する並列測定可能判断手段と、
前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスの測定関数の前記複数の測定器を抽象的に特定する第１の抽象名を用いた複数の測定関数部と
を具備することを特徴とする半導体デバイス特性測定装置。
【請求項２】
前記半導体デバイス特性測定装置は、
前記複数の測定器を抽象的に特定する第２の抽象名が記憶されている測定器情報を有し、前記並列測定可能判断手段によって並列に測定の実行が可能な半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段をさらに具備することを特徴とする請求項１記載の半導体デバイス特性測定装置。
【請求項３】
前記測定器情報には、前記複数の測定器を抽象的に特定する第２の抽象名と測定関数に割り付ける場合の優先度とが関連付けて記憶されており、前記測定器割付手段は、抽象的に特定された測定器のうち優先度が高い順に前記測定関数に割り付けることを特徴とする請求項１乃至２のいずれかに記載の半導体デバイス特性測定装置。
【請求項４】
前記第２の抽象名に対して割り付け可能な測定器が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替が利かない測定器との組み合わせほど低く設定され、また、ある測定器を特定し得る前記第２の抽象名が複数存在する場合には、前記第２の抽象名に対する前記優先度は、代替の利かない前記第２の抽象名ほど優先度が高く設定されていることを特徴とする請求項３に記載の半導体デバイス特性測定装置。
【請求項５】
前記複数の測定関数部は、並列動作することを特徴とする請求項１乃至４のいずれかに記載の半導体デバイス特性測定装置。
【請求項６】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせに対してのみ並列測定を許可する情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせの中で並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項７】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の組み合わせは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の組み合わせ以外の中で並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項８】
前記半導体デバイス特性測定装置は、パラレルテスト属性を入力するパラレルテスト属性入力手段を有し、前記パラレル属性入力手段に前記半導体デバイスのうち特定の半導体デバイスは並列測定ができないことを示す情報が入力された場合には、前記並列測定可能判断手段は、前記特定の半導体デバイスを除いて並列実行が可能か否かを判断することを特徴とする請求項１乃至５のいずれかに記載の半導体デバイス特性測定装置。
【請求項９】
半導体デバイスに対して複数の測定器を用いて測定関数を実行して前記半導体デバイスの特性を測定する半導体デバイス特性測定装置であって、
前記測定器を抽象的に特定する抽象名が記憶されている測定器情報を有し、半導体デバイスと測定関数の組に対し抽象的に特定された測定器を前記測定関数に割り付ける測定器割付手段と
を具備することを特徴とする半導体デバイス特性測定装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００７−２４８３８５（Ｐ２００７−２４８３８５Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−７５１１５（Ｐ２００６−７５１１５）
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
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