半導体光デバイスの製造方法および半導体光デバイス
【課題】半導体層の表面上に誘電体膜を形成した後に熱処理を行う工程を有する場合であっても、熱処理による悪影響を低減できる半導体光デバイスの製造方法および半導体光デバイスを提供すること。
【解決手段】本発明にかかる半導体層を含む半導体光デバイスの製造方法は、半導体積層構造10表面の第1の領域に第1の誘電体膜を形成し、半導体積層構造10表面の第2の領域に、第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成し、第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施して、第1の誘電体膜下部の半導体積層構造10に窓領域23を形成する。
【解決手段】本発明にかかる半導体層を含む半導体光デバイスの製造方法は、半導体積層構造10表面の第1の領域に第1の誘電体膜を形成し、半導体積層構造10表面の第2の領域に、第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成し、第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施して、第1の誘電体膜下部の半導体積層構造10に窓領域23を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体層を含む半導体光デバイスの製造方法および半導体光デバイスに関する。
【背景技術】
【0002】
半導体光デバイスには、発光デバイス、受光デバイスなどのように、電気−光変換/光−電気変換を行う光デバイス、及び、光導波路、光スイッチ、アイソレータ、フォトニック結晶などのように、光信号の伝送等を行う光デバイスがある。このような光デバイスは、半導体積層構造を主とした構成を有し、半導体積層構造における所定の半導体層の物性を変化させるための熱処理工程をその製造工程に含む場合がある。
【0003】
たとえば、GaAs系半導体レーザでは、光出射端面が強い光密度のために劣化し、COD(Catastrophic Optical Damage)と呼ばれる損傷を引き起こす場合がある。この対策として、光出射面に相当する箇所のバンドギャップを活性層内部のバンドギャップよりも大きくすることによって、活性層内部に比してレーザ光吸収の少なくした窓領域を設ける方法が提案されている。この窓領域を形成するために、窓領域上にGaの拡散を促進する誘電体膜を形成し、さらに非窓領域上にGaの拡散を抑制する誘電体膜を堆積した後、所定の熱処理を行い窓領域に対応する領域の混晶化を行い、バンドギャップを大きくさせるプロセスが行なわれる。かかる方法は、IFVD(Impurity Free Vacancy Disordering)法と呼ばれている(特許文献1参照)。そして、Gaの拡散を促進する誘電体膜として、たとえばNリッチ条件で成膜したSiNx膜が採用され、Gaの拡散を抑制する誘電体膜としてSiリッチ条件で成膜したSiNx膜が採用されていた(特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平7−122816号公報
【特許文献2】国際公開第2005/057744号
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、IFVD法においては、窓領域を混晶化し、所望の大きさのバンドギャップを達成するために一般的に熱処理に用いられる温度よりも高い温度での熱処理が必要となっている。たとえば、特許文献2に記載する方法においては、930℃もの高温での熱処理を行なう必要がある。しかしながら、このような高温熱処理によって、誘電体膜にクラックが発生した結果、誘電体膜が形成された半導体表面に荒れが生じ、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、このような高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【0006】
本発明は、上記に鑑みてなされたものであって、熱処理による悪影響を低減できる半導体光デバイスの製造方法および熱処理による劣化のない半導体光デバイスを提供することを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体光デバイスの製造方法は、半導体層を含む半導体光デバイスの製造方法において、半導体層を形成する半導体層形成工程と、前記半導体層表面の第1の領域に第1の誘電体膜を形成する第1の誘電体膜形成工程と、前記半導体層表面の第2の領域に、前記第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成する第2の誘電体膜形成工程と、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【0008】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第2の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする。
【0009】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第2の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第1の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする。
【0010】
また、この発明にかかる半導体光デバイスの製造方法は、前記第2の誘電体膜は、前記第1の誘電体膜よりも高い屈折率を有することを特徴とする。
【0011】
また、この発明にかかる半導体光デバイスの製造方法は、前記第2の誘電体膜は、前記第1の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする。
【0012】
また、この発明にかかる半導体光デバイスの製造方法は、前記第1の誘電体膜および前記第2の誘電体膜は、シリコンを含む誘電体膜であり、前記第2の誘電体膜におけるシリコン組成比は、前記第1の誘電体膜におけるシリコン組成比よりも高いことを特徴とする。
【0013】
また、この発明にかかる半導体光デバイスの製造方法は、半導体基板上に、第1導電型クラッド層、活性層、第2導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、前記半導体積層構造の表面の窓領域に対応する部分に、第1の屈折率をもつ第1の誘電体層を形成する工程と、少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第1の屈折率よりも小さい第2の屈折率をもつ第2の誘電体層を形成する工程と、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【0014】
また、この発明にかかる半導体光デバイスは、上記記載のいずれか一つの半導体光デバイスの製造方法によって製造されたことを特徴とする。
【発明の効果】
【0015】
本発明は、半導体層表面の第1の領域に第1の誘電体膜を形成し、半導体層表面の第2の領域に、第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成し、第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施すことにより、半導体層のうち前記第2の誘電体膜下部の前記半導体層の少なくとも一部領域の結晶状態を変化させることから、熱処理工程における処理温度を低温化することができるため、熱処理による悪影響を低減できる。
【図面の簡単な説明】
【0016】
【図1】図1は、実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。
【図2】図2は、図1におけるz軸に垂直な面における断面図である。
【図3】図3は、図1におけるx軸に垂直な面であって、かつリッジ部分を通る面における断面図である。
【図4】図4は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図5】図5は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図6】図6は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図7】図7は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図8】図8は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図9】図9は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図10】図10は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図11】図11は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図12】図12は、775℃180秒でRTA処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。
【図13】図13は、図1に示した半導体レーザ素子を製造する工程の他の例を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図14】図14は、図1に示した半導体レーザ素子を製造する工程の他の例を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図15】図15は、実施の形態にかかる光デバイスの製造方法によって製造される光デバイスの平面図である。
【図16】図16は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【図17】図17は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【図18】図18は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【発明を実施するための形態】
【0017】
以下に、本発明にかかる実施の形態である半導体光デバイスの製造方法について、半導体レーザ素子の製造方法を例に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【0018】
(実施の形態)
まず、実施の形態にかかる半導体レーザ素子の製造方法について説明する。図1は、本実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。図1に示した半導体レーザ素子1は、リッジ6の形状を形成するための所定の加工処理が施され、かつ、活性層を含むGaAs系の複数の半導体層を積層した半導体積層構造10を基板11上に形成した構造を基本構造としている。
【0019】
半導体レーザ素子1はさらに、リッジ6の長手方向の両端部において、半導体積層構造10と一体的化している半導体基板11が劈開されることによって、2面の劈開面を有している。2面の劈開面のうち、一方の劈開面には、半導体積層構造10の活性層内で発生した光を上記2面劈開面を反射鏡として共振させることによって生成したレーザ光4を半導体レーザ素子1の出射領域5から半導体レーザ素子1の外部に取り出すために、低反射膜3が形成されている。そして、他方の劈開面には、生成したレーザ光4を低反射膜3側のみから効率的に半導体レーザ素子1の外部へ取り出すために、高反射膜2が形成されている。
【0020】
つぎに、図2および図3を参照し、図1に示す半導体レーザ素子1の構造について説明する。図2は、図1に示した半導体レーザ素子1の構造を具体的に説明するために、図1におけるz軸(光出射方向)に垂直な面における断面図を示している。また、図3は、図1におけるx軸に垂直な面であって、かつリッジ6部分を通る面(すなわち半導体レーザ素子の共振器を含む面)における断面図を示している。
【0021】
図2および図3に示すように、半導体レーザ素子1は、n型GaAs基板である基板11上に、n−バッファ層12、n−クラッド層13、n−ガイド層14、活性層15、p−ガイド層16、p−クラッド層17、p−コンタクト層18、絶縁層19が順次積層されている。また、半導体レーザ素子1は、p−コンタクト層18の上部に上部電極20が形成され、基板11の下部に下部電極21が形成される。また、活性層15の上側に形成されたp−ガイド層16、活性層15に対しp型のクラッドを積層する側に形成されたp−クラッド層17および活性層15に対し正孔を注入するために形成されたp−コンタクト層18には、不純物としてZnがドーピングされている。図2および図3に示すように、半導体レーザ素子1は、活性層15に注入される電流をストライプ状に狭窄し、かつ、ストライプに沿った光導波路として機能するリッジ6形状を有しており、p−クラッド層17の上層およびp−コンタクト層18を含む層領域のレーザ光出射方向と垂直方向の幅が狭まったメサ形状に加工されている。そして、半導体レーザ素子1には、光出射端面に、非窓領域24と比較しレーザ光の吸収が少ない窓領域23が設けられている。
【0022】
基板11は、n−GaAsを材料に含む。n−バッファ層12は、基板11上に高品質のエピタキシャル層の積層構造を成長するために必要な緩衝層であり、n−GaAsを層材料に含む。n−クラッド層13とn−ガイド層14は、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定され、n−AlGaAsを層材料に含む。n−ガイド層14のAl組成は、20%以上40%未満であることが望ましい。また、n−クラッド層13のAl組成は、n−ガイド層14のAl組成に比べ大きくすることで屈折率を小さくすることが普通である。本発明における窓領域を形成した大出力端面放出型多モード半導体レーザ素子においては、n−ガイド層14の膜厚は、200nm以上、たとえば400nm程度であることが望ましい。n−クラッド層13の厚さは、1μm以上、3μm程度がよい。n−ガイド層14は、故意にドーピングをしない高純度層が使用される場合もあるが、n−ガイド層14の厚さを100nm以上に設定する場合は、残留不純物の影響が大きく、ドーピングを施すほうがよい。ここでは、端面放出型多モード半導体レーザ素子を例にしているが端面放出型単一モード半導体レーザ素子に本願発明を適用できることは言うまでもない。
【0023】
活性層15は、下部バリア層15a、量子井戸層15b、上部バリア層15cを備える。下部バリア層15aおよび上部バリア層15cは、量子井戸層15bにキャリアを閉じ込める障壁の機能を有し、故意にドーピングをしない高純度のAlGaAsを材料として含む。量子井戸層15bは、故意にドーピングをしない高純度のInGaAsを材料として含む。量子井戸層15bのIn組成および膜厚、下部バリア層15aおよび上部バリア層15cの組成によって決まるポテンシャル井戸の構造により、閉じ込められたキャリアの発光再結合エネルギーが決定される。上記は、単一の量子井戸層(SQW)の構成について説明したが、量子井戸層15bと下部バリア層15aおよび上部バリア層15cとの積層を所望の数だけ繰り返した多重量子井戸層(MQW)の構成を有する場合もある。また、上記では、故意にドーピングをしない高純度層での構成を説明したが、量子井戸層15b、下部バリア層15aおよび上部バリア層15cに故意にドナーやアクセプタが添加される場合もある。さらに、下部バリア層15aとn−ガイド層14とが同一の組成の場合があり、また、上部バリア層15cとp−ガイド層16とが同一の組成の場合があるため、下部バリア層15a、上部バリア層15cは必ずしも構成される必要はない。
【0024】
p−ガイド層16とp−クラッド層17とは、上述のn−クラッド層13とn−ガイド層14と対となり、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定される。p−ガイド層16とp−クラッド層17とは、p−AlGaAsを層材料に含む。p−ガイド層16のAl組成は、20%以上であることが一般的であり、30%以上であることが望ましい。p−クラッド層17のAl組成は、40〜50%程度が普通で、層中の光フィールドをn−クラッド層13の方向にずらして導波路損失を小さくするためにn−クラッド層13に比べ、p−クラッド層17のAl組成は若干大きめに設定される。そして、p−ガイド層16のAl組成は、p−クラッド層17のAl組成に比べ小さく設定される。本発明における窓領域を形成した大出力端面放出型多モードレーザ素子においては、p−ガイド層16の膜厚は、200nm以上、たとえば400nm程度であることが望ましい。p−クラッド層17の厚さは、1〜2μm程度がよい。なお、p−ガイド層16は、故意にドーピングをしない高純度層が使用される場合もあるが、ガイド層の厚さを100nm以上に設定する場合は、残留不純物による導電性変動の影響が大きいため、製造再現性を高めるためにも、故意のドーピングを施すほうがよい。また、p−クラッド層17には、n型の半導体層によって形成され、注入電流を狭窄して活性層15における電流密度を高める電流狭窄層17aが形成される。そして、p−コンタクト層18は、活性層15に対し正孔を注入するために電極とコンタクトを取る必要があるため、p型不純物であるZnが高濃度にドーピングされている。
【0025】
半導体レーザ素子1においては、半導体積層構造10の一部が加工されて形成されたリッジ6によって、上部電極20と下部電極21から注入された電流が活性層15の一部に集中し、レーザ光4が半導体レーザ素子1の外部に取り出されることになる。出射領域5(図1参照)から出射されるレーザ光4の光密度は高密度であるため、半導体レーザ素子1においては、光出射端面を含む所定の領域に、レーザ光の吸収が少ない窓領域23を設け、それ以外の領域を非窓領域24とすることによって、CODの発生を防止している。
【0026】
窓領域23では、窓領域23の半導体積層構造10を構成する半導体層の少なくとも一部が混晶化されている。この混晶化によって窓領域23のエネルギーバンドギャップが大きくなる結果、非窓領域24のエネルギーバンドギャップと窓領域23のエネルギーバンドギャップとの差が生じる。これによって、半導体レーザ素子1においては、光出射端面領域のレーザ光の吸収を抑制し、COD発生を防止する。
【0027】
つぎに、図4〜図8を参照して、半導体レーザ素子1を製造する工程について図面を参照しながら説明する。図4〜図6は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図であり、図7および図8は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。図4に示すように、通常使用されるMOCVD(Metal Organic Chemical Vapor Deposition)法を採用するMOCVD装置を用いて、GaAs半導体基板11上に、n−バッファ層12、n−クラッド層13、n−ガイド層14、活性層15、p−ガイド層16、p−クラッド層17、電流狭窄層17a、p−コンタクト層18からなる半導体積層構造10をエピタキシャル成長する。半導体積層構造10をエピタキシャル成長する際において所定の半導体層に導電性を持たせるために、n−バッファ層12、n−クラッド層13のエピタキシャル成長過程で、不純物としてn型不純物であるSiのドーピングを行い、p−クラッド層17、p−コンタクト層18のエピタキシャル成長過程で、不純物として、p型不純物であるZnのドーピングを行う。また、n型不純物を含む半導体層を窓領域のみに対応させて形成することによって、p−クラッド層17内に電流狭窄層17aを形成する。
【0028】
そして、p−コンタクト18表面に触媒CVD(Chemical Vapor Deposition)法を用いてSiNx膜を堆積する。本実施例ではSiNx膜成長に触媒CVDを用いて説明しているが、用途に応じてプラズマCVD法など他の方法も利用できる。このSiNx膜は、SiH4流量を大幅に増加させたSiリッチ条件で成膜したものであり、ストイキオメトリ組成よりSiの比率が高い緻密な膜である。その後、フォトリソグラフィ工程およびエッチング工程を行い窓領域23に対応する領域以外のSiNx膜を除去することによって、図5に示すように、p−コンタクト層18表面の窓領域23に対応する領域に混晶化促進膜25を形成する。なお、混晶化促進膜25は、半導体レーザ素子1の長手方向の前後で活性層15を覆うように形成される。
【0029】
次いで、触媒CVD法を用い、混晶化促進膜25と同一の材料を用いることによって、p−コンタクト層18および混晶化促進膜25上に、Nリッチ条件で成膜したSiNx膜を堆積し、混晶化抑制膜26を形成する。この混晶化抑制膜26を構成するSiNx膜は、ストイキオメトリ組成よりNの比率が高いものであり、原料であるシランとアンモニアガスとの流量をアンモニアリッチにした状態で成膜される。混晶化抑制膜26は、Nリッチ条件で成膜したSiNx膜であるため、Siリッチ条件で成膜した混晶化促進膜25よりも、密度が低く疎な膜である。言い換えると、窓領域23に対応する領域上に形成される混晶化促進膜25は、非窓領域24に対応する領域上に形成される混晶化抑制膜26よりも高い密度を有する緻密な膜である。そして、同一の材料に形成された誘電体膜においては、密度が高くなるにしたがって屈折率も高くなることから、窓領域23に対応する領域上に形成される混晶化促進膜25は、非窓領域24に対応する領域上に形成される混晶化抑制膜26よりも高い屈折率を有する膜であるといえる。たとえば、混晶化促進膜25は、屈折率が2.05のSiNx膜によって形成され、混晶化抑制膜26は、屈折率が1.85のSiNx膜によって形成される。
【0030】
混晶化促進膜25、混晶化抑制膜26を形成後、半導体積層構造10に対して熱処理工程を実施する。この熱処理を行うための装置として、RTA(Rapid Thermal Annealing)装置を用いる。この熱処理工程は、混晶化促進膜25下部の半導体層の熱処理によるバンドギャップの変化量が、混晶化抑制膜26下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この熱処理工程として、たとえば、775℃、180秒のRTA処理を行う。この熱処理工程は、図6に示すように混晶化促進膜25が形成された領域の半導体積層構造10の少なくとも一部を混晶化して、混晶化促進膜25下部の半導体層の熱処理によるバンドギャップの変化量を、混晶化抑制膜26下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくする。この結果、混晶化促進膜25下部に窓領域23が形成される。
【0031】
そして、促進膜25、抑制膜26を除去した後、フォトリソグラフィ工程およびエッチング工程を行って、図7に示すように、上部電極20に接触する領域以外のp−コンタクト層18と必要があれば、p−クラッド層17の上層の一部とを除去し、リッジ構造を形成する。次いで、絶縁層19を形成後、フォトリソグラフィ工程およびエッチング工程を行って、図8に示すように、上部電極20に接触する領域以外の絶縁層19を除去する。そして、上部電極20および下部電極21を形成後、半導体ウェハを劈開し、劈開面に高反射膜2および低反射膜3を形成した後、半導体レーザ素子1ごとにカッティングすることによって、最終的な半導体レーザ素子1となる。
【0032】
上述したように、本実施の形態においては、非窓領域24に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜を混晶化抑制膜25として形成し、窓領域23に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜よりも高い密度を有する高屈折率膜のSiリッチのSiNx膜を混晶化促進膜26として形成している。なお、好例として、SiNx膜のSiあるいはNの組成をストイキオメトリ組成との大小関係を用いて説明したが、十分な密度差あるいは屈折率差が生じればこれに限られるものではない。
【0033】
ここで、図9に、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す。以下、RTA処理によって変化する半導体積層構造のバンドギャップのシフト量を、エネルギーシフトとして説明する。図9における直線L1は、半導体層上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で熱処理を施した場合に対応し、直線L2は、半導体層上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で熱処理を施した場合に対応する。
【0034】
半導体レーザ素子では、COD防止のために、窓領域のバンドギャップを、活性層内部の非窓領域におけるバンドギャップよりも大きくして、非窓領域のバンドギャップと窓領域のバンドギャップとの差を十分に確保する必要がある。
【0035】
従来では、このCOD防止を可能とするバンドギャップ差ΔEgを確保するため、直線L1に示すように、高温域でエネルギーシフトが大きい低屈折率膜を混晶化促進膜に採用して窓領域を形成し、直線L2に示すように、高温域でもエネルギーシフトが小さい高屈折率膜を混晶化抑制膜に採用して非窓領域を形成していた。すなわち、従来では、レーザ光出射端面を含む領域である窓領域に対応する半導体層上に、疎な膜である低屈折率のSiNx膜を混晶化促進膜として形成し、非窓領域に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜よりも高い密度を有し高屈折率であるSiリッチのSiNx膜を混晶化抑制膜として形成していた。そして、従来では、バンドギャップ差ΔEgを確保可能な温度T0で熱処理を行ない、拡散したGaを疎な膜である混晶化促進膜に吸収させ、これにより発生した空孔を活性層15に拡散させることによって、混晶化促進膜下方の量子井戸層15bを混晶化し、窓領域を形成していた。
【0036】
しかしながら、従来では、混晶化のために、たとえば930℃のような高い温度で熱処理を実行する必要があったため、この高温での熱処理によって、混晶化促進膜および混晶化抑制膜として形成したSiNx膜にクラックが発生し、これによって、SiNx膜が形成された半導体表面に荒れが生じてしまい、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、この高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【0037】
そこで、本実施の形態では、高屈折率膜を形成した場合の方が低屈折率膜を形成した場合よりもRTA温度に対する半導体積層構造のエネルギーシフトの傾き、すなわち、RTA温度に対する半導体積層構造のエネルギーシフトの変化率が小さいことに着目し、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が逆転する温度領域、すなわち、高屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施している。なお、熱処理温度は、高屈折率膜下部の半導体積層構造のRTA温度に対するバンドギャップの変化量の変化率が、低屈折率膜下部の半導体積層構造のRTA温度に対するバンドギャップの変化量の変化率よりも小さい温度領域である。
【0038】
具体的には、本実施の形態では、図10の矢印Y1に示すように、温度T0よりもさらに低温側における各エネルギーシフトを求め、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が、従来の熱処理温度である温度T0における大小関係と逆転する温度領域を求めた。すなわち、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる温度領域である。
【0039】
この温度領域は、図10に示すように、高屈折率膜に対応する直線L2と低屈折率膜に対応する直線L1が交差する温度T2未満となる。そして、COD防止を可能とするバンドギャップ差ΔEgを確保可能な熱処理温度は、図10の矢印Y2に示すように、従来における熱処理温度T0よりも格段に低い温度T1であることがわかる。したがって、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後に、温度T1での熱処理工程を施すことによって、高屈折率膜である混晶化促進膜25下部の半導体層のバンドギャップを、低屈折率膜である混晶化抑制膜26下部の半導体層のバンドギャップよりもΔEg分大きくしている。
【0040】
図11に、実際に窓領域23に対応する半導体積層構造10上に高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に低屈折率膜を形成した場合における、RTAの熱処理温度とエネルギーシフトとの関係を示す。直線L11は、半導体積層構造上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で30秒のRTA処理を施した場合に対応し、直線L21は、半導体積層構造上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で30秒のRTA処理を施した場合に対応する。そして、直線L12は、半導体積層構造上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で180秒のRTA処理を施した場合に対応し、直線L22は、半導体積層構造上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で180秒のRTA処理を施した場合に対応する。
【0041】
図11に示すように、いずれのRTA処理時間の場合も、RTA処理温度を低くするにしたがって、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる領域があることがわかった。たとえば、RTA処理時間が30秒である場合には、約850℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、RTA処理時間が30秒である場合には、約810℃で処理を行うことによって、COD防止を可能とするバンドギャップ差ΔEgよりも大きなバンドギャップ差ΔEg1を確保することができる。このため、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後の熱処理工程として、たとえば、810℃30秒のRTA処理を施している。
【0042】
さらに、直線L12および直線L22に示すように、RTA処理時間が180秒である場合には、RTA処理時間が30秒である場合と比較して、エネルギーシフトとRTA処理温度との関係直線は、さらに低温側にシフトする。このため、RTA処理時間が180秒である場合には、RTA処理時間が30秒である場合よりもさらに低い温度である約820℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、RTA処理時間が180秒である場合には、約775℃で処理を行うことによって、810℃30秒のRTA処理で確保できたバンドギャップ差ΔEg1よりもさらに大きなバンドギャップ差ΔEg2を確保することができる。このため、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後の熱処理工程として、たとえば、775℃180秒のRTA処理を施している。前述の熱処理条件に変えて、より低温の熱処理も可能であり、熱処理時間を延ばすことで半導体層成長温度以下にすることも可能である。
【0043】
そして、積層する誘電体膜の屈折率の関係と、これらの膜が表面に形成された半導体積層構造のエネルギーシフトとの関係をもとに、混晶化促進膜25として形成する高屈折率膜および混晶化抑制膜26として形成する低屈折率膜を選択すればよい。図12は、775℃180秒でRTA処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。図12に示すように、775℃180秒でRTA処理を行なった場合、屈折率が高くなるにしたがってエネルギーシフトが高くなり、屈折率が低くなるにしたがってエネルギーシフトが低くなる。したがって、所望のバンドギャップ差ΔEgに応じて、混晶化促進膜25として形成する誘電体膜の屈折率および混晶化抑制膜26として形成する誘電体膜の屈折率を調整すればよい。本実施の形態においては、たとえば、窓領域23形成のための高屈折率膜として屈折率が2.05であるSiリッチ条件で成膜したSiNx膜を採用し、非窓領域形成のための低屈折率膜として屈折率が1.85であるNリッチ条件で成膜したSiNx膜を採用することによって、窓領域23と非窓領域24との間に約25meVのバンドギャップ差を確保している。
【0044】
このように、本実施の形態では、混晶化抑制膜26として低屈折率層を形成し、低屈折率層よりも高い密度を有する高屈折率層を混晶化促進膜25として形成することによって、従来よりも格段に低い温度での熱処理であっても、高屈折率膜下部の半導体層の少なくとも一部を混晶化させることができる。したがって、本実施の形態では、従来よりも低い温度で混晶化が可能になるため、混晶化促進膜および混晶化抑制膜のクラックも発生しないことから半導体表面の荒れを防止できるとともに、非窓領域の混晶化も防止できる。この結果、本実施の形態では、半導体層の表面上に誘電体膜を形成した後に熱処理を行う工程を有する場合であっても、熱処理による悪影響を低減でき、所望の半導体レーザ素子を製造することが可能になる。
【0045】
ここで、窓領域に高屈折率膜を形成し、非窓領域に低屈折率膜を形成し、従来のRTA温度である930℃よりも低い810℃以下の処理温度でRTA処理を行なった場合における混晶化のメカニズムについて説明する。密度の高い高屈折率膜を窓領域に対応する半導体積層構造上に形成し、密度の低い低屈折率膜を非窓領域に対応する半導体積層構造上に形成し、熱処理を行なった場合、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に、密度の差に起因して熱膨張率差が生じる。この結果、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に歪みが生じる。特に、密度の高い高屈折率層が積層された半導体積層構造において歪みが強く現れると考えられるため、歪みによって不安定化した積層構造間のエネルギーを安定させようと、高屈折率層が積層された半導体積層構造内において、内部の原子や空孔が移動するものと考えられる。これにともない、半導体積層構造と誘電体膜との界面に生じた欠陥も移動しやすくなることから、欠陥の拡散速度が高くなり、窓領域に対応する半導体積層構造内部に欠陥が拡散し、窓領域に対応する半導体積層構造内部が混晶化するものと思われる。
【0046】
したがって、実施の形態では、半導体積層構造上に形成する高屈折率膜および低屈折率膜として、SiNx膜を形成した場合を例に説明したが、組成比を変えることによって、密度および屈折率を制御できるのであればSiNx膜に限らず、たとえば、SiO2膜を高屈折率膜および低屈折率膜として採用してもよい。この場合、密度が高く屈折率が高いSiリッチ条件で成膜したSiO2膜を窓領域に対応する半導体積層構造上に形成し、密度が低く屈折率が低いOリッチ条件で成膜したSiO2膜を非窓領域に対応する半導体積層構造上に形成すればよい。そして、Siリッチ条件で成膜したSiO2膜下部の半導体積層構造の熱処理によるバンドギャップの変化量が、Oリッチ条件で成膜したSiO2膜下部の半導体積層構造の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施し、Siリッチ条件で成膜したSiO2膜下部の半導体積層構造の混晶化を行なえばよい。また、非窓領域および窓領域に形成する誘電体膜は、密度および屈折率を制御できるのであれば、同一の材料によって形成される同種の誘電体膜に限らず、異なる材料で形成される異種の誘電体膜であってもよい。
【0047】
また、本実施の形態では、図5および図6において、混晶化促進膜25となるSiリッチ条件で成膜したSiNx膜を、混晶化抑制膜26となるNリッチ条件で成膜したSiNx膜よりも先に形成した場合を例に説明したが、もちろんこれに限らない。具体的には、図13に示すように、p−コンタクト18上に、Nリッチ条件で成膜したSiNx膜を堆積し、その後、フォトリソグラフィ工程およびエッチング工程を行い非窓領域24に対応する領域以外のSiNx膜を除去することによって、混晶化抑制膜26を形成する。そして、図14に示すように、p−コンタクト層18および混晶化抑制膜26上に、Siリッチ条件で成膜したSiNx膜を堆積し、混晶化促進膜25を形成してもよい。
【0048】
また、本実施の形態では、半導体レーザ素子を製造する場合を例に説明したが、もちろんこれに限らず、光導波路構造を有する発光ダイオード、受光デバイスなどに対しても適用可能である。すなわち、半導体積層構造を主とした構成を有し、この半導体積層構造における所定の半導体層を混晶化させるプロセスをその製造工程に含む光デバイスに適用可能である。
【0049】
このような光デバイスとして、図15に示すように、混晶化されたクラッド領域223a、および、光導波領域として機能するコア領域224aを有する光デバイスを例に、製造方法を説明する。図16および図17は、図15におけるAA線断面図である。図16に示すように、まず、所定の基板211上に、下部クラッド層213、光導波層215、および上部クラッド層217からなる半導体積層構造をエピタキシャル成長する。そして、図17に示すように、上部クラッド層217表面のうちクラッド領域に対応する領域に密度の高い高屈折率膜225を形成し、上部クラッド層217表面のうちコア領域に対応する領域に密度の低い低屈折率膜226を形成する。次いで、高屈折率膜225下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜226下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この結果、図18に示すように、高屈折率膜225下部の半導体層の少なくとも一部領域、すなわちクラッド領域に対応する領域223の少なくとも一部領域が混晶化する。なお、コア領域に対応する領域224においては、低屈折率膜226が形成されるため、半導体層の混晶化が起こることはない。
【0050】
熱処理工程終了後、他の必要な処理を実施することによって、光デバイスが完成する。たとえば、光デバイスを構成する半導体積層構造以外の構成物を付加する、および/または、半導体積層構造に対して行う上記の表面処理や熱処理とは異なる処理を行う。たとえば、光デバイスが、発光デバイス、受光デバイスである場合には、発光デバイス、受光デバイスの体をなすために半導体積層構造を物理的に加工するエッチング、パッシベーション膜の形成、電極の形成、反射膜の形成などの各工程を行い、光デバイスを完成させる。
【0051】
本願発明は、半導体レーザに限られず、導波路デバイスなど屈折率差を持つようなデバイスにも適用できる。
【符号の説明】
【0052】
1 半導体レーザ素子
2 高反射膜
3 低反射膜
4 レーザ光
5 出射領域
6 リッジ
10 半導体積層構造
11,211 基板
12 n−バッファ層
13 n−クラッド層
14 n−ガイド層
15 活性層
15a 下部バリア層
15b 量子井戸層
15c 上部バリア層
16 p−ガイド層
17 p−クラッド層
18 p−コンタクト層
19 絶縁層
20 上部電極
21 下部電極
23 窓領域
24 非窓領域
25 混晶化促進膜
26 混晶化抑制膜
213 下部クラッド層
215 光導波層
217 上部クラッド層
【技術分野】
【0001】
本発明は、半導体層を含む半導体光デバイスの製造方法および半導体光デバイスに関する。
【背景技術】
【0002】
半導体光デバイスには、発光デバイス、受光デバイスなどのように、電気−光変換/光−電気変換を行う光デバイス、及び、光導波路、光スイッチ、アイソレータ、フォトニック結晶などのように、光信号の伝送等を行う光デバイスがある。このような光デバイスは、半導体積層構造を主とした構成を有し、半導体積層構造における所定の半導体層の物性を変化させるための熱処理工程をその製造工程に含む場合がある。
【0003】
たとえば、GaAs系半導体レーザでは、光出射端面が強い光密度のために劣化し、COD(Catastrophic Optical Damage)と呼ばれる損傷を引き起こす場合がある。この対策として、光出射面に相当する箇所のバンドギャップを活性層内部のバンドギャップよりも大きくすることによって、活性層内部に比してレーザ光吸収の少なくした窓領域を設ける方法が提案されている。この窓領域を形成するために、窓領域上にGaの拡散を促進する誘電体膜を形成し、さらに非窓領域上にGaの拡散を抑制する誘電体膜を堆積した後、所定の熱処理を行い窓領域に対応する領域の混晶化を行い、バンドギャップを大きくさせるプロセスが行なわれる。かかる方法は、IFVD(Impurity Free Vacancy Disordering)法と呼ばれている(特許文献1参照)。そして、Gaの拡散を促進する誘電体膜として、たとえばNリッチ条件で成膜したSiNx膜が採用され、Gaの拡散を抑制する誘電体膜としてSiリッチ条件で成膜したSiNx膜が採用されていた(特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平7−122816号公報
【特許文献2】国際公開第2005/057744号
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、IFVD法においては、窓領域を混晶化し、所望の大きさのバンドギャップを達成するために一般的に熱処理に用いられる温度よりも高い温度での熱処理が必要となっている。たとえば、特許文献2に記載する方法においては、930℃もの高温での熱処理を行なう必要がある。しかしながら、このような高温熱処理によって、誘電体膜にクラックが発生した結果、誘電体膜が形成された半導体表面に荒れが生じ、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、このような高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【0006】
本発明は、上記に鑑みてなされたものであって、熱処理による悪影響を低減できる半導体光デバイスの製造方法および熱処理による劣化のない半導体光デバイスを提供することを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体光デバイスの製造方法は、半導体層を含む半導体光デバイスの製造方法において、半導体層を形成する半導体層形成工程と、前記半導体層表面の第1の領域に第1の誘電体膜を形成する第1の誘電体膜形成工程と、前記半導体層表面の第2の領域に、前記第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成する第2の誘電体膜形成工程と、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【0008】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第2の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする。
【0009】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第2の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第1の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする。
【0010】
また、この発明にかかる半導体光デバイスの製造方法は、前記第2の誘電体膜は、前記第1の誘電体膜よりも高い屈折率を有することを特徴とする。
【0011】
また、この発明にかかる半導体光デバイスの製造方法は、前記第2の誘電体膜は、前記第1の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする。
【0012】
また、この発明にかかる半導体光デバイスの製造方法は、前記第1の誘電体膜および前記第2の誘電体膜は、シリコンを含む誘電体膜であり、前記第2の誘電体膜におけるシリコン組成比は、前記第1の誘電体膜におけるシリコン組成比よりも高いことを特徴とする。
【0013】
また、この発明にかかる半導体光デバイスの製造方法は、半導体基板上に、第1導電型クラッド層、活性層、第2導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、前記半導体積層構造の表面の窓領域に対応する部分に、第1の屈折率をもつ第1の誘電体層を形成する工程と、少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第1の屈折率よりも小さい第2の屈折率をもつ第2の誘電体層を形成する工程と、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【0014】
また、この発明にかかる半導体光デバイスは、上記記載のいずれか一つの半導体光デバイスの製造方法によって製造されたことを特徴とする。
【発明の効果】
【0015】
本発明は、半導体層表面の第1の領域に第1の誘電体膜を形成し、半導体層表面の第2の領域に、第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成し、第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施すことにより、半導体層のうち前記第2の誘電体膜下部の前記半導体層の少なくとも一部領域の結晶状態を変化させることから、熱処理工程における処理温度を低温化することができるため、熱処理による悪影響を低減できる。
【図面の簡単な説明】
【0016】
【図1】図1は、実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。
【図2】図2は、図1におけるz軸に垂直な面における断面図である。
【図3】図3は、図1におけるx軸に垂直な面であって、かつリッジ部分を通る面における断面図である。
【図4】図4は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図5】図5は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図6】図6は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図である。
【図7】図7は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図8】図8は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図9】図9は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図10】図10は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図11】図11は、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図12】図12は、775℃180秒でRTA処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。
【図13】図13は、図1に示した半導体レーザ素子を製造する工程の他の例を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図14】図14は、図1に示した半導体レーザ素子を製造する工程の他の例を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。
【図15】図15は、実施の形態にかかる光デバイスの製造方法によって製造される光デバイスの平面図である。
【図16】図16は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【図17】図17は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【図18】図18は、図15に示した光デバイスを製造する工程を示すための、図15に示した光デバイスのAA線断面図である。
【発明を実施するための形態】
【0017】
以下に、本発明にかかる実施の形態である半導体光デバイスの製造方法について、半導体レーザ素子の製造方法を例に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【0018】
(実施の形態)
まず、実施の形態にかかる半導体レーザ素子の製造方法について説明する。図1は、本実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。図1に示した半導体レーザ素子1は、リッジ6の形状を形成するための所定の加工処理が施され、かつ、活性層を含むGaAs系の複数の半導体層を積層した半導体積層構造10を基板11上に形成した構造を基本構造としている。
【0019】
半導体レーザ素子1はさらに、リッジ6の長手方向の両端部において、半導体積層構造10と一体的化している半導体基板11が劈開されることによって、2面の劈開面を有している。2面の劈開面のうち、一方の劈開面には、半導体積層構造10の活性層内で発生した光を上記2面劈開面を反射鏡として共振させることによって生成したレーザ光4を半導体レーザ素子1の出射領域5から半導体レーザ素子1の外部に取り出すために、低反射膜3が形成されている。そして、他方の劈開面には、生成したレーザ光4を低反射膜3側のみから効率的に半導体レーザ素子1の外部へ取り出すために、高反射膜2が形成されている。
【0020】
つぎに、図2および図3を参照し、図1に示す半導体レーザ素子1の構造について説明する。図2は、図1に示した半導体レーザ素子1の構造を具体的に説明するために、図1におけるz軸(光出射方向)に垂直な面における断面図を示している。また、図3は、図1におけるx軸に垂直な面であって、かつリッジ6部分を通る面(すなわち半導体レーザ素子の共振器を含む面)における断面図を示している。
【0021】
図2および図3に示すように、半導体レーザ素子1は、n型GaAs基板である基板11上に、n−バッファ層12、n−クラッド層13、n−ガイド層14、活性層15、p−ガイド層16、p−クラッド層17、p−コンタクト層18、絶縁層19が順次積層されている。また、半導体レーザ素子1は、p−コンタクト層18の上部に上部電極20が形成され、基板11の下部に下部電極21が形成される。また、活性層15の上側に形成されたp−ガイド層16、活性層15に対しp型のクラッドを積層する側に形成されたp−クラッド層17および活性層15に対し正孔を注入するために形成されたp−コンタクト層18には、不純物としてZnがドーピングされている。図2および図3に示すように、半導体レーザ素子1は、活性層15に注入される電流をストライプ状に狭窄し、かつ、ストライプに沿った光導波路として機能するリッジ6形状を有しており、p−クラッド層17の上層およびp−コンタクト層18を含む層領域のレーザ光出射方向と垂直方向の幅が狭まったメサ形状に加工されている。そして、半導体レーザ素子1には、光出射端面に、非窓領域24と比較しレーザ光の吸収が少ない窓領域23が設けられている。
【0022】
基板11は、n−GaAsを材料に含む。n−バッファ層12は、基板11上に高品質のエピタキシャル層の積層構造を成長するために必要な緩衝層であり、n−GaAsを層材料に含む。n−クラッド層13とn−ガイド層14は、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定され、n−AlGaAsを層材料に含む。n−ガイド層14のAl組成は、20%以上40%未満であることが望ましい。また、n−クラッド層13のAl組成は、n−ガイド層14のAl組成に比べ大きくすることで屈折率を小さくすることが普通である。本発明における窓領域を形成した大出力端面放出型多モード半導体レーザ素子においては、n−ガイド層14の膜厚は、200nm以上、たとえば400nm程度であることが望ましい。n−クラッド層13の厚さは、1μm以上、3μm程度がよい。n−ガイド層14は、故意にドーピングをしない高純度層が使用される場合もあるが、n−ガイド層14の厚さを100nm以上に設定する場合は、残留不純物の影響が大きく、ドーピングを施すほうがよい。ここでは、端面放出型多モード半導体レーザ素子を例にしているが端面放出型単一モード半導体レーザ素子に本願発明を適用できることは言うまでもない。
【0023】
活性層15は、下部バリア層15a、量子井戸層15b、上部バリア層15cを備える。下部バリア層15aおよび上部バリア層15cは、量子井戸層15bにキャリアを閉じ込める障壁の機能を有し、故意にドーピングをしない高純度のAlGaAsを材料として含む。量子井戸層15bは、故意にドーピングをしない高純度のInGaAsを材料として含む。量子井戸層15bのIn組成および膜厚、下部バリア層15aおよび上部バリア層15cの組成によって決まるポテンシャル井戸の構造により、閉じ込められたキャリアの発光再結合エネルギーが決定される。上記は、単一の量子井戸層(SQW)の構成について説明したが、量子井戸層15bと下部バリア層15aおよび上部バリア層15cとの積層を所望の数だけ繰り返した多重量子井戸層(MQW)の構成を有する場合もある。また、上記では、故意にドーピングをしない高純度層での構成を説明したが、量子井戸層15b、下部バリア層15aおよび上部バリア層15cに故意にドナーやアクセプタが添加される場合もある。さらに、下部バリア層15aとn−ガイド層14とが同一の組成の場合があり、また、上部バリア層15cとp−ガイド層16とが同一の組成の場合があるため、下部バリア層15a、上部バリア層15cは必ずしも構成される必要はない。
【0024】
p−ガイド層16とp−クラッド層17とは、上述のn−クラッド層13とn−ガイド層14と対となり、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定される。p−ガイド層16とp−クラッド層17とは、p−AlGaAsを層材料に含む。p−ガイド層16のAl組成は、20%以上であることが一般的であり、30%以上であることが望ましい。p−クラッド層17のAl組成は、40〜50%程度が普通で、層中の光フィールドをn−クラッド層13の方向にずらして導波路損失を小さくするためにn−クラッド層13に比べ、p−クラッド層17のAl組成は若干大きめに設定される。そして、p−ガイド層16のAl組成は、p−クラッド層17のAl組成に比べ小さく設定される。本発明における窓領域を形成した大出力端面放出型多モードレーザ素子においては、p−ガイド層16の膜厚は、200nm以上、たとえば400nm程度であることが望ましい。p−クラッド層17の厚さは、1〜2μm程度がよい。なお、p−ガイド層16は、故意にドーピングをしない高純度層が使用される場合もあるが、ガイド層の厚さを100nm以上に設定する場合は、残留不純物による導電性変動の影響が大きいため、製造再現性を高めるためにも、故意のドーピングを施すほうがよい。また、p−クラッド層17には、n型の半導体層によって形成され、注入電流を狭窄して活性層15における電流密度を高める電流狭窄層17aが形成される。そして、p−コンタクト層18は、活性層15に対し正孔を注入するために電極とコンタクトを取る必要があるため、p型不純物であるZnが高濃度にドーピングされている。
【0025】
半導体レーザ素子1においては、半導体積層構造10の一部が加工されて形成されたリッジ6によって、上部電極20と下部電極21から注入された電流が活性層15の一部に集中し、レーザ光4が半導体レーザ素子1の外部に取り出されることになる。出射領域5(図1参照)から出射されるレーザ光4の光密度は高密度であるため、半導体レーザ素子1においては、光出射端面を含む所定の領域に、レーザ光の吸収が少ない窓領域23を設け、それ以外の領域を非窓領域24とすることによって、CODの発生を防止している。
【0026】
窓領域23では、窓領域23の半導体積層構造10を構成する半導体層の少なくとも一部が混晶化されている。この混晶化によって窓領域23のエネルギーバンドギャップが大きくなる結果、非窓領域24のエネルギーバンドギャップと窓領域23のエネルギーバンドギャップとの差が生じる。これによって、半導体レーザ素子1においては、光出射端面領域のレーザ光の吸収を抑制し、COD発生を防止する。
【0027】
つぎに、図4〜図8を参照して、半導体レーザ素子1を製造する工程について図面を参照しながら説明する。図4〜図6は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のx軸に垂直な面における断面図であり、図7および図8は、図1に示した半導体レーザ素子を製造する工程を示すための、図1に示した半導体レーザ素子のz軸に垂直な面における断面図である。図4に示すように、通常使用されるMOCVD(Metal Organic Chemical Vapor Deposition)法を採用するMOCVD装置を用いて、GaAs半導体基板11上に、n−バッファ層12、n−クラッド層13、n−ガイド層14、活性層15、p−ガイド層16、p−クラッド層17、電流狭窄層17a、p−コンタクト層18からなる半導体積層構造10をエピタキシャル成長する。半導体積層構造10をエピタキシャル成長する際において所定の半導体層に導電性を持たせるために、n−バッファ層12、n−クラッド層13のエピタキシャル成長過程で、不純物としてn型不純物であるSiのドーピングを行い、p−クラッド層17、p−コンタクト層18のエピタキシャル成長過程で、不純物として、p型不純物であるZnのドーピングを行う。また、n型不純物を含む半導体層を窓領域のみに対応させて形成することによって、p−クラッド層17内に電流狭窄層17aを形成する。
【0028】
そして、p−コンタクト18表面に触媒CVD(Chemical Vapor Deposition)法を用いてSiNx膜を堆積する。本実施例ではSiNx膜成長に触媒CVDを用いて説明しているが、用途に応じてプラズマCVD法など他の方法も利用できる。このSiNx膜は、SiH4流量を大幅に増加させたSiリッチ条件で成膜したものであり、ストイキオメトリ組成よりSiの比率が高い緻密な膜である。その後、フォトリソグラフィ工程およびエッチング工程を行い窓領域23に対応する領域以外のSiNx膜を除去することによって、図5に示すように、p−コンタクト層18表面の窓領域23に対応する領域に混晶化促進膜25を形成する。なお、混晶化促進膜25は、半導体レーザ素子1の長手方向の前後で活性層15を覆うように形成される。
【0029】
次いで、触媒CVD法を用い、混晶化促進膜25と同一の材料を用いることによって、p−コンタクト層18および混晶化促進膜25上に、Nリッチ条件で成膜したSiNx膜を堆積し、混晶化抑制膜26を形成する。この混晶化抑制膜26を構成するSiNx膜は、ストイキオメトリ組成よりNの比率が高いものであり、原料であるシランとアンモニアガスとの流量をアンモニアリッチにした状態で成膜される。混晶化抑制膜26は、Nリッチ条件で成膜したSiNx膜であるため、Siリッチ条件で成膜した混晶化促進膜25よりも、密度が低く疎な膜である。言い換えると、窓領域23に対応する領域上に形成される混晶化促進膜25は、非窓領域24に対応する領域上に形成される混晶化抑制膜26よりも高い密度を有する緻密な膜である。そして、同一の材料に形成された誘電体膜においては、密度が高くなるにしたがって屈折率も高くなることから、窓領域23に対応する領域上に形成される混晶化促進膜25は、非窓領域24に対応する領域上に形成される混晶化抑制膜26よりも高い屈折率を有する膜であるといえる。たとえば、混晶化促進膜25は、屈折率が2.05のSiNx膜によって形成され、混晶化抑制膜26は、屈折率が1.85のSiNx膜によって形成される。
【0030】
混晶化促進膜25、混晶化抑制膜26を形成後、半導体積層構造10に対して熱処理工程を実施する。この熱処理を行うための装置として、RTA(Rapid Thermal Annealing)装置を用いる。この熱処理工程は、混晶化促進膜25下部の半導体層の熱処理によるバンドギャップの変化量が、混晶化抑制膜26下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この熱処理工程として、たとえば、775℃、180秒のRTA処理を行う。この熱処理工程は、図6に示すように混晶化促進膜25が形成された領域の半導体積層構造10の少なくとも一部を混晶化して、混晶化促進膜25下部の半導体層の熱処理によるバンドギャップの変化量を、混晶化抑制膜26下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくする。この結果、混晶化促進膜25下部に窓領域23が形成される。
【0031】
そして、促進膜25、抑制膜26を除去した後、フォトリソグラフィ工程およびエッチング工程を行って、図7に示すように、上部電極20に接触する領域以外のp−コンタクト層18と必要があれば、p−クラッド層17の上層の一部とを除去し、リッジ構造を形成する。次いで、絶縁層19を形成後、フォトリソグラフィ工程およびエッチング工程を行って、図8に示すように、上部電極20に接触する領域以外の絶縁層19を除去する。そして、上部電極20および下部電極21を形成後、半導体ウェハを劈開し、劈開面に高反射膜2および低反射膜3を形成した後、半導体レーザ素子1ごとにカッティングすることによって、最終的な半導体レーザ素子1となる。
【0032】
上述したように、本実施の形態においては、非窓領域24に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜を混晶化抑制膜25として形成し、窓領域23に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜よりも高い密度を有する高屈折率膜のSiリッチのSiNx膜を混晶化促進膜26として形成している。なお、好例として、SiNx膜のSiあるいはNの組成をストイキオメトリ組成との大小関係を用いて説明したが、十分な密度差あるいは屈折率差が生じればこれに限られるものではない。
【0033】
ここで、図9に、RTAの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す。以下、RTA処理によって変化する半導体積層構造のバンドギャップのシフト量を、エネルギーシフトとして説明する。図9における直線L1は、半導体層上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で熱処理を施した場合に対応し、直線L2は、半導体層上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で熱処理を施した場合に対応する。
【0034】
半導体レーザ素子では、COD防止のために、窓領域のバンドギャップを、活性層内部の非窓領域におけるバンドギャップよりも大きくして、非窓領域のバンドギャップと窓領域のバンドギャップとの差を十分に確保する必要がある。
【0035】
従来では、このCOD防止を可能とするバンドギャップ差ΔEgを確保するため、直線L1に示すように、高温域でエネルギーシフトが大きい低屈折率膜を混晶化促進膜に採用して窓領域を形成し、直線L2に示すように、高温域でもエネルギーシフトが小さい高屈折率膜を混晶化抑制膜に採用して非窓領域を形成していた。すなわち、従来では、レーザ光出射端面を含む領域である窓領域に対応する半導体層上に、疎な膜である低屈折率のSiNx膜を混晶化促進膜として形成し、非窓領域に対応する半導体積層構造10上に、Nリッチ条件で成膜したSiNx膜よりも高い密度を有し高屈折率であるSiリッチのSiNx膜を混晶化抑制膜として形成していた。そして、従来では、バンドギャップ差ΔEgを確保可能な温度T0で熱処理を行ない、拡散したGaを疎な膜である混晶化促進膜に吸収させ、これにより発生した空孔を活性層15に拡散させることによって、混晶化促進膜下方の量子井戸層15bを混晶化し、窓領域を形成していた。
【0036】
しかしながら、従来では、混晶化のために、たとえば930℃のような高い温度で熱処理を実行する必要があったため、この高温での熱処理によって、混晶化促進膜および混晶化抑制膜として形成したSiNx膜にクラックが発生し、これによって、SiNx膜が形成された半導体表面に荒れが生じてしまい、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、この高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【0037】
そこで、本実施の形態では、高屈折率膜を形成した場合の方が低屈折率膜を形成した場合よりもRTA温度に対する半導体積層構造のエネルギーシフトの傾き、すなわち、RTA温度に対する半導体積層構造のエネルギーシフトの変化率が小さいことに着目し、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が逆転する温度領域、すなわち、高屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施している。なお、熱処理温度は、高屈折率膜下部の半導体積層構造のRTA温度に対するバンドギャップの変化量の変化率が、低屈折率膜下部の半導体積層構造のRTA温度に対するバンドギャップの変化量の変化率よりも小さい温度領域である。
【0038】
具体的には、本実施の形態では、図10の矢印Y1に示すように、温度T0よりもさらに低温側における各エネルギーシフトを求め、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が、従来の熱処理温度である温度T0における大小関係と逆転する温度領域を求めた。すなわち、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる温度領域である。
【0039】
この温度領域は、図10に示すように、高屈折率膜に対応する直線L2と低屈折率膜に対応する直線L1が交差する温度T2未満となる。そして、COD防止を可能とするバンドギャップ差ΔEgを確保可能な熱処理温度は、図10の矢印Y2に示すように、従来における熱処理温度T0よりも格段に低い温度T1であることがわかる。したがって、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後に、温度T1での熱処理工程を施すことによって、高屈折率膜である混晶化促進膜25下部の半導体層のバンドギャップを、低屈折率膜である混晶化抑制膜26下部の半導体層のバンドギャップよりもΔEg分大きくしている。
【0040】
図11に、実際に窓領域23に対応する半導体積層構造10上に高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に低屈折率膜を形成した場合における、RTAの熱処理温度とエネルギーシフトとの関係を示す。直線L11は、半導体積層構造上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で30秒のRTA処理を施した場合に対応し、直線L21は、半導体積層構造上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で30秒のRTA処理を施した場合に対応する。そして、直線L12は、半導体積層構造上に低屈折率膜であるNリッチ条件で成膜したSiNx膜を形成した状態で180秒のRTA処理を施した場合に対応し、直線L22は、半導体積層構造上に高屈折率膜であるSiリッチ条件で成膜したSiNx膜を形成した状態で180秒のRTA処理を施した場合に対応する。
【0041】
図11に示すように、いずれのRTA処理時間の場合も、RTA処理温度を低くするにしたがって、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる領域があることがわかった。たとえば、RTA処理時間が30秒である場合には、約850℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、RTA処理時間が30秒である場合には、約810℃で処理を行うことによって、COD防止を可能とするバンドギャップ差ΔEgよりも大きなバンドギャップ差ΔEg1を確保することができる。このため、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後の熱処理工程として、たとえば、810℃30秒のRTA処理を施している。
【0042】
さらに、直線L12および直線L22に示すように、RTA処理時間が180秒である場合には、RTA処理時間が30秒である場合と比較して、エネルギーシフトとRTA処理温度との関係直線は、さらに低温側にシフトする。このため、RTA処理時間が180秒である場合には、RTA処理時間が30秒である場合よりもさらに低い温度である約820℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、RTA処理時間が180秒である場合には、約775℃で処理を行うことによって、810℃30秒のRTA処理で確保できたバンドギャップ差ΔEg1よりもさらに大きなバンドギャップ差ΔEg2を確保することができる。このため、本実施の形態では、窓領域23に対応する半導体積層構造10上に混晶化促進膜25として高屈折率膜を形成し、非窓領域24に対応する半導体積層構造10上に混晶化抑制膜26として低屈折率膜を形成した後の熱処理工程として、たとえば、775℃180秒のRTA処理を施している。前述の熱処理条件に変えて、より低温の熱処理も可能であり、熱処理時間を延ばすことで半導体層成長温度以下にすることも可能である。
【0043】
そして、積層する誘電体膜の屈折率の関係と、これらの膜が表面に形成された半導体積層構造のエネルギーシフトとの関係をもとに、混晶化促進膜25として形成する高屈折率膜および混晶化抑制膜26として形成する低屈折率膜を選択すればよい。図12は、775℃180秒でRTA処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。図12に示すように、775℃180秒でRTA処理を行なった場合、屈折率が高くなるにしたがってエネルギーシフトが高くなり、屈折率が低くなるにしたがってエネルギーシフトが低くなる。したがって、所望のバンドギャップ差ΔEgに応じて、混晶化促進膜25として形成する誘電体膜の屈折率および混晶化抑制膜26として形成する誘電体膜の屈折率を調整すればよい。本実施の形態においては、たとえば、窓領域23形成のための高屈折率膜として屈折率が2.05であるSiリッチ条件で成膜したSiNx膜を採用し、非窓領域形成のための低屈折率膜として屈折率が1.85であるNリッチ条件で成膜したSiNx膜を採用することによって、窓領域23と非窓領域24との間に約25meVのバンドギャップ差を確保している。
【0044】
このように、本実施の形態では、混晶化抑制膜26として低屈折率層を形成し、低屈折率層よりも高い密度を有する高屈折率層を混晶化促進膜25として形成することによって、従来よりも格段に低い温度での熱処理であっても、高屈折率膜下部の半導体層の少なくとも一部を混晶化させることができる。したがって、本実施の形態では、従来よりも低い温度で混晶化が可能になるため、混晶化促進膜および混晶化抑制膜のクラックも発生しないことから半導体表面の荒れを防止できるとともに、非窓領域の混晶化も防止できる。この結果、本実施の形態では、半導体層の表面上に誘電体膜を形成した後に熱処理を行う工程を有する場合であっても、熱処理による悪影響を低減でき、所望の半導体レーザ素子を製造することが可能になる。
【0045】
ここで、窓領域に高屈折率膜を形成し、非窓領域に低屈折率膜を形成し、従来のRTA温度である930℃よりも低い810℃以下の処理温度でRTA処理を行なった場合における混晶化のメカニズムについて説明する。密度の高い高屈折率膜を窓領域に対応する半導体積層構造上に形成し、密度の低い低屈折率膜を非窓領域に対応する半導体積層構造上に形成し、熱処理を行なった場合、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に、密度の差に起因して熱膨張率差が生じる。この結果、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に歪みが生じる。特に、密度の高い高屈折率層が積層された半導体積層構造において歪みが強く現れると考えられるため、歪みによって不安定化した積層構造間のエネルギーを安定させようと、高屈折率層が積層された半導体積層構造内において、内部の原子や空孔が移動するものと考えられる。これにともない、半導体積層構造と誘電体膜との界面に生じた欠陥も移動しやすくなることから、欠陥の拡散速度が高くなり、窓領域に対応する半導体積層構造内部に欠陥が拡散し、窓領域に対応する半導体積層構造内部が混晶化するものと思われる。
【0046】
したがって、実施の形態では、半導体積層構造上に形成する高屈折率膜および低屈折率膜として、SiNx膜を形成した場合を例に説明したが、組成比を変えることによって、密度および屈折率を制御できるのであればSiNx膜に限らず、たとえば、SiO2膜を高屈折率膜および低屈折率膜として採用してもよい。この場合、密度が高く屈折率が高いSiリッチ条件で成膜したSiO2膜を窓領域に対応する半導体積層構造上に形成し、密度が低く屈折率が低いOリッチ条件で成膜したSiO2膜を非窓領域に対応する半導体積層構造上に形成すればよい。そして、Siリッチ条件で成膜したSiO2膜下部の半導体積層構造の熱処理によるバンドギャップの変化量が、Oリッチ条件で成膜したSiO2膜下部の半導体積層構造の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施し、Siリッチ条件で成膜したSiO2膜下部の半導体積層構造の混晶化を行なえばよい。また、非窓領域および窓領域に形成する誘電体膜は、密度および屈折率を制御できるのであれば、同一の材料によって形成される同種の誘電体膜に限らず、異なる材料で形成される異種の誘電体膜であってもよい。
【0047】
また、本実施の形態では、図5および図6において、混晶化促進膜25となるSiリッチ条件で成膜したSiNx膜を、混晶化抑制膜26となるNリッチ条件で成膜したSiNx膜よりも先に形成した場合を例に説明したが、もちろんこれに限らない。具体的には、図13に示すように、p−コンタクト18上に、Nリッチ条件で成膜したSiNx膜を堆積し、その後、フォトリソグラフィ工程およびエッチング工程を行い非窓領域24に対応する領域以外のSiNx膜を除去することによって、混晶化抑制膜26を形成する。そして、図14に示すように、p−コンタクト層18および混晶化抑制膜26上に、Siリッチ条件で成膜したSiNx膜を堆積し、混晶化促進膜25を形成してもよい。
【0048】
また、本実施の形態では、半導体レーザ素子を製造する場合を例に説明したが、もちろんこれに限らず、光導波路構造を有する発光ダイオード、受光デバイスなどに対しても適用可能である。すなわち、半導体積層構造を主とした構成を有し、この半導体積層構造における所定の半導体層を混晶化させるプロセスをその製造工程に含む光デバイスに適用可能である。
【0049】
このような光デバイスとして、図15に示すように、混晶化されたクラッド領域223a、および、光導波領域として機能するコア領域224aを有する光デバイスを例に、製造方法を説明する。図16および図17は、図15におけるAA線断面図である。図16に示すように、まず、所定の基板211上に、下部クラッド層213、光導波層215、および上部クラッド層217からなる半導体積層構造をエピタキシャル成長する。そして、図17に示すように、上部クラッド層217表面のうちクラッド領域に対応する領域に密度の高い高屈折率膜225を形成し、上部クラッド層217表面のうちコア領域に対応する領域に密度の低い低屈折率膜226を形成する。次いで、高屈折率膜225下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜226下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この結果、図18に示すように、高屈折率膜225下部の半導体層の少なくとも一部領域、すなわちクラッド領域に対応する領域223の少なくとも一部領域が混晶化する。なお、コア領域に対応する領域224においては、低屈折率膜226が形成されるため、半導体層の混晶化が起こることはない。
【0050】
熱処理工程終了後、他の必要な処理を実施することによって、光デバイスが完成する。たとえば、光デバイスを構成する半導体積層構造以外の構成物を付加する、および/または、半導体積層構造に対して行う上記の表面処理や熱処理とは異なる処理を行う。たとえば、光デバイスが、発光デバイス、受光デバイスである場合には、発光デバイス、受光デバイスの体をなすために半導体積層構造を物理的に加工するエッチング、パッシベーション膜の形成、電極の形成、反射膜の形成などの各工程を行い、光デバイスを完成させる。
【0051】
本願発明は、半導体レーザに限られず、導波路デバイスなど屈折率差を持つようなデバイスにも適用できる。
【符号の説明】
【0052】
1 半導体レーザ素子
2 高反射膜
3 低反射膜
4 レーザ光
5 出射領域
6 リッジ
10 半導体積層構造
11,211 基板
12 n−バッファ層
13 n−クラッド層
14 n−ガイド層
15 活性層
15a 下部バリア層
15b 量子井戸層
15c 上部バリア層
16 p−ガイド層
17 p−クラッド層
18 p−コンタクト層
19 絶縁層
20 上部電極
21 下部電極
23 窓領域
24 非窓領域
25 混晶化促進膜
26 混晶化抑制膜
213 下部クラッド層
215 光導波層
217 上部クラッド層
【特許請求の範囲】
【請求項1】
半導体層を含む半導体光デバイスの製造方法において、
半導体層を形成する半導体層形成工程と、
前記半導体層表面の第1の領域に第1の誘電体膜を形成する第1の誘電体膜形成工程と、
前記半導体層表面の第2の領域に、前記第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成する第2の誘電体膜形成工程と、
前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項2】
前記熱処理工程は、前記第2の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする請求項1に記載の半導体光デバイスの製造方法。
【請求項3】
前記熱処理工程は、前記第2の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第1の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする請求項1または2に記載の半導体光デバイスの製造方法。
【請求項4】
前記第2の誘電体膜は、前記第1の誘電体膜よりも高い屈折率を有することを特徴とする請求項1〜3のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項5】
前記第2の誘電体膜は、前記第1の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする請求項1〜4のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項6】
前記第1の誘電体膜および前記第2の誘電体膜は、シリコンを含む誘電体膜であり、
前記第2の誘電体膜におけるシリコン組成比は、前記第1の誘電体膜におけるシリコン組成比よりも高いことを特徴とする請求項1〜5のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項7】
半導体基板上に、第1導電型クラッド層、活性層、第2導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、
前記半導体積層構造の表面の窓領域に対応する部分に、第1の屈折率をもつ第1の誘電体層を形成する工程と、
少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第1の屈折率よりも小さい第2の屈折率をもつ第2の誘電体層を形成する工程と、
前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項8】
請求項1〜7のいずれか一つに記載の半導体光デバイスの製造方法によって製造されたことを特徴とする半導体光デバイス。
【請求項1】
半導体層を含む半導体光デバイスの製造方法において、
半導体層を形成する半導体層形成工程と、
前記半導体層表面の第1の領域に第1の誘電体膜を形成する第1の誘電体膜形成工程と、
前記半導体層表面の第2の領域に、前記第1の誘電体膜よりも高い密度を有する第2の誘電体膜を形成する第2の誘電体膜形成工程と、
前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項2】
前記熱処理工程は、前記第2の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする請求項1に記載の半導体光デバイスの製造方法。
【請求項3】
前記熱処理工程は、前記第2の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第1の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする請求項1または2に記載の半導体光デバイスの製造方法。
【請求項4】
前記第2の誘電体膜は、前記第1の誘電体膜よりも高い屈折率を有することを特徴とする請求項1〜3のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項5】
前記第2の誘電体膜は、前記第1の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする請求項1〜4のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項6】
前記第1の誘電体膜および前記第2の誘電体膜は、シリコンを含む誘電体膜であり、
前記第2の誘電体膜におけるシリコン組成比は、前記第1の誘電体膜におけるシリコン組成比よりも高いことを特徴とする請求項1〜5のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項7】
半導体基板上に、第1導電型クラッド層、活性層、第2導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、
前記半導体積層構造の表面の窓領域に対応する部分に、第1の屈折率をもつ第1の誘電体層を形成する工程と、
少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第1の屈折率よりも小さい第2の屈折率をもつ第2の誘電体層を形成する工程と、
前記第1の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第2の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項8】
請求項1〜7のいずれか一つに記載の半導体光デバイスの製造方法によって製造されたことを特徴とする半導体光デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2011−14832(P2011−14832A)
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願番号】特願2009−159791(P2009−159791)
【出願日】平成21年7月6日(2009.7.6)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願日】平成21年7月6日(2009.7.6)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
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