半導体回路
【課題】安定した動作を行うことができる半導体回路を提供することを課題とする。
【解決手段】ソースが第１の電位ノードに接続される第１のｐチャネルトランジスタ（２０１）と、ソースが第２の電位ノードに接続される第１のｎチャネルトランジスタ（２０２）と、ゲートが第１のｎチャネルトランジスタのドレインに接続され、ドレインが第１のｎチャネルトランジスタのゲートに接続される第２のｐチャネルトランジスタ（２０３）と、ゲートが第１のｐチャネルトランジスタのドレインに接続され、ドレインが第１のｐチャネルトランジスタのゲートに接続される第２のｎチャネルトランジスタ（２０４）と、第１のｐチャネルトランジスタ及び第１のｎチャネルトランジスタのドレイン間に接続される第１の抵抗（３０１，３０２）と、第２のｐチャネルトランジスタ及び第２のｎチャネルトランジスタのドレイン間に接続される第２の抵抗（３０３，３０４）とを有する。
【解決手段】ソースが第１の電位ノードに接続される第１のｐチャネルトランジスタ（２０１）と、ソースが第２の電位ノードに接続される第１のｎチャネルトランジスタ（２０２）と、ゲートが第１のｎチャネルトランジスタのドレインに接続され、ドレインが第１のｎチャネルトランジスタのゲートに接続される第２のｐチャネルトランジスタ（２０３）と、ゲートが第１のｐチャネルトランジスタのドレインに接続され、ドレインが第１のｐチャネルトランジスタのゲートに接続される第２のｎチャネルトランジスタ（２０４）と、第１のｐチャネルトランジスタ及び第１のｎチャネルトランジスタのドレイン間に接続される第１の抵抗（３０１，３０２）と、第２のｐチャネルトランジスタ及び第２のｎチャネルトランジスタのドレイン間に接続される第２の抵抗（３０３，３０４）とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
半導体の微細加工技術の進化によって半導体回路の動作速度が向上するのに伴い、半導体チップ内部では高速且つ品質の良いクロック信号が必要となってくる。半導体チップ内部の動作速度と同じＧＨｚ超の周波数のクロック信号を実装基板上で生成して半導体チップに入力するのは困難なので、通常は実装基板上の水晶発振器等から低速なクロック信号を半導体チップに入力して、半導体チップ内部のＰＬＬ（位相ロックループ）回路で逓倍して高速なクロック信号を生成する。ＧＨｚ超の周波数で品質の良いクロック信号を生成するためにはＰＬＬ回路内の発振回路が特に重要となり、近年インダクタと可変容量を使用する所謂ＬＣ発振器が使用されることが多くなっている。その中でもＣＭＯＳフリップフロップ型の発振回路は、サイズの大きいインダクタの個数が少なくてすむこと、消費電流が少ないことなどのメリットがある。
【０００３】
また、出力電圧が"Ｈ"レベルから"Ｌ"レベルに変化するスイッチング動作時の駆動力を高くし得ると共にスイッチング動作時の接地電位の変動を抑制し得るバイ−ＣＭＯＳ出力回路が知られている（例えば、特開平５−３７３４６号公報参照）。
【０００４】
また、ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置が知られている（例えば、特開２００５−３０２１２１号公報参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３７３４６号公報
【特許文献２】特開２００５−３０２１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、安定した動作を行うことができる半導体回路を提供することである。
【課題を解決するための手段】
【０００７】
半導体回路は、ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗とを有することを特徴とする。
【発明の効果】
【０００８】
第１の抵抗及び第２の抵抗を設けることにより、電界効果トランジスタのゲート及びソース間電圧を高くすることができ、電界効果トランジスタの増幅の利得を高くすることができ、安定した動作を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】ＣＭＯＳフリップフロップ型ＬＣ発振回路の構成例を示す回路図である。
【図２】図１の発振回路の詳細な構成例を示す回路図である。
【図３】本発明の第１の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。
【図４】図３の発振回路のノードの電圧波形例を示す図である。
【図５】トランスファーゲートを用いた抵抗の構成例を示す図である。
【図６】本発明の第２の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。
【図７】本発明の第３の実施形態による２分周回路（半導体回路）の構成例を示すブロック図である。
【図８】図７のラッチ回路（半導体回路）の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
（参考技術）
図１は、ＣＭＯＳフリップフロップ型ＬＣ発振回路の構成例を示す回路図である。反転増幅器１０１は、入力端子が反転出力端子ＯＵＴＸに接続され、出力端子が正転出力端子ＯＵＴに接続される。反転増幅器１０２は、入力端子が正転出力端子ＯＵＴに接続され、出力端子が反転出力端子ＯＵＴＸに接続される。インダクタ１０３は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。可変容量１０４は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。反転増幅器１０１及び１０２は、フリップフロップ回路を構成する。反転増幅器１０１及び１０２の利得がある程度大きければ、正転出力端子ＯＵＴは、ハイレベル及びローレベル間の遷移を交互に繰り返して発振する。発振周波数ｆは、１／｛２π√（ＬＣ）｝となる。ここで、Ｌはインダクタ１０３のインダクタンス、Ｃは可変容量１０４の容量値である。正転出力端子ＯＵＴは、発振信号を出力する。反転出力端子ＯＵＴＸは、正転出力端子ＯＵＴの発振信号に対して逆相の発振信号を出力する。
【００１１】
図２は、図１の発振回路の詳細な構成例を示す回路図である。反転増幅器１０１は、第１のｐチャネル電界効果トランジスタ２０１及び第１のｎチャネル電界効果トランジスタ２０２を有する。反転増幅器１０２は、第２のｐチャネル電界効果トランジスタ２０３及び第２のｎチャネル電界効果トランジスタ２０４を有する。第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートが正転出力端子ＯＵＴに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが電流源２０５を介して基準電位ノードに接続され、ゲートが正転出力端子ＯＵＴに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートが反転出力端子ＯＵＴＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが電流源２０５を介して基準電位ノードに接続され、ゲートが反転出力端子ＯＵＴＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。電流源２０５を設けると、製造バラツキによる特性劣化を抑えられる。
【００１２】
発振回路は、反転増幅器１０１及び１０２の利得が小さいと、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが同一の中間電位で固定となり、発振しなくなる。また、テクノロジが進んで回路の電源電圧が低くなってきたり、トランジスタ２０１〜２０４のリーク電流を抑えるためにトランジスタ２０１〜２０４の閾値電圧Ｖｔｈが高くなってきたりすると、中間電位に対してｐチャネル電界効果トランジスタ２０１，２０３及びｎチャネル電界効果トランジスタ２０２，２０４が共に十分オンしない領域が生じてきて、反転増幅器１０１及び１０２の利得が低下する。そのとき、発振回路を発振させるためには、トランジスタ２０１〜２０４のサイズを非常に大きくして利得を確保する必要が生じ、製造コスト及び消費電流が増大することになる。
【００１３】
また、トランジスタ２０１〜２０４のゲートの寄生容量が大きくなりすぎると、可変容量１０４及びトランジスタ２０１〜２０４のゲートの寄生容量が並列接続されているため、容量値の可変範囲が狭くなり、所望の発振周波数が得られなくなる。
【００１４】
また、Ｑ値（Quality Factor）の低いインダクタ１０３を使用する場合も同様に発振し難くなり、トランジスタ２０１〜２０４のサイズを大きくする必要が生じる。インダクタ１０３のＱ値を高くし、発振し易くするためには、インダクタ１０３のサイズを大きくしたり、メタル配線の層数を増やす又は膜圧を厚くしたりするため、製造コストが増大する。
【００１５】
以下、安定した動作を行うことができる半導体回路の実施形態を説明する。
【００１６】
（第１の実施形態）
図３は、本発明の第１の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。本実施形態の発振回路（図３）は、図２の発振回路に対して、抵抗３０１〜３０４を追加したものである。
【００１７】
反転増幅器１０１は、第１のｐチャネル電界効果トランジスタ２０１、抵抗３０１，３０２及び第１のｎチャネル電界効果トランジスタ２０２を有する。反転増幅器１０２は、第２のｐチャネル電界効果トランジスタ２０３、抵抗３０３，３０４及び第２のｎチャネル電界効果トランジスタ２０４を有する。
【００１８】
第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＢＮに接続され、ドレインがノードＮＡＰに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが第３のｎチャネル電界効果トランジスタ３０５のドレインに接続され、ゲートがノードＮＢＰに接続され、ドレインがノードＮＡＮに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＡＮに接続され、ドレインがノードＮＢＰに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが第３のｎチャネル電界効果トランジスタ３０５のドレインに接続され、ゲートがノードＮＡＰに接続され、ドレインがノードＮＢＮに接続される。第３のｎチャネル電界効果トランジスタ３０５は、ゲートが制御端子ＰＤＸに接続され、ソースが基準電位ノード（例えばグランド電位ノード）に接続される。
【００１９】
インダクタ１０３は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。可変容量１０４は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０１は、ノードＮＡＰ及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０２は、反転出力端子ＯＵＴＸ及びノードＮＡＮ間に接続される。抵抗３０３は、ノードＮＢＰ及び正転出力端子ＯＵＴ間に接続される。抵抗３０４は、正転出力端子ＯＵＴ及びノードＮＢＮ間に接続される。
【００２０】
反転増幅器１０１及び１０２は、フリップフロップ回路を構成する。反転増幅器１０１及び１０２の反転増幅により、正転出力端子ＯＵＴは、ハイレベル及びローレベル間の遷移を交互に繰り返して発振する。発振周波数ｆは、１／｛２π√（ＬＣ）｝となる。ここで、Ｌはインダクタ１０３のインダクタンス、Ｃは可変容量１０４の容量値である。可変容量１０４の容量を変化させることにより、発振周波数ｆを変えることができる。正転出力端子ＯＵＴは、発振信号を出力する。反転出力端子ＯＵＴＸは、正転出力端子ＯＵＴの発振信号に対して逆相の発振信号を出力する。
【００２１】
制御端子ＰＤＸに固定バイアス電圧を印加すると、第３のｎチャネル電界効果トランジスタ３０５は電流源として機能する。トランジスタ３０５の電流源を設けることにより、製造バラツキによる特性劣化を抑制することができる。
【００２２】
また、電流源を必要としない場合でも、トランジスタ３０５は、パワーダウン時の電流パスを遮断するためのトランジスタとして機能させることができる。パワーダウン時には、制御端子ＰＤＸを基準電位ノードに接続することにより、トランジスタ３０５がオフし、電流パスを遮断することができる。それ以外の時には、上記と同様に、制御端子ＰＤＸにバイアス電圧（電源電圧又は中間電圧）を印加することができる。
【００２３】
また、トランジスタ３０５は、基準電位ノード側ではなく、電源電位ノードＶｄｄ側に設けても、同様の効果を得ることができる。すなわち、ソースが電源電位ノードＶｄｄに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインがトランジスタ２０１及び２０３のソースの相互接続点に接続されたｐチャネル電界効果トランジスタを設け、トランジスタ２０２及び２０４のソースを直接、基準電位ノードに接続することができる。
【００２４】
また、トランジスタ３０５を削除し、トランジスタ２０２及び２０４のソースを直接、基準電位ノードに接続してもよい。
【００２５】
例えば、電源電位ノードＶｄｄは１．２Ｖであり、基準電位ノードは０Ｖである。発振の初期時には、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸは、共に例えば０．６Ｖの同一の中間電位になる。
【００２６】
図２の発振回路の場合、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが共に０．６Ｖになると、トランジスタ２０１〜２０４のゲート電圧はすべて０．６Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．６Ｖ＝０．６Ｖになる。また、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．６Ｖ−０Ｖ＝０．６Ｖになる。
【００２７】
図４は、図３の発振回路のノードＮＡＰ、ＮＡＮ、ＮＢＰ及びＮＢＮの電圧波形例を示す図である。例えば、電源電位ノードＶｄｄは１．２Ｖであり、基準電位ノードは０Ｖである。ノードＮＡＰ及びＮＢＰの最大電圧は１．２Ｖ付近であり、ノードＮＡＮ及びＮＢＮの最低電圧は０Ｖ付近である。図３の発振回路では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが共に０．６Ｖになると、抵抗３０１〜３０４の電圧降下により、例えば、ノードＮＡＰが０．７Ｖ、ノードＮＡＮが０．５Ｖ、ノードＮＢＰが０．７Ｖ、ノードＮＢＮが０．５Ｖになる。その結果、ｐチャネル電界効果トランジスタ２０１及び２０３のゲート電圧はそれぞれ０．５Ｖになり、ｎチャネル電界効果トランジスタ２０２及び２０４のゲート電圧はそれぞれ０．７Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．５Ｖ＝０．７Ｖになり、図２の発振回路のものより高くなる。また、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．７Ｖ−０Ｖ＝０．７Ｖになり、図２の発振回路のものより高くなる。
【００２８】
この状態では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのいずれがハイレベルになるか不確定であるが、やがてノイズにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのうちのいずれか一方がハイレベルになり、他方がローレベルになる。
【００２９】
上記のように、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧が高くなり、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧が高くなる。これにより、トランジスタ２０１〜２０４に流せる電流が増えるので、反転増幅器１０１及び１０２の利得が高くなる。反転増幅器１０１及び１０２の利得が高くなるので、トランジスタ２０１〜２０４のサイズが小さくても、発振回路は安定して発振を開始することができる。また、電源電圧が低くても、発振回路は安定して発振を開始することができる。
【００３０】
また、抵抗３０１〜３０４を設けると、トランジスタ２０１〜２０４のゲートの寄生容量は、それぞれ抵抗３０１〜３０４を介して可変容量１０４に接続される。そのため、図３の発振回路は、図２の発振回路に比べ、可変容量１０４による容量値の可変範囲が広くなり、発振周波数の範囲を広くすることができる。ただし、抵抗３０１〜３０４の抵抗値を大きくし過ぎると、ＲＣの遅延により発振回路の高周波特性が劣化する。
【００３１】
なお、図３の発振回路において抵抗３０２及び３０４を削除しても、同様の効果が得られる。その場合、抵抗３０１は、第１のｐチャネル電界効果トランジスタ２０１のドレイン及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０３は、第２のｐチャネル電界効果トランジスタ２０３のドレイン及び正転出力端子ＯＵＴ間に接続される。反転出力端子ＯＵＴＸは、第１のｎチャネル電界効果トランジスタ２０２のドレインに接続される。正転出力端子ＯＵＴは、第２のｎチャネル電界効果トランジスタ２０４のドレインに接続される。
【００３２】
また、図３の発振回路において抵抗３０１及び３０３を削除しても、同様の効果が得られる。その場合、抵抗３０２は、第１のｎチャネル電界効果トランジスタ２０２のドレイン及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０４は、第２のｎチャネル電界効果トランジスタ２０４のドレイン及び正転出力端子ＯＵＴ間に接続される。反転出力端子ＯＵＴＸは、第１のｐチャネル電界効果トランジスタ２０１のドレインに接続される。正転出力端子ＯＵＴは、第２のｐチャネル電界効果トランジスタ２０３のドレインに接続される。
【００３３】
抵抗３０１〜３０４は、ポリシリコン抵抗、メタル（金属）抵抗、拡散抵抗等の受動素子で構成することができるが、図５のようなトランスファーゲートのオン抵抗を抵抗素子として用いてもよい。
【００３４】
図５は、トランスファーゲートを用いた抵抗３０１の構成例を示す図である。ｐチャネル電界効果トランジスタ５０１は、ソースがノードＮＡＰに接続され、ゲートが基準電位ノードに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｎチャネル電界効果トランジスタ５０２は、ソースが反転出力端子ＯＵＴＸに接続され、ゲートが電源電位ノードＶｄｄに接続され、ドレインがノードＮＡＰに接続される。トランジスタ５０１及び５０２は、共にオンし、そのオン抵抗により、抵抗として機能させることができる。抵抗３０２〜３０４も、図５の抵抗３０１と同様に、トランスファーゲートで構成することができる。
【００３５】
（第２の実施形態）
図６は、本発明の第２の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。本実施形態の発振回路（図６）は、図３の発振回路に対して、トランジスタ３０５及び抵抗３０１〜３０４の代わりに、トランジスタ６０１〜６０４を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００３６】
ｐチャネル電界効果トランジスタ６０１は、ソースがノードＮＡＰに接続され、ゲートが基準電位ノードに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｎチャネル電界効果トランジスタ６０２は、ソースがノードＮＡＮに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｐチャネル電界効果トランジスタ６０３は、ソースがノードＮＢＰに接続され、ゲートが基準電位ノードに接続され、ドレインが正転出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ６０４は、ソースがノードＮＢＮに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ２０２及び２０４のソースは、基準電位ノードに接続される。
【００３７】
トランジスタ６０１及び６０３は、共にオンし、そのオン抵抗により、抵抗として機能させることができる。
【００３８】
トランジスタ６０２及び６０４は、図３の抵抗３０２，３０４及びトランジスタ３０５の機能を有する。通常時には、制御端子ＰＤＸは電源電位ノードＶｄｄに接続され、トランジスタ６０２及び６０４は共にオンし、そのオン抵抗により抵抗として機能する。パワーダウン時には、制御端子ＰＤＸは基準電位ノードに接続され、トランジスタ６０２及び６０４は共にオフし、電流パスを遮断する。
【００３９】
トランジスタ６０１〜６０４を図３の抵抗３０１〜３０４として機能させると、図５のトランスファーゲートを用いる場合に比べ、ノードＮＡＰ，ＮＡＮ，ＮＢＰ，ＮＢＮの電圧がフル振幅しないので、トランジスタ２０１〜２０４が完全にオフしなくなり、消費電流が増える欠点があるが、サイズを小さくすることができる利点がある。なお、図６の発振回路においても、図２に示す電流源２０５を設けてもよい。
【００４０】
（第３の実施形態）
図７は、本発明の第３の実施形態による２分周回路（半導体回路）の構成例を示すブロック図である。ラッチ回路７０１は、正転入力端子Ｄが反転分周出力端子ＤＩＶＯＵＴＸに接続され、反転入力端子ＤＸが正転分周出力端子ＤＩＶＯＵＴに接続され、正転クロック端子ＣＫには正転クロック信号が供給され、反転クロック端子ＣＫＸには反転クロック信号が供給される。ラッチ回路７０１の正転出力端子ＯＵＴはラッチ回路７０２の正転入力端子Ｄに接続され、ラッチ回路７０１の反転出力端子ＯＵＴＸはラッチ回路７０２の反転入力端子ＤＸに接続される。ラッチ回路７０２は、正転クロック端子ＣＫには正転クロック信号が供給され、反転クロック端子ＣＫＸには反転クロック信号が供給され、正転出力端子ＯＵＴが正転分周出力端子ＤＩＶＯＵＴに接続され、反転出力端子ＯＵＴＸが反転分周出力端子ＤＩＶＯＵＴＸに接続される。
【００４１】
図８は、図７のラッチ回路（半導体回路）７０１及び７０２の構成例を示す回路図である。図８のラッチ回路は、図３の発振回路に対して、インダクタ１０３、可変容量１０４、抵抗３０２，３０４及びトランジスタ３０５を削除し、トランジスタ８０１〜８０４を追加したものである。
【００４２】
第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＢＮに接続され、ドレインがノードＮＡＰに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが基準電位ノードに接続され、ゲートがノードＮＢＰに接続され、ドレインがノードＮＡＮに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＡＮに接続され、ドレインがノードＮＢＰに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが基準電位ノードに接続され、ゲートがノードＮＡＰに接続され、ドレインがノードＮＢＮに接続される。
【００４３】
ｎチャネル電界効果トランジスタ８０１は、ソースが正転入力端子Ｄに接続され、ゲートが正転クロック端子ＣＫに接続され、ドレインがノードＮＡＰに接続される。ｐチャネル電界効果トランジスタ８０２は、ソースが正転入力端子Ｄに接続され、ゲートが反転クロック端子ＣＫＸに接続され、ドレインがノードＮＡＮに接続される。
【００４４】
ｎチャネル電界効果トランジスタ８０３は、ソースが反転入力端子ＤＸに接続され、ゲートが正転クロック端子ＣＫに接続され、ドレインがノードＮＢＰに接続される。ｐチャネル電界効果トランジスタ８０４は、ソースが反転入力端子ＤＸに接続され、ゲートが反転クロック端子ＣＫＸに接続され、ドレインがノードＮＢＮに接続される。
【００４５】
抵抗３０１は、ノードＮＡＰ及びＮＡＮ間に接続される。抵抗３０２は、ノードＮＢＰ及びＮＢＮ間に接続される。正転出力端子ＯＵＴは、ノードＮＡＮに接続される。反転出力端子ＯＵＴＸは、ノードＮＢＮに接続される。
【００４６】
トランジスタ８０１〜８０４の駆動力をトランジスタ２０１〜２０４の駆動力より十分大きくしておくことにより、ラッチ回路のデータの書き換えを行うことができる。正転クロック端子ＣＫの正転クロック信号及び反転クロック端子ＣＫＸの反転クロック信号は、相互に反転したクロック信号である。正転クロック信号がハイレベルのときには反転クロック信号がローレベルであり、正転クロック信号がローレベルのときには反転クロック信号がハイレベルである。
【００４７】
まず、ラッチ回路の書き込みモードについて説明する。正転クロック端子ＣＫがハイレベル、反転クロック端子ＣＫＸがローレベルになると、トランジスタ８０１〜８０４がオンし、正転入力端子ＤはノードＮＡＰ及びＮＡＮに接続され、反転入力端子ＤＸはノードＮＢＰ及びＮＢＮに接続される。正転入力端子Ｄの信号はノードＮＡＰ及びＮＡＮに書き込まれ、反転入力端子ＤＸの信号はノードＮＢＰ及びＮＢＮに書き込まれる。
【００４８】
正転入力端子Ｄの正転入力信号及び反転入力端子ＤＸの反転入力信号は、相互に反転した信号である。トランジスタ２０１及び２０２は、反転増幅器を構成し、ノードＮＢＰ及びＮＢＮの入力信号を反転増幅し、ノードＮＡＰ及びＮＡＮに出力する。同様に、トランジスタ２０３及び２０４は、反転増幅器を構成し、ノードＮＡＰ及びＮＡＮの入力信号を反転増幅し、ノードＮＢＰ及びＮＢＮに出力する。上記の書き込みにより、正転出力端子ＯＵＴの信号及び反転出力端子ＯＵＴＸの信号は、相互に反転した信号になる。
【００４９】
次に、ラッチ回路の保持モードについて説明する。正転クロック端子ＣＫがローレベル、反転クロック端子ＣＫＸがハイレベルになると、トランジスタ８０１〜８０４がオフする。これにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸの信号は、保持される。
【００５０】
図７の２分周回路において、正転分周出力端子ＤＩＶＯＵＴ及び反転分周出力端子ＤＩＶＯＵＴＸからは分周信号が出力される。正転分周出力端子ＤＩＶＯＵＴ及び反転分周出力端子ＤＩＶＯＵＴＸの分周信号は、相互に反転した信号であり、正転クロック端子ＣＫ及び反転クロック端子ＣＫＸのクロック信号の周波数の１／２の周波数を持つ。すなわち、２分周回路は、クロック端子ＣＫ，ＣＫＸのクロック信号を入力し、そのクロック信号を２分周し、分周信号を分周出力端子ＤＩＶＯＵＴ，ＤＩＶＯＵＴＸから出力する。
【００５１】
ラッチ回路７０１及び７０２の入力端子Ｄ，ＤＸは、フィードバックループにより信号を入力するものであるため、初期時には、第１の実施形態と同様に、入力端子Ｄ及びＤＸが共に同一の中間電位になることがある。例えば、電源電位ノードＶｄｄが１．２Ｖ、基準電位ノードが０Ｖであるとき、初期時には、入力端子Ｄ及びＤＸが共に０．６Ｖになる。
【００５２】
第１の実施形態と同様に、抵抗３０１及び３０２を設けることにより、例えば、ノードＮＡＰが０．７Ｖ、ノードＮＡＮが０．５Ｖ、ノードＮＢＰが０．７Ｖ、ノードＮＢＮが０．５Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．５Ｖ＝０．７Ｖになり、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．７Ｖ−０Ｖ＝０．７Ｖになる。図８のラッチ回路は、抵抗３０１及び３０２を設けない場合に比べ、トランジスタ２０１〜２０４のソース及びゲート間電圧が高くなり、利得が高くなる。この状態では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのいずれがハイレベルになるか不確定であるが、やがてノイズにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのうちのいずれか一方がハイレベルになり、他方がローレベルになる。
【００５３】
以上のように、トランジスタ２０１〜２０４の反転増幅器の利得が高くなるので、トランジスタ２０１〜２０４のサイズが小さくても、ラッチ回路は安定したレベルの信号を保持することができる。また、電源電圧が低くても、ラッチ回路は安定したレベルの信号を保持することができる。また、ノードＮＡＰ，ＮＡＮ，ＮＢＰ，ＮＢＮがフル振幅できないような高い動作周波数でも動作可能となる広帯域なラッチ回路を実現できる。本実施形態のラッチ回路は、低電源電圧で且つ入力信号が微小振幅のときでもラッチ可能である。
【００５４】
２分周回路は、入力端子Ｄ及びＤＸが中間電位になると、動作困難である。本実施形態の２分周回路は、図７のラッチ回路を用いることにより、低電源電圧でも動作可能である。また、内部ノードがフル振幅できないような高い動作周波数でも動作可能となる広帯域な２分周回路を実現できる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５６】
以上の実施形態に関し、さらに以下の付記を開示する。
【００５７】
（付記１）
ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、
前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗と
を有することを特徴とする半導体回路。
（付記２）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量と、
前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続される第３の抵抗と、
前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続される第４の抵抗とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続されることを特徴とする付記１記載の半導体回路。
（付記３）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｎチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｎチャネル電界効果トランジスタのドレインに接続されることを特徴とする付記１記載の半導体回路。
（付記４）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｐチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｐチャネル電界効果トランジスタのドレインに接続されることを特徴とする付記１記載の半導体回路。
（付記５）
さらに、ドレインが前記第１のｎチャネル電界効果トランジスタのソース及び前記第２のｎチャネル電界効果トランジスタのソースの相互接続点に接続され、ソースが第３の電位ノードに接続される第３のｎチャネル電界効果トランジスタを有することを特徴とする付記１〜４のいずれか１項に記載の半導体回路。
（付記６）
前記第１の抵抗及び前記第２の抵抗は、それぞれパワーダウン時にはオフする電界効果トランジスタにより構成されることを特徴とする付記１〜５のいずれか１項に記載の半導体回路。
（付記７）
さらに、前記第２のｐチャネル電界効果トランジスタのゲートに接続され、ラッチした信号を出力する正転出力端子と、
前記第１のｐチャネル電界効果トランジスタのゲートに接続され、前記正転出力端子の出力信号に対して逆相の信号を出力する反転出力端子と、
入力信号を入力する正転入力端子と、
前記正転入力端子の入力信号に対して逆相の信号を入力する反転入力端子と、
前記正転入力端子を前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインに接続するための第１のスイッチと、
前記反転入力端子を前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレインに接続するための第２のスイッチと
を有することを特徴とする付記１記載の半導体回路。
【符号の説明】
【００５８】
１０１，１０２ 反転増幅器
１０３ インダクタ
１０４ 可変容量
２０１ 第１のｐチャネル電界効果トランジスタ
２０２ 第１のｎチャネル電界効果トランジスタ
２０３ 第２のｐチャネル電界効果トランジスタ
２０４ 第２のｎチャネル電界効果トランジスタ
３０１〜３０４ 抵抗
３０５ ｎチャネル電界効果トランジスタ
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
半導体の微細加工技術の進化によって半導体回路の動作速度が向上するのに伴い、半導体チップ内部では高速且つ品質の良いクロック信号が必要となってくる。半導体チップ内部の動作速度と同じＧＨｚ超の周波数のクロック信号を実装基板上で生成して半導体チップに入力するのは困難なので、通常は実装基板上の水晶発振器等から低速なクロック信号を半導体チップに入力して、半導体チップ内部のＰＬＬ（位相ロックループ）回路で逓倍して高速なクロック信号を生成する。ＧＨｚ超の周波数で品質の良いクロック信号を生成するためにはＰＬＬ回路内の発振回路が特に重要となり、近年インダクタと可変容量を使用する所謂ＬＣ発振器が使用されることが多くなっている。その中でもＣＭＯＳフリップフロップ型の発振回路は、サイズの大きいインダクタの個数が少なくてすむこと、消費電流が少ないことなどのメリットがある。
【０００３】
また、出力電圧が"Ｈ"レベルから"Ｌ"レベルに変化するスイッチング動作時の駆動力を高くし得ると共にスイッチング動作時の接地電位の変動を抑制し得るバイ−ＣＭＯＳ出力回路が知られている（例えば、特開平５−３７３４６号公報参照）。
【０００４】
また、ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置が知られている（例えば、特開２００５−３０２１２１号公報参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３７３４６号公報
【特許文献２】特開２００５−３０２１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、安定した動作を行うことができる半導体回路を提供することである。
【課題を解決するための手段】
【０００７】
半導体回路は、ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗とを有することを特徴とする。
【発明の効果】
【０００８】
第１の抵抗及び第２の抵抗を設けることにより、電界効果トランジスタのゲート及びソース間電圧を高くすることができ、電界効果トランジスタの増幅の利得を高くすることができ、安定した動作を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】ＣＭＯＳフリップフロップ型ＬＣ発振回路の構成例を示す回路図である。
【図２】図１の発振回路の詳細な構成例を示す回路図である。
【図３】本発明の第１の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。
【図４】図３の発振回路のノードの電圧波形例を示す図である。
【図５】トランスファーゲートを用いた抵抗の構成例を示す図である。
【図６】本発明の第２の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。
【図７】本発明の第３の実施形態による２分周回路（半導体回路）の構成例を示すブロック図である。
【図８】図７のラッチ回路（半導体回路）の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
（参考技術）
図１は、ＣＭＯＳフリップフロップ型ＬＣ発振回路の構成例を示す回路図である。反転増幅器１０１は、入力端子が反転出力端子ＯＵＴＸに接続され、出力端子が正転出力端子ＯＵＴに接続される。反転増幅器１０２は、入力端子が正転出力端子ＯＵＴに接続され、出力端子が反転出力端子ＯＵＴＸに接続される。インダクタ１０３は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。可変容量１０４は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。反転増幅器１０１及び１０２は、フリップフロップ回路を構成する。反転増幅器１０１及び１０２の利得がある程度大きければ、正転出力端子ＯＵＴは、ハイレベル及びローレベル間の遷移を交互に繰り返して発振する。発振周波数ｆは、１／｛２π√（ＬＣ）｝となる。ここで、Ｌはインダクタ１０３のインダクタンス、Ｃは可変容量１０４の容量値である。正転出力端子ＯＵＴは、発振信号を出力する。反転出力端子ＯＵＴＸは、正転出力端子ＯＵＴの発振信号に対して逆相の発振信号を出力する。
【００１１】
図２は、図１の発振回路の詳細な構成例を示す回路図である。反転増幅器１０１は、第１のｐチャネル電界効果トランジスタ２０１及び第１のｎチャネル電界効果トランジスタ２０２を有する。反転増幅器１０２は、第２のｐチャネル電界効果トランジスタ２０３及び第２のｎチャネル電界効果トランジスタ２０４を有する。第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートが正転出力端子ＯＵＴに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが電流源２０５を介して基準電位ノードに接続され、ゲートが正転出力端子ＯＵＴに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートが反転出力端子ＯＵＴＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが電流源２０５を介して基準電位ノードに接続され、ゲートが反転出力端子ＯＵＴＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。電流源２０５を設けると、製造バラツキによる特性劣化を抑えられる。
【００１２】
発振回路は、反転増幅器１０１及び１０２の利得が小さいと、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが同一の中間電位で固定となり、発振しなくなる。また、テクノロジが進んで回路の電源電圧が低くなってきたり、トランジスタ２０１〜２０４のリーク電流を抑えるためにトランジスタ２０１〜２０４の閾値電圧Ｖｔｈが高くなってきたりすると、中間電位に対してｐチャネル電界効果トランジスタ２０１，２０３及びｎチャネル電界効果トランジスタ２０２，２０４が共に十分オンしない領域が生じてきて、反転増幅器１０１及び１０２の利得が低下する。そのとき、発振回路を発振させるためには、トランジスタ２０１〜２０４のサイズを非常に大きくして利得を確保する必要が生じ、製造コスト及び消費電流が増大することになる。
【００１３】
また、トランジスタ２０１〜２０４のゲートの寄生容量が大きくなりすぎると、可変容量１０４及びトランジスタ２０１〜２０４のゲートの寄生容量が並列接続されているため、容量値の可変範囲が狭くなり、所望の発振周波数が得られなくなる。
【００１４】
また、Ｑ値（Quality Factor）の低いインダクタ１０３を使用する場合も同様に発振し難くなり、トランジスタ２０１〜２０４のサイズを大きくする必要が生じる。インダクタ１０３のＱ値を高くし、発振し易くするためには、インダクタ１０３のサイズを大きくしたり、メタル配線の層数を増やす又は膜圧を厚くしたりするため、製造コストが増大する。
【００１５】
以下、安定した動作を行うことができる半導体回路の実施形態を説明する。
【００１６】
（第１の実施形態）
図３は、本発明の第１の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。本実施形態の発振回路（図３）は、図２の発振回路に対して、抵抗３０１〜３０４を追加したものである。
【００１７】
反転増幅器１０１は、第１のｐチャネル電界効果トランジスタ２０１、抵抗３０１，３０２及び第１のｎチャネル電界効果トランジスタ２０２を有する。反転増幅器１０２は、第２のｐチャネル電界効果トランジスタ２０３、抵抗３０３，３０４及び第２のｎチャネル電界効果トランジスタ２０４を有する。
【００１８】
第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＢＮに接続され、ドレインがノードＮＡＰに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが第３のｎチャネル電界効果トランジスタ３０５のドレインに接続され、ゲートがノードＮＢＰに接続され、ドレインがノードＮＡＮに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＡＮに接続され、ドレインがノードＮＢＰに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが第３のｎチャネル電界効果トランジスタ３０５のドレインに接続され、ゲートがノードＮＡＰに接続され、ドレインがノードＮＢＮに接続される。第３のｎチャネル電界効果トランジスタ３０５は、ゲートが制御端子ＰＤＸに接続され、ソースが基準電位ノード（例えばグランド電位ノード）に接続される。
【００１９】
インダクタ１０３は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。可変容量１０４は、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０１は、ノードＮＡＰ及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０２は、反転出力端子ＯＵＴＸ及びノードＮＡＮ間に接続される。抵抗３０３は、ノードＮＢＰ及び正転出力端子ＯＵＴ間に接続される。抵抗３０４は、正転出力端子ＯＵＴ及びノードＮＢＮ間に接続される。
【００２０】
反転増幅器１０１及び１０２は、フリップフロップ回路を構成する。反転増幅器１０１及び１０２の反転増幅により、正転出力端子ＯＵＴは、ハイレベル及びローレベル間の遷移を交互に繰り返して発振する。発振周波数ｆは、１／｛２π√（ＬＣ）｝となる。ここで、Ｌはインダクタ１０３のインダクタンス、Ｃは可変容量１０４の容量値である。可変容量１０４の容量を変化させることにより、発振周波数ｆを変えることができる。正転出力端子ＯＵＴは、発振信号を出力する。反転出力端子ＯＵＴＸは、正転出力端子ＯＵＴの発振信号に対して逆相の発振信号を出力する。
【００２１】
制御端子ＰＤＸに固定バイアス電圧を印加すると、第３のｎチャネル電界効果トランジスタ３０５は電流源として機能する。トランジスタ３０５の電流源を設けることにより、製造バラツキによる特性劣化を抑制することができる。
【００２２】
また、電流源を必要としない場合でも、トランジスタ３０５は、パワーダウン時の電流パスを遮断するためのトランジスタとして機能させることができる。パワーダウン時には、制御端子ＰＤＸを基準電位ノードに接続することにより、トランジスタ３０５がオフし、電流パスを遮断することができる。それ以外の時には、上記と同様に、制御端子ＰＤＸにバイアス電圧（電源電圧又は中間電圧）を印加することができる。
【００２３】
また、トランジスタ３０５は、基準電位ノード側ではなく、電源電位ノードＶｄｄ側に設けても、同様の効果を得ることができる。すなわち、ソースが電源電位ノードＶｄｄに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインがトランジスタ２０１及び２０３のソースの相互接続点に接続されたｐチャネル電界効果トランジスタを設け、トランジスタ２０２及び２０４のソースを直接、基準電位ノードに接続することができる。
【００２４】
また、トランジスタ３０５を削除し、トランジスタ２０２及び２０４のソースを直接、基準電位ノードに接続してもよい。
【００２５】
例えば、電源電位ノードＶｄｄは１．２Ｖであり、基準電位ノードは０Ｖである。発振の初期時には、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸは、共に例えば０．６Ｖの同一の中間電位になる。
【００２６】
図２の発振回路の場合、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが共に０．６Ｖになると、トランジスタ２０１〜２０４のゲート電圧はすべて０．６Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．６Ｖ＝０．６Ｖになる。また、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．６Ｖ−０Ｖ＝０．６Ｖになる。
【００２７】
図４は、図３の発振回路のノードＮＡＰ、ＮＡＮ、ＮＢＰ及びＮＢＮの電圧波形例を示す図である。例えば、電源電位ノードＶｄｄは１．２Ｖであり、基準電位ノードは０Ｖである。ノードＮＡＰ及びＮＢＰの最大電圧は１．２Ｖ付近であり、ノードＮＡＮ及びＮＢＮの最低電圧は０Ｖ付近である。図３の発振回路では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸが共に０．６Ｖになると、抵抗３０１〜３０４の電圧降下により、例えば、ノードＮＡＰが０．７Ｖ、ノードＮＡＮが０．５Ｖ、ノードＮＢＰが０．７Ｖ、ノードＮＢＮが０．５Ｖになる。その結果、ｐチャネル電界効果トランジスタ２０１及び２０３のゲート電圧はそれぞれ０．５Ｖになり、ｎチャネル電界効果トランジスタ２０２及び２０４のゲート電圧はそれぞれ０．７Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．５Ｖ＝０．７Ｖになり、図２の発振回路のものより高くなる。また、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．７Ｖ−０Ｖ＝０．７Ｖになり、図２の発振回路のものより高くなる。
【００２８】
この状態では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのいずれがハイレベルになるか不確定であるが、やがてノイズにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのうちのいずれか一方がハイレベルになり、他方がローレベルになる。
【００２９】
上記のように、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧が高くなり、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧が高くなる。これにより、トランジスタ２０１〜２０４に流せる電流が増えるので、反転増幅器１０１及び１０２の利得が高くなる。反転増幅器１０１及び１０２の利得が高くなるので、トランジスタ２０１〜２０４のサイズが小さくても、発振回路は安定して発振を開始することができる。また、電源電圧が低くても、発振回路は安定して発振を開始することができる。
【００３０】
また、抵抗３０１〜３０４を設けると、トランジスタ２０１〜２０４のゲートの寄生容量は、それぞれ抵抗３０１〜３０４を介して可変容量１０４に接続される。そのため、図３の発振回路は、図２の発振回路に比べ、可変容量１０４による容量値の可変範囲が広くなり、発振周波数の範囲を広くすることができる。ただし、抵抗３０１〜３０４の抵抗値を大きくし過ぎると、ＲＣの遅延により発振回路の高周波特性が劣化する。
【００３１】
なお、図３の発振回路において抵抗３０２及び３０４を削除しても、同様の効果が得られる。その場合、抵抗３０１は、第１のｐチャネル電界効果トランジスタ２０１のドレイン及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０３は、第２のｐチャネル電界効果トランジスタ２０３のドレイン及び正転出力端子ＯＵＴ間に接続される。反転出力端子ＯＵＴＸは、第１のｎチャネル電界効果トランジスタ２０２のドレインに接続される。正転出力端子ＯＵＴは、第２のｎチャネル電界効果トランジスタ２０４のドレインに接続される。
【００３２】
また、図３の発振回路において抵抗３０１及び３０３を削除しても、同様の効果が得られる。その場合、抵抗３０２は、第１のｎチャネル電界効果トランジスタ２０２のドレイン及び反転出力端子ＯＵＴＸ間に接続される。抵抗３０４は、第２のｎチャネル電界効果トランジスタ２０４のドレイン及び正転出力端子ＯＵＴ間に接続される。反転出力端子ＯＵＴＸは、第１のｐチャネル電界効果トランジスタ２０１のドレインに接続される。正転出力端子ＯＵＴは、第２のｐチャネル電界効果トランジスタ２０３のドレインに接続される。
【００３３】
抵抗３０１〜３０４は、ポリシリコン抵抗、メタル（金属）抵抗、拡散抵抗等の受動素子で構成することができるが、図５のようなトランスファーゲートのオン抵抗を抵抗素子として用いてもよい。
【００３４】
図５は、トランスファーゲートを用いた抵抗３０１の構成例を示す図である。ｐチャネル電界効果トランジスタ５０１は、ソースがノードＮＡＰに接続され、ゲートが基準電位ノードに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｎチャネル電界効果トランジスタ５０２は、ソースが反転出力端子ＯＵＴＸに接続され、ゲートが電源電位ノードＶｄｄに接続され、ドレインがノードＮＡＰに接続される。トランジスタ５０１及び５０２は、共にオンし、そのオン抵抗により、抵抗として機能させることができる。抵抗３０２〜３０４も、図５の抵抗３０１と同様に、トランスファーゲートで構成することができる。
【００３５】
（第２の実施形態）
図６は、本発明の第２の実施形態によるＣＭＯＳフリップフロップ型ＬＣ発振回路（半導体回路）の構成例を示す回路図である。本実施形態の発振回路（図６）は、図３の発振回路に対して、トランジスタ３０５及び抵抗３０１〜３０４の代わりに、トランジスタ６０１〜６０４を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００３６】
ｐチャネル電界効果トランジスタ６０１は、ソースがノードＮＡＰに接続され、ゲートが基準電位ノードに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｎチャネル電界効果トランジスタ６０２は、ソースがノードＮＡＮに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインが反転出力端子ＯＵＴＸに接続される。ｐチャネル電界効果トランジスタ６０３は、ソースがノードＮＢＰに接続され、ゲートが基準電位ノードに接続され、ドレインが正転出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ６０４は、ソースがノードＮＢＮに接続され、ゲートが制御端子ＰＤＸに接続され、ドレインが正転出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ２０２及び２０４のソースは、基準電位ノードに接続される。
【００３７】
トランジスタ６０１及び６０３は、共にオンし、そのオン抵抗により、抵抗として機能させることができる。
【００３８】
トランジスタ６０２及び６０４は、図３の抵抗３０２，３０４及びトランジスタ３０５の機能を有する。通常時には、制御端子ＰＤＸは電源電位ノードＶｄｄに接続され、トランジスタ６０２及び６０４は共にオンし、そのオン抵抗により抵抗として機能する。パワーダウン時には、制御端子ＰＤＸは基準電位ノードに接続され、トランジスタ６０２及び６０４は共にオフし、電流パスを遮断する。
【００３９】
トランジスタ６０１〜６０４を図３の抵抗３０１〜３０４として機能させると、図５のトランスファーゲートを用いる場合に比べ、ノードＮＡＰ，ＮＡＮ，ＮＢＰ，ＮＢＮの電圧がフル振幅しないので、トランジスタ２０１〜２０４が完全にオフしなくなり、消費電流が増える欠点があるが、サイズを小さくすることができる利点がある。なお、図６の発振回路においても、図２に示す電流源２０５を設けてもよい。
【００４０】
（第３の実施形態）
図７は、本発明の第３の実施形態による２分周回路（半導体回路）の構成例を示すブロック図である。ラッチ回路７０１は、正転入力端子Ｄが反転分周出力端子ＤＩＶＯＵＴＸに接続され、反転入力端子ＤＸが正転分周出力端子ＤＩＶＯＵＴに接続され、正転クロック端子ＣＫには正転クロック信号が供給され、反転クロック端子ＣＫＸには反転クロック信号が供給される。ラッチ回路７０１の正転出力端子ＯＵＴはラッチ回路７０２の正転入力端子Ｄに接続され、ラッチ回路７０１の反転出力端子ＯＵＴＸはラッチ回路７０２の反転入力端子ＤＸに接続される。ラッチ回路７０２は、正転クロック端子ＣＫには正転クロック信号が供給され、反転クロック端子ＣＫＸには反転クロック信号が供給され、正転出力端子ＯＵＴが正転分周出力端子ＤＩＶＯＵＴに接続され、反転出力端子ＯＵＴＸが反転分周出力端子ＤＩＶＯＵＴＸに接続される。
【００４１】
図８は、図７のラッチ回路（半導体回路）７０１及び７０２の構成例を示す回路図である。図８のラッチ回路は、図３の発振回路に対して、インダクタ１０３、可変容量１０４、抵抗３０２，３０４及びトランジスタ３０５を削除し、トランジスタ８０１〜８０４を追加したものである。
【００４２】
第１のｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＢＮに接続され、ドレインがノードＮＡＰに接続される。第１のｎチャネル電界効果トランジスタ２０２は、ソースが基準電位ノードに接続され、ゲートがノードＮＢＰに接続され、ドレインがノードＮＡＮに接続される。第２のｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶｄｄに接続され、ゲートがノードＮＡＮに接続され、ドレインがノードＮＢＰに接続される。第２のｎチャネル電界効果トランジスタ２０４は、ソースが基準電位ノードに接続され、ゲートがノードＮＡＰに接続され、ドレインがノードＮＢＮに接続される。
【００４３】
ｎチャネル電界効果トランジスタ８０１は、ソースが正転入力端子Ｄに接続され、ゲートが正転クロック端子ＣＫに接続され、ドレインがノードＮＡＰに接続される。ｐチャネル電界効果トランジスタ８０２は、ソースが正転入力端子Ｄに接続され、ゲートが反転クロック端子ＣＫＸに接続され、ドレインがノードＮＡＮに接続される。
【００４４】
ｎチャネル電界効果トランジスタ８０３は、ソースが反転入力端子ＤＸに接続され、ゲートが正転クロック端子ＣＫに接続され、ドレインがノードＮＢＰに接続される。ｐチャネル電界効果トランジスタ８０４は、ソースが反転入力端子ＤＸに接続され、ゲートが反転クロック端子ＣＫＸに接続され、ドレインがノードＮＢＮに接続される。
【００４５】
抵抗３０１は、ノードＮＡＰ及びＮＡＮ間に接続される。抵抗３０２は、ノードＮＢＰ及びＮＢＮ間に接続される。正転出力端子ＯＵＴは、ノードＮＡＮに接続される。反転出力端子ＯＵＴＸは、ノードＮＢＮに接続される。
【００４６】
トランジスタ８０１〜８０４の駆動力をトランジスタ２０１〜２０４の駆動力より十分大きくしておくことにより、ラッチ回路のデータの書き換えを行うことができる。正転クロック端子ＣＫの正転クロック信号及び反転クロック端子ＣＫＸの反転クロック信号は、相互に反転したクロック信号である。正転クロック信号がハイレベルのときには反転クロック信号がローレベルであり、正転クロック信号がローレベルのときには反転クロック信号がハイレベルである。
【００４７】
まず、ラッチ回路の書き込みモードについて説明する。正転クロック端子ＣＫがハイレベル、反転クロック端子ＣＫＸがローレベルになると、トランジスタ８０１〜８０４がオンし、正転入力端子ＤはノードＮＡＰ及びＮＡＮに接続され、反転入力端子ＤＸはノードＮＢＰ及びＮＢＮに接続される。正転入力端子Ｄの信号はノードＮＡＰ及びＮＡＮに書き込まれ、反転入力端子ＤＸの信号はノードＮＢＰ及びＮＢＮに書き込まれる。
【００４８】
正転入力端子Ｄの正転入力信号及び反転入力端子ＤＸの反転入力信号は、相互に反転した信号である。トランジスタ２０１及び２０２は、反転増幅器を構成し、ノードＮＢＰ及びＮＢＮの入力信号を反転増幅し、ノードＮＡＰ及びＮＡＮに出力する。同様に、トランジスタ２０３及び２０４は、反転増幅器を構成し、ノードＮＡＰ及びＮＡＮの入力信号を反転増幅し、ノードＮＢＰ及びＮＢＮに出力する。上記の書き込みにより、正転出力端子ＯＵＴの信号及び反転出力端子ＯＵＴＸの信号は、相互に反転した信号になる。
【００４９】
次に、ラッチ回路の保持モードについて説明する。正転クロック端子ＣＫがローレベル、反転クロック端子ＣＫＸがハイレベルになると、トランジスタ８０１〜８０４がオフする。これにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸの信号は、保持される。
【００５０】
図７の２分周回路において、正転分周出力端子ＤＩＶＯＵＴ及び反転分周出力端子ＤＩＶＯＵＴＸからは分周信号が出力される。正転分周出力端子ＤＩＶＯＵＴ及び反転分周出力端子ＤＩＶＯＵＴＸの分周信号は、相互に反転した信号であり、正転クロック端子ＣＫ及び反転クロック端子ＣＫＸのクロック信号の周波数の１／２の周波数を持つ。すなわち、２分周回路は、クロック端子ＣＫ，ＣＫＸのクロック信号を入力し、そのクロック信号を２分周し、分周信号を分周出力端子ＤＩＶＯＵＴ，ＤＩＶＯＵＴＸから出力する。
【００５１】
ラッチ回路７０１及び７０２の入力端子Ｄ，ＤＸは、フィードバックループにより信号を入力するものであるため、初期時には、第１の実施形態と同様に、入力端子Ｄ及びＤＸが共に同一の中間電位になることがある。例えば、電源電位ノードＶｄｄが１．２Ｖ、基準電位ノードが０Ｖであるとき、初期時には、入力端子Ｄ及びＤＸが共に０．６Ｖになる。
【００５２】
第１の実施形態と同様に、抵抗３０１及び３０２を設けることにより、例えば、ノードＮＡＰが０．７Ｖ、ノードＮＡＮが０．５Ｖ、ノードＮＢＰが０．７Ｖ、ノードＮＢＮが０．５Ｖになる。すると、ｐチャネル電界効果トランジスタ２０１及び２０３のソース及びゲート間電圧は１．２Ｖ−０．５Ｖ＝０．７Ｖになり、ｎチャネル電界効果トランジスタ２０２及び２０４のソース及びゲート間電圧は０．７Ｖ−０Ｖ＝０．７Ｖになる。図８のラッチ回路は、抵抗３０１及び３０２を設けない場合に比べ、トランジスタ２０１〜２０４のソース及びゲート間電圧が高くなり、利得が高くなる。この状態では、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのいずれがハイレベルになるか不確定であるが、やがてノイズにより、正転出力端子ＯＵＴ及び反転出力端子ＯＵＴＸのうちのいずれか一方がハイレベルになり、他方がローレベルになる。
【００５３】
以上のように、トランジスタ２０１〜２０４の反転増幅器の利得が高くなるので、トランジスタ２０１〜２０４のサイズが小さくても、ラッチ回路は安定したレベルの信号を保持することができる。また、電源電圧が低くても、ラッチ回路は安定したレベルの信号を保持することができる。また、ノードＮＡＰ，ＮＡＮ，ＮＢＰ，ＮＢＮがフル振幅できないような高い動作周波数でも動作可能となる広帯域なラッチ回路を実現できる。本実施形態のラッチ回路は、低電源電圧で且つ入力信号が微小振幅のときでもラッチ可能である。
【００５４】
２分周回路は、入力端子Ｄ及びＤＸが中間電位になると、動作困難である。本実施形態の２分周回路は、図７のラッチ回路を用いることにより、低電源電圧でも動作可能である。また、内部ノードがフル振幅できないような高い動作周波数でも動作可能となる広帯域な２分周回路を実現できる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５６】
以上の実施形態に関し、さらに以下の付記を開示する。
【００５７】
（付記１）
ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、
前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗と
を有することを特徴とする半導体回路。
（付記２）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量と、
前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続される第３の抵抗と、
前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続される第４の抵抗とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続されることを特徴とする付記１記載の半導体回路。
（付記３）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｎチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｎチャネル電界効果トランジスタのドレインに接続されることを特徴とする付記１記載の半導体回路。
（付記４）
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｐチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｐチャネル電界効果トランジスタのドレインに接続されることを特徴とする付記１記載の半導体回路。
（付記５）
さらに、ドレインが前記第１のｎチャネル電界効果トランジスタのソース及び前記第２のｎチャネル電界効果トランジスタのソースの相互接続点に接続され、ソースが第３の電位ノードに接続される第３のｎチャネル電界効果トランジスタを有することを特徴とする付記１〜４のいずれか１項に記載の半導体回路。
（付記６）
前記第１の抵抗及び前記第２の抵抗は、それぞれパワーダウン時にはオフする電界効果トランジスタにより構成されることを特徴とする付記１〜５のいずれか１項に記載の半導体回路。
（付記７）
さらに、前記第２のｐチャネル電界効果トランジスタのゲートに接続され、ラッチした信号を出力する正転出力端子と、
前記第１のｐチャネル電界効果トランジスタのゲートに接続され、前記正転出力端子の出力信号に対して逆相の信号を出力する反転出力端子と、
入力信号を入力する正転入力端子と、
前記正転入力端子の入力信号に対して逆相の信号を入力する反転入力端子と、
前記正転入力端子を前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインに接続するための第１のスイッチと、
前記反転入力端子を前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレインに接続するための第２のスイッチと
を有することを特徴とする付記１記載の半導体回路。
【符号の説明】
【００５８】
１０１，１０２ 反転増幅器
１０３ インダクタ
１０４ 可変容量
２０１ 第１のｐチャネル電界効果トランジスタ
２０２ 第１のｎチャネル電界効果トランジスタ
２０３ 第２のｐチャネル電界効果トランジスタ
２０４ 第２のｎチャネル電界効果トランジスタ
３０１〜３０４ 抵抗
３０５ ｎチャネル電界効果トランジスタ
【特許請求の範囲】
【請求項１】
ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、
前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗と
を有することを特徴とする半導体回路。
【請求項２】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量と、
前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続される第３の抵抗と、
前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続される第４の抵抗とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続されることを特徴とする請求項１記載の半導体回路。
【請求項３】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｎチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｎチャネル電界効果トランジスタのドレインに接続されることを特徴とする請求項１記載の半導体回路。
【請求項４】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｐチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｐチャネル電界効果トランジスタのドレインに接続されることを特徴とする請求項１記載の半導体回路。
【請求項５】
さらに、前記第２のｐチャネル電界効果トランジスタのゲートに接続され、ラッチした信号を出力する正転出力端子と、
前記第１のｐチャネル電界効果トランジスタのゲートに接続され、前記正転出力端子の出力信号に対して逆相の信号を出力する反転出力端子と、
入力信号を入力する正転入力端子と、
前記正転入力端子の入力信号に対して逆相の信号を入力する反転入力端子と、
前記正転入力端子を前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインに接続するための第１のスイッチと、
前記反転入力端子を前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレインに接続するための第２のスイッチと
を有することを特徴とする請求項１記載の半導体回路。
【請求項１】
ソースが第１の電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
ソースが第２の電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記第１の電位ノードに接続され、ゲートが前記第１のｎチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２の電位ノードに接続され、ゲートが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレイン間に接続される第１の抵抗と、
前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレイン間に接続される第２の抵抗と
を有することを特徴とする半導体回路。
【請求項２】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量と、
前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続される第３の抵抗と、
前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続される第４の抵抗とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続されることを特徴とする請求項１記載の半導体回路。
【請求項３】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｐチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｐチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｎチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｎチャネル電界効果トランジスタのドレインに接続されることを特徴とする請求項１記載の半導体回路。
【請求項４】
さらに、発振信号を出力する正転出力端子と、
前記正転出力端子の発振信号に対して逆相の発振信号を出力する反転出力端子と、
前記正転出力端子及び前記反転出力端子間に接続されるインダクタと、
前記正転出力端子及び前記反転出力端子間に接続される容量とを有し、
前記第１の抵抗は、前記第１のｎチャネル電界効果トランジスタのドレイン及び前記反転出力端子間に接続され、
前記第２の抵抗は、前記第２のｎチャネル電界効果トランジスタのドレイン及び前記正転出力端子間に接続され、
前記反転出力端子は、前記第１のｐチャネル電界効果トランジスタのドレインに接続され、
前記正転出力端子は、前記第２のｐチャネル電界効果トランジスタのドレインに接続されることを特徴とする請求項１記載の半導体回路。
【請求項５】
さらに、前記第２のｐチャネル電界効果トランジスタのゲートに接続され、ラッチした信号を出力する正転出力端子と、
前記第１のｐチャネル電界効果トランジスタのゲートに接続され、前記正転出力端子の出力信号に対して逆相の信号を出力する反転出力端子と、
入力信号を入力する正転入力端子と、
前記正転入力端子の入力信号に対して逆相の信号を入力する反転入力端子と、
前記正転入力端子を前記第１のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインに接続するための第１のスイッチと、
前記反転入力端子を前記第２のｐチャネル電界効果トランジスタのドレイン及び前記第２のｎチャネル電界効果トランジスタのドレインに接続するための第２のスイッチと
を有することを特徴とする請求項１記載の半導体回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２８３５３２（Ｐ２０１０−２８３５３２Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３４３５２（Ｐ２００９−１３４３５２）
【出願日】平成２１年６月３日（２００９．６．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月３日（２００９．６．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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