半導体基板及びその製造方法
【課題】表面の面方位が｛０１１｝であり、製造コストが低く、接合強度が十分であって、高速動作のｐ型トランジスタの製造に好適な半導体基板及びその製造方法を提供する。
【解決手段】表面の面方位が｛０１１｝の第１の基板４０の直上に、エピタキシャル層４１を形成する。このとき、基板のエッジロールオフを相殺するように、すなわちエピタキシャル層４１の端部の厚さが他の領域の厚さよりも若干厚くなるように、エピタキシャル層４１を形成する。次に、エピタキシャル層４１に水素イオンを注入し、第２の基板（ベース基板）４５と張り合せる。その後、水素濃度が高い部分でエピタキシャル層４１を劈開する。これにより、第２の基板４５上に｛０１１｝シリコン単結晶層４１が設けられた半導体基板４６が得られる。一方、劈開後に残った第１の基板４０は、その表面を研磨して再使用する。
【解決手段】表面の面方位が｛０１１｝の第１の基板４０の直上に、エピタキシャル層４１を形成する。このとき、基板のエッジロールオフを相殺するように、すなわちエピタキシャル層４１の端部の厚さが他の領域の厚さよりも若干厚くなるように、エピタキシャル層４１を形成する。次に、エピタキシャル層４１に水素イオンを注入し、第２の基板（ベース基板）４５と張り合せる。その後、水素濃度が高い部分でエピタキシャル層４１を劈開する。これにより、第２の基板４５上に｛０１１｝シリコン単結晶層４１が設けられた半導体基板４６が得られる。一方、劈開後に残った第１の基板４０は、その表面を研磨して再使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐ型電界効果トランジスタを有する半導体装置の製造に好適な半導体基板及びその製造方法に関し、特に表面が｛０１１｝の半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータ技術を用いた情報機器では、取り扱う情報量が増加する傾向にある。特に動画表示機能を備えた情報機器では多量の情報を高速で処理することが要求されている。また、情報機器には、情報処理能力の向上とともに省電力化も要求されており、ｎ型電界効果トランジスタ（以下、単に「ｎ型トランジスタ」という）とｐ型電界効果トランジスタ（以下、単に「ｐ型トランジスタという）とを組み合わせたＣＭＯＳ（Complimentary Metal Oxide Semiconductor）が多用されている。
【０００３】
一般的な半導体装置は、表面が｛００１｝のシリコンウエハ（以下、｛００１｝シリコンウエハというように記載する）を用いて製造される。しかし、このような半導体装置では、ｎ型トランジスタの動作速度は速いものの、ｐ型トランジスタの動作速度が遅いことが知られている。このため、特にｐ型トランジスタの動作速度の向上が要望されている。｛００１｝シリコンウエハを用いた半導体装置におけるｎ型トランジスタとｐ型トランジスタの動作速度の差は、シリコン結晶の物理的性質に起因する。
【０００４】
ｐ型トランジスタの動作速度の向上のために、ｐ型トランジスタのチャネル長方向に圧縮歪みを導入することが提案されている（例えば、特許文献１）。しかし、この方法でより高速のｐ型トランジスタを形成するためには大きな歪みを発生する必要があり、その場合は次の問題が発生する。
【０００５】
すなわち、特許文献１に開示された技術では、ソース及びドレインにシリコン・ゲルマニウム合金（以下、「ＳｉＧｅ」という）結晶を採用し、このＳｉＧｅ結晶がＳｉ（シリコン）結晶よりも大きな格子定数をもつことを利用して、Ｓｉ結晶からなるチャネルに圧縮歪みを発生させている。しかし、ＳｉＧｅ結晶とＳｉ結晶との界面には結晶格子の不整合が生じており、これが原因となってトランジスタの動作領域に多数の転位が発生し、リーク電流が増える原因となっている。そのため、特許文献１に開示された技術を例えば低スタンバイ電流が要求されるモバイル機器に適用することは困難である。
【０００６】
第２の問題は、ＳｉＧｅ結晶により導入される歪みにより発生する応力が約２ＧＰａと大きいことによる。材料強度学によれば、理想破壊強度（歪みや疵等のない理想的な結晶の破壊強度）はヤング率の約１／１０であり、実際の結晶の破壊強度は更に低くて、ヤング率の１／１００程度である。Ｓｉ単結晶の場合、ヤング率は面方位によって異なるが１３０〜１８０ＧＰａ程度であるので、上記の方法により歪みを導入したｐ型トランジスタのチャネル部（Ｓｉ結晶）には、ヤング率の１／１００を超える応力が生じていることになる。トランジスタ製造には高純度のシリコン単結晶を用いているものの、この応力の状態は力学的見地からリスクが大きく、結晶が破壊されるおそれがある。
【０００７】
このような問題を解消すべく、非特許文献１には、｛０１１｝シリコンウエハを使用することが提案されている。図１は、横軸にキャリア密度をとり、縦軸にホール（正孔）の移動度をとって、（００１）シリコンウエハ及び（０１１）シリコンウエハにおけるキャリア密度とホール移動度との関係を示す図である。なお、図１において、＜０１１＞，＜００１＞は、チャネル長方向を示している。また、本願においては、特定の面方位を示すときには（００１）又は（０１１）というように記載し、等価の面方位をまとめて示すときには｛００１｝又は｛０１１｝というように記載している。
【０００８】
この図１からわかるように、｛０１１｝シリコンウエハを用いると、｛００１｝シリコンウエハを用いたときに比べて約２倍のホール（正孔）移動度を容易に実現でき、高速動作が可能なｐ型トランジスタが得られる。特許文献２，３には、表面が｛０１１｝のシリコン層を有するＳＯＩ（Silicon On Insulator）基板（ウエハ）の製造方法やその基板を用いた半導体装置が記載されている。
【０００９】
しかしながら、表面が｛０１１｝のシリコンウエハは、小規模生産は行われているものの、現状ではコストの点で量産化が困難である。以下に、その理由について説明する。
【００１０】
一般にＳｉ単結晶を工業的に製造するのには、チョクラルスキー法（Czochralski：以下「ＣＺ法」という）が用いられており、これは今後も変わらないと考えられている。ＣＺ法では、石英るつぼに充填したシリコン融液に種結晶を接触させた後、種結晶を回転させながらゆっくり上方へ引き上げて種結晶の下方に単結晶を連続的に成長させ、インゴットと呼ばれる棒状の単結晶を形成する。インゴットの直径は引き上げ速度と融液温度とにより自由に制御することができ、現在では直径が３００ｍｍ、長さが２ｍ、重量が３００ｋｇの巨大な単結晶を工業的に生産することができる。
【００１１】
ＣＺ法でシリコン単結晶を生産する場合、ネッキングと呼ばれる操作を行う。図２（ａ），（ｂ）に示すように、種結晶１１が融液１０に接触した瞬間に、熱応力によって種結晶１１に転位が導入される。そのため、そのまま径を太くしてインゴットを作製すると、インゴット中に多数の転位が残り、良質の単結晶を得ることができない。ネッキングは、このような不具合を回避するために行われる。
【００１２】
すなわち、種結晶１１を融液１０に接触させた後、引き上げ速度や融液温度を調整して、種結晶１１の下に成長する結晶の直径が４〜５ｍｍ程度になるようにする。この状態である程度結晶の成長を継続すると、図３（ａ）〜（ｃ）に示すように、種結晶１１から引き継がれた転位が結晶の成長とともに表面に移動して最終的に除去され、無転位の単結晶となる。その後、引き上げ速度や融液温度を調整して、図４に示すように結晶を所定の直径まで太く成長させる。これにより、転位のない大口径のＳｉ単結晶からなるインゴット１３が得られる。現在一般的に用いられている｛００１｝ウエハは、＜００１＞方向に成長したＳｉ単結晶からなるインゴットを加工して形成されたものである。
【００１３】
ところで、Ｓｉ単結晶の転位論によれば、転位の移動方向は＜０１１＞である。従って、図５（ａ）に示すようにＳｉ単結晶１１を＜００１＞方向に成長させる場合は、ネッキングにより転位が結晶の表面側に移動し、最終的に無転位のＳｉ単結晶からなるインゴットを形成することができる。しかし、Ｓｉ単結晶の成長方向を＜０１１＞とした場合は、図５（ｂ）に示すように転位の移動方向に結晶が成長するため、ネッキングで無転位化することは困難である。
【００１４】
＜０１１＞方向の成長でも、種結晶の下方に成長する結晶の直径を１ｍｍ程度まで細くすれば、転位を除去することができる。本願発明者等の研究によれば、結晶の直径を１ｍｍ程度まで細くすることにより、＜０１１＞方向の結晶成長でも単結晶化率は９０％以上となることが判明している。しかし、その場合はネッキング部の機械的強度が低くなるため、作業の安全性を考慮すると最大でも２０ｋｇ以下のインゴットしか製造することができず、製造コストが高くなってしまう。
【００１５】
前述したように、特許文献２には表面が｛０１１｝のシリコン層を有するＳＯＩ基板（ウエハ）が開示されている。しかし、この特許文献２には、｛０１１｝シリコン層の具体的な形成方法は記載されていない。
【００１６】
特許文献３に開示されたＳＯＩ基板の製造方法は既に工業化されており、現在はＳｍａｒｔ Ｃｕｔ（登録商標）と呼ばれている。図６，図７を参照して、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板（半導体ウエハ）の製造方法を説明する。なお、ここでは｛０１１｝シリコン層を備えたＳＯＩ基板の作製方法について説明しているが、Ｓｍａｒｔ Ｃｕｔにはいくつかのバリエーションがあり、｛０１１｝シリコン層を備えたＳＯＩ基板以外のＳＯＩ基板の作製にも用いられている。Ｓｍａｒｔ Ｃｕｔについては、非特許文献２にも記載されている。
【００１７】
まず、ＣＺ法等により＜０１１＞方向にＳｉ結晶を成長させて、Ｓｉ単結晶からなるインゴットを形成する。その後、インゴットを切断して、図６（ａ）に示すように｛０１１｝シリコン単結晶からなる第１の基板２０を得る。
【００１８】
次に、図６（ｂ）に示すように、第１の基板２０の表面を酸化して、シリコン酸化膜２１を形成する。その後、図６（ｃ）に示すように、第１の基板２０の一方の面側から水素イオン（Ｈ+）を注入する。このとき、水素イオンが最も高濃度になる面の位置は、水素イオン注入時の加速電圧で決定される。ここでは、水素イオンが最も高濃度になる面を符号２２で示す。
【００１９】
一方、図６（ｄ）に示すように、ベース基板（張り合わせ用基板）として第２の基板２５を用意する。この第２の基板２５には、例えば一般的な｛００１｝シリコン基板を用いることができる。そして、図７（ａ）に示すように、第２の基板２５の上に、シリコン酸化膜２１が形成された第１の基板２０を張り合せる。
【００２０】
次に、例えば所定の温度で熱処理を施すと、図７（ｂ）に示すように水素イオンが導入された面で第１の基板２０が劈開し、第２の基板２５上に｛０１１｝シリコン単結晶層２０ａが残る。その後、第２の基板２５とシリコン単結晶層２０ａとの張り合わせ強度を高めるために、熱処理を施す。
【００２１】
次いで、シリコン単結晶層２０ａの表面を研磨して平坦化する。このようにして、図７（ｃ）に示すように、ベース基板（第２の基板２５）と、シリコン酸化膜２１と、｛０１１｝シリコン単結晶層２０ａとにより構成されるＳＯＩ基板２６が完成する。
【００２２】
一方、図７（ｂ）の工程で残った｛０１１｝シリコン単結晶からなる第１の基板２０の劈開面を研磨して平坦化した後、シリコン酸化膜２１を除去する。この第１の基板２０を再度使用して図６（ａ）〜（ｄ），図７（ａ）〜（ｃ）に示す工程を実施し、ＳＯＩ基板２６を形成する。
【００２３】
このように、特許文献３に開示された方法によれば、１枚の｛０１１｝シリコン単結晶基板（第１の基板２０）を用いて多くのＳＯＩ基板を製造することができる。このため、高価な｛０１１｝シリコン単結晶基板を使用していても、ＳＯＩ基板１枚当りの製造コストを比較的低く抑えることができる。
【００２４】
その他、本願に関係すると思われる従来技術として、特許文献４〜７、非特許文献３〜６に記載されたものがある。
【特許文献１】米国特許第６６２１１３１号明細書
【特許文献２】特開平０３−１９２７５号公報
【特許文献３】米国特許第７０５２９７４号明細書
【特許文献４】特開平１１−３０７４１３号公報
【特許文献５】特開２００４−７９９３０号公報
【特許文献６】特開２００４−２１４４０２号公報
【特許文献７】特開２００４−７９９３０号公報
【非特許文献１】M. Leong et al., Electrochem. Soc., PV 2004-1, 371(2004)
【非特許文献２】M. Bruel, Electron. Lett. 31, 1201 (1995)
【非特許文献３】M. Kimura, Y. Saito, H. Daio, and K. Yakushiji, Jpn. J. Appl. Phys. vol. 38, (1999), pp. 38.
【非特許文献４】JEITA EMR-3001 "The Impact of Edge Roll-off on CMP Performance" published by JEITA．Oct. 2004
【非特許文献５】W. S. Capinski et al., Appl. Physs. Lett. 71, 2109(1997)
【非特許文献６】T. Fukuda et al., Procceedings of The 2ndSymp. on Defects in Si, edited by W. M. Bullis, U. Gosele, and F. Shimura(Electrochem. Soc., NJ, 1991),vol. 91-9,pp.173
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、特許文献３に記載された方法では、１枚の｛０１１｝シリコン単結晶基板を何回も使用するため、熱処理時や搬送時において治具との接触などにより｛０１１｝シリコン単結晶基板に疵や結晶欠陥が入って品質が劣化する。このため、１枚の｛０１１｝シリコン単結晶基板から製造できるＳＯＩ基板の数が制限され、ＳＯＩ基板の製造コストを更に低減することが困難である。
【００２６】
特許文献４には、シリコン基板の上にエピタキシャル層を形成し、このシリコン基板を第１の基板としてＳｍａｒｔ ＣｕｔによりＳＯＩ基板を作製することが提案されている。この特許文献４に記載された方法では、シリコン基板上に形成されたエピタキシャル層に水素イオンを注入し、ベース基板と接合した後にエピタキシャル層で劈開してＳＯＩ基板を作製する。劈開後に残ったシリコン基板は、シリコン酸化膜を除去した後、その上にシリコン層をエピタキシャル成長させることにより、再度第１の基板として使用することができる。この特許文献４に記載された方法では、シリコン基板を何度も使用することができて、ＳＯＩ基板の製造コストを削減することができる。
【００２７】
この特許文献４に記載された技術を利用して、表面が｛０１１｝のシリコン層を有するＳＯＩ基板を製造することが考えられる。しかしながら、本願発明者等の実験・研究から、特許文献３，４に記載された方法を用いて表面が｛０１１｝の半導体基板を形成した場合、ベース基板とシリコン単結晶層との接合強度が不足することが判明した。
【００２８】
以上から、本願発明の目的は、表面の面方位が｛０１１｝であり、製造コストが低く、接合強度が十分であって、高速動作のｐ型トランジスタの製造に好適な半導体基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００２９】
本発明の一観点によれば、ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板が提供される。
【００３０】
本発明においては、ベース基板の上方に配置されたシリコン単結晶層の表面の面方位が｛０１１｝である。このため、ホール（正孔）の移動度が高く、ｐ型トランジスタを高速に動作させることができる。また、本発明においては、シリコン単結晶層がベース基板のエッジロールオフを相殺する厚さ分布を有している。このため、ベース基板とシリコン単結晶層との接合強度が向上する。
【００３１】
本発明の他の観点によれば、表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の上にシリコン単結晶層をエピタキシャル成長させる工程と、前記シリコン単結晶層に水素イオンを注入する工程と、第２の基板の上に、前記シリコン単結晶層を下側にして前記第１の基板を接合する工程と、前記シリコン単結晶層を前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法が提供される。
【００３２】
本発明においては、表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる。それにより形成されたシリコン単結晶層は、第１の基板と同様に表面の面方位が｛０１１｝となる。但し、単結晶層を形成するときには、第１の基板又は後述の第２の基板のエッジロールオフを相殺する厚さ分布となるように、エピタキシャル成長条件を調整することが必要である。
【００３３】
次に、シリコン単結晶層に水素イオンを注入する。この水素イオンの注入により、シリコン単結晶層は劈開しやすい状態になる。
【００３４】
次に、第２の基板を用意し、この第２の基板の上にシリコン単結晶層を下側にして第１の基板を接合する。この場合に、シリコン単結晶層が、第１の基板又は第２の基板のエッジロールオフを相殺する厚さ分布となるように形成されているので、シリコン単結晶層と第２の基板との間の隙間が低減され、シリコン単結晶層と第２の基板とを十分な強度で接合することができる。
【００３５】
次に、例えば温度を加えることにより、水素イオンが注入された部分に応力を発生させてシリコン単結晶層を劈開する。このようにして、第２の基板の上に｛０１１｝シリコン単結晶層が積層された構造の半導体基板が得られる。一方、劈開後の第１の基板は、その表面を若干研磨することにより、再使用が可能な状態になる。
【００３６】
本発明においては、シリコン単結晶層と第２の基板とを十分な強度で接合することができるので、信頼性の高い半導体装置を製造することができる。また、｛０１１｝シリコン単結晶からなる第１の基板は消耗することなく何度も再使用することができるので、半導体基板の製造コストを大幅に低減することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を説明する前に、前述の特許文献３，４に記載された方法でシリコン単結晶層とベース基板との間に十分な接合強度が得られない理由について、本願発明者等が検討した結果を説明する。
【００３８】
半導体装置製造時の基板となるウエハは、図８に示すように、その周辺部の厚みがわずかに減少しており、エッジロールオフと呼ばれる形状になっている。エッジロールオフは、ウエハ製造時にその表面をＣＭＰ（Chemical Mechanical Polish）法で研磨するときに発生する。標準的な直径３００ｍｍのウエハの場合、ウエハ端から約０．５ｍｍまでの範囲をエッジ部、ウエハ端から２ｍｍの範囲をエッジ除外部（Edge Exclusive Area：ＥＥＡ）と呼んでいる。また、エッジ除外部を除いた領域をＦＱＡ（Fixed Quality Area）と呼んでいる。通常、エッジ端から３ｍｍ以上離れた領域では表面が平坦であると考えられる。ここでは、エッジ端から３〜６ｍｍ離れた領域を基準領域という。理想的には、エッジ部を除いた領域（図８にＷで示す領域）が平坦（同一厚さ）であることが好ましい。
【００３９】
非特許文献３には、エッジロールオフの程度を示すパラメータとしてＲＯＡ（Roll-Off Amount）を用いることが提案されている。ＲＯＡは、現在ではエッジロールオフの程度を示すパラメータとして国際標準になっている。このパラメータは、ウエハ端から１ｍｍの位置におけるおもて面の厚さの減少量（基準領域の厚さからの減少量）と定義されている。
【００４０】
図９（ａ）に、５枚のウエハについて本願発明者等が行ったＲＯＡの測定結果を示す。この図９（ａ）に示すように、５枚のウエハのＲＯＡを測定した結果、０．０７μｍ〜１．２５μｍの範囲でばらつきがあったが、大部分のウエハのＲＯＡは１μｍ未満であった。図９（ｂ）には、ＲＯＡが最も大きい５番のウエハのおもて面のプロファイル、ＦＱＡ及びＷを、ＲＯＡとともに示した。
【００４１】
非特許文献４には、エッジロールオフはＣＭＰ工程においてウエハ周辺部分の膜厚除去量のばらつきを増大させることが記載されている。これは、エッジロールオフがデバイス製造の歩留り低下に直結する問題であることを示している。エッジロールオフの小さな基板も開発されているが、基板のコストが著しく増大する。また、研磨によって基板を最終仕上げする以上、エッジロールオフを完全になくすことは不可能である。
【００４２】
前述の特許文献３，４に記載された方法では、２枚の基板を張り合せることによってＳＯＩ基板を製造している。この場合、それぞれの基板にエッジロールオフが存在するので、これらが向かい合わせになるように張り合せる結果、図１０に示すように張り合せ基板３１，３２の周辺領域（エッジ除外部）の接合強度が基準領域の接合強度に比べて小さくなる。このため、基板３１，３２の接合強度が不足したり、接合部分に不純物が入り込んで半導体装置の特性劣化の原因となる。
【００４３】
本発明においては、第１の基板の上にエピタキシャル層を形成するときに、エッジロールオフに対応する分だけ周縁領域のエピタキシャル層の厚さを厚くすることにより、第１の基板と第２の基板とを張り合せたときの接合強度を十分に確保する。以下、本発明の実施形態について説明する。
【００４４】
（第１の実施形態）
図１１〜図１２は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図である。
【００４５】
まず、ＣＺ法により＜０１１＞方向にＳｉ結晶を成長させて、単結晶のインゴットを形成する。その後、インゴットを切断して、図１１（ａ）に示すように｛０１１｝シリコン単結晶からなる第１の基板４０を得る。第１の基板４０の直径は例えば３００ｍｍ、厚さは例えば７７５μｍとする。
【００４６】
次に、図１１（ｂ）に示すように、例えば原料ガスとしてモノシラン（ＳｉＨ4）を使用し、基板温度を例えば１１００℃として、化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法により第１の基板４０の上にシリコンをエピタキシャル成長させる。このときのエピタキシャル層の厚さはエッジロールオフの部分以外は一定で、２〜１０μｍが代表的である。このエピタキシャル層４１の表面の面方位は、単結晶成長の原理によって第１の基板４０の面方位と同じ、すなわち｛０１１｝となる。
【００４７】
本実施形態においては、エピタキシャル層４１形成時に、エッジロールオフによる基板の厚み減少分だけエピタキシャル層を厚く形成し、エピタキシャル層の表面がウエハ中心部から周辺部まで同一の高さになるようにする。図１３は、エピタキシャル成長炉の構造を示す模式図である。この図１３に示すように、第１の基板４０は、エピタキシャル成長炉のチャンバ５１内に載置される。チャンバ５１内には、ガス入り口５２ａから原料ガスが供給され、排気口５２ｂから炉外に排出される。チャンバ５１内に載置された第１の基板４０は上方及び下方の同心円状に配置された多数の赤外線ランプ５３により加熱される。これらの赤外線ランプ５３に供給する電力を制御することにより、第１の基板４０の表面の温度分布を調整して、エピタキシャル層のエッジ近傍の厚さを基準領域の厚さよりもエッジロールオフに対応する分だけ厚くすることができる。
【００４８】
エピタキシャル層のエッジ近傍の厚さを基準領域の厚さよりも若干厚くするためには、例えば基板の最外周部の成長温度を内側部分よりも数℃だけ低くすればよい。現在のエピタキシャル成長炉では同心円状に±０．５℃の精度で温度制御が可能であり、１μｍ以下の膜厚制御も十分可能である。
【００４９】
エピタキシャル層４１が第１の基板４０の上側全面に均一の厚さで形成された場合、図１４（ａ）の模式図に示すように、第１の基板４０のエッジロールオフの影響によりエピタキシャル層４１の表面は平坦にはならない。これに対し、本実施形態においては、エピタキシャル層形成時に第１の基板４０の表面温度分布を調整することにより、図１４（ｂ）の模式図に示すように、エピタキシャル層４１の表面を周縁部までほぼ平坦にする。
【００５０】
エッジロールオフは、前述したように基板によってばらつきがある（図９（ａ）参照）が、同一ロットの基板のエッジロールオフはほぼ同じであると考えられる。従って、初めに実験等によりエッジロールオフを相殺するようにエピタキシャル成長条件を決めておけば、基板毎に温度分布を変える必要はなく、同一ロットのウエハについては同一条件でエピタキシャル成長を行うことができる。また、前述したように大部分のウエハのエッジロールオフは１μｍ以下であるので、エッジ端から１ｍｍの位置におけるエピタキシャル層４１の厚さが基準領域における厚さよりも例えば０．５〜１μｍだけ厚くなるように温度分布を設定してもよい。
【００５１】
このようにしてエッジ近傍の厚さが基準領域の厚さよりも若干厚い形状のエピタキシャル層４１を形成した後、イオン注入装置を用いて、図１１（ｃ）に示すようにエピタキシャル層４１の上側から水素イオン（Ｈ+）を注入する。この場合、エピタキシャル層４１と第１の基板４０との界面で水素イオンが最も高濃度となるように水素イオン注入時の加速電圧を決定することが好ましい。水素イオンの注入量（ドーズ量）は、例えば１×１０16ｃｍ-2〜１×１０17ｃｍ-2とする。ここでは、水素イオンが最も高濃度になる面を符号４２で示す。
【００５２】
一方、図１１（ｄ）に示すように、ベース基板（張り合わせ用基板）となる第２の基板４５を用意する。本実施形態においては、第２の基板４５の直径は第１の基板４０と同じ３００ｍｍとする。また、第２の基板４５の厚さは、例えば７７５μｍとする。この第２の基板４５の材質は限定されるものではないが、シリコン結晶との接合が可能であって、デバイス製造工程において汚染源とならない材料により形成されていることが必要である。この第２の基板４５としては、一般的な｛００１｝シリコンウエハを使用することが好ましい。｛００１｝シリコンウエハは、現在最も量産技術が確立しており、大口径化も容易である。
【００５３】
次に、図１２（ａ）に示すように、第２の基板４５の上に第１の基板４０のエピタキシャル層４１側の面を張り合わせる。この張り合わせは常温で第１の基板４０と第２の基板４５とを密着することにより行われ、接着剤などは使用しない。本実施形態においては、エピタキシャル層４１の縁部の厚さを第１の基板４０のエッジロールオフに対応する分だけ厚くしているので、第１の基板４０と第２の基板４５との間の密着性、特にエッジ除去部における密着性が従来に比べて大幅に向上する。
【００５４】
このようにして第１の基板４０と第２の基板４５とを張り合せた後、例えば５００℃に加熱することにより水素イオンを導入した部分（符号４２で示す面）に応力を発生させて、図１２（ｂ）に示すように、エピタキシャル層４１を劈開する。以後、劈開後に第２の基板４５上に残ったエピタキシャル層４１を、シリコン単結晶層４１ａという。その後、第２の基板４５とその上のシリコン単結晶層４１ａとの接合強度を高めるために、例えば窒素雰囲気中で１１００℃の温度で３０分間熱処理を施す。
【００５５】
次に、図１２（ｃ）に示すように、シリコン単結晶層４１ａの表面をＣＭＰ法等により研磨して平坦にする。これにより、｛０１１｝シリコン単結晶層４１ａを備えた半導体基板４６が完成する。
【００５６】
一方、図１２（ｂ）に示す工程において残った第１の基板４０の表面（エピタキシャル層形成側の面）を軽く研磨する。その後、この第１の基板４０を用いて図１１（ａ）〜（ｄ），図１２（ａ）〜（ｃ）に示す一連の工程を実施し、更に｛０１１｝シリコン単結晶層４１ａを備えた半導体基板４６を製造する。この場合、第２の基板４５のエッジロールオフを考慮して、第１の基板４０上にエピタキシャル層４１を形成するときには、端部におけるエピタキシャル層の厚さが基準領域におけるエピタキシャル層の厚さよりも若干厚くなるようにエピタキシャル成長時の条件を設定する。
【００５７】
本実施形態では、第２の基板４５の上にエピタキシャル層４１のみが転写されるので、第１の基板４０は殆ど消耗されず、何度も使用することができる。このため、第１の基板４５として高価な｛０１１｝シリコン単結晶基板を用いても、半導体基板４６の１枚当たりの製造コストを低減することができる。
【００５８】
また、本実施形態においては、第１の基板４０の上に成長したエピタキシャル層４１が第２の基板４５の上に転写されるので、第１の基板４０の再使用による第１の基板４０の品質劣化の影響を受けにくい。エピタキシャル成長法により作製したシリコン単結晶は、現在製造可能な数種類のシリコン結晶の中で最高品質の結晶であることはよく知られている。
【００５９】
更に、本実施形態においては、エッジロールオフを相殺するように第１の基板４０の上にエピタキシャル層４１を形成するので、第１の基板４０（エピタキシャル層４１）と第２の基板４５との接合強度が十分であり、接合部分に不純物が入り込むおそれが少ない。これにより、高品質の｛０１１｝半導体基板が得られる。
【００６０】
（第２の実施形態）
図１５，図１６は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図である。なお、図１５，図１６において、図１１，図１２と同一物には同一符号を付している。また、本実施形態は、本発明をＳＯＩ基板の製造に適用した例を示している。
【００６１】
まず、図１５（ａ）に示すように、｛０１１｝シリコン単結晶からなる第１の基板４０を得る。そして、図１５（ｂ）に示すように、化学的気相成長法により、第１の基板４０の上にエピタキシャル層４１を形成する。このとき、第１の実施形態と同様に、エピタキシャル層４１の縁部の厚さは、基準領域の厚さよりもエッジロールオフに対応する分だけ厚くすることが必要である。
【００６２】
次に、酸化雰囲気中で第１の基板４０を加熱し、第１の基板４０及びエピタキシャル層４１の表面を酸化させて、図１５（ｃ）に示すように、シリコン酸化膜４３を形成する。このシリコン酸化膜４３の厚さは、例えば２００ｎｍとする。その後、図１５（ｄ）に示すように、エピタキシャル層４１と第１の基板４０との界面が最も高濃度となるように、イオン注入装置を用いてエピタキシャル層４１に水素イオンを注入する。ここでも、水素イオンが最も高濃度になる面を符号４２で示す。
【００６３】
一方、図１６（ａ）に示すように、ベース基板（張り合わせ用基板）となる第２の基板４５を用意する。ここでは、第２の基板４５として、第１の基板４０と同じ大きさの｛００１｝シリコンウエハを使用するものとする。
【００６４】
次に、図１６（ｂ）に示すように、第２の基板４５の上にエピタキシャル層４１が下側となるようにして第１の基板４０を張り合せる。その張り合わせは常温で第１の基板４０と第２の基板４５とを密着させることにより行い、接着剤などは使用しない。本実施形態においても、第１の実施形態と同様にエピタキシャル層４１の縁部の厚さをエッジロールオフに対応する分だけ厚くしているので、第１の基板４０と第２の基板４５との間の密着性が従来に比べて向上する。
【００６５】
次に、図１６（ｃ）に示すように、基板４０，４５の積層体を例えば５００℃に加熱し、水素イオンを導入した部分（符号４２で示す面）に応力を発生させて、エピタキシャル層４１を劈開する。以後、第２の基板４５上に残ったエピタキシャル層４１を、シリコン単結晶層４１ａという。その後、第２の基板４５とその上のシリコン単結晶層４１ａとの接合強度を高めるために、例えば窒素雰囲気中で１１００℃の温度で３０分間熱処理を施す。
【００６６】
次いで、図１６（ｄ）に示すように、シリコン単結晶層４１ａの表面をＣＭＰ法等により研磨して平坦にする。これにより、｛０１１｝シリコン単結晶層４１ａを備えたＳＯＩ半導体基板４７が完成する。
【００６７】
一方、図１６（ｃ）に示す工程において残った第１の基板４０の表面（エピタキシャル層形成側の面）を軽く研磨した後、シリコン酸化膜４３を除去する。その後、この第１の基板４０を用いて図１５（ａ）〜（ｄ），図１６（ａ）〜（ｄ）に示す一連の工程を実施し、更に｛０１１｝シリコン単結晶層４１ａを備えたＳＯＩ半導体基板４７を製造する。この場合、第２の基板４５のエッジロールオフを考慮して、第１の基板４０上にエピタキシャル層４１を形成するときには、端部におけるエピタキシャル層の厚さが基準領域におけるエピタキシャル層の厚さよりも若干厚くなるようにエピタキシャル成長時の条件を設定する。本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００６８】
なお、本実施形態においては第２の基板４５と｛０１１｝シリコン単結晶層４１ａとの間にシリコン酸化膜４３を有するＳＯＩ基板について説明したが、シリコン酸化膜４３に替えてフッ化カルシウム（ＣａＦ2）膜又はその他の絶縁膜を形成してもよい。また、本実施形態ではシリコン酸化膜４３を形成した後に水素イオンを注入したが、水素イオンを注入した後にシリコン酸化膜４３を形成してもよい。
【００６９】
（第３の実施形態）
図１７は、本発明の第３の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６３が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）４５上に積層された｛０１１｝シリコン単結晶層６２ａを構成するシリコン原子の９９％以上が28Ｓｉであること、すなわち｛０１１｝シリコン単結晶層６２ａ中の28Ｓｉの同位体存在比が９９％以上であることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００７０】
本実施形態においては、｛０１１｝シリコンからなる第１の基板上に、28Ｓｉの同位体存在比が９９．０％以上のシリコンからなるエピタキシャル層を形成する。その後、第２の基板（ベース基板）４５の上に第１の基板のエピタキシャル層側の面を接合し、第１の基板とエピタキシャル層との界面に水素イオンを注入した後、温度を加えてエピタキシャル層を劈開する。このようにして、28Ｓｉの同位体存在比が９９．０％以上のシリコンからなる｛０１１｝シリコン単結晶層６２ａを有する半導体基板６３を製造する。
【００７１】
シリコンには３種類の安定同位体（28Ｓｉ、29Ｓｉ、30Ｓｉ）が存在し、通常のシリコン結晶の場合、28Ｓｉ、29Ｓｉ及び30Ｓｉの同位体存在比は、28Ｓｉ：29Ｓｉ：30Ｓｉ＝９２．２３％：４．６７％：３．１％である。本願発明者等の研究・検討の結果、シリコン結晶中における28Ｓｉの同位体存在比を９９．０％以上とすると、通常のシリコン結晶に比べて熱伝導率が向上することが判明している。また、非特許文献５には、同位体分離法を用いて例えば28Ｓｉの同位体存在比が９９．７％のシリコン結晶を製造すると、通常のシリコン結晶と比べて熱伝導率が約６０％向上することが記載されている。
【００７２】
第１の実施形態で示した｛０１１｝シリコン単結晶の化学的気相成長において、原料ガスとして例えば28ＳｉＨ4（モノシラン）を用いて28Ｓｉの同位体存在比が９９．０％以上のエピタキシャル層を形成すれば、最終的に形成される半導体基板６３の最上層のシリコン単結晶層６２ａにおける28Ｓｉの同位体存在比が９９．０％以上となる。
【００７３】
本実施形態の半導体基板６３は、28Ｓｉの同位体存在比が９９．０％以上であり、かつ表面の面方位が｛０１１｝のシリコン単結晶層６２ａを有しているので、熱伝導率が高い。この半導体基板６３を用いてトランジスタを形成することにより、動作時に発生する熱を効率的に散逸させることができて、半導体装置の信頼性が向上する。
【００７４】
なお、Ｓｉの同位体は、レーザ同位体分離法又はガス遠心分離法等を用いて分離・濃縮することができる。また、近年、28Ｓｉを同位体分離して生成された28ＳｉＨ4（モノシラン）が市販されている。
【００７５】
本実施形態では第１の実施形態の半導体基板の表面のシリコン単結晶層が28Ｓｉの同位体存在比が９９．０％以上のシリコンからなる場合について説明したが、第２の実施形態のＳＯＩ半導体基板４７において、シリコン単結晶層４１ａを28Ｓｉの同位体存在比が９９．０％以上のシリコンにより形成してもよい。
【００７６】
（第４の実施形態）
図１８は、本発明の第４の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６５が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）６４としてホウ素（Ｂ）を５×１０16〜２×１０17ｃｍ-3の濃度で含むシリコン基板を用いることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００７７】
近年、半導体記憶装置においては、許容されるリーク電流が数ｆＡ（フェムトアンペア）と極めて低いことが要求されている。また、シリコン結晶中に鉄（Ｆｅ）や銅（Ｃｕ）等の金属元素が混入していると、リーク電流が増えることが知られている。従って、半導体装置、特に半導体記憶装置を製造するときには、その製造プロセスにおいて、シリコン単結晶層に鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素が混入しないようにすることが重要となる。
【００７８】
本実施形態の半導体基板６５においては、前述したように第２の基板（ベース基板）６４中に、５×１０16〜２×１０17ｃｍ-3の濃度でホウ素（Ｂ）を添加する。第２の基板６４中に添加されたホウ素はゲッタリングとして作用し、鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素と結合する。これにより、半導体装置製造時の熱処理工程等において、第２の基板（ベース基板）６４からシリコン単結晶層４１ａに金属元素が拡散することが回避され、その結果良好なトランジスタ特性を確保することができる。
【００７９】
第２の基板６４中のホウ素の濃度が５×１０16ｃｍ-3未満の場合は、ゲッタリングの効果を十分に得ることができない。一方、第２の基板６４中のホウ素の濃度が２×１０17ｃｍ-3を超えると、例えば１１００℃の温度で１時間以上熱処理した場合に、第２の基板６１中のホウ素がシリコン単結晶層４１ａ中に拡散して比抵抗を変化させ、トランジスタ特性を劣化させるおそれがある。
【００８０】
本実施形態においては、上述の如く第２の基板（ベース基板）６４として５×１０16〜２×１０17ｃｍ-3の濃度でホウ素が添加されたシリコン基板を用いるので、第１の実施形態と同様の効果を得ることができるのに加えて、鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素によるリーク電流の増加及びトランジスタ特性の劣化が回避されるという効果を有する。
【００８１】
なお、第１、第２又は第３の実施形態の半導体基板のベース基板（第２の基板）として、上記の濃度でホウ素を添加したシリコン基板を使用してもよい。また、特許文献６には、シリコン基板中にホウ素を添加することが記載されている。
【００８２】
（第５の実施形態）
図１９は、本発明の第５の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６７が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）６６として５×１０18ｃｍ-3以上の濃度でホウ素が添加されたシリコン基板を用いることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００８３】
シリコン基板中に５×１０18ｃｍ-3以上の濃度でホウ素を添加すると、機械的強度が向上することが知られている（例えば、非特許文献６）。また、シリコン基板中に５×１０18ｃｍ-3以上の濃度でホウ素を添加することにより、第４の実施形態よりもゲッタリング能力が向上する。但し、前述したように、半導体装置の製造プロセスで高温で熱処理する場合（例えば１１００℃の温度で１時間以上の熱処理）は、第２の基板（ベース基板）からその上のシリコン単結晶層にホウ素が拡散してシリコン単結晶層の比抵抗が変化するという問題が発生する。
【００８４】
本実施形態に係る半導体基板６７は、基本的にその製造プロセス中に高温（例えば１１００℃以上）かつ長時間（例えば１時間以上）の熱処理工程を含まない半導体装置の製造に使用することが好ましい。本実施形態の半導体基板６７は、第２の基板（ベース基板）６６としてホウ素が５×１０18ｃｍ-3以上の濃度で添加されたシリコン基板を用いているので、機械的強度が向上し、熱処理時における基板の反りが防止されるという効果を奏することができる。
【００８５】
なお、第１、第２又は第３の実施形態の半導体基板のベース基板（第２の基板）として、上記の濃度でホウ素を添加したシリコン基板を使用してもよい。
【００８６】
（第６の実施形態）
図２０は、本発明の第６の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板７０が第４又は第５の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）７１に同位体分離したホウ素（Ｂ）がドープされていることにあり、その他の構成は基本的に第４又は第５の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００８７】
第４及び第５の実施形態で説明したように、シリコン結晶中にホウ素を添加すると、ホウ素のゲッタリング効果によりリーク電流を低減することができる。しかし、通常、シリコン結晶にホウ素を添加すると、熱伝導率が低下する。
【００８８】
通常のホウ素（Ｂ）中における11Ｂと10Ｂとの同位体存在比は、11Ｂ：10Ｂ＝８０．２％：１９．８％である。特許文献７には、11Ｂ又は10Ｂのいずれか一方の同位体存在比を８５％以上とすることにより、通常のホウ素に比べて熱伝導率が数１０％向上することが記載されている。
【００８９】
本実施形態に係る半導体基板７０においては、第２の基板（ベース基板）７１にドープするホウ素として、11Ｂ又は10Ｂのいずれか一方の同位体存在比が８５％以上のものを使用する。この第２の基板は、以下のように形成することができる。すなわち、シリコン単結晶を化学的気相成長法で作製するときに、原料ガスとともに同位体分離したホウ素を含むジボラン（11Ｂ2Ｈ6又は10Ｂ2Ｈ6）を流す。このようにして形成したシリコン単結晶を溶融し、ＣＺ法により単結晶シリコンのインゴットを形成する。その後、インゴットを切断して、第２の基板７１となるシリコン基板を得る。
【００９０】
本実施形態においては、11Ｂ又は10Ｂの同位体存在比が８５％以上のホウ素を第２の基板（ベース基板）７１に使用しているので、第４又は第５の実施形態の半導体基板に比べて第２の基板（ベース基板）７１の熱伝導率が高くなり、トランジスタで発生した熱をより効率よく排除することができる。
【００９１】
なお、ホウ素の同位体は、レーザ同位体分離法又はガス遠心分離法等を用いて分離することができる。また、ホウ素の同位体は、例えば米Eagle Picher社などから入手することができる。
【００９２】
（第７の実施形態）
図２１は、本発明の第７の実施形態に係る半導体基板を示す模式断面図である。前述の第３の実施形態では｛０１１｝シリコン単結晶層を構成するシリコン原子の９９％以上が28Ｓｉである場合について説明したが、本実施形態の半導体基板７５においては、第２の基板（ベース基板）７６が、28Ｓｉの同位体存在比が９９％以上のシリコンにより構成されている。
【００９３】
図２２（ａ）〜（ｃ）は、28Ｓｉからなる多結晶シリコンの製造方法を工程順に示す模式図である。還元炉８０内にはシリコン芯８１が配置されている。このシリコン芯８１は電源８２に接続され、電源８２から供給される電力により発熱するようになっている。
【００９４】
図２２（ａ）に示すように、28ＳｉＨＣｌ3（トリクロロシラン）と水素（Ｈ2）とを混合したガスを還元炉８０内に供給するとともに、シリコン芯８１に通電して温度を約１０００℃とする。そうすると、還元炉８０内で28ＳｉＨＣｌ3が還元され、図２２（ｂ）に示すように、シリコン芯８１の表面に高品位の多結晶シリコン（28Ｓｉ）が析出する。
【００９５】
図２２（ｃ）に示すようにシリコン芯８１の表面に多結晶シリコンが十分析出したら、還元炉８０からシリコン芯８１を取り出す。このシリコン芯８１の表面に析出した多結晶シリコンを溶融し、ＣＺ法によりシリコン単結晶を成長させて、28Ｓｉの同位体存在比が９９％以上のインゴットを形成する。このインゴットから本実施形態で使用する第２の基板（ベース基板）７６を切り出す。その他の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
【００９６】
本実施形態においては、第２の基板（ベース基板）７６を構成するシリコンの９９％以上が28Ｓｉであり、第２の基板７６の熱伝導率が高い。これにより、第１の実施形態の半導体基板に比べて放熱性が良好であるという効果を奏する。
【００９７】
なお、前述の第１〜第６の実施形態の半導体基板においても、第２の基板（ベース基板）として28Ｓｉの同位体存在比が９９％以上のシリコン基板を使用してもよい。
【００９８】
（半導体装置）
図２３，図２４は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を工程順に示す断面図である。ここでは、説明を簡単にするために第１の実施形態に示した半導体基板４６を用いてｐ型電界効果トランジスタを形成する場合について説明するが、その他の実施形態で説明した半導体基板を用いてもよい。また、ここでは説明の便宜上、第１の実施形態の第２の基板４５を、ベース基板４５という。
【００９９】
まず、図２３（ａ）に示すように、ベース基板４５とその上の｛０１１｝シリコン単結晶層４１ａとにより構成された半導体基板４６を用意する。そして、図２３（ｂ）に示すように、シリコン単結晶層４１ａを、ＳＴＩ（Shallow Trench Isolation）法により形成した素子分離膜９１により複数の素子領域に分離する。すなわち、フォトリソグラフィ法を用いてシリコン単結晶層４１ａの所定の位置に溝を形成し、その溝内に例えばＳｉＯ2等の絶縁物を埋め込んで、素子分離膜９１を形成する。
【０１００】
このようにして素子分離膜９１を形成した後、シリコン単結晶層４１ａにリン（Ｐ）等のｎ型不純物を注入して、ｎウェル９２を形成する。
【０１０１】
次に、図２３（ｃ）に示すようにシリコン単結晶層４１ａの上に例えばＳｉＯ2を堆積して、ゲート絶縁膜９３を形成する。その後、ＣＶＤ法により、ゲート絶縁膜９３上に多結晶シリコン膜９４を形成する。
【０１０２】
次に、多結晶シリコン膜９４の上にフォトレジストを塗布した後、露光及び現像処理を実施して、所定のパターンのフォトレジスト膜（図示せず）を形成する。その後、フォトレジスト膜をマスクとして多結晶シリコン膜９４をエッチングして、図２４（ａ）に示すように、ゲート電極９５を形成する。なお、このとき同時にゲート絶縁膜９３をエッチングして、ゲート電極９５の下方のみにゲート絶縁膜９３を残す。次いで、ゲート電極９５をマスクとしてｎウェル９２の表面にホウ素（Ｂ）等のｐ型不純物を浅く注入し、低濃度ｐ型不純物領域９６を形成する。
【０１０３】
次に、シリコン単結晶層４１ａの上側全面にＳｉＯ2等からなる絶縁膜を形成し、その絶縁膜をエッチバックすることにより、図２４（ｂ）に示すようにゲート電極９５の両側にサイドウォール９７を形成する。その後、ゲート電極９５及びサイドウォール９７をマスクとしてｎウェル９２にホウ素（Ｂ）等のｐ型不純物を深く注入し、高濃度ｐ型不純物領域９８を形成する。このようにして、ＬＤＤ（Lightly Doped Drain)構造のｐ型トランジスタが形成される。
【０１０４】
なお、｛０１１｝シリコン単結晶の場合、＜０１１＞方向のホール移動度が最も大きい（図１参照）。従って、チャネル長方向が＜０１１＞方向になるようにすることが好ましい。
【０１０５】
次いで、図２４（ｃ）に示すように、シリコン単結晶層４１ａの上側全面にＳｉＯ2等の絶縁膜を堆積して層間絶縁膜９９を形成する。そして、この層間絶縁膜９９の上面から高濃度ｐ型不純物領域９８に到達するコンタクトホールを形成し、そのコンタクトホール内にタングステン（Ｗ）等の導電材料を埋め込んで、プラグ１００を形成する。更に、層間絶縁膜９９の上にアルミニウム（アルミニウム合金）等の導電体からなる導電体膜を形成し、この導電体膜をフォトリソグラフィ法によりパターニングして、配線１０１を形成する。このようにして、ｐ型トランジスタを有する半導体装置が完成する。
【０１０６】
本実施形態においては、ｐ型トランジスタが｛０１１｝シリコン単結晶層４１ａに形成されているので、ホール（正孔）の移動速度が速く、高速動作が可能である。また、本実施形態においては、第１の実施形態で説明した方法により作製された半導体基板、すなわちベース基板４５とシリコン単結晶層４１ａとの間の接合強度が高い半導体基板を用いているので、半導体装置の信頼性が高い。
【０１０７】
なお、本実施形態ではｐ型トランジスタの製造方法について説明しているが、シリコン単結晶層４１ａにｎ型トランジスタを形成してもよいことは勿論である。｛０１１｝シリコン単結晶層にｎ型トランジスタを形成した場合、｛００１｝シリコン単結晶層にｎ型トランジスタを形成したときに比べてキャリア（電子）の移動度は低下する。しかし、電子回路をＣＭＯＳにより構成する場合、ｐ型トランジスタの高速化の効果が大きいため、｛０１１｝シリコン単結晶層にＣＭＯＳを形成したほうが｛００１｝シリコン単結晶層にＣＭＯＳを形成した場合に比べて電子回路の動作速度が速くなる。
【０１０８】
以下、本発明の諸態様を、付記としてまとめて記載する。
【０１０９】
（付記１）ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、
前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板。
【０１１０】
（付記２）前記ベース基板と前記シリコン単結晶層との間に絶縁膜が設けられていることを特徴とする付記１に記載の半導体基板。
【０１１１】
（付記３）前記シリコン単結晶層を構成するシリコン原子の９９％以上が28Ｓｉからなることを特徴とする付記１又は２に記載の半導体基板。
【０１１２】
（付記４）前記ベース基板が、表面の面方位が｛００１｝のシリコン基板であることを特徴とする付記１又は２に記載の半導体基板。
【０１１３】
（付記５）前記ベース基板に、ホウ素が添加されていることを特徴とする付記４に記載の半導体基板。
【０１１４】
（付記６）前記ホウ素の含有量が、５×１０16乃至２×１０17ｃｍ-3であることを特徴とする付記５に記載の半導体基板。
【０１１５】
（付記７）前記ホウ素の含有量が、５×１０18ｃｍ-3以上であることを特徴とする付記５に記載の半導体基板。
【０１１６】
（付記８）前記ベース基板に添加されたホウ素のうち８５％以上が11Ｂ又は10Ｂのいずれか一方であることを特徴とする付記５に記載の半導体基板。
【０１１７】
（付記９）前記ベース基板がシリコン単結晶からなり、その９９％以上が28Ｓｉからなることを特徴とする付記１に記載の半導体基板。
【０１１８】
（付記１０）表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層に水素イオンを注入する工程と、
第２の基板と前記第１の基板とを、前記シリコン単結晶層を介して接合する工程と、
前記シリコン単結晶層を、前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、
前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法。
【０１１９】
（付記１１）前記シリコン単結晶層を劈開する工程の前に、前記第１の基板及び前記シリコン単結晶層の表面を絶縁膜で覆う工程を有することを特徴とする付記１０に記載の半導体基板の製造方法。
【０１２０】
（付記１２）前記劈開後の前記第１の基板の劈開側の面を研磨し、再度半導体基板の製造に使用することを特徴とする付記１０に記載の半導体基板の製造方法。
【図面の簡単な説明】
【０１２１】
【図１】図１は、（００１）シリコンウエハ及び（０１１）シリコンウエハにおけるキャリア密度とホール移動度との関係を示す図である。
【図２】図２（ａ），（ｂ）は、種結晶が融液に接触したときに導入される転位を示す模式図である。
【図３】図３（ａ）〜（ｃ）は、ネッキングによる転位の除去を示す模式図である。
【図４】図４は、ネッキング後に形成されるインゴットを示す模式図である。
【図５】図５（ａ）は＜００１＞方向の成長により転位が除去される様子を示す模式図、図５（ｂ）は＜０１１＞方向の成長により転位が残る様子を示す模式図である。
【図６】図６は、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板の製造方法を示す模式図（その１）である。
【図７】図７は、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板の製造方法を示す模式図（その２）である。
【図８】図８は、エッジロールオフを説明するための模式図である。
【図９】図９（ａ）は、５枚のウエハについて行ったＲＯＡの測定結果を示す図、図９（ｂ）は、５番のウエハのおもて面のプロファイル、ＦＱＡ及びＷを、ＲＯＡとともに示す図である。
【図１０】図１０は、２枚の基板を張り合わせた状態を示す模式図である。
【図１１】図１１は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図（その１）である。
【図１２】図１２は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図（その２）である。
【図１３】図１３は、エピタキシャル成長炉の構造を示す模式図である。
【図１４】図１４（ａ）は、エピタキシャル層が第１の基板の上側全面に均一の厚さで形成された状態を示す模式図、図１４（ｂ）はエピタキシャル層が第１の基板のエッジロールオフを相殺する厚さ分布で形成された状態を示す模式図である。
【図１５】図１５は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図（その１）である。
【図１６】図１６は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図（その２）である。
【図１７】図１７は、本発明の第３の実施形態に係る半導体基板を示す模式断面図である。
【図１８】図１８は、本発明の第４の実施形態に係る半導体基板を示す模式断面図である。
【図１９】図１９は、本発明の第５の実施形態に係る半導体基板を示す模式断面図である。
【図２０】図２０は、本発明の第６の実施形態に係る半導体基板を示す模式断面図である。
【図２１】図２１は、本発明の第７の実施形態に係る半導体基板を示す模式断面図である。
【図２２】図２２（ａ）〜（ｃ）は、28Ｓｉからなる多結晶シリコンの製造方法を工程順に示す模式図である。
【図２３】図２３は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を示す断面図（その１）である。
【図２４】図２４は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を示す断面図（その２）である。
【符号の説明】
【０１２２】
１０…融液、
１１…種結晶、
１３…インゴット、
２０，４０…第１の基板、
２０ａ，４１ａ，６２ａ…単結晶シリコン層、
２１，４３…シリコン酸化膜、
２２，４２…水素濃度が最も高濃度になる面、
２５，４５，６４，６６、７１，７６…第２の基板（ベース基板）
２６…ＳＯＩ基板、
４１…エピタキシャル層、
４６，４７，６３，６５，６７，７０，７５…半導体基板、
５１…チャンバ、
５２ａ…ガス入り口、
５２ｂ…排気口、
５３…赤外線ランプ、
８０…還元炉、
８１…シリコン芯、
８２…電源、
９１…素子分離膜、
９２…ｎウェル、
９３…ゲート絶縁膜、
９４…多結晶シリコン膜、
９５…ゲート電極、
９６…低濃度ｐ型不純物領域、
９７…サイドウォール、
９８…高濃度ｐ型不純物領域、
９９…層間絶縁膜、
１００…プラグ、
１０１…配線。
【技術分野】
【０００１】
本発明は、ｐ型電界効果トランジスタを有する半導体装置の製造に好適な半導体基板及びその製造方法に関し、特に表面が｛０１１｝の半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータ技術を用いた情報機器では、取り扱う情報量が増加する傾向にある。特に動画表示機能を備えた情報機器では多量の情報を高速で処理することが要求されている。また、情報機器には、情報処理能力の向上とともに省電力化も要求されており、ｎ型電界効果トランジスタ（以下、単に「ｎ型トランジスタ」という）とｐ型電界効果トランジスタ（以下、単に「ｐ型トランジスタという）とを組み合わせたＣＭＯＳ（Complimentary Metal Oxide Semiconductor）が多用されている。
【０００３】
一般的な半導体装置は、表面が｛００１｝のシリコンウエハ（以下、｛００１｝シリコンウエハというように記載する）を用いて製造される。しかし、このような半導体装置では、ｎ型トランジスタの動作速度は速いものの、ｐ型トランジスタの動作速度が遅いことが知られている。このため、特にｐ型トランジスタの動作速度の向上が要望されている。｛００１｝シリコンウエハを用いた半導体装置におけるｎ型トランジスタとｐ型トランジスタの動作速度の差は、シリコン結晶の物理的性質に起因する。
【０００４】
ｐ型トランジスタの動作速度の向上のために、ｐ型トランジスタのチャネル長方向に圧縮歪みを導入することが提案されている（例えば、特許文献１）。しかし、この方法でより高速のｐ型トランジスタを形成するためには大きな歪みを発生する必要があり、その場合は次の問題が発生する。
【０００５】
すなわち、特許文献１に開示された技術では、ソース及びドレインにシリコン・ゲルマニウム合金（以下、「ＳｉＧｅ」という）結晶を採用し、このＳｉＧｅ結晶がＳｉ（シリコン）結晶よりも大きな格子定数をもつことを利用して、Ｓｉ結晶からなるチャネルに圧縮歪みを発生させている。しかし、ＳｉＧｅ結晶とＳｉ結晶との界面には結晶格子の不整合が生じており、これが原因となってトランジスタの動作領域に多数の転位が発生し、リーク電流が増える原因となっている。そのため、特許文献１に開示された技術を例えば低スタンバイ電流が要求されるモバイル機器に適用することは困難である。
【０００６】
第２の問題は、ＳｉＧｅ結晶により導入される歪みにより発生する応力が約２ＧＰａと大きいことによる。材料強度学によれば、理想破壊強度（歪みや疵等のない理想的な結晶の破壊強度）はヤング率の約１／１０であり、実際の結晶の破壊強度は更に低くて、ヤング率の１／１００程度である。Ｓｉ単結晶の場合、ヤング率は面方位によって異なるが１３０〜１８０ＧＰａ程度であるので、上記の方法により歪みを導入したｐ型トランジスタのチャネル部（Ｓｉ結晶）には、ヤング率の１／１００を超える応力が生じていることになる。トランジスタ製造には高純度のシリコン単結晶を用いているものの、この応力の状態は力学的見地からリスクが大きく、結晶が破壊されるおそれがある。
【０００７】
このような問題を解消すべく、非特許文献１には、｛０１１｝シリコンウエハを使用することが提案されている。図１は、横軸にキャリア密度をとり、縦軸にホール（正孔）の移動度をとって、（００１）シリコンウエハ及び（０１１）シリコンウエハにおけるキャリア密度とホール移動度との関係を示す図である。なお、図１において、＜０１１＞，＜００１＞は、チャネル長方向を示している。また、本願においては、特定の面方位を示すときには（００１）又は（０１１）というように記載し、等価の面方位をまとめて示すときには｛００１｝又は｛０１１｝というように記載している。
【０００８】
この図１からわかるように、｛０１１｝シリコンウエハを用いると、｛００１｝シリコンウエハを用いたときに比べて約２倍のホール（正孔）移動度を容易に実現でき、高速動作が可能なｐ型トランジスタが得られる。特許文献２，３には、表面が｛０１１｝のシリコン層を有するＳＯＩ（Silicon On Insulator）基板（ウエハ）の製造方法やその基板を用いた半導体装置が記載されている。
【０００９】
しかしながら、表面が｛０１１｝のシリコンウエハは、小規模生産は行われているものの、現状ではコストの点で量産化が困難である。以下に、その理由について説明する。
【００１０】
一般にＳｉ単結晶を工業的に製造するのには、チョクラルスキー法（Czochralski：以下「ＣＺ法」という）が用いられており、これは今後も変わらないと考えられている。ＣＺ法では、石英るつぼに充填したシリコン融液に種結晶を接触させた後、種結晶を回転させながらゆっくり上方へ引き上げて種結晶の下方に単結晶を連続的に成長させ、インゴットと呼ばれる棒状の単結晶を形成する。インゴットの直径は引き上げ速度と融液温度とにより自由に制御することができ、現在では直径が３００ｍｍ、長さが２ｍ、重量が３００ｋｇの巨大な単結晶を工業的に生産することができる。
【００１１】
ＣＺ法でシリコン単結晶を生産する場合、ネッキングと呼ばれる操作を行う。図２（ａ），（ｂ）に示すように、種結晶１１が融液１０に接触した瞬間に、熱応力によって種結晶１１に転位が導入される。そのため、そのまま径を太くしてインゴットを作製すると、インゴット中に多数の転位が残り、良質の単結晶を得ることができない。ネッキングは、このような不具合を回避するために行われる。
【００１２】
すなわち、種結晶１１を融液１０に接触させた後、引き上げ速度や融液温度を調整して、種結晶１１の下に成長する結晶の直径が４〜５ｍｍ程度になるようにする。この状態である程度結晶の成長を継続すると、図３（ａ）〜（ｃ）に示すように、種結晶１１から引き継がれた転位が結晶の成長とともに表面に移動して最終的に除去され、無転位の単結晶となる。その後、引き上げ速度や融液温度を調整して、図４に示すように結晶を所定の直径まで太く成長させる。これにより、転位のない大口径のＳｉ単結晶からなるインゴット１３が得られる。現在一般的に用いられている｛００１｝ウエハは、＜００１＞方向に成長したＳｉ単結晶からなるインゴットを加工して形成されたものである。
【００１３】
ところで、Ｓｉ単結晶の転位論によれば、転位の移動方向は＜０１１＞である。従って、図５（ａ）に示すようにＳｉ単結晶１１を＜００１＞方向に成長させる場合は、ネッキングにより転位が結晶の表面側に移動し、最終的に無転位のＳｉ単結晶からなるインゴットを形成することができる。しかし、Ｓｉ単結晶の成長方向を＜０１１＞とした場合は、図５（ｂ）に示すように転位の移動方向に結晶が成長するため、ネッキングで無転位化することは困難である。
【００１４】
＜０１１＞方向の成長でも、種結晶の下方に成長する結晶の直径を１ｍｍ程度まで細くすれば、転位を除去することができる。本願発明者等の研究によれば、結晶の直径を１ｍｍ程度まで細くすることにより、＜０１１＞方向の結晶成長でも単結晶化率は９０％以上となることが判明している。しかし、その場合はネッキング部の機械的強度が低くなるため、作業の安全性を考慮すると最大でも２０ｋｇ以下のインゴットしか製造することができず、製造コストが高くなってしまう。
【００１５】
前述したように、特許文献２には表面が｛０１１｝のシリコン層を有するＳＯＩ基板（ウエハ）が開示されている。しかし、この特許文献２には、｛０１１｝シリコン層の具体的な形成方法は記載されていない。
【００１６】
特許文献３に開示されたＳＯＩ基板の製造方法は既に工業化されており、現在はＳｍａｒｔ Ｃｕｔ（登録商標）と呼ばれている。図６，図７を参照して、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板（半導体ウエハ）の製造方法を説明する。なお、ここでは｛０１１｝シリコン層を備えたＳＯＩ基板の作製方法について説明しているが、Ｓｍａｒｔ Ｃｕｔにはいくつかのバリエーションがあり、｛０１１｝シリコン層を備えたＳＯＩ基板以外のＳＯＩ基板の作製にも用いられている。Ｓｍａｒｔ Ｃｕｔについては、非特許文献２にも記載されている。
【００１７】
まず、ＣＺ法等により＜０１１＞方向にＳｉ結晶を成長させて、Ｓｉ単結晶からなるインゴットを形成する。その後、インゴットを切断して、図６（ａ）に示すように｛０１１｝シリコン単結晶からなる第１の基板２０を得る。
【００１８】
次に、図６（ｂ）に示すように、第１の基板２０の表面を酸化して、シリコン酸化膜２１を形成する。その後、図６（ｃ）に示すように、第１の基板２０の一方の面側から水素イオン（Ｈ+）を注入する。このとき、水素イオンが最も高濃度になる面の位置は、水素イオン注入時の加速電圧で決定される。ここでは、水素イオンが最も高濃度になる面を符号２２で示す。
【００１９】
一方、図６（ｄ）に示すように、ベース基板（張り合わせ用基板）として第２の基板２５を用意する。この第２の基板２５には、例えば一般的な｛００１｝シリコン基板を用いることができる。そして、図７（ａ）に示すように、第２の基板２５の上に、シリコン酸化膜２１が形成された第１の基板２０を張り合せる。
【００２０】
次に、例えば所定の温度で熱処理を施すと、図７（ｂ）に示すように水素イオンが導入された面で第１の基板２０が劈開し、第２の基板２５上に｛０１１｝シリコン単結晶層２０ａが残る。その後、第２の基板２５とシリコン単結晶層２０ａとの張り合わせ強度を高めるために、熱処理を施す。
【００２１】
次いで、シリコン単結晶層２０ａの表面を研磨して平坦化する。このようにして、図７（ｃ）に示すように、ベース基板（第２の基板２５）と、シリコン酸化膜２１と、｛０１１｝シリコン単結晶層２０ａとにより構成されるＳＯＩ基板２６が完成する。
【００２２】
一方、図７（ｂ）の工程で残った｛０１１｝シリコン単結晶からなる第１の基板２０の劈開面を研磨して平坦化した後、シリコン酸化膜２１を除去する。この第１の基板２０を再度使用して図６（ａ）〜（ｄ），図７（ａ）〜（ｃ）に示す工程を実施し、ＳＯＩ基板２６を形成する。
【００２３】
このように、特許文献３に開示された方法によれば、１枚の｛０１１｝シリコン単結晶基板（第１の基板２０）を用いて多くのＳＯＩ基板を製造することができる。このため、高価な｛０１１｝シリコン単結晶基板を使用していても、ＳＯＩ基板１枚当りの製造コストを比較的低く抑えることができる。
【００２４】
その他、本願に関係すると思われる従来技術として、特許文献４〜７、非特許文献３〜６に記載されたものがある。
【特許文献１】米国特許第６６２１１３１号明細書
【特許文献２】特開平０３−１９２７５号公報
【特許文献３】米国特許第７０５２９７４号明細書
【特許文献４】特開平１１−３０７４１３号公報
【特許文献５】特開２００４−７９９３０号公報
【特許文献６】特開２００４−２１４４０２号公報
【特許文献７】特開２００４−７９９３０号公報
【非特許文献１】M. Leong et al., Electrochem. Soc., PV 2004-1, 371(2004)
【非特許文献２】M. Bruel, Electron. Lett. 31, 1201 (1995)
【非特許文献３】M. Kimura, Y. Saito, H. Daio, and K. Yakushiji, Jpn. J. Appl. Phys. vol. 38, (1999), pp. 38.
【非特許文献４】JEITA EMR-3001 "The Impact of Edge Roll-off on CMP Performance" published by JEITA．Oct. 2004
【非特許文献５】W. S. Capinski et al., Appl. Physs. Lett. 71, 2109(1997)
【非特許文献６】T. Fukuda et al., Procceedings of The 2ndSymp. on Defects in Si, edited by W. M. Bullis, U. Gosele, and F. Shimura(Electrochem. Soc., NJ, 1991),vol. 91-9,pp.173
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、特許文献３に記載された方法では、１枚の｛０１１｝シリコン単結晶基板を何回も使用するため、熱処理時や搬送時において治具との接触などにより｛０１１｝シリコン単結晶基板に疵や結晶欠陥が入って品質が劣化する。このため、１枚の｛０１１｝シリコン単結晶基板から製造できるＳＯＩ基板の数が制限され、ＳＯＩ基板の製造コストを更に低減することが困難である。
【００２６】
特許文献４には、シリコン基板の上にエピタキシャル層を形成し、このシリコン基板を第１の基板としてＳｍａｒｔ ＣｕｔによりＳＯＩ基板を作製することが提案されている。この特許文献４に記載された方法では、シリコン基板上に形成されたエピタキシャル層に水素イオンを注入し、ベース基板と接合した後にエピタキシャル層で劈開してＳＯＩ基板を作製する。劈開後に残ったシリコン基板は、シリコン酸化膜を除去した後、その上にシリコン層をエピタキシャル成長させることにより、再度第１の基板として使用することができる。この特許文献４に記載された方法では、シリコン基板を何度も使用することができて、ＳＯＩ基板の製造コストを削減することができる。
【００２７】
この特許文献４に記載された技術を利用して、表面が｛０１１｝のシリコン層を有するＳＯＩ基板を製造することが考えられる。しかしながら、本願発明者等の実験・研究から、特許文献３，４に記載された方法を用いて表面が｛０１１｝の半導体基板を形成した場合、ベース基板とシリコン単結晶層との接合強度が不足することが判明した。
【００２８】
以上から、本願発明の目的は、表面の面方位が｛０１１｝であり、製造コストが低く、接合強度が十分であって、高速動作のｐ型トランジスタの製造に好適な半導体基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００２９】
本発明の一観点によれば、ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板が提供される。
【００３０】
本発明においては、ベース基板の上方に配置されたシリコン単結晶層の表面の面方位が｛０１１｝である。このため、ホール（正孔）の移動度が高く、ｐ型トランジスタを高速に動作させることができる。また、本発明においては、シリコン単結晶層がベース基板のエッジロールオフを相殺する厚さ分布を有している。このため、ベース基板とシリコン単結晶層との接合強度が向上する。
【００３１】
本発明の他の観点によれば、表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の上にシリコン単結晶層をエピタキシャル成長させる工程と、前記シリコン単結晶層に水素イオンを注入する工程と、第２の基板の上に、前記シリコン単結晶層を下側にして前記第１の基板を接合する工程と、前記シリコン単結晶層を前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法が提供される。
【００３２】
本発明においては、表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる。それにより形成されたシリコン単結晶層は、第１の基板と同様に表面の面方位が｛０１１｝となる。但し、単結晶層を形成するときには、第１の基板又は後述の第２の基板のエッジロールオフを相殺する厚さ分布となるように、エピタキシャル成長条件を調整することが必要である。
【００３３】
次に、シリコン単結晶層に水素イオンを注入する。この水素イオンの注入により、シリコン単結晶層は劈開しやすい状態になる。
【００３４】
次に、第２の基板を用意し、この第２の基板の上にシリコン単結晶層を下側にして第１の基板を接合する。この場合に、シリコン単結晶層が、第１の基板又は第２の基板のエッジロールオフを相殺する厚さ分布となるように形成されているので、シリコン単結晶層と第２の基板との間の隙間が低減され、シリコン単結晶層と第２の基板とを十分な強度で接合することができる。
【００３５】
次に、例えば温度を加えることにより、水素イオンが注入された部分に応力を発生させてシリコン単結晶層を劈開する。このようにして、第２の基板の上に｛０１１｝シリコン単結晶層が積層された構造の半導体基板が得られる。一方、劈開後の第１の基板は、その表面を若干研磨することにより、再使用が可能な状態になる。
【００３６】
本発明においては、シリコン単結晶層と第２の基板とを十分な強度で接合することができるので、信頼性の高い半導体装置を製造することができる。また、｛０１１｝シリコン単結晶からなる第１の基板は消耗することなく何度も再使用することができるので、半導体基板の製造コストを大幅に低減することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を説明する前に、前述の特許文献３，４に記載された方法でシリコン単結晶層とベース基板との間に十分な接合強度が得られない理由について、本願発明者等が検討した結果を説明する。
【００３８】
半導体装置製造時の基板となるウエハは、図８に示すように、その周辺部の厚みがわずかに減少しており、エッジロールオフと呼ばれる形状になっている。エッジロールオフは、ウエハ製造時にその表面をＣＭＰ（Chemical Mechanical Polish）法で研磨するときに発生する。標準的な直径３００ｍｍのウエハの場合、ウエハ端から約０．５ｍｍまでの範囲をエッジ部、ウエハ端から２ｍｍの範囲をエッジ除外部（Edge Exclusive Area：ＥＥＡ）と呼んでいる。また、エッジ除外部を除いた領域をＦＱＡ（Fixed Quality Area）と呼んでいる。通常、エッジ端から３ｍｍ以上離れた領域では表面が平坦であると考えられる。ここでは、エッジ端から３〜６ｍｍ離れた領域を基準領域という。理想的には、エッジ部を除いた領域（図８にＷで示す領域）が平坦（同一厚さ）であることが好ましい。
【００３９】
非特許文献３には、エッジロールオフの程度を示すパラメータとしてＲＯＡ（Roll-Off Amount）を用いることが提案されている。ＲＯＡは、現在ではエッジロールオフの程度を示すパラメータとして国際標準になっている。このパラメータは、ウエハ端から１ｍｍの位置におけるおもて面の厚さの減少量（基準領域の厚さからの減少量）と定義されている。
【００４０】
図９（ａ）に、５枚のウエハについて本願発明者等が行ったＲＯＡの測定結果を示す。この図９（ａ）に示すように、５枚のウエハのＲＯＡを測定した結果、０．０７μｍ〜１．２５μｍの範囲でばらつきがあったが、大部分のウエハのＲＯＡは１μｍ未満であった。図９（ｂ）には、ＲＯＡが最も大きい５番のウエハのおもて面のプロファイル、ＦＱＡ及びＷを、ＲＯＡとともに示した。
【００４１】
非特許文献４には、エッジロールオフはＣＭＰ工程においてウエハ周辺部分の膜厚除去量のばらつきを増大させることが記載されている。これは、エッジロールオフがデバイス製造の歩留り低下に直結する問題であることを示している。エッジロールオフの小さな基板も開発されているが、基板のコストが著しく増大する。また、研磨によって基板を最終仕上げする以上、エッジロールオフを完全になくすことは不可能である。
【００４２】
前述の特許文献３，４に記載された方法では、２枚の基板を張り合せることによってＳＯＩ基板を製造している。この場合、それぞれの基板にエッジロールオフが存在するので、これらが向かい合わせになるように張り合せる結果、図１０に示すように張り合せ基板３１，３２の周辺領域（エッジ除外部）の接合強度が基準領域の接合強度に比べて小さくなる。このため、基板３１，３２の接合強度が不足したり、接合部分に不純物が入り込んで半導体装置の特性劣化の原因となる。
【００４３】
本発明においては、第１の基板の上にエピタキシャル層を形成するときに、エッジロールオフに対応する分だけ周縁領域のエピタキシャル層の厚さを厚くすることにより、第１の基板と第２の基板とを張り合せたときの接合強度を十分に確保する。以下、本発明の実施形態について説明する。
【００４４】
（第１の実施形態）
図１１〜図１２は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図である。
【００４５】
まず、ＣＺ法により＜０１１＞方向にＳｉ結晶を成長させて、単結晶のインゴットを形成する。その後、インゴットを切断して、図１１（ａ）に示すように｛０１１｝シリコン単結晶からなる第１の基板４０を得る。第１の基板４０の直径は例えば３００ｍｍ、厚さは例えば７７５μｍとする。
【００４６】
次に、図１１（ｂ）に示すように、例えば原料ガスとしてモノシラン（ＳｉＨ4）を使用し、基板温度を例えば１１００℃として、化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法により第１の基板４０の上にシリコンをエピタキシャル成長させる。このときのエピタキシャル層の厚さはエッジロールオフの部分以外は一定で、２〜１０μｍが代表的である。このエピタキシャル層４１の表面の面方位は、単結晶成長の原理によって第１の基板４０の面方位と同じ、すなわち｛０１１｝となる。
【００４７】
本実施形態においては、エピタキシャル層４１形成時に、エッジロールオフによる基板の厚み減少分だけエピタキシャル層を厚く形成し、エピタキシャル層の表面がウエハ中心部から周辺部まで同一の高さになるようにする。図１３は、エピタキシャル成長炉の構造を示す模式図である。この図１３に示すように、第１の基板４０は、エピタキシャル成長炉のチャンバ５１内に載置される。チャンバ５１内には、ガス入り口５２ａから原料ガスが供給され、排気口５２ｂから炉外に排出される。チャンバ５１内に載置された第１の基板４０は上方及び下方の同心円状に配置された多数の赤外線ランプ５３により加熱される。これらの赤外線ランプ５３に供給する電力を制御することにより、第１の基板４０の表面の温度分布を調整して、エピタキシャル層のエッジ近傍の厚さを基準領域の厚さよりもエッジロールオフに対応する分だけ厚くすることができる。
【００４８】
エピタキシャル層のエッジ近傍の厚さを基準領域の厚さよりも若干厚くするためには、例えば基板の最外周部の成長温度を内側部分よりも数℃だけ低くすればよい。現在のエピタキシャル成長炉では同心円状に±０．５℃の精度で温度制御が可能であり、１μｍ以下の膜厚制御も十分可能である。
【００４９】
エピタキシャル層４１が第１の基板４０の上側全面に均一の厚さで形成された場合、図１４（ａ）の模式図に示すように、第１の基板４０のエッジロールオフの影響によりエピタキシャル層４１の表面は平坦にはならない。これに対し、本実施形態においては、エピタキシャル層形成時に第１の基板４０の表面温度分布を調整することにより、図１４（ｂ）の模式図に示すように、エピタキシャル層４１の表面を周縁部までほぼ平坦にする。
【００５０】
エッジロールオフは、前述したように基板によってばらつきがある（図９（ａ）参照）が、同一ロットの基板のエッジロールオフはほぼ同じであると考えられる。従って、初めに実験等によりエッジロールオフを相殺するようにエピタキシャル成長条件を決めておけば、基板毎に温度分布を変える必要はなく、同一ロットのウエハについては同一条件でエピタキシャル成長を行うことができる。また、前述したように大部分のウエハのエッジロールオフは１μｍ以下であるので、エッジ端から１ｍｍの位置におけるエピタキシャル層４１の厚さが基準領域における厚さよりも例えば０．５〜１μｍだけ厚くなるように温度分布を設定してもよい。
【００５１】
このようにしてエッジ近傍の厚さが基準領域の厚さよりも若干厚い形状のエピタキシャル層４１を形成した後、イオン注入装置を用いて、図１１（ｃ）に示すようにエピタキシャル層４１の上側から水素イオン（Ｈ+）を注入する。この場合、エピタキシャル層４１と第１の基板４０との界面で水素イオンが最も高濃度となるように水素イオン注入時の加速電圧を決定することが好ましい。水素イオンの注入量（ドーズ量）は、例えば１×１０16ｃｍ-2〜１×１０17ｃｍ-2とする。ここでは、水素イオンが最も高濃度になる面を符号４２で示す。
【００５２】
一方、図１１（ｄ）に示すように、ベース基板（張り合わせ用基板）となる第２の基板４５を用意する。本実施形態においては、第２の基板４５の直径は第１の基板４０と同じ３００ｍｍとする。また、第２の基板４５の厚さは、例えば７７５μｍとする。この第２の基板４５の材質は限定されるものではないが、シリコン結晶との接合が可能であって、デバイス製造工程において汚染源とならない材料により形成されていることが必要である。この第２の基板４５としては、一般的な｛００１｝シリコンウエハを使用することが好ましい。｛００１｝シリコンウエハは、現在最も量産技術が確立しており、大口径化も容易である。
【００５３】
次に、図１２（ａ）に示すように、第２の基板４５の上に第１の基板４０のエピタキシャル層４１側の面を張り合わせる。この張り合わせは常温で第１の基板４０と第２の基板４５とを密着することにより行われ、接着剤などは使用しない。本実施形態においては、エピタキシャル層４１の縁部の厚さを第１の基板４０のエッジロールオフに対応する分だけ厚くしているので、第１の基板４０と第２の基板４５との間の密着性、特にエッジ除去部における密着性が従来に比べて大幅に向上する。
【００５４】
このようにして第１の基板４０と第２の基板４５とを張り合せた後、例えば５００℃に加熱することにより水素イオンを導入した部分（符号４２で示す面）に応力を発生させて、図１２（ｂ）に示すように、エピタキシャル層４１を劈開する。以後、劈開後に第２の基板４５上に残ったエピタキシャル層４１を、シリコン単結晶層４１ａという。その後、第２の基板４５とその上のシリコン単結晶層４１ａとの接合強度を高めるために、例えば窒素雰囲気中で１１００℃の温度で３０分間熱処理を施す。
【００５５】
次に、図１２（ｃ）に示すように、シリコン単結晶層４１ａの表面をＣＭＰ法等により研磨して平坦にする。これにより、｛０１１｝シリコン単結晶層４１ａを備えた半導体基板４６が完成する。
【００５６】
一方、図１２（ｂ）に示す工程において残った第１の基板４０の表面（エピタキシャル層形成側の面）を軽く研磨する。その後、この第１の基板４０を用いて図１１（ａ）〜（ｄ），図１２（ａ）〜（ｃ）に示す一連の工程を実施し、更に｛０１１｝シリコン単結晶層４１ａを備えた半導体基板４６を製造する。この場合、第２の基板４５のエッジロールオフを考慮して、第１の基板４０上にエピタキシャル層４１を形成するときには、端部におけるエピタキシャル層の厚さが基準領域におけるエピタキシャル層の厚さよりも若干厚くなるようにエピタキシャル成長時の条件を設定する。
【００５７】
本実施形態では、第２の基板４５の上にエピタキシャル層４１のみが転写されるので、第１の基板４０は殆ど消耗されず、何度も使用することができる。このため、第１の基板４５として高価な｛０１１｝シリコン単結晶基板を用いても、半導体基板４６の１枚当たりの製造コストを低減することができる。
【００５８】
また、本実施形態においては、第１の基板４０の上に成長したエピタキシャル層４１が第２の基板４５の上に転写されるので、第１の基板４０の再使用による第１の基板４０の品質劣化の影響を受けにくい。エピタキシャル成長法により作製したシリコン単結晶は、現在製造可能な数種類のシリコン結晶の中で最高品質の結晶であることはよく知られている。
【００５９】
更に、本実施形態においては、エッジロールオフを相殺するように第１の基板４０の上にエピタキシャル層４１を形成するので、第１の基板４０（エピタキシャル層４１）と第２の基板４５との接合強度が十分であり、接合部分に不純物が入り込むおそれが少ない。これにより、高品質の｛０１１｝半導体基板が得られる。
【００６０】
（第２の実施形態）
図１５，図１６は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図である。なお、図１５，図１６において、図１１，図１２と同一物には同一符号を付している。また、本実施形態は、本発明をＳＯＩ基板の製造に適用した例を示している。
【００６１】
まず、図１５（ａ）に示すように、｛０１１｝シリコン単結晶からなる第１の基板４０を得る。そして、図１５（ｂ）に示すように、化学的気相成長法により、第１の基板４０の上にエピタキシャル層４１を形成する。このとき、第１の実施形態と同様に、エピタキシャル層４１の縁部の厚さは、基準領域の厚さよりもエッジロールオフに対応する分だけ厚くすることが必要である。
【００６２】
次に、酸化雰囲気中で第１の基板４０を加熱し、第１の基板４０及びエピタキシャル層４１の表面を酸化させて、図１５（ｃ）に示すように、シリコン酸化膜４３を形成する。このシリコン酸化膜４３の厚さは、例えば２００ｎｍとする。その後、図１５（ｄ）に示すように、エピタキシャル層４１と第１の基板４０との界面が最も高濃度となるように、イオン注入装置を用いてエピタキシャル層４１に水素イオンを注入する。ここでも、水素イオンが最も高濃度になる面を符号４２で示す。
【００６３】
一方、図１６（ａ）に示すように、ベース基板（張り合わせ用基板）となる第２の基板４５を用意する。ここでは、第２の基板４５として、第１の基板４０と同じ大きさの｛００１｝シリコンウエハを使用するものとする。
【００６４】
次に、図１６（ｂ）に示すように、第２の基板４５の上にエピタキシャル層４１が下側となるようにして第１の基板４０を張り合せる。その張り合わせは常温で第１の基板４０と第２の基板４５とを密着させることにより行い、接着剤などは使用しない。本実施形態においても、第１の実施形態と同様にエピタキシャル層４１の縁部の厚さをエッジロールオフに対応する分だけ厚くしているので、第１の基板４０と第２の基板４５との間の密着性が従来に比べて向上する。
【００６５】
次に、図１６（ｃ）に示すように、基板４０，４５の積層体を例えば５００℃に加熱し、水素イオンを導入した部分（符号４２で示す面）に応力を発生させて、エピタキシャル層４１を劈開する。以後、第２の基板４５上に残ったエピタキシャル層４１を、シリコン単結晶層４１ａという。その後、第２の基板４５とその上のシリコン単結晶層４１ａとの接合強度を高めるために、例えば窒素雰囲気中で１１００℃の温度で３０分間熱処理を施す。
【００６６】
次いで、図１６（ｄ）に示すように、シリコン単結晶層４１ａの表面をＣＭＰ法等により研磨して平坦にする。これにより、｛０１１｝シリコン単結晶層４１ａを備えたＳＯＩ半導体基板４７が完成する。
【００６７】
一方、図１６（ｃ）に示す工程において残った第１の基板４０の表面（エピタキシャル層形成側の面）を軽く研磨した後、シリコン酸化膜４３を除去する。その後、この第１の基板４０を用いて図１５（ａ）〜（ｄ），図１６（ａ）〜（ｄ）に示す一連の工程を実施し、更に｛０１１｝シリコン単結晶層４１ａを備えたＳＯＩ半導体基板４７を製造する。この場合、第２の基板４５のエッジロールオフを考慮して、第１の基板４０上にエピタキシャル層４１を形成するときには、端部におけるエピタキシャル層の厚さが基準領域におけるエピタキシャル層の厚さよりも若干厚くなるようにエピタキシャル成長時の条件を設定する。本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００６８】
なお、本実施形態においては第２の基板４５と｛０１１｝シリコン単結晶層４１ａとの間にシリコン酸化膜４３を有するＳＯＩ基板について説明したが、シリコン酸化膜４３に替えてフッ化カルシウム（ＣａＦ2）膜又はその他の絶縁膜を形成してもよい。また、本実施形態ではシリコン酸化膜４３を形成した後に水素イオンを注入したが、水素イオンを注入した後にシリコン酸化膜４３を形成してもよい。
【００６９】
（第３の実施形態）
図１７は、本発明の第３の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６３が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）４５上に積層された｛０１１｝シリコン単結晶層６２ａを構成するシリコン原子の９９％以上が28Ｓｉであること、すなわち｛０１１｝シリコン単結晶層６２ａ中の28Ｓｉの同位体存在比が９９％以上であることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００７０】
本実施形態においては、｛０１１｝シリコンからなる第１の基板上に、28Ｓｉの同位体存在比が９９．０％以上のシリコンからなるエピタキシャル層を形成する。その後、第２の基板（ベース基板）４５の上に第１の基板のエピタキシャル層側の面を接合し、第１の基板とエピタキシャル層との界面に水素イオンを注入した後、温度を加えてエピタキシャル層を劈開する。このようにして、28Ｓｉの同位体存在比が９９．０％以上のシリコンからなる｛０１１｝シリコン単結晶層６２ａを有する半導体基板６３を製造する。
【００７１】
シリコンには３種類の安定同位体（28Ｓｉ、29Ｓｉ、30Ｓｉ）が存在し、通常のシリコン結晶の場合、28Ｓｉ、29Ｓｉ及び30Ｓｉの同位体存在比は、28Ｓｉ：29Ｓｉ：30Ｓｉ＝９２．２３％：４．６７％：３．１％である。本願発明者等の研究・検討の結果、シリコン結晶中における28Ｓｉの同位体存在比を９９．０％以上とすると、通常のシリコン結晶に比べて熱伝導率が向上することが判明している。また、非特許文献５には、同位体分離法を用いて例えば28Ｓｉの同位体存在比が９９．７％のシリコン結晶を製造すると、通常のシリコン結晶と比べて熱伝導率が約６０％向上することが記載されている。
【００７２】
第１の実施形態で示した｛０１１｝シリコン単結晶の化学的気相成長において、原料ガスとして例えば28ＳｉＨ4（モノシラン）を用いて28Ｓｉの同位体存在比が９９．０％以上のエピタキシャル層を形成すれば、最終的に形成される半導体基板６３の最上層のシリコン単結晶層６２ａにおける28Ｓｉの同位体存在比が９９．０％以上となる。
【００７３】
本実施形態の半導体基板６３は、28Ｓｉの同位体存在比が９９．０％以上であり、かつ表面の面方位が｛０１１｝のシリコン単結晶層６２ａを有しているので、熱伝導率が高い。この半導体基板６３を用いてトランジスタを形成することにより、動作時に発生する熱を効率的に散逸させることができて、半導体装置の信頼性が向上する。
【００７４】
なお、Ｓｉの同位体は、レーザ同位体分離法又はガス遠心分離法等を用いて分離・濃縮することができる。また、近年、28Ｓｉを同位体分離して生成された28ＳｉＨ4（モノシラン）が市販されている。
【００７５】
本実施形態では第１の実施形態の半導体基板の表面のシリコン単結晶層が28Ｓｉの同位体存在比が９９．０％以上のシリコンからなる場合について説明したが、第２の実施形態のＳＯＩ半導体基板４７において、シリコン単結晶層４１ａを28Ｓｉの同位体存在比が９９．０％以上のシリコンにより形成してもよい。
【００７６】
（第４の実施形態）
図１８は、本発明の第４の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６５が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）６４としてホウ素（Ｂ）を５×１０16〜２×１０17ｃｍ-3の濃度で含むシリコン基板を用いることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００７７】
近年、半導体記憶装置においては、許容されるリーク電流が数ｆＡ（フェムトアンペア）と極めて低いことが要求されている。また、シリコン結晶中に鉄（Ｆｅ）や銅（Ｃｕ）等の金属元素が混入していると、リーク電流が増えることが知られている。従って、半導体装置、特に半導体記憶装置を製造するときには、その製造プロセスにおいて、シリコン単結晶層に鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素が混入しないようにすることが重要となる。
【００７８】
本実施形態の半導体基板６５においては、前述したように第２の基板（ベース基板）６４中に、５×１０16〜２×１０17ｃｍ-3の濃度でホウ素（Ｂ）を添加する。第２の基板６４中に添加されたホウ素はゲッタリングとして作用し、鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素と結合する。これにより、半導体装置製造時の熱処理工程等において、第２の基板（ベース基板）６４からシリコン単結晶層４１ａに金属元素が拡散することが回避され、その結果良好なトランジスタ特性を確保することができる。
【００７９】
第２の基板６４中のホウ素の濃度が５×１０16ｃｍ-3未満の場合は、ゲッタリングの効果を十分に得ることができない。一方、第２の基板６４中のホウ素の濃度が２×１０17ｃｍ-3を超えると、例えば１１００℃の温度で１時間以上熱処理した場合に、第２の基板６１中のホウ素がシリコン単結晶層４１ａ中に拡散して比抵抗を変化させ、トランジスタ特性を劣化させるおそれがある。
【００８０】
本実施形態においては、上述の如く第２の基板（ベース基板）６４として５×１０16〜２×１０17ｃｍ-3の濃度でホウ素が添加されたシリコン基板を用いるので、第１の実施形態と同様の効果を得ることができるのに加えて、鉄（Ｆｅ）及び銅（Ｃｕ）等の金属元素によるリーク電流の増加及びトランジスタ特性の劣化が回避されるという効果を有する。
【００８１】
なお、第１、第２又は第３の実施形態の半導体基板のベース基板（第２の基板）として、上記の濃度でホウ素を添加したシリコン基板を使用してもよい。また、特許文献６には、シリコン基板中にホウ素を添加することが記載されている。
【００８２】
（第５の実施形態）
図１９は、本発明の第５の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板６７が第１の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）６６として５×１０18ｃｍ-3以上の濃度でホウ素が添加されたシリコン基板を用いることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の説明は省略する。
【００８３】
シリコン基板中に５×１０18ｃｍ-3以上の濃度でホウ素を添加すると、機械的強度が向上することが知られている（例えば、非特許文献６）。また、シリコン基板中に５×１０18ｃｍ-3以上の濃度でホウ素を添加することにより、第４の実施形態よりもゲッタリング能力が向上する。但し、前述したように、半導体装置の製造プロセスで高温で熱処理する場合（例えば１１００℃の温度で１時間以上の熱処理）は、第２の基板（ベース基板）からその上のシリコン単結晶層にホウ素が拡散してシリコン単結晶層の比抵抗が変化するという問題が発生する。
【００８４】
本実施形態に係る半導体基板６７は、基本的にその製造プロセス中に高温（例えば１１００℃以上）かつ長時間（例えば１時間以上）の熱処理工程を含まない半導体装置の製造に使用することが好ましい。本実施形態の半導体基板６７は、第２の基板（ベース基板）６６としてホウ素が５×１０18ｃｍ-3以上の濃度で添加されたシリコン基板を用いているので、機械的強度が向上し、熱処理時における基板の反りが防止されるという効果を奏することができる。
【００８５】
なお、第１、第２又は第３の実施形態の半導体基板のベース基板（第２の基板）として、上記の濃度でホウ素を添加したシリコン基板を使用してもよい。
【００８６】
（第６の実施形態）
図２０は、本発明の第６の実施形態に係る半導体基板を示す模式断面図である。本実施形態の半導体基板７０が第４又は第５の実施形態の半導体基板と異なる点は、第２の基板（ベース基板）７１に同位体分離したホウ素（Ｂ）がドープされていることにあり、その他の構成は基本的に第４又は第５の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００８７】
第４及び第５の実施形態で説明したように、シリコン結晶中にホウ素を添加すると、ホウ素のゲッタリング効果によりリーク電流を低減することができる。しかし、通常、シリコン結晶にホウ素を添加すると、熱伝導率が低下する。
【００８８】
通常のホウ素（Ｂ）中における11Ｂと10Ｂとの同位体存在比は、11Ｂ：10Ｂ＝８０．２％：１９．８％である。特許文献７には、11Ｂ又は10Ｂのいずれか一方の同位体存在比を８５％以上とすることにより、通常のホウ素に比べて熱伝導率が数１０％向上することが記載されている。
【００８９】
本実施形態に係る半導体基板７０においては、第２の基板（ベース基板）７１にドープするホウ素として、11Ｂ又は10Ｂのいずれか一方の同位体存在比が８５％以上のものを使用する。この第２の基板は、以下のように形成することができる。すなわち、シリコン単結晶を化学的気相成長法で作製するときに、原料ガスとともに同位体分離したホウ素を含むジボラン（11Ｂ2Ｈ6又は10Ｂ2Ｈ6）を流す。このようにして形成したシリコン単結晶を溶融し、ＣＺ法により単結晶シリコンのインゴットを形成する。その後、インゴットを切断して、第２の基板７１となるシリコン基板を得る。
【００９０】
本実施形態においては、11Ｂ又は10Ｂの同位体存在比が８５％以上のホウ素を第２の基板（ベース基板）７１に使用しているので、第４又は第５の実施形態の半導体基板に比べて第２の基板（ベース基板）７１の熱伝導率が高くなり、トランジスタで発生した熱をより効率よく排除することができる。
【００９１】
なお、ホウ素の同位体は、レーザ同位体分離法又はガス遠心分離法等を用いて分離することができる。また、ホウ素の同位体は、例えば米Eagle Picher社などから入手することができる。
【００９２】
（第７の実施形態）
図２１は、本発明の第７の実施形態に係る半導体基板を示す模式断面図である。前述の第３の実施形態では｛０１１｝シリコン単結晶層を構成するシリコン原子の９９％以上が28Ｓｉである場合について説明したが、本実施形態の半導体基板７５においては、第２の基板（ベース基板）７６が、28Ｓｉの同位体存在比が９９％以上のシリコンにより構成されている。
【００９３】
図２２（ａ）〜（ｃ）は、28Ｓｉからなる多結晶シリコンの製造方法を工程順に示す模式図である。還元炉８０内にはシリコン芯８１が配置されている。このシリコン芯８１は電源８２に接続され、電源８２から供給される電力により発熱するようになっている。
【００９４】
図２２（ａ）に示すように、28ＳｉＨＣｌ3（トリクロロシラン）と水素（Ｈ2）とを混合したガスを還元炉８０内に供給するとともに、シリコン芯８１に通電して温度を約１０００℃とする。そうすると、還元炉８０内で28ＳｉＨＣｌ3が還元され、図２２（ｂ）に示すように、シリコン芯８１の表面に高品位の多結晶シリコン（28Ｓｉ）が析出する。
【００９５】
図２２（ｃ）に示すようにシリコン芯８１の表面に多結晶シリコンが十分析出したら、還元炉８０からシリコン芯８１を取り出す。このシリコン芯８１の表面に析出した多結晶シリコンを溶融し、ＣＺ法によりシリコン単結晶を成長させて、28Ｓｉの同位体存在比が９９％以上のインゴットを形成する。このインゴットから本実施形態で使用する第２の基板（ベース基板）７６を切り出す。その他の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
【００９６】
本実施形態においては、第２の基板（ベース基板）７６を構成するシリコンの９９％以上が28Ｓｉであり、第２の基板７６の熱伝導率が高い。これにより、第１の実施形態の半導体基板に比べて放熱性が良好であるという効果を奏する。
【００９７】
なお、前述の第１〜第６の実施形態の半導体基板においても、第２の基板（ベース基板）として28Ｓｉの同位体存在比が９９％以上のシリコン基板を使用してもよい。
【００９８】
（半導体装置）
図２３，図２４は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を工程順に示す断面図である。ここでは、説明を簡単にするために第１の実施形態に示した半導体基板４６を用いてｐ型電界効果トランジスタを形成する場合について説明するが、その他の実施形態で説明した半導体基板を用いてもよい。また、ここでは説明の便宜上、第１の実施形態の第２の基板４５を、ベース基板４５という。
【００９９】
まず、図２３（ａ）に示すように、ベース基板４５とその上の｛０１１｝シリコン単結晶層４１ａとにより構成された半導体基板４６を用意する。そして、図２３（ｂ）に示すように、シリコン単結晶層４１ａを、ＳＴＩ（Shallow Trench Isolation）法により形成した素子分離膜９１により複数の素子領域に分離する。すなわち、フォトリソグラフィ法を用いてシリコン単結晶層４１ａの所定の位置に溝を形成し、その溝内に例えばＳｉＯ2等の絶縁物を埋め込んで、素子分離膜９１を形成する。
【０１００】
このようにして素子分離膜９１を形成した後、シリコン単結晶層４１ａにリン（Ｐ）等のｎ型不純物を注入して、ｎウェル９２を形成する。
【０１０１】
次に、図２３（ｃ）に示すようにシリコン単結晶層４１ａの上に例えばＳｉＯ2を堆積して、ゲート絶縁膜９３を形成する。その後、ＣＶＤ法により、ゲート絶縁膜９３上に多結晶シリコン膜９４を形成する。
【０１０２】
次に、多結晶シリコン膜９４の上にフォトレジストを塗布した後、露光及び現像処理を実施して、所定のパターンのフォトレジスト膜（図示せず）を形成する。その後、フォトレジスト膜をマスクとして多結晶シリコン膜９４をエッチングして、図２４（ａ）に示すように、ゲート電極９５を形成する。なお、このとき同時にゲート絶縁膜９３をエッチングして、ゲート電極９５の下方のみにゲート絶縁膜９３を残す。次いで、ゲート電極９５をマスクとしてｎウェル９２の表面にホウ素（Ｂ）等のｐ型不純物を浅く注入し、低濃度ｐ型不純物領域９６を形成する。
【０１０３】
次に、シリコン単結晶層４１ａの上側全面にＳｉＯ2等からなる絶縁膜を形成し、その絶縁膜をエッチバックすることにより、図２４（ｂ）に示すようにゲート電極９５の両側にサイドウォール９７を形成する。その後、ゲート電極９５及びサイドウォール９７をマスクとしてｎウェル９２にホウ素（Ｂ）等のｐ型不純物を深く注入し、高濃度ｐ型不純物領域９８を形成する。このようにして、ＬＤＤ（Lightly Doped Drain)構造のｐ型トランジスタが形成される。
【０１０４】
なお、｛０１１｝シリコン単結晶の場合、＜０１１＞方向のホール移動度が最も大きい（図１参照）。従って、チャネル長方向が＜０１１＞方向になるようにすることが好ましい。
【０１０５】
次いで、図２４（ｃ）に示すように、シリコン単結晶層４１ａの上側全面にＳｉＯ2等の絶縁膜を堆積して層間絶縁膜９９を形成する。そして、この層間絶縁膜９９の上面から高濃度ｐ型不純物領域９８に到達するコンタクトホールを形成し、そのコンタクトホール内にタングステン（Ｗ）等の導電材料を埋め込んで、プラグ１００を形成する。更に、層間絶縁膜９９の上にアルミニウム（アルミニウム合金）等の導電体からなる導電体膜を形成し、この導電体膜をフォトリソグラフィ法によりパターニングして、配線１０１を形成する。このようにして、ｐ型トランジスタを有する半導体装置が完成する。
【０１０６】
本実施形態においては、ｐ型トランジスタが｛０１１｝シリコン単結晶層４１ａに形成されているので、ホール（正孔）の移動速度が速く、高速動作が可能である。また、本実施形態においては、第１の実施形態で説明した方法により作製された半導体基板、すなわちベース基板４５とシリコン単結晶層４１ａとの間の接合強度が高い半導体基板を用いているので、半導体装置の信頼性が高い。
【０１０７】
なお、本実施形態ではｐ型トランジスタの製造方法について説明しているが、シリコン単結晶層４１ａにｎ型トランジスタを形成してもよいことは勿論である。｛０１１｝シリコン単結晶層にｎ型トランジスタを形成した場合、｛００１｝シリコン単結晶層にｎ型トランジスタを形成したときに比べてキャリア（電子）の移動度は低下する。しかし、電子回路をＣＭＯＳにより構成する場合、ｐ型トランジスタの高速化の効果が大きいため、｛０１１｝シリコン単結晶層にＣＭＯＳを形成したほうが｛００１｝シリコン単結晶層にＣＭＯＳを形成した場合に比べて電子回路の動作速度が速くなる。
【０１０８】
以下、本発明の諸態様を、付記としてまとめて記載する。
【０１０９】
（付記１）ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、
前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板。
【０１１０】
（付記２）前記ベース基板と前記シリコン単結晶層との間に絶縁膜が設けられていることを特徴とする付記１に記載の半導体基板。
【０１１１】
（付記３）前記シリコン単結晶層を構成するシリコン原子の９９％以上が28Ｓｉからなることを特徴とする付記１又は２に記載の半導体基板。
【０１１２】
（付記４）前記ベース基板が、表面の面方位が｛００１｝のシリコン基板であることを特徴とする付記１又は２に記載の半導体基板。
【０１１３】
（付記５）前記ベース基板に、ホウ素が添加されていることを特徴とする付記４に記載の半導体基板。
【０１１４】
（付記６）前記ホウ素の含有量が、５×１０16乃至２×１０17ｃｍ-3であることを特徴とする付記５に記載の半導体基板。
【０１１５】
（付記７）前記ホウ素の含有量が、５×１０18ｃｍ-3以上であることを特徴とする付記５に記載の半導体基板。
【０１１６】
（付記８）前記ベース基板に添加されたホウ素のうち８５％以上が11Ｂ又は10Ｂのいずれか一方であることを特徴とする付記５に記載の半導体基板。
【０１１７】
（付記９）前記ベース基板がシリコン単結晶からなり、その９９％以上が28Ｓｉからなることを特徴とする付記１に記載の半導体基板。
【０１１８】
（付記１０）表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層に水素イオンを注入する工程と、
第２の基板と前記第１の基板とを、前記シリコン単結晶層を介して接合する工程と、
前記シリコン単結晶層を、前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、
前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法。
【０１１９】
（付記１１）前記シリコン単結晶層を劈開する工程の前に、前記第１の基板及び前記シリコン単結晶層の表面を絶縁膜で覆う工程を有することを特徴とする付記１０に記載の半導体基板の製造方法。
【０１２０】
（付記１２）前記劈開後の前記第１の基板の劈開側の面を研磨し、再度半導体基板の製造に使用することを特徴とする付記１０に記載の半導体基板の製造方法。
【図面の簡単な説明】
【０１２１】
【図１】図１は、（００１）シリコンウエハ及び（０１１）シリコンウエハにおけるキャリア密度とホール移動度との関係を示す図である。
【図２】図２（ａ），（ｂ）は、種結晶が融液に接触したときに導入される転位を示す模式図である。
【図３】図３（ａ）〜（ｃ）は、ネッキングによる転位の除去を示す模式図である。
【図４】図４は、ネッキング後に形成されるインゴットを示す模式図である。
【図５】図５（ａ）は＜００１＞方向の成長により転位が除去される様子を示す模式図、図５（ｂ）は＜０１１＞方向の成長により転位が残る様子を示す模式図である。
【図６】図６は、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板の製造方法を示す模式図（その１）である。
【図７】図７は、Ｓｍａｒｔ ＣｕｔによるＳＯＩ基板の製造方法を示す模式図（その２）である。
【図８】図８は、エッジロールオフを説明するための模式図である。
【図９】図９（ａ）は、５枚のウエハについて行ったＲＯＡの測定結果を示す図、図９（ｂ）は、５番のウエハのおもて面のプロファイル、ＦＱＡ及びＷを、ＲＯＡとともに示す図である。
【図１０】図１０は、２枚の基板を張り合わせた状態を示す模式図である。
【図１１】図１１は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図（その１）である。
【図１２】図１２は、本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図（その２）である。
【図１３】図１３は、エピタキシャル成長炉の構造を示す模式図である。
【図１４】図１４（ａ）は、エピタキシャル層が第１の基板の上側全面に均一の厚さで形成された状態を示す模式図、図１４（ｂ）はエピタキシャル層が第１の基板のエッジロールオフを相殺する厚さ分布で形成された状態を示す模式図である。
【図１５】図１５は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図（その１）である。
【図１６】図１６は、本発明の第２の実施形態に係る半導体基板の製造方法を示す模式図（その２）である。
【図１７】図１７は、本発明の第３の実施形態に係る半導体基板を示す模式断面図である。
【図１８】図１８は、本発明の第４の実施形態に係る半導体基板を示す模式断面図である。
【図１９】図１９は、本発明の第５の実施形態に係る半導体基板を示す模式断面図である。
【図２０】図２０は、本発明の第６の実施形態に係る半導体基板を示す模式断面図である。
【図２１】図２１は、本発明の第７の実施形態に係る半導体基板を示す模式断面図である。
【図２２】図２２（ａ）〜（ｃ）は、28Ｓｉからなる多結晶シリコンの製造方法を工程順に示す模式図である。
【図２３】図２３は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を示す断面図（その１）である。
【図２４】図２４は、本発明に係る半導体基板を用いたｐ型トランジスタの製造方法を示す断面図（その２）である。
【符号の説明】
【０１２２】
１０…融液、
１１…種結晶、
１３…インゴット、
２０，４０…第１の基板、
２０ａ，４１ａ，６２ａ…単結晶シリコン層、
２１，４３…シリコン酸化膜、
２２，４２…水素濃度が最も高濃度になる面、
２５，４５，６４，６６、７１，７６…第２の基板（ベース基板）
２６…ＳＯＩ基板、
４１…エピタキシャル層、
４６，４７，６３，６５，６７，７０，７５…半導体基板、
５１…チャンバ、
５２ａ…ガス入り口、
５２ｂ…排気口、
５３…赤外線ランプ、
８０…還元炉、
８１…シリコン芯、
８２…電源、
９１…素子分離膜、
９２…ｎウェル、
９３…ゲート絶縁膜、
９４…多結晶シリコン膜、
９５…ゲート電極、
９６…低濃度ｐ型不純物領域、
９７…サイドウォール、
９８…高濃度ｐ型不純物領域、
９９…層間絶縁膜、
１００…プラグ、
１０１…配線。
【特許請求の範囲】
【請求項１】
ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、
前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板。
【請求項２】
前記ベース基板と前記シリコン単結晶層との間に絶縁膜が設けられていることを特徴とする請求項１に記載の半導体基板。
【請求項３】
表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層に水素をイオン注入する工程と、
第２の基板と前記第１の基板とを、前記シリコン単結晶層を介して接合する工程と、
前記シリコン単結晶層を、前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、
前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法。
【請求項４】
前記シリコン単結晶層を劈開する工程の前に、前記第１の基板及び前記シリコン単結晶層の表面を絶縁膜で覆う工程を有することを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項５】
前記劈開後の前記第１の基板の劈開側の面を研磨し、再度半導体基板の製造に使用することを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項１】
ベース基板と、前記ベース基板の上方に配置されたシリコン単結晶層とを有する半導体基板において、
前記シリコン単結晶層の表面の面方位が｛０１１｝であり、且つ前記シリコン単結晶層が前記ベース基板のエッジロールオフを相殺する厚さ分布を有することを特徴とする半導体基板。
【請求項２】
前記ベース基板と前記シリコン単結晶層との間に絶縁膜が設けられていることを特徴とする請求項１に記載の半導体基板。
【請求項３】
表面の面方位が｛０１１｝のシリコン単結晶からなる第１の基板の直上にシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層に水素をイオン注入する工程と、
第２の基板と前記第１の基板とを、前記シリコン単結晶層を介して接合する工程と、
前記シリコン単結晶層を、前記イオン注入した水素の濃度が高い部分で劈開する工程とを有し、
前記シリコン単結晶層は、前記第１の基板又は前記第２の基板のエッジロールオフを相殺する厚さ分布となるようにエピタキシャル成長条件を調整して形成することを特徴とする半導体基板の製造方法。
【請求項４】
前記シリコン単結晶層を劈開する工程の前に、前記第１の基板及び前記シリコン単結晶層の表面を絶縁膜で覆う工程を有することを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項５】
前記劈開後の前記第１の基板の劈開側の面を研磨し、再度半導体基板の製造に使用することを特徴とする請求項３に記載の半導体基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００８−２７７４７７（Ｐ２００８−２７７４７７Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−１１８１０１（Ｐ２００７−１１８１０１）
【出願日】平成１９年４月２７日（２００７．４．２７）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年４月２７日（２００７．４．２７）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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