半導体搭載装置用基板、半導体搭載装置
【課題】高い信頼性を得ることができる半導体搭載装置用基板を提供すること。
【解決手段】本発明の半導体搭載装置用基板１０では、多層配線基板１１の第１主面１２の半導体チップ搭載領域２３に、半導体チップ２１がフリップチップ接続方式で表面実装されうる。多層配線基板１１の第２主面１３において半導体チップ２１の直下となる箇所には、板状部品搭載領域５３をなす複数の第２主面側はんだバンプ５２が形成されている。複数の第２主面側はんだバンプ５２を介して、無機材料を主体とする板状部品１０１がフリップチップ接続方式で多層配線基板１１上に表面実装されている。第２主面１３と板状部品１０１との隙間Ｓ２に設けられた第２主面側アンダーフィル１０７により、複数の第２主面側はんだバンプ５２が封止されている。
【解決手段】本発明の半導体搭載装置用基板１０では、多層配線基板１１の第１主面１２の半導体チップ搭載領域２３に、半導体チップ２１がフリップチップ接続方式で表面実装されうる。多層配線基板１１の第２主面１３において半導体チップ２１の直下となる箇所には、板状部品搭載領域５３をなす複数の第２主面側はんだバンプ５２が形成されている。複数の第２主面側はんだバンプ５２を介して、無機材料を主体とする板状部品１０１がフリップチップ接続方式で多層配線基板１１上に表面実装されている。第２主面１３と板状部品１０１との隙間Ｓ２に設けられた第２主面側アンダーフィル１０７により、複数の第２主面側はんだバンプ５２が封止されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板の半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装された半導体搭載装置、及び半導体搭載装置用基板に関するものである。
【背景技術】
【０００２】
コンピュータのマイクロプロセッサ等として使用される半導体チップ（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。但し、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップを半導体搭載装置用基板上に搭載してなる半導体搭載装置を作製し、その半導体搭載装置をマザーボード上に搭載するという手法が採用される。なお、半導体搭載装置用基板とＩＣチップとの隙間は、アンダーフィルにより封止されている。また、この種の半導体搭載装置においては、ＩＣチップのスイッチングノイズの低減や電源電圧の安定化を図るために、コンデンサ（「キャパシタ」とも言う）を設けることが提案されている。その一例として、特許文献１には、コア基板の表面及び裏面にビルドアップ層を形成してなる多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の表面においてＩＣチップの側方となる箇所に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。また、特許文献１には、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面においてＩＣチップの直下となる箇所に複数のチップコンデンサを搭載した半導体搭載装置も提案されている。
【０００３】
ところで、近年では、ＩＣチップの高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線（即ち、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線）が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、薄型化したコア基板を有する多層配線基板を作製することや、コア基板を有さない多層配線基板（コアレス配線基板）を作製することが提案されている。これらの配線基板は、比較的厚いコア基板を薄型化または省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ＩＣチップを高速で動作させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８０９７６号公報（図１，図３等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップ接合後の冷却時において、コア基板の裏面側に位置するビルドアップ層は収縮するが、コア基板の表面側に位置するビルドアップ層は、ＩＣチップ等があるために殆ど収縮しない。よって、多層配線基板は裏面側に反りやすくなる。なお、従来の多層配線基板は、コア基板の薄型化または省略に伴って薄くなっているため、多層配線基板の反りは顕著になる。このとき、コア基板やビルドアップ層よりもかなり熱膨張係数が小さいＩＣチップは、多層配線基板の反りに追従できないため、ＩＣチップと多層配線基板との間に接続不良が発生する可能性がある。しかも、ＩＣチップ−多層配線基板間の熱膨張係数差に起因して発生した応力が、ＩＣチップとビルドアップ層との接合部やＩＣチップ自身に集中するため、ＩＣチップやその接合部が破壊されやすくなる。また、チップコンデンサとビルドアップ層との接合部やチップコンデンサ自身にも応力が集中するため、チップコンデンサやその接合部が破壊されやすくなる。その結果、多層配線基板を備える半導体搭載装置用基板、ひいては半導体搭載装置の信頼性が低下してしまう。
【０００６】
本発明は上記の課題に鑑みてなされたものであり、その目的は、高い信頼性を得ることができる半導体搭載装置用基板を提供することにある。また、本発明の別の目的は、上記の半導体搭載装置用基板を有する好適な半導体搭載装置を提供することにある。
【課題を解決するための手段】
【０００７】
そして上記課題を解決するための手段（手段１）としては、第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板がある。
【０００８】
従って、手段１に記載の半導体搭載装置用基板によると、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板の第１主面に半導体チップを実装すれば、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。この場合、多層配線基板の反りが防止されるようになるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、第１主面と半導体チップとの隙間を第１主面側アンダーフィルによって封止した場合に、半導体チップと多層配線基板との接合部にかかる応力を第１主面側アンダーフィルで緩和できるようになり、板状部品と多層配線基板との接合部にかかる応力を第２主面側アンダーフィルで緩和できるようになる。この場合、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置用基板の信頼性が高くなる。
【０００９】
半導体搭載装置用基板は、第１主面及び第２主面を有する多層配線基板を備えている。多層配線基板を形成する材料は特に限定されず任意であるが、例えば、樹脂材料などが好適である。好適な樹脂材料としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）との複合材料を樹脂材料として用いてもよい。その具体例としては、ガラス−ＢＴ複合基板、高Ｔｇガラス−エポキシ複合基板（ＦＲ−４、ＦＲ−５等）等の高耐熱性積層板などがある。また、これらの樹脂とポリアミド繊維等の有機繊維との複合材料を樹脂材料として用いてもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料を樹脂材料として用いてもよい。他の多層配線基板を形成する材料として、例えば各種のセラミックなどを選択することもできる。なお、かかる多層配線基板の構造としては特に限定されないが、例えばコア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であってもよいし、コア基板を有さないコアレス配線基板であってもよい。
【００１０】
また、第１主面にて設定された半導体チップ搭載領域には、半導体チップがフリップチップ接続方式で表面実装されうるようになっている。なお、半導体チップ（ＩＣチップ）としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。ここで、「半導体チップ」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
【００１１】
一方、第２主面において半導体チップの直下となる箇所には、板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装されている。ここで、板状部品搭載領域の面積は、半導体チップ搭載領域の面積よりも大きいことが好ましい。換言すると、板状部品搭載領域に搭載される板状部品の面積は、半導体チップ搭載領域に搭載される半導体チップの面積よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００１２】
また、板状部品は、多層配線基板よりも熱膨張係数が小さいものであることが好ましく、例えば、セラミック製板状部品や金属製板状部品などを挙げることができる。さらに、板状部品としては、例えば電気が流れる導体（回路など）を有するものを想定している。ここで、「熱膨張係数」とは、厚さ方向（Ｚ方向）に対して垂直な方向（ＸＹ方向）の熱膨張係数のことを意味し、０℃〜１００℃間のＴＭＡ（熱機械分析装置）にて測定した値のことをいう（以下、同じ）。「ＴＭＡ」とは、熱機械的分析をいい、例えばＪＰＣＡ−ＢＵ０１に規定されるものをいう。
【００１３】
なお、金属製板状部品を構成する金属材料としては、鉄、金、銀、銅、銅合金、鉄ニッケル合金、珪素、ガリウム砒素などがある。金属製板状部品としては、半導体チップ（ＩＣチップ）や、半導体製造プロセスで製造されたＭＥＭＳ（Micro Electro Mechanical Systems）素子などを挙げることができる。また、金属製板状部品としては、多層配線基板−マザーボード間に介在して両者の電気的な接続を図る中継基板（インターポーザ）などを挙げることもできる。中継基板は、基板主面−基板裏面間をつなぐ導体を複数有している。一方、セラミック製板状部品を構成するセラミック材料としては、例えばアルミナ、ガラスセラミック、結晶化ガラス等の低温焼成材料、窒化アルミニウム、炭化珪素、窒化珪素などがある。セラミック製板状部品としては、上記した中継基板や、複数のビア導体を有するビアアレイタイプの板状セラミックコンデンサなどを挙げることができる。なお、セラミックコンデンサは、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることが好ましい。このような構造であれば、セラミックコンデンサのインダクタンスの低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。また、セラミックコンデンサ全体の小型化が図りやすくなり、ひいては半導体搭載装置用基板全体の小型化も図りやすくなる。しかも、小さい割に高静電容量が達成しやすく、より安定した電源供給が可能となる。
【００１４】
ビア導体としては特に限定されないが、同時焼成法によってビア導体及び誘電体を形成する場合、ビア導体中の金属粉末は、誘電体の焼成温度よりも高融点である必要がある。なお、誘電体は高誘電率セラミックであるチタン酸バリウムからなるため、ビア導体中の金属粉末として、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等やそれらの合金が選択可能である。
【００１５】
さらに、板状部品は、板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、部品第１主面及び部品第２主面に対して直交する部品側面とを有するとともに、少なくとも部品第１主面と部品側面とをつなぐ部分が面取り加工部とされており、第２主面側アンダーフィルが、面取り加工部を被覆していることが好ましい。このような構成であれば、板状部品を板状部品搭載領域に搭載した場合に第２主面側アンダーフィルに応力が加わったとしても、部品第１主面と部品側面とをつなぐ部分への応力集中が、面取り加工部を設けることによって緩和される。その結果、第２主面側アンダーフィルでのクラックの発生を確実に防止することができる。
【００１６】
なお、板状セラミックコンデンサにおける面取り加工部の表面粗さＲａは、例えば０．５μｍ以上であることが好ましい。このようにすれば、面取り加工部に微小な凹凸が形成されるため、第２主面側アンダーフィルが凹凸に入り込みやすくなる。その結果、板状セラミックコンデンサと第２主面側アンダーフィルとの接合強度が向上し、ひいては半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００１７】
また、面取り加工部は、平面状の面取り加工部であってもよいし、曲面状の面取り加工部であってもよいが、平面状の面取り加工部であることが好ましい。このようにすれば、曲面状の面取り加工部を形成する場合よりも、面取り加工部を高精度にかつ容易に形成することができる。
【００１８】
さらに、部品第１主面を基準とした面取り加工部の面取り角度、及び、部品側面を基準とした面取り加工部の面取り角度は、それぞれ９０°未満であることが好ましい。このようにすれば、部品第１主面と面取り加工部とがなす角度、及び、部品側面と面取り加工部とがなす角度が鈍角となる。その結果、それぞれの面をつなぐ部分において応力集中が緩和されるため、面取り加工部を被覆する第２主面側アンダーフィルでのクラックの発生をより確実に防止することができる。
【００１９】
また、第１主面と半導体チップとの隙間は、第１主面側アンダーフィルにより封止されうるようになっている。さらに、第２主面と板状部品との隙間に設けられた第２主面側アンダーフィルにより、複数の第２主面側はんだバンプが封止されている。ここで、第１主面側アンダーフィル及び第２主面側アンダーフィルの形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などが挙げられる。
【００２０】
なお、半導体チップ搭載領域内に、半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、複数の第２主面側はんだバンプの高さが、複数の第１主面側はんだバンプの高さよりも大きく、第２主面と板状部品との隙間が、第１主面と半導体チップとの隙間よりも大きい場合、第１主面と半導体チップとの隙間に充填される第１主面側アンダーフィルの体積よりも、第２主面と板状部品との隙間に充填される第２主面側アンダーフィルの体積のほうが大きくなる。この場合、熱膨張係数が相対的に大きい材料によって第１主面側アンダーフィルを形成するとともに、熱膨張係数が相対的に小さい材料によって第２主面側アンダーフィルを形成することが好ましい。このようにすれば、第１主面側の熱膨張係数と第２主面側の熱膨張係数とのバランスが良くなるため、多層配線基板が第１主面側にも第２主面側にも反りにくくなる。
【００２１】
ここで、第１主面側はんだバンプ及び第２主面側はんだバンプに使用されるはんだ材料としては特に限定されないが、例えば錫鉛共晶はんだ（Ｓｎ／３７Ｐｂ：融点１８３℃）が使用される。錫鉛共晶はんだ以外のＳｎ／Ｐｂ系はんだ、例えばＳｎ／３６Ｐｂ／２Ａｇという組成のはんだ（融点１９０℃）などを使用してもよい。また、上記のような鉛入りはんだ以外にも、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ等の鉛フリーはんだを選択することも可能である。
【００２２】
また、第２主面側アンダーフィルの広がり面積は、第１主面側アンダーフィルの広がり面積よりも大きいことが好ましい。換言すると、第２主面側アンダーフィルに接触する板状部品の面積（具体的には、上記した部品第１主面の面積）は、第１主面側アンダーフィルに接触する半導体チップの面積（具体的には、半導体チップ搭載領域に向けて配置される面の面積）よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００２３】
上記課題を解決するための別の解決手段（手段２）としては、手段１に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置がある。
【００２４】
従って、手段２に記載の半導体搭載装置によると、多層配線基板の第１主面に半導体チップが実装されるとともに、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。その結果、多層配線基板の反りが防止されるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、半導体チップと多層配線基板との接合部にかかる応力が第１主面側アンダーフィルによって緩和されるとともに、板状部品と多層配線基板との接合部にかかる応力が第２主面側アンダーフィルによって緩和される。その結果、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置の信頼性が高くなる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態における半導体搭載装置を示す概略断面図。
【図２】半導体搭載装置の上面を示す概略平面図。
【図３】板状積層セラミックコンデンサと第２主面側アンダーフィルとの関係を示す概略断面図。
【図４】板状積層セラミックコンデンサを示す概略断面図。
【図５】板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。
【図６】板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。
【図７】第２実施形態における半導体搭載装置を示す概略断面図。
【図８】他の実施形態の半導体搭載装置を示す概略断面図。
【図９】他の実施形態の半導体搭載装置を示す概略断面図。
【発明を実施するための形態】
【００２６】
［第１実施形態］
以下、本発明の半導体搭載装置を具体化した第１実施形態を図面に基づき詳細に説明する。
【００２７】
図１に示される半導体搭載装置１は、半導体搭載装置用基板１０と、半導体チップであるＩＣチップ２１と、第１主面側アンダーフィル２０とを備えるＢＧＡ（ボールグリッドアレイ）である。半導体搭載装置用基板１０は、第１主面１２及び第２主面１３を有する多層配線基板１１を備えている。多層配線基板１１は、略矩形板上のコア基板１４と、コア基板１４のコア主面１５上に形成される第１ビルドアップ層３１と、コア基板１４のコア裏面１６上に形成される第２ビルドアップ層３２とからなるビルドアップ多層配線基板である。
【００２８】
本実施形態のコア基板１４は、縦５０ｍｍ×横５０ｍｍ×厚さ０．２ｍｍの平面視略矩形板状である。コア基板１４は、平面方向（ＸＹ方向）における熱膨張係数が１０〜３０ｐｐｍ／℃程度（具体的には１８ｐｐｍ／℃）となっている。なお、コア基板１４の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１４は、ガラスエポキシからなる基材１６１と、基材１６１の上面及び下面に形成され、シリカフィラーなどの無機フィラーを添加したエポキシ樹脂からなるサブ基材１６４と、同じく基材１６１の上面及び下面に形成され、銅からなる導体層１６３とによって構成されている。また、コア基板１４における複数箇所にはスルーホール導体１７が形成されている。かかるスルーホール導体１７は、コア基板１４のコア主面１５側とコア裏面１６側とを接続導通するとともに、導体層１６３に電気的に接続している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。スルーホール導体１７の上端は、コア主面１５上にパターン形成された導体層４１の一部に電気的に接続されており、スルーホール導体１７の下端は、コア裏面１６上にパターン形成された導体層４２の一部に電気的に接続されている。
【００２９】
図１に示されるように、第１ビルドアップ層３１は、エポキシ樹脂からなる樹脂絶縁層３３，３５と、銅からなる導体層４１とを交互に積層した構造を有している。本実施形態において、樹脂絶縁層３３，３５の熱膨張係数は、１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。なお、樹脂絶縁層３３，３５の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。さらに、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１及び端子パッド４４を相互に電気的に接続している。
【００３０】
図１に示されるように、端子パッド４４の表面上には、高さ１００μｍ程度の第１主面側はんだバンプ４５が複数配置されている。各第１主面側はんだバンプ４５は、ＭＰＵとしての機能を有するＩＣチップ２１の面接続端子２２に電気的に接続されている。ここで、ＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．６ｍｍの矩形平板状であって、熱膨張係数が３〜４ｐｐｍ／℃程度（具体的には３．５ｐｐｍ／℃）のシリコンからなっている。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数の面接続端子２２が約１５０μｍピッチで格子状に設けられている。
【００３１】
なお、各端子パッド４４及び各第１主面側はんだバンプ４５が位置する領域は、ＩＣチップ２１をフリップチップ接続方式で表面実装可能なＩＣチップ搭載領域２３（半導体チップ搭載領域）である。ＩＣチップ搭載領域２３は、多層配線基板１１の第１主面１２に設定された領域である。また、ＩＣチップ搭載領域２３は、縦１２．０ｍｍ×横１２．０ｍｍの平面視正方形状の領域であり、面積が１４４ｍｍ２となっている。なお、ＩＣチップ搭載領域２３は、半導体搭載装置１においてＩＣチップ２１の下面の直下に配置された領域であって、ＩＣチップ２１の下面と同じ外形及び面積を有している。
【００３２】
図１，図２に示されるように、第１主面１２とＩＣチップ２１との隙間Ｓ１には、第１主面側アンダーフィル２０が充填されている。その結果、多層配線基板１１とＩＣチップ２１とが、隙間Ｓ１が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ１は８０μｍである。また、本実施形態の第１主面側アンダーフィル２０は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、ＩＣチップ２１を構成する４つの辺からの第１主面側アンダーフィル２０の突出量Ａ１（図２参照）は、それぞれ１ｍｍとなっている。よって、第１主面側アンダーフィル２０は、第１主面１２上における縦１４．０ｍｍ×横１４．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が１９６ｍｍ２となっている。
【００３３】
図１に示されるように、第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、エポキシ樹脂からなる樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有しており、熱膨張係数が１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８及び端子パッド５１がそれぞれアレイ状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０と、端子パッド５１を露出させる開口部４７とが形成されている。なお、ＢＧＡ用パッド４８の表面上には、高さ６００μｍ程度のはんだバンプ４９が複数配置されている。そして、各はんだバンプ４９により、図１に示される半導体搭載装置１は図示しないマザーボード上に実装される。
【００３４】
図１に示されるように、端子パッド５１の表面上には、高さ２００μｍ程度の第２主面側はんだバンプ５２が複数配置されている。各第２主面側はんだバンプ５２の高さは、各第１主面側はんだバンプ４５の高さ（１００μｍ程度）よりも大きくなっている。また、各第２主面側はんだバンプ５２は、無機材料を主体とする板状積層セラミックコンデンサ１０１（板状部品）に電気的に接続されている。なお、各端子パッド５１及び各第２主面側はんだバンプ５２が位置する領域は、板状積層セラミックコンデンサ１０１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域５３（板状部品搭載領域）である。コンデンサ搭載領域５３は、多層配線基板１１の第２主面１３においてＩＣチップ２１の直下となる箇所に設定された領域である。また、コンデンサ搭載領域５３は、縦１５．０ｍｍ×横１５．０ｍｍの平面視正方形状の領域であり、面積が２２５ｍｍ２となっている。従って、コンデンサ搭載領域５３の面積は、ＩＣチップ搭載領域２３の面積（１４４ｍｍ２）よりも大きくなる。なお、コンデンサ搭載領域５３は、板状積層セラミックコンデンサ１０１のコンデンサ第１主面１０２の直上に配置された領域であって、コンデンサ第１主面１０２と同じ外形及び面積を有している。
【００３５】
図１，図４〜図６に示されるように、本実施形態の板状積層セラミックコンデンサ１０１は、いわゆるビアアレイタイプのコンデンサである。板状積層セラミックコンデンサ１０１を構成するセラミック焼結体１０４は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．４ｍｍの平面視略矩形板状をなしている。本実施形態において、セラミック焼結体１０４の熱膨張係数は、１５ｐｐｍ／℃未満、具体的には１２〜１３ｐｐｍ／℃程度となっている。即ち、セラミック焼結体１０４の熱膨張係数は、コア基板１４の熱膨張係数（１８ｐｐｍ／℃）、及び、樹脂絶縁層３３〜３６の熱膨張係数（３０ｐｐｍ／℃）よりも小さい値となっている。一方、セラミック焼結体１０４の熱膨張係数は、ＩＣチップ２１の熱膨張係数（３．５ｐｐｍ／℃）よりも大きい値となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、部品第１主面である１つのコンデンサ第１主面１０２（図１では上面）、部品第２主面である１つのコンデンサ第２主面１０３（図１では下面）、及び、部品側面である４つのコンデンサ側面１０６を有する略矩形板状をなしている。コンデンサ第１主面１０２は、コンデンサ搭載領域５３側に向けて配置されている。コンデンサ第２主面１０３は、セラミック焼結体１０４の厚さ方向においてコンデンサ第１主面１０２の反対に位置している。コンデンサ側面１０６は、コンデンサ第１主面１０２及びコンデンサ第２主面１０３に対して直交している。
【００３６】
図３，図５，図６に示されるように、コンデンサ側面１０６には、セラミック焼結体１０４の厚さ方向に延びる凹部１８５が複数箇所に形成されている。各凹部１８５は、平面視半円状をなし、それぞれのコンデンサ側面１０６において等間隔で配置されている。また、各凹部１８５は、コンデンサ側面１０６におけるコンデンサ第１主面１０２側の端部及びコンデンサ第２主面１０３側の端部にて開口している。
【００３７】
図１，図４に示されるように、セラミック焼結体１０４は、複数の誘電体１０５と、複数の内層電極１４１，１４２とを備えている。具体的に言うと、セラミック焼結体１０４は、誘電体１０５を介して電源用内層電極１４１とグランド用内層電極１４２とを交互に積層配置した構造を有している。誘電体１０５は、高誘電率セラミックの一種であるチタン酸バリウムを主成分として形成された焼結体からなり、電源用内層電極１４１及びグランド用内層電極１４２間の絶縁体として機能する。電源用内層電極１４１及びグランド用内層電極１４２は、いずれもニッケルを主体として形成された電極である。
【００３８】
図４〜図６に示されるように、セラミック焼結体１０４には、多数のビア穴１３０が形成されている。これらのビア穴１３０は、セラミック焼結体１０４の厚さ方向に沿って延びてセラミック焼結体１０４を貫通するとともに、全体として格子状（アレイ状）に配置されている。本実施形態では、説明の便宜上、ビア穴１３０を４列×４列で図示したが、実際にはさらに多くの列が存在している。各ビア穴１３０内には、セラミック焼結体１０４のコンデンサ第１主面１０２及びコンデンサ第２主面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各電源用ビア導体１３１は、各電源用内層電極１４１を貫通しており、それら同士を互いに電気的に接続している（図４，図５参照）。各グランド用ビア導体１３２は、各グランド用内層電極１４２を貫通しており、それら同士を互いに電気的に接続している（図４，図６参照）。
【００３９】
図５，図６に示されるように、セラミック焼結体１０４は、四隅（隣接する２つのコンデンサ側面１０６をつなぐ部分）に平面状の側部面取り加工部１５１を有している。なお、隣接する２つのコンデンサ側面１０６のうち一方のコンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り深さＣ１（図５参照）は、０．５５ｍｍ以上（本実施形態では０．６ｍｍ）となっている。また、コンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り角度は４５°である。
【００４０】
図４に示されるように、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第１主面１０２と側部面取り加工部１５１とをつなぐ部分には、平面状の面取り加工部１５２が形成されている。また、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第２主面１０３と側部面取り加工部１５１とをつなぐ部分にも、平面状の面取り加工部１５３が形成されている。
【００４１】
なお、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り深さＣ２（図４参照）は、０．１ｍｍとなっている。また、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り深さＣ３（図４参照）も、面取り深さＣ２と同様に０．１ｍｍとなっている。さらに、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り角度、及び、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り角度は、それぞれ４５°である。また、コンデンサ側面１０６を基準とした面取り加工部１５２，１５３の面取り角度も、それぞれ４５°である。
【００４２】
そして、図４に示されるように、セラミック焼結体１０４のコンデンサ第１主面１０２上には、複数の電源用電極１１１（表層電極）と複数のグランド用電極１１２（表層電極）とが突設されている。電源用電極１１１は、各電源用ビア導体１３１におけるコンデンサ第１主面１０２側の端面に対して直接接続されており、グランド用電極１１２は、各グランド用ビア導体１３２におけるコンデンサ第１主面１０２側の端面に対して直接接続されている。よって、電源用電極１１１は電源用ビア導体１３１及び電源用内層電極１４１に導通しており、グランド用電極１１２はグランド用ビア導体１３２及びグランド用内層電極１４２に導通している。
【００４３】
図１に示されるように、電極１１１，１１２は、スルーホール導体１７、導体層４１，４２、ビア導体４３、端子パッド４４、第１主面側はんだバンプ４５、端子パッド５１、第２主面側はんだバンプ５２及びＩＣチップ２１の面接続端子２２を介して、ＩＣチップ２１に電気的に接続される。
【００４４】
図１，図４に示されるように、電極１１１，１１２は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。これら電極１１１，１１２及びビア導体１３１，１３２は、ＩＣチップ２１の略直下に配置されている。なお本実施形態では、電極１１１，１１２の直径が約５００μｍに設定されている。
【００４５】
例えば、マザーボード側から多層配線基板１１及び電極１１１，１１２を介して通電を行い、電源用内層電極１４１−グランド用内層電極１４２間に電圧を加えると、電源用内層電極１４１に例えばプラスの電荷が蓄積し、グランド用内層電極１４２に例えばマイナスの電荷が蓄積する。その結果、板状積層セラミックコンデンサ１０１がコンデンサとして機能する。また、板状積層セラミックコンデンサ１０１では、電源用ビア導体１３１及びグランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体１３１及びグランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。このため、インダクタンス成分の低減化が図られるようになっている。
【００４６】
図１〜図３に示されるように、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２には、第２主面側アンダーフィル１０７が充填されている。その結果、多層配線基板１１と板状積層セラミックコンデンサ１０１とが、隙間Ｓ２が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ２は１８０μｍである。よって、隙間Ｓ２は、上記した隙間Ｓ１（８０μｍ）よりも大きくなっている。また、第２主面側アンダーフィル１０７は、コンデンサ第１主面１０２と各コンデンサ側面１０６とを被覆している。さらに、第２主面側アンダーフィル１０７は、各側部面取り加工部１５１と各面取り加工部１５２とを被覆している。そして、第２主面側アンダーフィル１０７を構成するフィレット１０８（図３参照）は、コンデンサ側面１０６の面方向（即ち、セラミック焼結体１０４の厚さ方向）に沿って下方（コンデンサ第２主面１０３側）に延びている。さらに、フィレット１０８は、各コンデンサ側面１０６をほぼ全体的に被覆しており、フィレット１０８の先端は、コンデンサ側面１０６と面取り加工部１５３とをつなぐ部分に到達している。なお、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の表面粗さＲａは、０．５μｍである。また、コンデンサ側面１０６の表面粗さＲａは、凹凸１５５や凹部１８５が存在するために５００μｍとなっている。さらに、側部面取り加工部１５１及び面取り加工部１５２，１５３の表面粗さＲａは、１．０μｍとなっている。
【００４７】
また、本実施形態の第２主面側アンダーフィル１０７は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。即ち、第２主面側アンダーフィル１０７の熱膨張係数は、第１主面側アンダーフィル２０の熱膨張係数と等しくなっている。このようにすれば、同じ材料を用いて第１主面側アンダーフィル２０及び第２主面側アンダーフィル１０７を形成できるため、製造コストを抑えることができる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、板状積層セラミックコンデンサ１０１を構成する４つの辺からの第２主面側アンダーフィル１０７の突出量Ａ２（図２参照）は、それぞれ１ｍｍとなっている。よって、第２主面側アンダーフィル１０７は、第２主面１３上における縦１７．０ｍｍ×横１７．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が２８９ｍｍ２となっている。従って、第２主面側アンダーフィル１０７の広がり面積は、第１主面側アンダーフィル２０の広がり面積（１９６ｍｍ２）よりも大きくなっている。
【００４８】
次に、本実施形態の半導体搭載装置１の製造方法について述べる。
【００４９】
コンデンサ準備工程では、板状積層セラミックコンデンサ１０１を従来周知の手法により作製し、あらかじめ準備しておく。
【００５０】
板状積層セラミックコンデンサ１０１は以下のように作製される。まず、セラミックのグリーンシートを形成する。なお、グリーンシートは、正方形状の製品部（誘電体１０５となるべき部分）が平面方向に沿って縦横に複数配列された構造を有する多数個取り用グリーンシートである。そして、グリーンシートの製品部内に、内層電極用ニッケルペーストをスクリーン印刷して乾燥させる。その結果、後に電源用内層電極１４１となる電源用内層電極部と、グランド用内層電極１４２となるグランド用内層電極部とが形成される。次に、電源用内層電極部が形成されたグリーンシート、及び、グランド用内層電極部が形成されたグリーンシートを積層し、シート積層方向に押圧力を付与する。その結果、各グリーンシートが積層一体化され、正方形状の製品領域（板状積層セラミックコンデンサ１０１となるべき部分）が平面方向に沿って縦横に複数配列された構造の多数個取り用積層体が作製される。
【００５１】
さらに、レーザー加工機を用いてレーザー加工を行うことにより、多数個取り用積層体にビア穴１３０を多数個貫通形成する。次に、図示しないペースト圧入充填装置を用いて、各ビア穴１３０内にビア導体用ニッケルペーストを充填する。その結果、後にビア導体１３１，１３２となる導体部が形成される。
【００５２】
この後、シート積層方向に押圧力を付与することにより、多数個取り用積層体をより確実に一体化させる。次に、製品領域の外形線に沿ってレーザー加工を行う。その結果、多数個取り用積層体の上面（コンデンサ第１主面１０２）にて開口する第１溝部と、多数個取り用積層体の下面（コンデンサ第２主面１０３）にて開口する第２溝部とが形成される。第１溝部は、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものであり、第２溝部は、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものである。
【００５３】
次に、多数個取り用積層体の上面（コンデンサ第１主面１０２）上にニッケルペーストを印刷し、多数個取り用積層体の上面側にて導体部の上端面を覆うように電源用電極１１１及びグランド用電極１１２となる表層電極部を形成する。この後、各表層電極部を乾燥してある程度固化させる。
【００５４】
次に、第１溝部の底部に対してレーザー加工を行い、後に凹部１８５となるブレーク溝を形成する。なお、ブレーク溝は、第１溝部の底部及び第２溝部の底部にて開口しかつ製品領域の外形線に沿って配置され、ミシン目状をなしている。詳述すると、ブレーク溝は、外形線に沿って非連続的に配置された複数の穴部によって構成されている。さらに、製品領域の外形線同士が交差する部分（即ち製品領域の角部）に対してレーザー加工を行うことにより、板状積層セラミックコンデンサ１０１において隣接する２つのコンデンサ側面１０６をつなぐ部分に側部面取り加工部１５１を形成するための貫通孔を形成する。
【００５５】
次に、多数個取り用積層体を脱脂し、さらに酸化雰囲気下にて所定温度で所定時間焼成を行う（焼成工程）。このときの焼成温度は、チタン酸バリウムが焼結しうる温度である１３００℃に設定される。その結果、グリーンシート中のチタン酸バリウムが焼結してセラミック焼結体１０４となる。それと同時に、電源用内層電極部中及びグランド用内層電極部中のニッケルが焼結して内層電極１４１，１４２となり、表層電極部中のニッケルが焼結して電極１１１，１１２となる。また、ビア導体ニッケルペースト中のニッケルが焼結してビア導体１３１，１３２となる。
【００５６】
次に、得られたセラミック焼結体１０４が有する各電極１１１，１１２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極１１１，１１２の上に銅めっき層が形成される。そして、多数個取り用積層体をブレーク溝に沿って切断する。その結果、製品領域同士が分割され、複数ピースの板状積層セラミックコンデンサ１０１となる（図４参照）。
【００５７】
また、基板準備工程では、多層配線基板１１を従来周知の手法により作製し、あらかじめ準備しておく。なお、樹脂絶縁層３５上に形成された端子パッド４４上には、第１主面側はんだバンプ４５が形成される。また、樹脂絶縁層３６上に形成されたＢＧＡ用パッド４８上にははんだバンプ４９が形成され、同じく樹脂絶縁層３６上に形成された端子パッド５１上は第２主面側はんだバンプ５２が形成される。
【００５８】
次に、搭載工程を実施する。まず、多層配線基板１１のコンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を載置する。このとき、板状積層セラミックコンデンサ１０１側の電極１１１，１１２と、各第２主面側はんだバンプ５２とを位置合わせするようにする。そして、２３０℃〜２６０℃程度の温度に加熱して各第２主面側はんだバンプ５２をリフローすることにより、各第２主面側はんだバンプ５２と電極１１１，１１２とを接合し、多層配線基板１１側と板状積層セラミックコンデンサ１０１側とを電気的に接続する。さらに、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２に第２主面側アンダーフィル１０７を充填して硬化処理を行い、隙間Ｓ２を樹脂封止する。なお、第２ビルドアップ層３２は、凹凸の少ないソルダーレジスト３８によって覆われているため、第２主面側アンダーフィル１０７はソルダーレジスト３８上をスムーズに流れる。また、コンデンサ側面１０６には凹部１８５や微小な凹凸１５５（図３参照）が形成されている。さらに、側部面取り加工部１５１及び面取り加工部１５２の表面粗さＲａが１．０μｍであるため、側部面取り加工部１５１及び面取り加工部１５２には微小な凹凸１５４（図３参照）が形成される。よって、第２主面側アンダーフィル１０７は、凹部１８５や凹凸１５４，１５５に入り込みやすくなる。その結果、板状積層セラミックコンデンサ１０１と第２主面側アンダーフィル１０７との接合強度が向上する。この時点で、所望構造の半導体搭載装置用基板１０が得られる。
【００５９】
次に、多層配線基板１１のＩＣチップ搭載領域２３にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、各第１主面側はんだバンプ４５とを位置合わせするようにする。そして、１９０℃〜２２０℃程度の温度に加熱して各第１主面側はんだバンプ４５をリフローすることにより、各第１主面側はんだバンプ４５と面接続端子２２とを接合し、多層配線基板１１側とＩＣチップ２１側とを電気的に接続する。さらに、多層配線基板１１の第１主面１２とＩＣチップ２１との隙間Ｓ１に第１主面側アンダーフィル２０を充填して硬化処理を行い、隙間Ｓ１を樹脂封止する。なお、第１ビルドアップ層３１は、凹凸の少ないソルダーレジスト３７によって覆われているため、第１主面側アンダーフィル２０はソルダーレジスト３７上をスムーズに流れる。その結果、図１に示す所望構造の半導体搭載装置１が完成する。
【００６０】
従って、本実施形態によれば以下の効果を得ることができる。
【００６１】
（１）本実施形態の半導体搭載装置１によれば、多層配線基板１１の第１主面１２にＩＣチップ２１が実装されるとともに、多層配線基板１１の第２主面１３に板状積層セラミックコンデンサ１０１が実装されているため、多層配線基板１１が板状積層セラミックコンデンサ１０１とＩＣチップ２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板１４が薄い場合（具体的には、コア基板１４の厚さが０．２ｍｍである場合）に、第１主面１２や第２主面１３にスティフナ（補強材）を貼付したりしなくても、多層配線基板１１の反りを防止できるため、ＩＣチップ２１と多層配線基板１１との接続状態が確実に維持される。しかも、第１主面１２とＩＣチップ２１との隙間Ｓ１を第１主面側アンダーフィル２０で封止し、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２を第２主面側アンダーフィル１０７で封止している。このため、ＩＣチップ２１と多層配線基板１１との接合部（面接続端子２２付近）にかかる応力が第１主面側アンダーフィル２０によって緩和されるとともに、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部（電極１１１，１１２付近）にかかる応力が第２主面側アンダーフィル１０７によって緩和される。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部が破壊されにくくなるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部が破壊されにくくなる。従って、半導体搭載装置用基板１０の信頼性が高くなる。
【００６２】
（２）特開２００７−８０９７６号公報に記載の従来技術では、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。しかし近年では、コンデンサの容量を稼ぐためにチップコンデンサの搭載数が増える傾向にあるため、半導体搭載装置の小型化が困難になる場合がある。そこで本実施形態では、多層配線基板１１の裏面（第２主面１３）に板状積層セラミックコンデンサ１０１を搭載している。この場合、複数のチップコンデンサが１つの板状積層セラミックコンデンサ１０１に集積される形となるため、半導体搭載装置１の小型化が可能となる。
【００６３】
（３）本実施形態では、一般的にアンダーフィルで封止される箇所（隙間Ｓ１）が第１主面側アンダーフィル２０により封止されるのに加え、通常アンダーフィルで封止されない箇所（隙間Ｓ２）も第２主面側アンダーフィル１０７により封止されている。その結果、第２主面側はんだバンプ５２が、第２主面側アンダーフィル１０７によって保護されて外部に露出しなくなるため、第２主面側はんだバンプ５２の耐食性が向上する。
【００６４】
（４）本実施形態では、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分だけでなく、隣接する２つのコンデンサ側面１０６をつなぐ部分にも応力が集中してしまう。
【００６５】
そこで本実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて側部面取り加工部１５１をセラミック焼結体１０４に形成している。このため、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分への応力集中が、面取り加工部１５２を設けることによって緩和される。しかも、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、隣接する２つのコンデンサ側面１０６をつなぐ部分への応力集中が、側部面取り加工部１５１を設けることによって緩和される。その結果、第２主面側アンダーフィル１０７でのクラックの発生を確実に防止できるため、半導体搭載装置用基板１０の信頼性が向上する。
【００６６】
（５）本実施形態では、板状積層セラミックコンデンサ１０１がＩＣチップ搭載領域２３に搭載されたＩＣチップ２１の直下に配置されるとともに、板状積層セラミックコンデンサ１０１とＩＣチップ２１との間に介在するコア基板１４が薄く（０．２ｍｍに）なっている。このため、板状積層セラミックコンデンサ１０１とＩＣチップ２１とをつなぐ配線が短くなり、配線のインダクタンス成分の増加が防止される。従って、板状積層セラミックコンデンサ１０１によるＩＣチップ２１のスイッチングノイズを確実に低減できるとともに、電源電圧の確実な安定化を図ることができる。また、ＩＣチップ２１と板状積層セラミックコンデンサ１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
【００６７】
（６）本実施形態では、ＩＣチップ搭載領域２３が板状積層セラミックコンデンサ１０１の真上の領域内に位置しているため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さい板状積層セラミックコンデンサ１０１によって支持される。よって、上記ＩＣチップ搭載領域２３においては、第１ビルドアップ層３１が変形しにくくなるため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１をより安定的に支持できる。
【００６８】
［第２実施形態］
以下、本発明を具体化した第２実施形態を図面に基づき説明する。ここでは、第１実施形態と相違する部分を中心に説明する。本実施形態では、多層配線基板の構造などが上記第１実施形態とは異なっている。
【００６９】
詳述すると、図７に示されるように、本実施形態の半導体搭載装置２００は、半導体搭載装置用基板２１０と、半導体チップであるＩＣチップ２２１と、第１主面側アンダーフィル２２０とを備えるＰＧＡ（ピングリッドアレイ）である。
【００７０】
半導体搭載装置用基板２１０が備える多層配線基板２１１は、コア基板を有さず、銅からなる導体層２５１とエポキシ樹脂からなる４層の樹脂絶縁層２４３，２４４，２４５，２４６とを交互に積層した構造を有している。各樹脂絶縁層２４３〜２４６には、それぞれビア穴２７１及びビア導体２７２が設けられている。各ビア穴２７１は、円錐台形状をなし、各樹脂絶縁層２４３〜２４６に対してＹＡＧレーザーまたは炭酸ガスレーザーを用いた穴あけ加工を施すことで形成される。各ビア導体２７２は、多層配線基板２１１の第２主面２４２の方向（図７では下方向）に拡径した導体であって、各導体層２５１、端子パッド２３０，２５２及びＰＧＡ用パッド２５３を相互に電気的に接続している。
【００７１】
図７に示されるように、多層配線基板２１１の第１主面２４１上（第４層の樹脂絶縁層２４６の表面上）には、端子パッド２３０がアレイ状に配置されている。さらに、端子パッド２３０の表面上には、第１主面側はんだバンプ２５４が複数配置されている。各第１主面側はんだバンプ２５４には、ＩＣチップ２２１の面接続端子２２２が接続されている。なお、各端子パッド２３０及び各第１主面側はんだバンプ２５４が形成されている領域は、ＩＣチップ２２１を搭載可能なＩＣチップ搭載領域２２３（半導体チップ搭載領域）である。そして、第１主面２４１とＩＣチップ２２１との隙間には、第１主面側アンダーフィル２２０が充填されている。その結果、多層配線基板２１１とＩＣチップ２２１とが、隙間が封止された状態で互いに固定される。
【００７２】
一方、図７に示されるように、多層配線基板２１１の第２主面２４２上（第１層の樹脂絶縁層２４３の下面上）には、ＰＧＡ用パッド２５３及び端子パッド２５２がそれぞれアレイ状に形成されている。また、樹脂絶縁層２４３の下面は、ソルダーレジスト２４７によってほぼ全体的に覆われている。なお、樹脂絶縁層２４６の上面は、ソルダーレジストによって覆われていない。ソルダーレジスト２４７の所定箇所には、ＰＧＡ用パッド２５３を露出させる開口部２４８と、端子パッド２５２を露出させる開口部２４９とが形成されている。なお、各ＰＧＡ用パッド２５３の表面上には、ピン２５５が複数配置されている。そして、各ピン２５５により、半導体搭載装置２００は図示しないマザーボード上に実装される。
【００７３】
また、端子パッド２５２の表面上には、第２主面側はんだバンプ２５６が複数配置されている。各第２主面側はんだバンプ２５６は、板状積層セラミックコンデンサ２６１（板状部品）に電気的に接続されている。なお、各端子パッド２５２及び各第２主面側はんだバンプ２５６が位置する領域は、板状積層セラミックコンデンサ２６１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域２６２（板状部品搭載領域）である。そして、多層配線基板２１１の第２主面２４２と板状積層セラミックコンデンサ２６１との隙間には、第２主面側アンダーフィル２６７が充填されている。その結果、多層配線基板２１１と板状積層セラミックコンデンサ２６１とが、隙間が封止された状態で固定される。
【００７４】
従って、本実施形態によれば、第１主面２４１にＩＣチップ２２１が実装されるとともに、第２主面２４２に板状積層セラミックコンデンサ２６１が実装されているため、多層配線基板２１１が板状積層セラミックコンデンサ２６１とＩＣチップ２２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板を有しない場合であったとしても、多層配線基板２１１の反りが防止されるため、ＩＣチップ２２１と多層配線基板２１１との接続状態が確実に維持される。しかも、ＩＣチップ２２１と多層配線基板２１１との接合部にかかる応力が第１主面側アンダーフィル２２０によって緩和されるとともに、板状積層セラミックコンデンサ２６１と多層配線基板２１１との接合部にかかる応力が第２主面側アンダーフィル２６７によって緩和される。従って、半導体搭載装置用基板２１０の信頼性が高くなる。
【００７５】
なお、本発明の実施形態を以下のように変更してもよい。
【００７６】
・上記第１実施形態の半導体搭載装置１では、第１主面１２とＩＣチップ２１との隙間Ｓ１が第１主面側アンダーフィル２０により封止されるとともに、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２が第２主面側アンダーフィル１０７により封止されていた。しかし、図８の半導体搭載装置４００に示されるように、多層配線基板１１とＩＣチップ２１とを異方導電性シート４０１を介して接続するようにしてもよい。なお、異方導電性シート４０１は、熱可塑性樹脂（例えばエポキシ樹脂）からなるバインダ中にフィラーである銀粒子（導電体）を含んだ組成を有している。また、異方導電性シート４０１は、端子パッド４４（図１参照）と面接続端子２２（図１参照）とを電気的に接続する導体部を有している。導体部は、異方導電性シート４０１を厚さ方向に加圧した際に内部の銀粒子がシート厚さ方向に連続的に繋がることにより形成される。このようにすれば、多層配線基板１１との接続が比較的困難なＩＣチップ２１を異方導電性シート４０１を用いて容易に接続できるため、信頼性の高い半導体搭載装置４００を得ることができる。
【００７７】
・上記実施形態では、多層配線基板１１に板状積層セラミックコンデンサ１０１を実装した後、ＩＣチップ２１を実装していたが、板状積層セラミックコンデンサ１０１とＩＣチップ２１とを同時に実装してもよい。このようにした場合、板状積層セラミックコンデンサ１０１及びＩＣチップ２１を実装した後の冷却時において、第２ビルドアップ層３２は、板状積層セラミックコンデンサ１０１があるために殆ど収縮することはない。また、第１ビルドアップ層３１も、ＩＣチップ２１があるために殆ど収縮することはない。よって、多層配線基板１１は、第１主面１２側にも第２主面１３側にも反りにくくなる。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部の破壊がより確実に防止されるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部の破壊がより確実に防止される。従って、半導体搭載装置用基板１０の信頼性がよりいっそう高くなる。
【００７８】
・上記第１実施形態の半導体搭載装置１は、ＩＣチップ搭載領域２３にＩＣチップ２１を表面実装するとともに、コンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を表面実装することにより構成されていた。しかし、図９に示されるように、板状積層セラミックコンデンサ１０１が搭載されたセラミック製のインターポーザ３０２をインターポーザ搭載領域３０３（板状部品搭載領域）に表面実装することにより、半導体搭載装置３００を構成してもよい。即ち、インターポーザ３０２を『板状部品』として用いてもよい。
【００７９】
・上記実施形態では、第１主面側アンダーフィル２０，２２０及び第２主面側アンダーフィル１０７，２６７が、互いに熱膨張係数が同じ材料によって形成されていたが、異なる材料によって形成してもよい。
【００８０】
・上記実施形態の側部面取り加工部１５１及び面取り加工部１５２，１５３は、平面状の面取り加工部であったが、曲面状の面取り加工部であってもよい。このようにすれば、面取り加工部に「角」が存在しなくなるので、応力集中をより確実に緩和することができる。しかし、曲面状の面取り加工部を高精度に形成することは困難であるため、面取り加工部は上記実施形態のように平面状であることが好ましい。
【００８１】
・上記実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて、側部面取り加工部１５１や面取り加工部１５３が形成されていた。しかし、側部面取り加工部１５１及び面取り加工部１５３の少なくとも一方を省略してもよい。なお、この場合、応力が集中しやすい側部面取り加工部１５１を省略するよりも、応力集中がない面取り加工部１５３を省略する方が好ましい。
【００８２】
・上記第１実施形態では、樹脂絶縁層３５の上面がソルダーレジスト３７によって覆われるとともに、樹脂絶縁層３６の下面がソルダーレジスト３８によって覆われていたが、ソルダーレジスト３７は省略されていてもよい。
【００８３】
・上記実施形態の板状積層セラミックコンデンサ１０１では、コンデンサ第１主面１０２側のみに表層電極（電極１１１，１１２）が形成されていたが、これに限定されるものではない。例えば、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の両方に表層電極が形成された板状積層セラミックコンデンサであってもよい。
【００８４】
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００８５】
（１）上記手段１において、前記板状部品は、板状セラミックコンデンサであることを特徴とする半導体搭載装置用基板。
【００８６】
（２）技術的思想（１）において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、前記板状セラミックコンデンサにおける前記面取り加工部の表面粗さＲａは、０．５μｍ以上であることを特徴とする半導体搭載装置用基板。
【００８７】
（３）上記手段１において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有しており、前記第２主面側アンダーフィルを構成するフィレットは、前記部品側面の面方向に沿って前記部品第２主面側に延びており、前記フィレットが延びる長さは、前記板状部品の厚さの半分以上であることを特徴とする半導体搭載装置用基板。
【００８８】
（４）上記手段１において、前記多層配線基板は、コア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であることを特徴とする半導体搭載装置用基板。
【００８９】
（５）上記手段１において、前記多層配線基板は、コア基板を有さないコアレス配線基板であることを特徴とする半導体搭載装置用基板。
【００９０】
（６）上記手段１において、前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きく、前記第２主面側アンダーフィルの熱膨張係数は、前記第１主面側アンダーフィルの熱膨張係数よりも小さいことを特徴とする半導体搭載装置用基板。
【００９１】
（７）第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップが異方導電性シートを介して実装されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板。
【符号の説明】
【００９２】
１，２００，３００…半導体搭載装置
１０，２１０…半導体搭載装置用基板
１１，２１１…多層配線基板
１２，２４１…第１主面
１３，２４２…第２主面
２０，２２０…第１主面側アンダーフィル
２１，２２１…半導体チップとしてのＩＣチップ
２３，２２３…半導体チップ搭載領域としてのＩＣチップ搭載領域
４５，２５４…第１主面側はんだバンプ
５２，２５６…第２主面側はんだバンプ
５３，２６２…板状部品搭載領域としてのコンデンサ搭載領域
１０７，２６７…第２主面側アンダーフィル
１０１，２６１…板状部品としての板状積層セラミックコンデンサ
１０２…部品第１主面としてのコンデンサ第１主面
１０３…部品第２主面としてのコンデンサ第２主面
１０５…誘電体
１０６…部品側面としてのコンデンサ側面
１３１…ビア導体としての電源用ビア導体
１３２…ビア導体としてのグランド用ビア導体
１４１…内層電極としての電源用内層電極
１４２…内層電極としてのグランド用内層電極
１５２…面取り加工部
３０２…板状部品としてのインターポーザ
３０３…板状部品搭載領域としてのインターポーザ搭載領域
Ｓ１…（第１主面と半導体チップとの）隙間
Ｓ２…（第２主面と板状部品との）隙間
【技術分野】
【０００１】
本発明は、多層配線基板の半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装された半導体搭載装置、及び半導体搭載装置用基板に関するものである。
【背景技術】
【０００２】
コンピュータのマイクロプロセッサ等として使用される半導体チップ（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。但し、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップを半導体搭載装置用基板上に搭載してなる半導体搭載装置を作製し、その半導体搭載装置をマザーボード上に搭載するという手法が採用される。なお、半導体搭載装置用基板とＩＣチップとの隙間は、アンダーフィルにより封止されている。また、この種の半導体搭載装置においては、ＩＣチップのスイッチングノイズの低減や電源電圧の安定化を図るために、コンデンサ（「キャパシタ」とも言う）を設けることが提案されている。その一例として、特許文献１には、コア基板の表面及び裏面にビルドアップ層を形成してなる多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の表面においてＩＣチップの側方となる箇所に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。また、特許文献１には、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面においてＩＣチップの直下となる箇所に複数のチップコンデンサを搭載した半導体搭載装置も提案されている。
【０００３】
ところで、近年では、ＩＣチップの高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線（即ち、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線）が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、薄型化したコア基板を有する多層配線基板を作製することや、コア基板を有さない多層配線基板（コアレス配線基板）を作製することが提案されている。これらの配線基板は、比較的厚いコア基板を薄型化または省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ＩＣチップを高速で動作させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８０９７６号公報（図１，図３等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップ接合後の冷却時において、コア基板の裏面側に位置するビルドアップ層は収縮するが、コア基板の表面側に位置するビルドアップ層は、ＩＣチップ等があるために殆ど収縮しない。よって、多層配線基板は裏面側に反りやすくなる。なお、従来の多層配線基板は、コア基板の薄型化または省略に伴って薄くなっているため、多層配線基板の反りは顕著になる。このとき、コア基板やビルドアップ層よりもかなり熱膨張係数が小さいＩＣチップは、多層配線基板の反りに追従できないため、ＩＣチップと多層配線基板との間に接続不良が発生する可能性がある。しかも、ＩＣチップ−多層配線基板間の熱膨張係数差に起因して発生した応力が、ＩＣチップとビルドアップ層との接合部やＩＣチップ自身に集中するため、ＩＣチップやその接合部が破壊されやすくなる。また、チップコンデンサとビルドアップ層との接合部やチップコンデンサ自身にも応力が集中するため、チップコンデンサやその接合部が破壊されやすくなる。その結果、多層配線基板を備える半導体搭載装置用基板、ひいては半導体搭載装置の信頼性が低下してしまう。
【０００６】
本発明は上記の課題に鑑みてなされたものであり、その目的は、高い信頼性を得ることができる半導体搭載装置用基板を提供することにある。また、本発明の別の目的は、上記の半導体搭載装置用基板を有する好適な半導体搭載装置を提供することにある。
【課題を解決するための手段】
【０００７】
そして上記課題を解決するための手段（手段１）としては、第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板がある。
【０００８】
従って、手段１に記載の半導体搭載装置用基板によると、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板の第１主面に半導体チップを実装すれば、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。この場合、多層配線基板の反りが防止されるようになるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、第１主面と半導体チップとの隙間を第１主面側アンダーフィルによって封止した場合に、半導体チップと多層配線基板との接合部にかかる応力を第１主面側アンダーフィルで緩和できるようになり、板状部品と多層配線基板との接合部にかかる応力を第２主面側アンダーフィルで緩和できるようになる。この場合、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置用基板の信頼性が高くなる。
【０００９】
半導体搭載装置用基板は、第１主面及び第２主面を有する多層配線基板を備えている。多層配線基板を形成する材料は特に限定されず任意であるが、例えば、樹脂材料などが好適である。好適な樹脂材料としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）との複合材料を樹脂材料として用いてもよい。その具体例としては、ガラス−ＢＴ複合基板、高Ｔｇガラス−エポキシ複合基板（ＦＲ−４、ＦＲ−５等）等の高耐熱性積層板などがある。また、これらの樹脂とポリアミド繊維等の有機繊維との複合材料を樹脂材料として用いてもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料を樹脂材料として用いてもよい。他の多層配線基板を形成する材料として、例えば各種のセラミックなどを選択することもできる。なお、かかる多層配線基板の構造としては特に限定されないが、例えばコア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であってもよいし、コア基板を有さないコアレス配線基板であってもよい。
【００１０】
また、第１主面にて設定された半導体チップ搭載領域には、半導体チップがフリップチップ接続方式で表面実装されうるようになっている。なお、半導体チップ（ＩＣチップ）としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。ここで、「半導体チップ」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
【００１１】
一方、第２主面において半導体チップの直下となる箇所には、板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装されている。ここで、板状部品搭載領域の面積は、半導体チップ搭載領域の面積よりも大きいことが好ましい。換言すると、板状部品搭載領域に搭載される板状部品の面積は、半導体チップ搭載領域に搭載される半導体チップの面積よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００１２】
また、板状部品は、多層配線基板よりも熱膨張係数が小さいものであることが好ましく、例えば、セラミック製板状部品や金属製板状部品などを挙げることができる。さらに、板状部品としては、例えば電気が流れる導体（回路など）を有するものを想定している。ここで、「熱膨張係数」とは、厚さ方向（Ｚ方向）に対して垂直な方向（ＸＹ方向）の熱膨張係数のことを意味し、０℃〜１００℃間のＴＭＡ（熱機械分析装置）にて測定した値のことをいう（以下、同じ）。「ＴＭＡ」とは、熱機械的分析をいい、例えばＪＰＣＡ−ＢＵ０１に規定されるものをいう。
【００１３】
なお、金属製板状部品を構成する金属材料としては、鉄、金、銀、銅、銅合金、鉄ニッケル合金、珪素、ガリウム砒素などがある。金属製板状部品としては、半導体チップ（ＩＣチップ）や、半導体製造プロセスで製造されたＭＥＭＳ（Micro Electro Mechanical Systems）素子などを挙げることができる。また、金属製板状部品としては、多層配線基板−マザーボード間に介在して両者の電気的な接続を図る中継基板（インターポーザ）などを挙げることもできる。中継基板は、基板主面−基板裏面間をつなぐ導体を複数有している。一方、セラミック製板状部品を構成するセラミック材料としては、例えばアルミナ、ガラスセラミック、結晶化ガラス等の低温焼成材料、窒化アルミニウム、炭化珪素、窒化珪素などがある。セラミック製板状部品としては、上記した中継基板や、複数のビア導体を有するビアアレイタイプの板状セラミックコンデンサなどを挙げることができる。なお、セラミックコンデンサは、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることが好ましい。このような構造であれば、セラミックコンデンサのインダクタンスの低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。また、セラミックコンデンサ全体の小型化が図りやすくなり、ひいては半導体搭載装置用基板全体の小型化も図りやすくなる。しかも、小さい割に高静電容量が達成しやすく、より安定した電源供給が可能となる。
【００１４】
ビア導体としては特に限定されないが、同時焼成法によってビア導体及び誘電体を形成する場合、ビア導体中の金属粉末は、誘電体の焼成温度よりも高融点である必要がある。なお、誘電体は高誘電率セラミックであるチタン酸バリウムからなるため、ビア導体中の金属粉末として、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等やそれらの合金が選択可能である。
【００１５】
さらに、板状部品は、板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、部品第１主面及び部品第２主面に対して直交する部品側面とを有するとともに、少なくとも部品第１主面と部品側面とをつなぐ部分が面取り加工部とされており、第２主面側アンダーフィルが、面取り加工部を被覆していることが好ましい。このような構成であれば、板状部品を板状部品搭載領域に搭載した場合に第２主面側アンダーフィルに応力が加わったとしても、部品第１主面と部品側面とをつなぐ部分への応力集中が、面取り加工部を設けることによって緩和される。その結果、第２主面側アンダーフィルでのクラックの発生を確実に防止することができる。
【００１６】
なお、板状セラミックコンデンサにおける面取り加工部の表面粗さＲａは、例えば０．５μｍ以上であることが好ましい。このようにすれば、面取り加工部に微小な凹凸が形成されるため、第２主面側アンダーフィルが凹凸に入り込みやすくなる。その結果、板状セラミックコンデンサと第２主面側アンダーフィルとの接合強度が向上し、ひいては半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００１７】
また、面取り加工部は、平面状の面取り加工部であってもよいし、曲面状の面取り加工部であってもよいが、平面状の面取り加工部であることが好ましい。このようにすれば、曲面状の面取り加工部を形成する場合よりも、面取り加工部を高精度にかつ容易に形成することができる。
【００１８】
さらに、部品第１主面を基準とした面取り加工部の面取り角度、及び、部品側面を基準とした面取り加工部の面取り角度は、それぞれ９０°未満であることが好ましい。このようにすれば、部品第１主面と面取り加工部とがなす角度、及び、部品側面と面取り加工部とがなす角度が鈍角となる。その結果、それぞれの面をつなぐ部分において応力集中が緩和されるため、面取り加工部を被覆する第２主面側アンダーフィルでのクラックの発生をより確実に防止することができる。
【００１９】
また、第１主面と半導体チップとの隙間は、第１主面側アンダーフィルにより封止されうるようになっている。さらに、第２主面と板状部品との隙間に設けられた第２主面側アンダーフィルにより、複数の第２主面側はんだバンプが封止されている。ここで、第１主面側アンダーフィル及び第２主面側アンダーフィルの形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などが挙げられる。
【００２０】
なお、半導体チップ搭載領域内に、半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、複数の第２主面側はんだバンプの高さが、複数の第１主面側はんだバンプの高さよりも大きく、第２主面と板状部品との隙間が、第１主面と半導体チップとの隙間よりも大きい場合、第１主面と半導体チップとの隙間に充填される第１主面側アンダーフィルの体積よりも、第２主面と板状部品との隙間に充填される第２主面側アンダーフィルの体積のほうが大きくなる。この場合、熱膨張係数が相対的に大きい材料によって第１主面側アンダーフィルを形成するとともに、熱膨張係数が相対的に小さい材料によって第２主面側アンダーフィルを形成することが好ましい。このようにすれば、第１主面側の熱膨張係数と第２主面側の熱膨張係数とのバランスが良くなるため、多層配線基板が第１主面側にも第２主面側にも反りにくくなる。
【００２１】
ここで、第１主面側はんだバンプ及び第２主面側はんだバンプに使用されるはんだ材料としては特に限定されないが、例えば錫鉛共晶はんだ（Ｓｎ／３７Ｐｂ：融点１８３℃）が使用される。錫鉛共晶はんだ以外のＳｎ／Ｐｂ系はんだ、例えばＳｎ／３６Ｐｂ／２Ａｇという組成のはんだ（融点１９０℃）などを使用してもよい。また、上記のような鉛入りはんだ以外にも、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ等の鉛フリーはんだを選択することも可能である。
【００２２】
また、第２主面側アンダーフィルの広がり面積は、第１主面側アンダーフィルの広がり面積よりも大きいことが好ましい。換言すると、第２主面側アンダーフィルに接触する板状部品の面積（具体的には、上記した部品第１主面の面積）は、第１主面側アンダーフィルに接触する半導体チップの面積（具体的には、半導体チップ搭載領域に向けて配置される面の面積）よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。
【００２３】
上記課題を解決するための別の解決手段（手段２）としては、手段１に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置がある。
【００２４】
従って、手段２に記載の半導体搭載装置によると、多層配線基板の第１主面に半導体チップが実装されるとともに、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。その結果、多層配線基板の反りが防止されるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、半導体チップと多層配線基板との接合部にかかる応力が第１主面側アンダーフィルによって緩和されるとともに、板状部品と多層配線基板との接合部にかかる応力が第２主面側アンダーフィルによって緩和される。その結果、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置の信頼性が高くなる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態における半導体搭載装置を示す概略断面図。
【図２】半導体搭載装置の上面を示す概略平面図。
【図３】板状積層セラミックコンデンサと第２主面側アンダーフィルとの関係を示す概略断面図。
【図４】板状積層セラミックコンデンサを示す概略断面図。
【図５】板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。
【図６】板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。
【図７】第２実施形態における半導体搭載装置を示す概略断面図。
【図８】他の実施形態の半導体搭載装置を示す概略断面図。
【図９】他の実施形態の半導体搭載装置を示す概略断面図。
【発明を実施するための形態】
【００２６】
［第１実施形態］
以下、本発明の半導体搭載装置を具体化した第１実施形態を図面に基づき詳細に説明する。
【００２７】
図１に示される半導体搭載装置１は、半導体搭載装置用基板１０と、半導体チップであるＩＣチップ２１と、第１主面側アンダーフィル２０とを備えるＢＧＡ（ボールグリッドアレイ）である。半導体搭載装置用基板１０は、第１主面１２及び第２主面１３を有する多層配線基板１１を備えている。多層配線基板１１は、略矩形板上のコア基板１４と、コア基板１４のコア主面１５上に形成される第１ビルドアップ層３１と、コア基板１４のコア裏面１６上に形成される第２ビルドアップ層３２とからなるビルドアップ多層配線基板である。
【００２８】
本実施形態のコア基板１４は、縦５０ｍｍ×横５０ｍｍ×厚さ０．２ｍｍの平面視略矩形板状である。コア基板１４は、平面方向（ＸＹ方向）における熱膨張係数が１０〜３０ｐｐｍ／℃程度（具体的には１８ｐｐｍ／℃）となっている。なお、コア基板１４の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１４は、ガラスエポキシからなる基材１６１と、基材１６１の上面及び下面に形成され、シリカフィラーなどの無機フィラーを添加したエポキシ樹脂からなるサブ基材１６４と、同じく基材１６１の上面及び下面に形成され、銅からなる導体層１６３とによって構成されている。また、コア基板１４における複数箇所にはスルーホール導体１７が形成されている。かかるスルーホール導体１７は、コア基板１４のコア主面１５側とコア裏面１６側とを接続導通するとともに、導体層１６３に電気的に接続している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。スルーホール導体１７の上端は、コア主面１５上にパターン形成された導体層４１の一部に電気的に接続されており、スルーホール導体１７の下端は、コア裏面１６上にパターン形成された導体層４２の一部に電気的に接続されている。
【００２９】
図１に示されるように、第１ビルドアップ層３１は、エポキシ樹脂からなる樹脂絶縁層３３，３５と、銅からなる導体層４１とを交互に積層した構造を有している。本実施形態において、樹脂絶縁層３３，３５の熱膨張係数は、１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。なお、樹脂絶縁層３３，３５の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。さらに、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１及び端子パッド４４を相互に電気的に接続している。
【００３０】
図１に示されるように、端子パッド４４の表面上には、高さ１００μｍ程度の第１主面側はんだバンプ４５が複数配置されている。各第１主面側はんだバンプ４５は、ＭＰＵとしての機能を有するＩＣチップ２１の面接続端子２２に電気的に接続されている。ここで、ＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．６ｍｍの矩形平板状であって、熱膨張係数が３〜４ｐｐｍ／℃程度（具体的には３．５ｐｐｍ／℃）のシリコンからなっている。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数の面接続端子２２が約１５０μｍピッチで格子状に設けられている。
【００３１】
なお、各端子パッド４４及び各第１主面側はんだバンプ４５が位置する領域は、ＩＣチップ２１をフリップチップ接続方式で表面実装可能なＩＣチップ搭載領域２３（半導体チップ搭載領域）である。ＩＣチップ搭載領域２３は、多層配線基板１１の第１主面１２に設定された領域である。また、ＩＣチップ搭載領域２３は、縦１２．０ｍｍ×横１２．０ｍｍの平面視正方形状の領域であり、面積が１４４ｍｍ２となっている。なお、ＩＣチップ搭載領域２３は、半導体搭載装置１においてＩＣチップ２１の下面の直下に配置された領域であって、ＩＣチップ２１の下面と同じ外形及び面積を有している。
【００３２】
図１，図２に示されるように、第１主面１２とＩＣチップ２１との隙間Ｓ１には、第１主面側アンダーフィル２０が充填されている。その結果、多層配線基板１１とＩＣチップ２１とが、隙間Ｓ１が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ１は８０μｍである。また、本実施形態の第１主面側アンダーフィル２０は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、ＩＣチップ２１を構成する４つの辺からの第１主面側アンダーフィル２０の突出量Ａ１（図２参照）は、それぞれ１ｍｍとなっている。よって、第１主面側アンダーフィル２０は、第１主面１２上における縦１４．０ｍｍ×横１４．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が１９６ｍｍ２となっている。
【００３３】
図１に示されるように、第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、エポキシ樹脂からなる樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有しており、熱膨張係数が１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８及び端子パッド５１がそれぞれアレイ状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０と、端子パッド５１を露出させる開口部４７とが形成されている。なお、ＢＧＡ用パッド４８の表面上には、高さ６００μｍ程度のはんだバンプ４９が複数配置されている。そして、各はんだバンプ４９により、図１に示される半導体搭載装置１は図示しないマザーボード上に実装される。
【００３４】
図１に示されるように、端子パッド５１の表面上には、高さ２００μｍ程度の第２主面側はんだバンプ５２が複数配置されている。各第２主面側はんだバンプ５２の高さは、各第１主面側はんだバンプ４５の高さ（１００μｍ程度）よりも大きくなっている。また、各第２主面側はんだバンプ５２は、無機材料を主体とする板状積層セラミックコンデンサ１０１（板状部品）に電気的に接続されている。なお、各端子パッド５１及び各第２主面側はんだバンプ５２が位置する領域は、板状積層セラミックコンデンサ１０１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域５３（板状部品搭載領域）である。コンデンサ搭載領域５３は、多層配線基板１１の第２主面１３においてＩＣチップ２１の直下となる箇所に設定された領域である。また、コンデンサ搭載領域５３は、縦１５．０ｍｍ×横１５．０ｍｍの平面視正方形状の領域であり、面積が２２５ｍｍ２となっている。従って、コンデンサ搭載領域５３の面積は、ＩＣチップ搭載領域２３の面積（１４４ｍｍ２）よりも大きくなる。なお、コンデンサ搭載領域５３は、板状積層セラミックコンデンサ１０１のコンデンサ第１主面１０２の直上に配置された領域であって、コンデンサ第１主面１０２と同じ外形及び面積を有している。
【００３５】
図１，図４〜図６に示されるように、本実施形態の板状積層セラミックコンデンサ１０１は、いわゆるビアアレイタイプのコンデンサである。板状積層セラミックコンデンサ１０１を構成するセラミック焼結体１０４は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．４ｍｍの平面視略矩形板状をなしている。本実施形態において、セラミック焼結体１０４の熱膨張係数は、１５ｐｐｍ／℃未満、具体的には１２〜１３ｐｐｍ／℃程度となっている。即ち、セラミック焼結体１０４の熱膨張係数は、コア基板１４の熱膨張係数（１８ｐｐｍ／℃）、及び、樹脂絶縁層３３〜３６の熱膨張係数（３０ｐｐｍ／℃）よりも小さい値となっている。一方、セラミック焼結体１０４の熱膨張係数は、ＩＣチップ２１の熱膨張係数（３．５ｐｐｍ／℃）よりも大きい値となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、部品第１主面である１つのコンデンサ第１主面１０２（図１では上面）、部品第２主面である１つのコンデンサ第２主面１０３（図１では下面）、及び、部品側面である４つのコンデンサ側面１０６を有する略矩形板状をなしている。コンデンサ第１主面１０２は、コンデンサ搭載領域５３側に向けて配置されている。コンデンサ第２主面１０３は、セラミック焼結体１０４の厚さ方向においてコンデンサ第１主面１０２の反対に位置している。コンデンサ側面１０６は、コンデンサ第１主面１０２及びコンデンサ第２主面１０３に対して直交している。
【００３６】
図３，図５，図６に示されるように、コンデンサ側面１０６には、セラミック焼結体１０４の厚さ方向に延びる凹部１８５が複数箇所に形成されている。各凹部１８５は、平面視半円状をなし、それぞれのコンデンサ側面１０６において等間隔で配置されている。また、各凹部１８５は、コンデンサ側面１０６におけるコンデンサ第１主面１０２側の端部及びコンデンサ第２主面１０３側の端部にて開口している。
【００３７】
図１，図４に示されるように、セラミック焼結体１０４は、複数の誘電体１０５と、複数の内層電極１４１，１４２とを備えている。具体的に言うと、セラミック焼結体１０４は、誘電体１０５を介して電源用内層電極１４１とグランド用内層電極１４２とを交互に積層配置した構造を有している。誘電体１０５は、高誘電率セラミックの一種であるチタン酸バリウムを主成分として形成された焼結体からなり、電源用内層電極１４１及びグランド用内層電極１４２間の絶縁体として機能する。電源用内層電極１４１及びグランド用内層電極１４２は、いずれもニッケルを主体として形成された電極である。
【００３８】
図４〜図６に示されるように、セラミック焼結体１０４には、多数のビア穴１３０が形成されている。これらのビア穴１３０は、セラミック焼結体１０４の厚さ方向に沿って延びてセラミック焼結体１０４を貫通するとともに、全体として格子状（アレイ状）に配置されている。本実施形態では、説明の便宜上、ビア穴１３０を４列×４列で図示したが、実際にはさらに多くの列が存在している。各ビア穴１３０内には、セラミック焼結体１０４のコンデンサ第１主面１０２及びコンデンサ第２主面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各電源用ビア導体１３１は、各電源用内層電極１４１を貫通しており、それら同士を互いに電気的に接続している（図４，図５参照）。各グランド用ビア導体１３２は、各グランド用内層電極１４２を貫通しており、それら同士を互いに電気的に接続している（図４，図６参照）。
【００３９】
図５，図６に示されるように、セラミック焼結体１０４は、四隅（隣接する２つのコンデンサ側面１０６をつなぐ部分）に平面状の側部面取り加工部１５１を有している。なお、隣接する２つのコンデンサ側面１０６のうち一方のコンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り深さＣ１（図５参照）は、０．５５ｍｍ以上（本実施形態では０．６ｍｍ）となっている。また、コンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り角度は４５°である。
【００４０】
図４に示されるように、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第１主面１０２と側部面取り加工部１５１とをつなぐ部分には、平面状の面取り加工部１５２が形成されている。また、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第２主面１０３と側部面取り加工部１５１とをつなぐ部分にも、平面状の面取り加工部１５３が形成されている。
【００４１】
なお、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り深さＣ２（図４参照）は、０．１ｍｍとなっている。また、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り深さＣ３（図４参照）も、面取り深さＣ２と同様に０．１ｍｍとなっている。さらに、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り角度、及び、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り角度は、それぞれ４５°である。また、コンデンサ側面１０６を基準とした面取り加工部１５２，１５３の面取り角度も、それぞれ４５°である。
【００４２】
そして、図４に示されるように、セラミック焼結体１０４のコンデンサ第１主面１０２上には、複数の電源用電極１１１（表層電極）と複数のグランド用電極１１２（表層電極）とが突設されている。電源用電極１１１は、各電源用ビア導体１３１におけるコンデンサ第１主面１０２側の端面に対して直接接続されており、グランド用電極１１２は、各グランド用ビア導体１３２におけるコンデンサ第１主面１０２側の端面に対して直接接続されている。よって、電源用電極１１１は電源用ビア導体１３１及び電源用内層電極１４１に導通しており、グランド用電極１１２はグランド用ビア導体１３２及びグランド用内層電極１４２に導通している。
【００４３】
図１に示されるように、電極１１１，１１２は、スルーホール導体１７、導体層４１，４２、ビア導体４３、端子パッド４４、第１主面側はんだバンプ４５、端子パッド５１、第２主面側はんだバンプ５２及びＩＣチップ２１の面接続端子２２を介して、ＩＣチップ２１に電気的に接続される。
【００４４】
図１，図４に示されるように、電極１１１，１１２は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。これら電極１１１，１１２及びビア導体１３１，１３２は、ＩＣチップ２１の略直下に配置されている。なお本実施形態では、電極１１１，１１２の直径が約５００μｍに設定されている。
【００４５】
例えば、マザーボード側から多層配線基板１１及び電極１１１，１１２を介して通電を行い、電源用内層電極１４１−グランド用内層電極１４２間に電圧を加えると、電源用内層電極１４１に例えばプラスの電荷が蓄積し、グランド用内層電極１４２に例えばマイナスの電荷が蓄積する。その結果、板状積層セラミックコンデンサ１０１がコンデンサとして機能する。また、板状積層セラミックコンデンサ１０１では、電源用ビア導体１３１及びグランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体１３１及びグランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。このため、インダクタンス成分の低減化が図られるようになっている。
【００４６】
図１〜図３に示されるように、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２には、第２主面側アンダーフィル１０７が充填されている。その結果、多層配線基板１１と板状積層セラミックコンデンサ１０１とが、隙間Ｓ２が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ２は１８０μｍである。よって、隙間Ｓ２は、上記した隙間Ｓ１（８０μｍ）よりも大きくなっている。また、第２主面側アンダーフィル１０７は、コンデンサ第１主面１０２と各コンデンサ側面１０６とを被覆している。さらに、第２主面側アンダーフィル１０７は、各側部面取り加工部１５１と各面取り加工部１５２とを被覆している。そして、第２主面側アンダーフィル１０７を構成するフィレット１０８（図３参照）は、コンデンサ側面１０６の面方向（即ち、セラミック焼結体１０４の厚さ方向）に沿って下方（コンデンサ第２主面１０３側）に延びている。さらに、フィレット１０８は、各コンデンサ側面１０６をほぼ全体的に被覆しており、フィレット１０８の先端は、コンデンサ側面１０６と面取り加工部１５３とをつなぐ部分に到達している。なお、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の表面粗さＲａは、０．５μｍである。また、コンデンサ側面１０６の表面粗さＲａは、凹凸１５５や凹部１８５が存在するために５００μｍとなっている。さらに、側部面取り加工部１５１及び面取り加工部１５２，１５３の表面粗さＲａは、１．０μｍとなっている。
【００４７】
また、本実施形態の第２主面側アンダーフィル１０７は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。即ち、第２主面側アンダーフィル１０７の熱膨張係数は、第１主面側アンダーフィル２０の熱膨張係数と等しくなっている。このようにすれば、同じ材料を用いて第１主面側アンダーフィル２０及び第２主面側アンダーフィル１０７を形成できるため、製造コストを抑えることができる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、板状積層セラミックコンデンサ１０１を構成する４つの辺からの第２主面側アンダーフィル１０７の突出量Ａ２（図２参照）は、それぞれ１ｍｍとなっている。よって、第２主面側アンダーフィル１０７は、第２主面１３上における縦１７．０ｍｍ×横１７．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が２８９ｍｍ２となっている。従って、第２主面側アンダーフィル１０７の広がり面積は、第１主面側アンダーフィル２０の広がり面積（１９６ｍｍ２）よりも大きくなっている。
【００４８】
次に、本実施形態の半導体搭載装置１の製造方法について述べる。
【００４９】
コンデンサ準備工程では、板状積層セラミックコンデンサ１０１を従来周知の手法により作製し、あらかじめ準備しておく。
【００５０】
板状積層セラミックコンデンサ１０１は以下のように作製される。まず、セラミックのグリーンシートを形成する。なお、グリーンシートは、正方形状の製品部（誘電体１０５となるべき部分）が平面方向に沿って縦横に複数配列された構造を有する多数個取り用グリーンシートである。そして、グリーンシートの製品部内に、内層電極用ニッケルペーストをスクリーン印刷して乾燥させる。その結果、後に電源用内層電極１４１となる電源用内層電極部と、グランド用内層電極１４２となるグランド用内層電極部とが形成される。次に、電源用内層電極部が形成されたグリーンシート、及び、グランド用内層電極部が形成されたグリーンシートを積層し、シート積層方向に押圧力を付与する。その結果、各グリーンシートが積層一体化され、正方形状の製品領域（板状積層セラミックコンデンサ１０１となるべき部分）が平面方向に沿って縦横に複数配列された構造の多数個取り用積層体が作製される。
【００５１】
さらに、レーザー加工機を用いてレーザー加工を行うことにより、多数個取り用積層体にビア穴１３０を多数個貫通形成する。次に、図示しないペースト圧入充填装置を用いて、各ビア穴１３０内にビア導体用ニッケルペーストを充填する。その結果、後にビア導体１３１，１３２となる導体部が形成される。
【００５２】
この後、シート積層方向に押圧力を付与することにより、多数個取り用積層体をより確実に一体化させる。次に、製品領域の外形線に沿ってレーザー加工を行う。その結果、多数個取り用積層体の上面（コンデンサ第１主面１０２）にて開口する第１溝部と、多数個取り用積層体の下面（コンデンサ第２主面１０３）にて開口する第２溝部とが形成される。第１溝部は、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものであり、第２溝部は、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものである。
【００５３】
次に、多数個取り用積層体の上面（コンデンサ第１主面１０２）上にニッケルペーストを印刷し、多数個取り用積層体の上面側にて導体部の上端面を覆うように電源用電極１１１及びグランド用電極１１２となる表層電極部を形成する。この後、各表層電極部を乾燥してある程度固化させる。
【００５４】
次に、第１溝部の底部に対してレーザー加工を行い、後に凹部１８５となるブレーク溝を形成する。なお、ブレーク溝は、第１溝部の底部及び第２溝部の底部にて開口しかつ製品領域の外形線に沿って配置され、ミシン目状をなしている。詳述すると、ブレーク溝は、外形線に沿って非連続的に配置された複数の穴部によって構成されている。さらに、製品領域の外形線同士が交差する部分（即ち製品領域の角部）に対してレーザー加工を行うことにより、板状積層セラミックコンデンサ１０１において隣接する２つのコンデンサ側面１０６をつなぐ部分に側部面取り加工部１５１を形成するための貫通孔を形成する。
【００５５】
次に、多数個取り用積層体を脱脂し、さらに酸化雰囲気下にて所定温度で所定時間焼成を行う（焼成工程）。このときの焼成温度は、チタン酸バリウムが焼結しうる温度である１３００℃に設定される。その結果、グリーンシート中のチタン酸バリウムが焼結してセラミック焼結体１０４となる。それと同時に、電源用内層電極部中及びグランド用内層電極部中のニッケルが焼結して内層電極１４１，１４２となり、表層電極部中のニッケルが焼結して電極１１１，１１２となる。また、ビア導体ニッケルペースト中のニッケルが焼結してビア導体１３１，１３２となる。
【００５６】
次に、得られたセラミック焼結体１０４が有する各電極１１１，１１２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極１１１，１１２の上に銅めっき層が形成される。そして、多数個取り用積層体をブレーク溝に沿って切断する。その結果、製品領域同士が分割され、複数ピースの板状積層セラミックコンデンサ１０１となる（図４参照）。
【００５７】
また、基板準備工程では、多層配線基板１１を従来周知の手法により作製し、あらかじめ準備しておく。なお、樹脂絶縁層３５上に形成された端子パッド４４上には、第１主面側はんだバンプ４５が形成される。また、樹脂絶縁層３６上に形成されたＢＧＡ用パッド４８上にははんだバンプ４９が形成され、同じく樹脂絶縁層３６上に形成された端子パッド５１上は第２主面側はんだバンプ５２が形成される。
【００５８】
次に、搭載工程を実施する。まず、多層配線基板１１のコンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を載置する。このとき、板状積層セラミックコンデンサ１０１側の電極１１１，１１２と、各第２主面側はんだバンプ５２とを位置合わせするようにする。そして、２３０℃〜２６０℃程度の温度に加熱して各第２主面側はんだバンプ５２をリフローすることにより、各第２主面側はんだバンプ５２と電極１１１，１１２とを接合し、多層配線基板１１側と板状積層セラミックコンデンサ１０１側とを電気的に接続する。さらに、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２に第２主面側アンダーフィル１０７を充填して硬化処理を行い、隙間Ｓ２を樹脂封止する。なお、第２ビルドアップ層３２は、凹凸の少ないソルダーレジスト３８によって覆われているため、第２主面側アンダーフィル１０７はソルダーレジスト３８上をスムーズに流れる。また、コンデンサ側面１０６には凹部１８５や微小な凹凸１５５（図３参照）が形成されている。さらに、側部面取り加工部１５１及び面取り加工部１５２の表面粗さＲａが１．０μｍであるため、側部面取り加工部１５１及び面取り加工部１５２には微小な凹凸１５４（図３参照）が形成される。よって、第２主面側アンダーフィル１０７は、凹部１８５や凹凸１５４，１５５に入り込みやすくなる。その結果、板状積層セラミックコンデンサ１０１と第２主面側アンダーフィル１０７との接合強度が向上する。この時点で、所望構造の半導体搭載装置用基板１０が得られる。
【００５９】
次に、多層配線基板１１のＩＣチップ搭載領域２３にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、各第１主面側はんだバンプ４５とを位置合わせするようにする。そして、１９０℃〜２２０℃程度の温度に加熱して各第１主面側はんだバンプ４５をリフローすることにより、各第１主面側はんだバンプ４５と面接続端子２２とを接合し、多層配線基板１１側とＩＣチップ２１側とを電気的に接続する。さらに、多層配線基板１１の第１主面１２とＩＣチップ２１との隙間Ｓ１に第１主面側アンダーフィル２０を充填して硬化処理を行い、隙間Ｓ１を樹脂封止する。なお、第１ビルドアップ層３１は、凹凸の少ないソルダーレジスト３７によって覆われているため、第１主面側アンダーフィル２０はソルダーレジスト３７上をスムーズに流れる。その結果、図１に示す所望構造の半導体搭載装置１が完成する。
【００６０】
従って、本実施形態によれば以下の効果を得ることができる。
【００６１】
（１）本実施形態の半導体搭載装置１によれば、多層配線基板１１の第１主面１２にＩＣチップ２１が実装されるとともに、多層配線基板１１の第２主面１３に板状積層セラミックコンデンサ１０１が実装されているため、多層配線基板１１が板状積層セラミックコンデンサ１０１とＩＣチップ２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板１４が薄い場合（具体的には、コア基板１４の厚さが０．２ｍｍである場合）に、第１主面１２や第２主面１３にスティフナ（補強材）を貼付したりしなくても、多層配線基板１１の反りを防止できるため、ＩＣチップ２１と多層配線基板１１との接続状態が確実に維持される。しかも、第１主面１２とＩＣチップ２１との隙間Ｓ１を第１主面側アンダーフィル２０で封止し、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２を第２主面側アンダーフィル１０７で封止している。このため、ＩＣチップ２１と多層配線基板１１との接合部（面接続端子２２付近）にかかる応力が第１主面側アンダーフィル２０によって緩和されるとともに、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部（電極１１１，１１２付近）にかかる応力が第２主面側アンダーフィル１０７によって緩和される。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部が破壊されにくくなるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部が破壊されにくくなる。従って、半導体搭載装置用基板１０の信頼性が高くなる。
【００６２】
（２）特開２００７−８０９７６号公報に記載の従来技術では、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。しかし近年では、コンデンサの容量を稼ぐためにチップコンデンサの搭載数が増える傾向にあるため、半導体搭載装置の小型化が困難になる場合がある。そこで本実施形態では、多層配線基板１１の裏面（第２主面１３）に板状積層セラミックコンデンサ１０１を搭載している。この場合、複数のチップコンデンサが１つの板状積層セラミックコンデンサ１０１に集積される形となるため、半導体搭載装置１の小型化が可能となる。
【００６３】
（３）本実施形態では、一般的にアンダーフィルで封止される箇所（隙間Ｓ１）が第１主面側アンダーフィル２０により封止されるのに加え、通常アンダーフィルで封止されない箇所（隙間Ｓ２）も第２主面側アンダーフィル１０７により封止されている。その結果、第２主面側はんだバンプ５２が、第２主面側アンダーフィル１０７によって保護されて外部に露出しなくなるため、第２主面側はんだバンプ５２の耐食性が向上する。
【００６４】
（４）本実施形態では、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分だけでなく、隣接する２つのコンデンサ側面１０６をつなぐ部分にも応力が集中してしまう。
【００６５】
そこで本実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて側部面取り加工部１５１をセラミック焼結体１０４に形成している。このため、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分への応力集中が、面取り加工部１５２を設けることによって緩和される。しかも、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、隣接する２つのコンデンサ側面１０６をつなぐ部分への応力集中が、側部面取り加工部１５１を設けることによって緩和される。その結果、第２主面側アンダーフィル１０７でのクラックの発生を確実に防止できるため、半導体搭載装置用基板１０の信頼性が向上する。
【００６６】
（５）本実施形態では、板状積層セラミックコンデンサ１０１がＩＣチップ搭載領域２３に搭載されたＩＣチップ２１の直下に配置されるとともに、板状積層セラミックコンデンサ１０１とＩＣチップ２１との間に介在するコア基板１４が薄く（０．２ｍｍに）なっている。このため、板状積層セラミックコンデンサ１０１とＩＣチップ２１とをつなぐ配線が短くなり、配線のインダクタンス成分の増加が防止される。従って、板状積層セラミックコンデンサ１０１によるＩＣチップ２１のスイッチングノイズを確実に低減できるとともに、電源電圧の確実な安定化を図ることができる。また、ＩＣチップ２１と板状積層セラミックコンデンサ１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
【００６７】
（６）本実施形態では、ＩＣチップ搭載領域２３が板状積層セラミックコンデンサ１０１の真上の領域内に位置しているため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さい板状積層セラミックコンデンサ１０１によって支持される。よって、上記ＩＣチップ搭載領域２３においては、第１ビルドアップ層３１が変形しにくくなるため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１をより安定的に支持できる。
【００６８】
［第２実施形態］
以下、本発明を具体化した第２実施形態を図面に基づき説明する。ここでは、第１実施形態と相違する部分を中心に説明する。本実施形態では、多層配線基板の構造などが上記第１実施形態とは異なっている。
【００６９】
詳述すると、図７に示されるように、本実施形態の半導体搭載装置２００は、半導体搭載装置用基板２１０と、半導体チップであるＩＣチップ２２１と、第１主面側アンダーフィル２２０とを備えるＰＧＡ（ピングリッドアレイ）である。
【００７０】
半導体搭載装置用基板２１０が備える多層配線基板２１１は、コア基板を有さず、銅からなる導体層２５１とエポキシ樹脂からなる４層の樹脂絶縁層２４３，２４４，２４５，２４６とを交互に積層した構造を有している。各樹脂絶縁層２４３〜２４６には、それぞれビア穴２７１及びビア導体２７２が設けられている。各ビア穴２７１は、円錐台形状をなし、各樹脂絶縁層２４３〜２４６に対してＹＡＧレーザーまたは炭酸ガスレーザーを用いた穴あけ加工を施すことで形成される。各ビア導体２７２は、多層配線基板２１１の第２主面２４２の方向（図７では下方向）に拡径した導体であって、各導体層２５１、端子パッド２３０，２５２及びＰＧＡ用パッド２５３を相互に電気的に接続している。
【００７１】
図７に示されるように、多層配線基板２１１の第１主面２４１上（第４層の樹脂絶縁層２４６の表面上）には、端子パッド２３０がアレイ状に配置されている。さらに、端子パッド２３０の表面上には、第１主面側はんだバンプ２５４が複数配置されている。各第１主面側はんだバンプ２５４には、ＩＣチップ２２１の面接続端子２２２が接続されている。なお、各端子パッド２３０及び各第１主面側はんだバンプ２５４が形成されている領域は、ＩＣチップ２２１を搭載可能なＩＣチップ搭載領域２２３（半導体チップ搭載領域）である。そして、第１主面２４１とＩＣチップ２２１との隙間には、第１主面側アンダーフィル２２０が充填されている。その結果、多層配線基板２１１とＩＣチップ２２１とが、隙間が封止された状態で互いに固定される。
【００７２】
一方、図７に示されるように、多層配線基板２１１の第２主面２４２上（第１層の樹脂絶縁層２４３の下面上）には、ＰＧＡ用パッド２５３及び端子パッド２５２がそれぞれアレイ状に形成されている。また、樹脂絶縁層２４３の下面は、ソルダーレジスト２４７によってほぼ全体的に覆われている。なお、樹脂絶縁層２４６の上面は、ソルダーレジストによって覆われていない。ソルダーレジスト２４７の所定箇所には、ＰＧＡ用パッド２５３を露出させる開口部２４８と、端子パッド２５２を露出させる開口部２４９とが形成されている。なお、各ＰＧＡ用パッド２５３の表面上には、ピン２５５が複数配置されている。そして、各ピン２５５により、半導体搭載装置２００は図示しないマザーボード上に実装される。
【００７３】
また、端子パッド２５２の表面上には、第２主面側はんだバンプ２５６が複数配置されている。各第２主面側はんだバンプ２５６は、板状積層セラミックコンデンサ２６１（板状部品）に電気的に接続されている。なお、各端子パッド２５２及び各第２主面側はんだバンプ２５６が位置する領域は、板状積層セラミックコンデンサ２６１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域２６２（板状部品搭載領域）である。そして、多層配線基板２１１の第２主面２４２と板状積層セラミックコンデンサ２６１との隙間には、第２主面側アンダーフィル２６７が充填されている。その結果、多層配線基板２１１と板状積層セラミックコンデンサ２６１とが、隙間が封止された状態で固定される。
【００７４】
従って、本実施形態によれば、第１主面２４１にＩＣチップ２２１が実装されるとともに、第２主面２４２に板状積層セラミックコンデンサ２６１が実装されているため、多層配線基板２１１が板状積層セラミックコンデンサ２６１とＩＣチップ２２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板を有しない場合であったとしても、多層配線基板２１１の反りが防止されるため、ＩＣチップ２２１と多層配線基板２１１との接続状態が確実に維持される。しかも、ＩＣチップ２２１と多層配線基板２１１との接合部にかかる応力が第１主面側アンダーフィル２２０によって緩和されるとともに、板状積層セラミックコンデンサ２６１と多層配線基板２１１との接合部にかかる応力が第２主面側アンダーフィル２６７によって緩和される。従って、半導体搭載装置用基板２１０の信頼性が高くなる。
【００７５】
なお、本発明の実施形態を以下のように変更してもよい。
【００７６】
・上記第１実施形態の半導体搭載装置１では、第１主面１２とＩＣチップ２１との隙間Ｓ１が第１主面側アンダーフィル２０により封止されるとともに、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２が第２主面側アンダーフィル１０７により封止されていた。しかし、図８の半導体搭載装置４００に示されるように、多層配線基板１１とＩＣチップ２１とを異方導電性シート４０１を介して接続するようにしてもよい。なお、異方導電性シート４０１は、熱可塑性樹脂（例えばエポキシ樹脂）からなるバインダ中にフィラーである銀粒子（導電体）を含んだ組成を有している。また、異方導電性シート４０１は、端子パッド４４（図１参照）と面接続端子２２（図１参照）とを電気的に接続する導体部を有している。導体部は、異方導電性シート４０１を厚さ方向に加圧した際に内部の銀粒子がシート厚さ方向に連続的に繋がることにより形成される。このようにすれば、多層配線基板１１との接続が比較的困難なＩＣチップ２１を異方導電性シート４０１を用いて容易に接続できるため、信頼性の高い半導体搭載装置４００を得ることができる。
【００７７】
・上記実施形態では、多層配線基板１１に板状積層セラミックコンデンサ１０１を実装した後、ＩＣチップ２１を実装していたが、板状積層セラミックコンデンサ１０１とＩＣチップ２１とを同時に実装してもよい。このようにした場合、板状積層セラミックコンデンサ１０１及びＩＣチップ２１を実装した後の冷却時において、第２ビルドアップ層３２は、板状積層セラミックコンデンサ１０１があるために殆ど収縮することはない。また、第１ビルドアップ層３１も、ＩＣチップ２１があるために殆ど収縮することはない。よって、多層配線基板１１は、第１主面１２側にも第２主面１３側にも反りにくくなる。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部の破壊がより確実に防止されるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部の破壊がより確実に防止される。従って、半導体搭載装置用基板１０の信頼性がよりいっそう高くなる。
【００７８】
・上記第１実施形態の半導体搭載装置１は、ＩＣチップ搭載領域２３にＩＣチップ２１を表面実装するとともに、コンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を表面実装することにより構成されていた。しかし、図９に示されるように、板状積層セラミックコンデンサ１０１が搭載されたセラミック製のインターポーザ３０２をインターポーザ搭載領域３０３（板状部品搭載領域）に表面実装することにより、半導体搭載装置３００を構成してもよい。即ち、インターポーザ３０２を『板状部品』として用いてもよい。
【００７９】
・上記実施形態では、第１主面側アンダーフィル２０，２２０及び第２主面側アンダーフィル１０７，２６７が、互いに熱膨張係数が同じ材料によって形成されていたが、異なる材料によって形成してもよい。
【００８０】
・上記実施形態の側部面取り加工部１５１及び面取り加工部１５２，１５３は、平面状の面取り加工部であったが、曲面状の面取り加工部であってもよい。このようにすれば、面取り加工部に「角」が存在しなくなるので、応力集中をより確実に緩和することができる。しかし、曲面状の面取り加工部を高精度に形成することは困難であるため、面取り加工部は上記実施形態のように平面状であることが好ましい。
【００８１】
・上記実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて、側部面取り加工部１５１や面取り加工部１５３が形成されていた。しかし、側部面取り加工部１５１及び面取り加工部１５３の少なくとも一方を省略してもよい。なお、この場合、応力が集中しやすい側部面取り加工部１５１を省略するよりも、応力集中がない面取り加工部１５３を省略する方が好ましい。
【００８２】
・上記第１実施形態では、樹脂絶縁層３５の上面がソルダーレジスト３７によって覆われるとともに、樹脂絶縁層３６の下面がソルダーレジスト３８によって覆われていたが、ソルダーレジスト３７は省略されていてもよい。
【００８３】
・上記実施形態の板状積層セラミックコンデンサ１０１では、コンデンサ第１主面１０２側のみに表層電極（電極１１１，１１２）が形成されていたが、これに限定されるものではない。例えば、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の両方に表層電極が形成された板状積層セラミックコンデンサであってもよい。
【００８４】
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００８５】
（１）上記手段１において、前記板状部品は、板状セラミックコンデンサであることを特徴とする半導体搭載装置用基板。
【００８６】
（２）技術的思想（１）において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、前記板状セラミックコンデンサにおける前記面取り加工部の表面粗さＲａは、０．５μｍ以上であることを特徴とする半導体搭載装置用基板。
【００８７】
（３）上記手段１において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有しており、前記第２主面側アンダーフィルを構成するフィレットは、前記部品側面の面方向に沿って前記部品第２主面側に延びており、前記フィレットが延びる長さは、前記板状部品の厚さの半分以上であることを特徴とする半導体搭載装置用基板。
【００８８】
（４）上記手段１において、前記多層配線基板は、コア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であることを特徴とする半導体搭載装置用基板。
【００８９】
（５）上記手段１において、前記多層配線基板は、コア基板を有さないコアレス配線基板であることを特徴とする半導体搭載装置用基板。
【００９０】
（６）上記手段１において、前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きく、前記第２主面側アンダーフィルの熱膨張係数は、前記第１主面側アンダーフィルの熱膨張係数よりも小さいことを特徴とする半導体搭載装置用基板。
【００９１】
（７）第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップが異方導電性シートを介して実装されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板。
【符号の説明】
【００９２】
１，２００，３００…半導体搭載装置
１０，２１０…半導体搭載装置用基板
１１，２１１…多層配線基板
１２，２４１…第１主面
１３，２４２…第２主面
２０，２２０…第１主面側アンダーフィル
２１，２２１…半導体チップとしてのＩＣチップ
２３，２２３…半導体チップ搭載領域としてのＩＣチップ搭載領域
４５，２５４…第１主面側はんだバンプ
５２，２５６…第２主面側はんだバンプ
５３，２６２…板状部品搭載領域としてのコンデンサ搭載領域
１０７，２６７…第２主面側アンダーフィル
１０１，２６１…板状部品としての板状積層セラミックコンデンサ
１０２…部品第１主面としてのコンデンサ第１主面
１０３…部品第２主面としてのコンデンサ第２主面
１０５…誘電体
１０６…部品側面としてのコンデンサ側面
１３１…ビア導体としての電源用ビア導体
１３２…ビア導体としてのグランド用ビア導体
１４１…内層電極としての電源用内層電極
１４２…内層電極としてのグランド用内層電極
１５２…面取り加工部
３０２…板状部品としてのインターポーザ
３０３…板状部品搭載領域としてのインターポーザ搭載領域
Ｓ１…（第１主面と半導体チップとの）隙間
Ｓ２…（第２主面と板状部品との）隙間
【特許請求の範囲】
【請求項１】
第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、
前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、
前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、
前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されている
ことを特徴とする半導体搭載装置用基板。
【請求項２】
前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、
前記第２主面側アンダーフィルが、前記面取り加工部を被覆している
ことを特徴とする請求項１に記載の半導体搭載装置用基板。
【請求項３】
前記第２主面側アンダーフィルの広がり面積は、前記第１主面側アンダーフィルの広がり面積よりも大きいことを特徴とする請求項１または２に記載の半導体搭載装置用基板。
【請求項４】
前記板状部品搭載領域の面積は、前記半導体チップ搭載領域の面積よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体搭載装置用基板。
【請求項５】
前記半導体チップ搭載領域内には、前記半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、
前記複数の第２主面側はんだバンプの高さは、前記複数の第１主面側はんだバンプの高さよりも大きく、
前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きい
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。
【請求項６】
前記板状部品は、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、前記複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置。
【請求項１】
第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、
前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、
前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、
前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されている
ことを特徴とする半導体搭載装置用基板。
【請求項２】
前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、
前記第２主面側アンダーフィルが、前記面取り加工部を被覆している
ことを特徴とする請求項１に記載の半導体搭載装置用基板。
【請求項３】
前記第２主面側アンダーフィルの広がり面積は、前記第１主面側アンダーフィルの広がり面積よりも大きいことを特徴とする請求項１または２に記載の半導体搭載装置用基板。
【請求項４】
前記板状部品搭載領域の面積は、前記半導体チップ搭載領域の面積よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体搭載装置用基板。
【請求項５】
前記半導体チップ搭載領域内には、前記半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、
前記複数の第２主面側はんだバンプの高さは、前記複数の第１主面側はんだバンプの高さよりも大きく、
前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きい
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。
【請求項６】
前記板状部品は、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、前記複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−７４５０５（Ｐ２０１２−７４５０５Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１７６３６（Ｐ２０１０−２１７６３６）
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００４５４７）日本特殊陶業株式会社 (2,912)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００４５４７）日本特殊陶業株式会社 (2,912)
【Ｆターム（参考）】
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