半導体装置およびその端子間短絡検出方法
【課題】 従来の半導体装置では、隣接する端子間の短絡を検出するために、該端子間に未接続端子を配置したり、隣接する端子間毎に短絡検出回路を設けていたので、半導体装置の小型化が阻害されたり回路構成が複雑になったりしていた。
【解決手段】 複数の端子１１ａ・１１ｂ・１１ｃからなる端子群１１を有する半導体素子１０と、該半導体素子と前記端子群を介して接続される基板２０とを備えた半導体装置１であって、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線３１を配置し、該短絡検出用配線は検出回路３３に接続され、前記短絡検出用配線は接地電位に接続されており、前記検出回路は短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
【解決手段】 複数の端子１１ａ・１１ｂ・１１ｃからなる端子群１１を有する半導体素子１０と、該半導体素子と前記端子群を介して接続される基板２０とを備えた半導体装置１であって、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線３１を配置し、該短絡検出用配線は検出回路３３に接続され、前記短絡検出用配線は接地電位に接続されており、前記検出回路は短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置およびその端子間短絡検出方法に関する。
【背景技術】
【０００２】
近年、半導体素子を基板に実装して構成される半導体装置の小型化が進んでいるが、半導体装置の小型化が進むにつれて、半導体素子としてＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の需要が増大するとともに、これらのＣＳＰやＢＧＡにおけるボール端子間ピッチの狭ピッチ化が進んでいる。また、リードピン端子タイプの半導体素子においても、リードピン端子の狭ピッチ化が進んでいる。
このように、ボール端子間ピッチやリードピン端子間ピッチが狭くなるのにつれて、端子間に短絡が生じる恐れが増加するため、隣接する端子間に短絡が生じた場合でも半導体装置に重大な故障が発生しないように、各ボール端子やリードピン端子の配置を考慮して半導体素子の設計を行っている。
【０００３】
また、前述のＣＳＰやＢＧＡに構成される半導体素子１１０の場合、図１３に示すように、短絡が生じると半導体装置に重大な故障が発生する等といったように、短絡が生じると好ましくない端子間（例えば信号系端子１１１と電源系端子１１２との間）に未接続端子１１３を配置して、両端子１１１・１１２を分離し、該両端子１１１・１１２間が短絡しないように構成することも行われる。
さらに、特許文献１に示すように、半導体素子内部に、該半導体素子の各端子間に接続される短絡検出回路を設けて、隣接する端子間の短絡の有無を判断するように構成した半導体装置もある。
【特許文献１】特開２００１−６６３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前述のように、短絡が生じると好ましくない端子間に未接続端子１１３を配置した構成では、例えば図１３に示すように、信号系端子１１１の５端子と、電源系端子１１２の５端子とを分離するのに、未接続端子１１３が５端子必要となってしまうといったように、半導体素子１１０に必要な端子数が増大してしまって、半導体装置の小型化を阻害する要因となってしまう。
また、特許文献１のように、隣接する端子間にそれぞれ短絡検出回路を設けた場合、特にＣＳＰやＢＧＡでは、ある端子に隣接する端子の数が多くなるので（最大で８本）、端子間に接続される短絡検出回路の数が多くなって回路構成が複雑になったり、故障モード影響解析（ＦＭＥＡ；Ｆａｉｌｕｒｅ Ｍｏｄｅ ａｎｄ Ｅｆｆｅｃｔ Ａｎａｌｙｓｉｓ）を考慮する必要があったりする。
そこで、本発明においては、半導体装置の小型化を阻害することなく、かつ回路構成を複雑にすることなく、隣接する端子間の短絡を検出することができる半導体装置およびその端子間短絡検出方法を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決する半導体装置およびその端子間短絡検出方法は、以下の特徴を有する。
即ち、請求項１記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置であって、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置した。
これにより、一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【０００６】
また、請求項２記載の如く、前記短絡検出用配線は短絡検出用の検出回路に接続され、該短絡検出用配線および検出回路の何れか一方を前記半導体素子に設け、何れか他方を前記基板に設けた。
これにより、短絡検出用配線および検出回路を、基板および半導体素子へ分散して配置することができ、半導体装置を全体的に小型化することができる。
【０００７】
また、請求項３記載の如く、前記短絡検出用配線は短絡検出用の検出回路に接続され、該短絡検出用配線および検出回路の両方を、前記半導体素子または基板に設けた。
これにより、例えば短絡検出用配線と検出回路とを別々の部材に設けた場合のように、短絡検出用配線と検出回路との間で断線が発生する等といったような不具合が生じることがなく信頼性の高い短絡検出機能を発揮することができる。
【０００８】
また、請求項４記載の如く、前記短絡検出用配線は接地電位に接続されており、前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路にて確実に短絡の有無を検出することが可能となり、半導体装置の小型化を阻害することもない。
【０００９】
また、請求項５記載の如く、前記短絡検出用配線には、電流源から微少電流が印加されており、前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、短絡が発生した端子が接地電位にある端子であったとしても、端子間の短絡を適切に検出することが可能となる。
【００１０】
また、請求項６記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、前記短絡検出用配線を接地電圧に接続し、該短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路で構成することが可能な一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【００１１】
また、請求項７記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、前記短絡検出用配線に、電流源から微少電流を印加して、該短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路で構成することが可能な一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
また、短絡が発生した端子が接地電位にある端子であったとしても、端子間の短絡を適切に検出することができる。
【発明の効果】
【００１２】
本発明によれば、一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１４】
図１および図２に示す半導体装置１は、複数の第１類端子１１ａ、複数の第２類端子１１ｂ、および複数の第３類端子１１ｃからなる端子群１１を有する半導体素子１０と、該半導体素子１０と前記端子群１１を介して接続される基板２０とを備えている。
前記端子群１１は半導体素子１０の実装面１０ａに配置されており、例えば、該端子群１１における複数の第１類端子１１ａは信号系端子として用いられ、第２類端子１１ｂは電源系端子として用いられ、第３類端子はその他の用途の端子として用いられる。
ここで、前記半導体素子１０は、半導体チップを樹脂モールドしたものをいう。
【００１５】
本例の半導体装置１の場合、例えば、互いに短絡すると重大な故障を引き起こす等、短絡すると好ましくないと考えられる、第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出するようにしており、隣接する第１類端子１１ａと第２類端子１１ｂとの間に、短絡検出用配線３１を配置している。
【００１６】
短絡検出用配線３１の一端側は検出用抵抗３２を介して接地電位に接続され、他端側は検出回路３３を介して接地電位に接続されている。
前記短絡検出用配線３１、検出用抵抗３２、および検出回路３３は、基板２０側に形成されている。
【００１７】
図３に示すように、例えば短絡検出用配線３１は、基板２０の最上層に形成される絶縁層である保護膜層２１の上層に形成されている。該保護膜層２１の下層には導電層であるパターン層２２が形成されており、該パターン層２２は、前記検出用抵抗３２および検出回路３３と接続される検出用パターン２２ａと接続されている。そして、該検出用パターＭ２２ａと前記短絡検出用配線３１とが、適宜箇所にて電気的に接続されている。
【００１８】
また、図４に示すように、前記検出用パターン２２ａを第１類端子１１ａと第２類端子１１ｂとの間に配線し、該検出用パターン２２ａ形成部分の保護膜層２１を除去して、該検出用パターン２２ａを露出させることで、検出用パターン２２ａを直接短絡検出用配線３１として用いることもできる。
【００１９】
図５に示すように、前記検出回路３３は、例えばコンパレータ３３ａにて構成されている。コンパレータ３３ａは、短絡検出用配線３１の電位が、予め設定されている閾値ｔｈよりも高いか低いかを判断して出力するものであり、短絡検出用配線３１の電位が閾値ｔｈよりも低ければ第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じていない正常状態であるとの判断が行われ、短絡検出用配線３１の電位が閾値ｔｈよりも高ければ第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じている状態であるとの判断が行われる。
【００２０】
つまり、短絡検出用配線３１は検出用抵抗３２を介して接地されているため、第１類端子１１ａと第２類端子１１ｂとが短絡していない正常時においては、該短絡検出用配線３１の電位は接地電位（０Ｖ）に固定されている。
一方、図６に示すように、隣接する第１類端子１１ａと第２類端子１１ｂとが短絡した状態となると、短絡した第１類端子１１ａ、第２類端子１１ｂおよび短絡検出用配線３１がともに短絡した状態となり、短絡検出用配線３１の電位は短絡した端子の電位（接地電位よりも高い）となる。
【００２１】
そして、コンパレータ３３ａの閾値ｔｈは、接地電位よりも僅かに高い電位に設定されている。ここで、閾値ｔｈとして設定される「接地電位よりも僅かに高い電位」とは、接地電位よりも高い電位であって、かつ短絡検出用配線３１の電位が接地電位となっている正常状態のときに、ノイズ等の影響により短絡が生じていると誤った判断を行わない程度のできるだけ低い電位のことをいう。
【００２２】
従って、第１類端子１１ａと第２類端子１１ｂとの間で短絡が生じていないときには、短絡検出用配線３１の電位はコンパレータ３３ａの閾値ｔｈよりも低い接地電位を示し、該コンパレータ３３ａからは短絡が生じていない正常状態である旨を示す信号が出力され、第１類端子１１ａと第２類端子１１ｂとの間で短絡が生じているときには、短絡検出用配線３１の電位はコンパレータ３３ａの閾値ｔｈよりも高い短絡した端子の電位を示し、該コンパレータ３３ａからは短絡が生じている状態である旨を示す信号が出力されることとなる。
【００２３】
このように、半導体装置１に設けた短絡を検出するための検出回路３３により、短絡検出用配線３１の電位変化を検出することで、隣接する第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じているか否かをの判断を行うことが可能となっている。
特に、短絡検出用配線３１は、半導体素子１０の実装面１０ａに配置される複数の第１類端子１１ａと複数の第２類端子１１ｂとの境界部分、すなわち隣接する各第１類端子１１ａと各第２類端子１１ｂとの間に連続的に配線されているので、一つの検出回路３３にて、全ての隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出することが可能となっている。
また、半導体素子１０の実装面１０ａに未接続端子等の余分な端子を配置する必要もないので、半導体素子１０の面積を小さくすることができ、半導体装置１を小型化することが可能である。
【００２４】
また、半導体装置１には、複数の短絡検出用配線３１および検出回路３３を設けて、隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡、および隣接する第２類端子１１ａと第３類端子１１ｂとの間の短絡を検出する等といったように、複数系統の短絡検出回路を構成することもできる。
この場合でも、短絡検出回路の系統数に応じた極少数（本例の場合２つ）の検出回路３３を設けるだけでよいので、半導体装置１を小型化することができる。
さらに、検出回路３３は、接地された短絡検出用配線３１の電位変化をコンパレータ３３ａにより検出して短絡の有無を判断するようにしているので、簡単な回路にて確実に短絡の有無を検出することが可能となっており、半導体装置１の小型化を阻害することもない。
【００２５】
また、図７、図８に示すように、前記短絡検出用配線３１は半導体素子１０側に設けることもできる。
この場合、図９に示すように、短絡検出用配線３１は、半導体素子１０の実装面１０ａを構成する保護膜１０ｂの表面上に形成し、該短絡検出用配線３１と半導体素子１０内部の配線層１０ｃとをコンタクト部１０ｄにて接続する。
同様に、前記検出回路３３も半導体素子１０内部に形成することができる。
【００２６】
このように、短絡検出用配線３１および検出回路３３を、共に半導体素子１０内または基板２０内に設けているので、例えば短絡検出用配線３１と検出回路３３とを別々の部材に設けた場合のように、短絡検出用配線３１と検出回路３３との間で断線が発生する等といったような不具合が生じることがなく信頼性の高い短絡検出機能を発揮することができる。
【００２７】
このように、短絡検出用配線３１および検出回路３３を半導体素子１０側に設けた場合でも、半導体素子１０内部に一つの検出回路３３を設けるだけで、全ての隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出することができるため、半導体素子１０が大型化することはなく、半導体装置１の小型化を阻害することはない。
【００２８】
さらに、短絡検出用配線３１および検出回路３３は、その一方を基板２０側へ設けて、他方を半導体素子１０側へ設けることも可能である。
この場合、基板２０側へ設けられる短絡検出用配線３１または検出回路３３と、半導体素子１０側へ設けられる検出回路３３または短絡検出用配線３１とは、半導体素子１０の基板２０への実装時に、前記第３類端子１１ｃ等を介して電気的に接続することができる。
このように、短絡検出用配線３１および検出回路３３の一方を基板２０側へ設けて、他方を半導体素子１０側へ設けることで、短絡検出用の配線・回路を基板２０および半導体素子１０へ分散して配置することができ、半導体装置１を全体的に小型化することができる。
【００２９】
また、短絡検出用配線３１は、前述のように複数の第１類端子１１ａと複数の第２類端子１１ｂとの境界部分に設けるだけでなく、図１０に示すように短絡検出用配線をマトリクス状に配線して、端子群１１を構成する全ての隣接する端子間に短絡検出用配線３１が配置されるようにすることもできる。
また、短絡検出用配線３１は、全ての端子間に配線せずに、適宜必要な箇所のみに配線することも可能である。
このように、短絡検出用配線３１を適宜必要な箇所に配線する場合も、該短絡検出用配線３１は基板２０側または半導体素子１０側の何れにも配線することができる。
【００３０】
また、前記図５に示した、短絡検出用配線３１を接地電位に固定し、該短絡検出用配線３１の電位変化をコンパレータ３３ａにて検出するように構成した半導体装置１では、短絡した端子が接地電位を有する端子であった場合、その短絡を検出することができない。
しかし、半導体装置１を次のように構成することで、接地電位を有する端子の短絡も検出することが可能となる。
【００３１】
すなわち、図１１に示すように、短絡検出用配線３１の一端側を、検出用抵抗３２を介して接地電位に接続するとともに、他端側に電流源３５を接続して、該短絡検出用配線３１に、例えば数μＡ〜数十μＡ程度の微少電流を流すように構成しておき、検出回路３３にて短絡検出用配線３１の電位変化を検出することで、端子間の短絡の有無を判断することができる。
【００３２】
この場合、電流源３５から短絡検出用配線３１へ印加される電圧は、短絡を検出する対象となっている端子（本例の場合第１類端子１１ａおよび第２類端子１１ｂ）が有する電圧よりも大きな電圧となっている。
また、検出回路３３におけるコンパレータ３３ａに設定される閾値ｔｈは、電流源３５と抵抗３２との積で求められる電圧と、各端子の最大電圧との間の電圧値に設定されている。
【００３３】
そして、コンパレータ３３ａに入力される電圧値が閾値ｔｈよりも高ければ正常状態である旨を示す信号が出力され、入力される電圧値が閾値ｔｈよりも低ければ短絡が生じている状態である旨を示す信号が出力されるように構成している。
これにより、端子間に短絡が生じていない正常状態のときは、コンパレータ３３ａには閾値ｔｈよりも高い電流源３５の電圧が入力されて、検出回路３３からは正常状態である旨の信号が出力され、端子間に短絡が生じているときは、コンパレータ３３ａには閾値ｔｈよりも低い短絡している端子の電圧が入力されて、検出回路３３からは短絡が生じている旨の信号が出力されることとなる。
短絡が発生した端子が接地電位にある端子であったとしても、コンパレータ３３ａには閾値ｔｈよりも低い電圧値が入力されるので、端子間の短絡を適切に検出することが可能となっている。
【００３４】
また、短絡検出用配線３１および検出回路３３による短絡検出機能は、ＣＳＰやＢＧＡのようにボール端子を備えた半導体装置のみでなく、リードピン端子を備えた半導体素子により構成される半導体装置に対しても適用することができる。
例えば、図１２に示す半導体装置１においては、リードピン端子５１を備えた半導体素子５０が基板２０に実装されており、該半導体素子５０の隣接する各リードピン端子５１間に、それぞれ短絡検出用配線３１が配線されている。
この場合も、図２等に示した半導体装置１の場合と同様に、短絡検出用配線３１の一端側は検出用抵抗３２を介して接地電位に接続され、他端側は検出回路３３を介して接地電位に接続されている。
【００３５】
このように、リードピン端子５１を備えた半導体素子５０の場合においても、ボール端子を備えたＣＳＰやＢＧＡの場合と同様に、隣接する端子間の短絡を検出することが可能である。
これにより、リードピン端子５１間のピッチが狭い場合でも半導体装置１の信頼性を確保することができ、該半導体装置１の小型化を図ることが可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる、短絡検出用配線および検出回路を備えた半導体装置を示す斜視図である。
【図２】同じく半導体装置を示す底面図である。
【図３】短絡検出用配線を基板の保護膜上に形成した半導体装置を示す側面断面図である。
【図４】基板のパターン層を短絡検出用配線として用いた半導体装置を示す側面断面図である。
【図５】検出回路をコンパレータにて構成した半導体装置を示す底面図である。
【図６】隣接する端子間に短絡が生じている状態を示す底面図である。
【図７】短絡検出用配線が形成された半導体素子を示す底面図である。
【図８】半導体素子側に短絡検出用配線を形成した半導体装置を示す側面図である。
【図９】短絡検出用配線が形成された半導体素子を示す側面断面図である。
【図１０】短絡検出用配線を全ての隣接端子間にマトリクス状に配置した半導体装置を示す底面図である。
【図１１】短絡検出用配線に電流源からの微少電流を印加して、短絡検出用配線の電位変化により端子間の短絡の有無を判断するように構成した半導体装置を示す底面図である。
【図１２】リードピン端子を備えた半導体素子の、隣接する各リードピン端子間に、それぞれ短絡検出用配線を配線した半導体装置を示す平面図である。
【図１３】信号系端子と電源系端子との間に未接続端子を配置した従来の半導体装置を示す底面図である。
【符号の説明】
【００３７】
１ 半導体装置
１０ 半導体素子
１０ａ 実装面
１１ 端子群
１１ａ 第１類端子
１１ｂ 第２類端子
１１ｃ 第３類端子
２０ 基板
３１ 短絡検出用配線
３２ 検出用抵抗
３３ 検出回路
３３ａ コンパレータ
【技術分野】
【０００１】
本発明は、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置およびその端子間短絡検出方法に関する。
【背景技術】
【０００２】
近年、半導体素子を基板に実装して構成される半導体装置の小型化が進んでいるが、半導体装置の小型化が進むにつれて、半導体素子としてＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の需要が増大するとともに、これらのＣＳＰやＢＧＡにおけるボール端子間ピッチの狭ピッチ化が進んでいる。また、リードピン端子タイプの半導体素子においても、リードピン端子の狭ピッチ化が進んでいる。
このように、ボール端子間ピッチやリードピン端子間ピッチが狭くなるのにつれて、端子間に短絡が生じる恐れが増加するため、隣接する端子間に短絡が生じた場合でも半導体装置に重大な故障が発生しないように、各ボール端子やリードピン端子の配置を考慮して半導体素子の設計を行っている。
【０００３】
また、前述のＣＳＰやＢＧＡに構成される半導体素子１１０の場合、図１３に示すように、短絡が生じると半導体装置に重大な故障が発生する等といったように、短絡が生じると好ましくない端子間（例えば信号系端子１１１と電源系端子１１２との間）に未接続端子１１３を配置して、両端子１１１・１１２を分離し、該両端子１１１・１１２間が短絡しないように構成することも行われる。
さらに、特許文献１に示すように、半導体素子内部に、該半導体素子の各端子間に接続される短絡検出回路を設けて、隣接する端子間の短絡の有無を判断するように構成した半導体装置もある。
【特許文献１】特開２００１−６６３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前述のように、短絡が生じると好ましくない端子間に未接続端子１１３を配置した構成では、例えば図１３に示すように、信号系端子１１１の５端子と、電源系端子１１２の５端子とを分離するのに、未接続端子１１３が５端子必要となってしまうといったように、半導体素子１１０に必要な端子数が増大してしまって、半導体装置の小型化を阻害する要因となってしまう。
また、特許文献１のように、隣接する端子間にそれぞれ短絡検出回路を設けた場合、特にＣＳＰやＢＧＡでは、ある端子に隣接する端子の数が多くなるので（最大で８本）、端子間に接続される短絡検出回路の数が多くなって回路構成が複雑になったり、故障モード影響解析（ＦＭＥＡ；Ｆａｉｌｕｒｅ Ｍｏｄｅ ａｎｄ Ｅｆｆｅｃｔ Ａｎａｌｙｓｉｓ）を考慮する必要があったりする。
そこで、本発明においては、半導体装置の小型化を阻害することなく、かつ回路構成を複雑にすることなく、隣接する端子間の短絡を検出することができる半導体装置およびその端子間短絡検出方法を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決する半導体装置およびその端子間短絡検出方法は、以下の特徴を有する。
即ち、請求項１記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置であって、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置した。
これにより、一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【０００６】
また、請求項２記載の如く、前記短絡検出用配線は短絡検出用の検出回路に接続され、該短絡検出用配線および検出回路の何れか一方を前記半導体素子に設け、何れか他方を前記基板に設けた。
これにより、短絡検出用配線および検出回路を、基板および半導体素子へ分散して配置することができ、半導体装置を全体的に小型化することができる。
【０００７】
また、請求項３記載の如く、前記短絡検出用配線は短絡検出用の検出回路に接続され、該短絡検出用配線および検出回路の両方を、前記半導体素子または基板に設けた。
これにより、例えば短絡検出用配線と検出回路とを別々の部材に設けた場合のように、短絡検出用配線と検出回路との間で断線が発生する等といったような不具合が生じることがなく信頼性の高い短絡検出機能を発揮することができる。
【０００８】
また、請求項４記載の如く、前記短絡検出用配線は接地電位に接続されており、前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路にて確実に短絡の有無を検出することが可能となり、半導体装置の小型化を阻害することもない。
【０００９】
また、請求項５記載の如く、前記短絡検出用配線には、電流源から微少電流が印加されており、前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、短絡が発生した端子が接地電位にある端子であったとしても、端子間の短絡を適切に検出することが可能となる。
【００１０】
また、請求項６記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、前記短絡検出用配線を接地電圧に接続し、該短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路で構成することが可能な一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【００１１】
また、請求項７記載の如く、複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、前記短絡検出用配線に、電流源から微少電流を印加して、該短絡検出用配線の電位変化により端子間の短絡の有無を判断する。
これにより、簡単な回路で構成することが可能な一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
また、短絡が発生した端子が接地電位にある端子であったとしても、端子間の短絡を適切に検出することができる。
【発明の効果】
【００１２】
本発明によれば、一つまたは少数の検出回路にて、複数の隣接する端子間の短絡を検出することが可能となり、半導体素子に未接続端子等の余分な端子を配置する必要もないので、半導体素子の面積を小さくすることができ、半導体装置を小型化することが可能となる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１４】
図１および図２に示す半導体装置１は、複数の第１類端子１１ａ、複数の第２類端子１１ｂ、および複数の第３類端子１１ｃからなる端子群１１を有する半導体素子１０と、該半導体素子１０と前記端子群１１を介して接続される基板２０とを備えている。
前記端子群１１は半導体素子１０の実装面１０ａに配置されており、例えば、該端子群１１における複数の第１類端子１１ａは信号系端子として用いられ、第２類端子１１ｂは電源系端子として用いられ、第３類端子はその他の用途の端子として用いられる。
ここで、前記半導体素子１０は、半導体チップを樹脂モールドしたものをいう。
【００１５】
本例の半導体装置１の場合、例えば、互いに短絡すると重大な故障を引き起こす等、短絡すると好ましくないと考えられる、第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出するようにしており、隣接する第１類端子１１ａと第２類端子１１ｂとの間に、短絡検出用配線３１を配置している。
【００１６】
短絡検出用配線３１の一端側は検出用抵抗３２を介して接地電位に接続され、他端側は検出回路３３を介して接地電位に接続されている。
前記短絡検出用配線３１、検出用抵抗３２、および検出回路３３は、基板２０側に形成されている。
【００１７】
図３に示すように、例えば短絡検出用配線３１は、基板２０の最上層に形成される絶縁層である保護膜層２１の上層に形成されている。該保護膜層２１の下層には導電層であるパターン層２２が形成されており、該パターン層２２は、前記検出用抵抗３２および検出回路３３と接続される検出用パターン２２ａと接続されている。そして、該検出用パターＭ２２ａと前記短絡検出用配線３１とが、適宜箇所にて電気的に接続されている。
【００１８】
また、図４に示すように、前記検出用パターン２２ａを第１類端子１１ａと第２類端子１１ｂとの間に配線し、該検出用パターン２２ａ形成部分の保護膜層２１を除去して、該検出用パターン２２ａを露出させることで、検出用パターン２２ａを直接短絡検出用配線３１として用いることもできる。
【００１９】
図５に示すように、前記検出回路３３は、例えばコンパレータ３３ａにて構成されている。コンパレータ３３ａは、短絡検出用配線３１の電位が、予め設定されている閾値ｔｈよりも高いか低いかを判断して出力するものであり、短絡検出用配線３１の電位が閾値ｔｈよりも低ければ第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じていない正常状態であるとの判断が行われ、短絡検出用配線３１の電位が閾値ｔｈよりも高ければ第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じている状態であるとの判断が行われる。
【００２０】
つまり、短絡検出用配線３１は検出用抵抗３２を介して接地されているため、第１類端子１１ａと第２類端子１１ｂとが短絡していない正常時においては、該短絡検出用配線３１の電位は接地電位（０Ｖ）に固定されている。
一方、図６に示すように、隣接する第１類端子１１ａと第２類端子１１ｂとが短絡した状態となると、短絡した第１類端子１１ａ、第２類端子１１ｂおよび短絡検出用配線３１がともに短絡した状態となり、短絡検出用配線３１の電位は短絡した端子の電位（接地電位よりも高い）となる。
【００２１】
そして、コンパレータ３３ａの閾値ｔｈは、接地電位よりも僅かに高い電位に設定されている。ここで、閾値ｔｈとして設定される「接地電位よりも僅かに高い電位」とは、接地電位よりも高い電位であって、かつ短絡検出用配線３１の電位が接地電位となっている正常状態のときに、ノイズ等の影響により短絡が生じていると誤った判断を行わない程度のできるだけ低い電位のことをいう。
【００２２】
従って、第１類端子１１ａと第２類端子１１ｂとの間で短絡が生じていないときには、短絡検出用配線３１の電位はコンパレータ３３ａの閾値ｔｈよりも低い接地電位を示し、該コンパレータ３３ａからは短絡が生じていない正常状態である旨を示す信号が出力され、第１類端子１１ａと第２類端子１１ｂとの間で短絡が生じているときには、短絡検出用配線３１の電位はコンパレータ３３ａの閾値ｔｈよりも高い短絡した端子の電位を示し、該コンパレータ３３ａからは短絡が生じている状態である旨を示す信号が出力されることとなる。
【００２３】
このように、半導体装置１に設けた短絡を検出するための検出回路３３により、短絡検出用配線３１の電位変化を検出することで、隣接する第１類端子１１ａと第２類端子１１ｂとの間に短絡が生じているか否かをの判断を行うことが可能となっている。
特に、短絡検出用配線３１は、半導体素子１０の実装面１０ａに配置される複数の第１類端子１１ａと複数の第２類端子１１ｂとの境界部分、すなわち隣接する各第１類端子１１ａと各第２類端子１１ｂとの間に連続的に配線されているので、一つの検出回路３３にて、全ての隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出することが可能となっている。
また、半導体素子１０の実装面１０ａに未接続端子等の余分な端子を配置する必要もないので、半導体素子１０の面積を小さくすることができ、半導体装置１を小型化することが可能である。
【００２４】
また、半導体装置１には、複数の短絡検出用配線３１および検出回路３３を設けて、隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡、および隣接する第２類端子１１ａと第３類端子１１ｂとの間の短絡を検出する等といったように、複数系統の短絡検出回路を構成することもできる。
この場合でも、短絡検出回路の系統数に応じた極少数（本例の場合２つ）の検出回路３３を設けるだけでよいので、半導体装置１を小型化することができる。
さらに、検出回路３３は、接地された短絡検出用配線３１の電位変化をコンパレータ３３ａにより検出して短絡の有無を判断するようにしているので、簡単な回路にて確実に短絡の有無を検出することが可能となっており、半導体装置１の小型化を阻害することもない。
【００２５】
また、図７、図８に示すように、前記短絡検出用配線３１は半導体素子１０側に設けることもできる。
この場合、図９に示すように、短絡検出用配線３１は、半導体素子１０の実装面１０ａを構成する保護膜１０ｂの表面上に形成し、該短絡検出用配線３１と半導体素子１０内部の配線層１０ｃとをコンタクト部１０ｄにて接続する。
同様に、前記検出回路３３も半導体素子１０内部に形成することができる。
【００２６】
このように、短絡検出用配線３１および検出回路３３を、共に半導体素子１０内または基板２０内に設けているので、例えば短絡検出用配線３１と検出回路３３とを別々の部材に設けた場合のように、短絡検出用配線３１と検出回路３３との間で断線が発生する等といったような不具合が生じることがなく信頼性の高い短絡検出機能を発揮することができる。
【００２７】
このように、短絡検出用配線３１および検出回路３３を半導体素子１０側に設けた場合でも、半導体素子１０内部に一つの検出回路３３を設けるだけで、全ての隣接する第１類端子１１ａと第２類端子１１ｂとの間の短絡を検出することができるため、半導体素子１０が大型化することはなく、半導体装置１の小型化を阻害することはない。
【００２８】
さらに、短絡検出用配線３１および検出回路３３は、その一方を基板２０側へ設けて、他方を半導体素子１０側へ設けることも可能である。
この場合、基板２０側へ設けられる短絡検出用配線３１または検出回路３３と、半導体素子１０側へ設けられる検出回路３３または短絡検出用配線３１とは、半導体素子１０の基板２０への実装時に、前記第３類端子１１ｃ等を介して電気的に接続することができる。
このように、短絡検出用配線３１および検出回路３３の一方を基板２０側へ設けて、他方を半導体素子１０側へ設けることで、短絡検出用の配線・回路を基板２０および半導体素子１０へ分散して配置することができ、半導体装置１を全体的に小型化することができる。
【００２９】
また、短絡検出用配線３１は、前述のように複数の第１類端子１１ａと複数の第２類端子１１ｂとの境界部分に設けるだけでなく、図１０に示すように短絡検出用配線をマトリクス状に配線して、端子群１１を構成する全ての隣接する端子間に短絡検出用配線３１が配置されるようにすることもできる。
また、短絡検出用配線３１は、全ての端子間に配線せずに、適宜必要な箇所のみに配線することも可能である。
このように、短絡検出用配線３１を適宜必要な箇所に配線する場合も、該短絡検出用配線３１は基板２０側または半導体素子１０側の何れにも配線することができる。
【００３０】
また、前記図５に示した、短絡検出用配線３１を接地電位に固定し、該短絡検出用配線３１の電位変化をコンパレータ３３ａにて検出するように構成した半導体装置１では、短絡した端子が接地電位を有する端子であった場合、その短絡を検出することができない。
しかし、半導体装置１を次のように構成することで、接地電位を有する端子の短絡も検出することが可能となる。
【００３１】
すなわち、図１１に示すように、短絡検出用配線３１の一端側を、検出用抵抗３２を介して接地電位に接続するとともに、他端側に電流源３５を接続して、該短絡検出用配線３１に、例えば数μＡ〜数十μＡ程度の微少電流を流すように構成しておき、検出回路３３にて短絡検出用配線３１の電位変化を検出することで、端子間の短絡の有無を判断することができる。
【００３２】
この場合、電流源３５から短絡検出用配線３１へ印加される電圧は、短絡を検出する対象となっている端子（本例の場合第１類端子１１ａおよび第２類端子１１ｂ）が有する電圧よりも大きな電圧となっている。
また、検出回路３３におけるコンパレータ３３ａに設定される閾値ｔｈは、電流源３５と抵抗３２との積で求められる電圧と、各端子の最大電圧との間の電圧値に設定されている。
【００３３】
そして、コンパレータ３３ａに入力される電圧値が閾値ｔｈよりも高ければ正常状態である旨を示す信号が出力され、入力される電圧値が閾値ｔｈよりも低ければ短絡が生じている状態である旨を示す信号が出力されるように構成している。
これにより、端子間に短絡が生じていない正常状態のときは、コンパレータ３３ａには閾値ｔｈよりも高い電流源３５の電圧が入力されて、検出回路３３からは正常状態である旨の信号が出力され、端子間に短絡が生じているときは、コンパレータ３３ａには閾値ｔｈよりも低い短絡している端子の電圧が入力されて、検出回路３３からは短絡が生じている旨の信号が出力されることとなる。
短絡が発生した端子が接地電位にある端子であったとしても、コンパレータ３３ａには閾値ｔｈよりも低い電圧値が入力されるので、端子間の短絡を適切に検出することが可能となっている。
【００３４】
また、短絡検出用配線３１および検出回路３３による短絡検出機能は、ＣＳＰやＢＧＡのようにボール端子を備えた半導体装置のみでなく、リードピン端子を備えた半導体素子により構成される半導体装置に対しても適用することができる。
例えば、図１２に示す半導体装置１においては、リードピン端子５１を備えた半導体素子５０が基板２０に実装されており、該半導体素子５０の隣接する各リードピン端子５１間に、それぞれ短絡検出用配線３１が配線されている。
この場合も、図２等に示した半導体装置１の場合と同様に、短絡検出用配線３１の一端側は検出用抵抗３２を介して接地電位に接続され、他端側は検出回路３３を介して接地電位に接続されている。
【００３５】
このように、リードピン端子５１を備えた半導体素子５０の場合においても、ボール端子を備えたＣＳＰやＢＧＡの場合と同様に、隣接する端子間の短絡を検出することが可能である。
これにより、リードピン端子５１間のピッチが狭い場合でも半導体装置１の信頼性を確保することができ、該半導体装置１の小型化を図ることが可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる、短絡検出用配線および検出回路を備えた半導体装置を示す斜視図である。
【図２】同じく半導体装置を示す底面図である。
【図３】短絡検出用配線を基板の保護膜上に形成した半導体装置を示す側面断面図である。
【図４】基板のパターン層を短絡検出用配線として用いた半導体装置を示す側面断面図である。
【図５】検出回路をコンパレータにて構成した半導体装置を示す底面図である。
【図６】隣接する端子間に短絡が生じている状態を示す底面図である。
【図７】短絡検出用配線が形成された半導体素子を示す底面図である。
【図８】半導体素子側に短絡検出用配線を形成した半導体装置を示す側面図である。
【図９】短絡検出用配線が形成された半導体素子を示す側面断面図である。
【図１０】短絡検出用配線を全ての隣接端子間にマトリクス状に配置した半導体装置を示す底面図である。
【図１１】短絡検出用配線に電流源からの微少電流を印加して、短絡検出用配線の電位変化により端子間の短絡の有無を判断するように構成した半導体装置を示す底面図である。
【図１２】リードピン端子を備えた半導体素子の、隣接する各リードピン端子間に、それぞれ短絡検出用配線を配線した半導体装置を示す平面図である。
【図１３】信号系端子と電源系端子との間に未接続端子を配置した従来の半導体装置を示す底面図である。
【符号の説明】
【００３７】
１ 半導体装置
１０ 半導体素子
１０ａ 実装面
１１ 端子群
１１ａ 第１類端子
１１ｂ 第２類端子
１１ｃ 第３類端子
２０ 基板
３１ 短絡検出用配線
３２ 検出用抵抗
３３ 検出回路
３３ａ コンパレータ
【特許請求の範囲】
【請求項１】
複数の端子からなる端子群を有する半導体素子と、
該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置であって、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置したことを特徴とする半導体装置。
【請求項２】
前記短絡検出用配線は短絡検出用の検出回路に接続され、
該短絡検出用配線および検出回路の何れか一方を前記半導体素子に設け、何れか他方を前記基板に設けたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記短絡検出用配線は短絡検出用の検出回路に接続され、
該短絡検出用配線および検出回路の両方を、前記半導体素子または基板に設けたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記短絡検出用配線は接地電位に接続されており、
前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記短絡検出用配線には、電流源から微少電流が印加されており、
前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項６】
複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、
前記短絡検出用配線を接地電圧に接続し、
該短絡検出用配線の電位変化により端子間の短絡の有無を判断する、
ことを特徴とする半導体装置の端子間短絡検出方法。
【請求項７】
複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、
前記短絡検出用配線に、電流源から微少電流を印加して、
該短絡検出用配線の電位変化により端子間の短絡の有無を判断する、
ことを特徴とする半導体装置の端子間短絡検出方法。
【請求項１】
複数の端子からなる端子群を有する半導体素子と、
該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置であって、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置したことを特徴とする半導体装置。
【請求項２】
前記短絡検出用配線は短絡検出用の検出回路に接続され、
該短絡検出用配線および検出回路の何れか一方を前記半導体素子に設け、何れか他方を前記基板に設けたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記短絡検出用配線は短絡検出用の検出回路に接続され、
該短絡検出用配線および検出回路の両方を、前記半導体素子または基板に設けたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記短絡検出用配線は接地電位に接続されており、
前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記短絡検出用配線には、電流源から微少電流が印加されており、
前記検出回路は、短絡検出用配線の電位変化により端子間の短絡の有無を判断することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項６】
複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、
前記短絡検出用配線を接地電圧に接続し、
該短絡検出用配線の電位変化により端子間の短絡の有無を判断する、
ことを特徴とする半導体装置の端子間短絡検出方法。
【請求項７】
複数の端子からなる端子群を有する半導体素子と、該半導体素子と前記端子群を介して接続される基板とを備えた半導体装置において、
前記端子群における、少なくとも２つの隣り合う端子の間に、該端子の短絡検出用配線を配置し、
前記短絡検出用配線に、電流源から微少電流を印加して、
該短絡検出用配線の電位変化により端子間の短絡の有無を判断する、
ことを特徴とする半導体装置の端子間短絡検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−１９３２９（Ｐ２００７−１９３２９Ａ）
【公開日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願番号】特願２００５−２００５３０（Ｐ２００５−２００５３０）
【出願日】平成１７年７月８日（２００５．７．８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願日】平成１７年７月８日（２００５．７．８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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