半導体装置およびその製造方法
【課題】本発明は、電界集中を緩和することで十分なサージ電流耐性を有した半導体装置およびその製造方法の提供を目的とする。
【解決手段】本発明にかかる半導体装置は、炭化珪素からなる第１導電型の半導体層としてのｎ型半導体層１と、ｎ型半導体層１表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層としてのｐ＋＋型半導体層５ａと、ｎ型半導体層１表層において、素子領域を、少なくともｐ＋＋型半導体層５ａの平面視上外側から囲んで形成された、第２導電型の第２不純物層としてのｐ＋＋型半導体層５ｂと、ｐ＋＋型半導体層５ａ表層まで延設して素子領域上に形成されたアノード電極３とを備え、ｐ＋＋型半導体層５ａの不純物濃度が１×１０20ｃｍ-3以上である。
【解決手段】本発明にかかる半導体装置は、炭化珪素からなる第１導電型の半導体層としてのｎ型半導体層１と、ｎ型半導体層１表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層としてのｐ＋＋型半導体層５ａと、ｎ型半導体層１表層において、素子領域を、少なくともｐ＋＋型半導体層５ａの平面視上外側から囲んで形成された、第２導電型の第２不純物層としてのｐ＋＋型半導体層５ｂと、ｐ＋＋型半導体層５ａ表層まで延設して素子領域上に形成されたアノード電極３とを備え、ｐ＋＋型半導体層５ａの不純物濃度が１×１０20ｃｍ-3以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、パワー半導体デバイスの素子構造およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）−ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が例えばインバータの還流ダイオードとして使用される場合、トランジスタが高速スイッチングする時の逆回復時には、ＳＢＤに過電流が流れショットキー電極端部に電流が集中し、ショットキー電極が破壊する場合がある。
【０００３】
これを抑止するために、例えばショットキー電極とコンタクトをとっているｐ＋型半導体層でショットキー電極端部近傍を形成する構造がある（例えば特許文献１）。特許文献１ではｎ型注入層を用いることでさらに特性向上を図っているとされている。
【０００４】
また、ＳｉＣ−ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）において、ショットキー電極下部に離散したｐ型半導体層を形成して、順方向のサージ大電流が流れても素子破壊を抑制する構成も知られている（例えば、特許文献１の先行例でもある特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７７８０９号公報（［００３０］−［００４０］および図４）
【特許文献２】特許３７０８０５７号公報（図１５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
十分なサージ電流耐性を得るためには、アノード電極端部において比較的高濃度のｐ＋型半導体層を形成することが必要である。しかし、アノード電極端部近傍にｐ＋型半導体層を形成した素子構造において、逆方向に高電圧が印加された際に、このｐ＋型半導体層端部の電界が上昇し、場合によっては素子破壊が生じるという問題がある。
【０００７】
また、作製効率向上のため、基板面より下部にアノード電極とｐ＋型半導体層との接合点を形成した場合には、ｐ＋型半導体層端部の電界がさらに上昇するため、電界緩和構造が必要である。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、電界集中を緩和することで十分なサージ電流耐性を有した半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、炭化珪素からなる第１導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする。
【００１０】
本発明にかかる半導体装置の製造方法は、上記の半導体装置を製造する方法であって、（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明にかかる半導体装置によれば、炭化珪素からなる第１導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることにより、第１不純物層端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。
【００１２】
本発明にかかる半導体装置の製造方法によれば、上記の半導体装置を製造する方法であって、（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることにより、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、工程を簡略化でき、製造タクトも向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１による半導体装置を示す断面図である。
【図２】本発明の実施の形態１による半導体装置を示す平面図である。
【図３】本発明の実施の形態１による特性図である。
【図４】本発明の実施の形態１による特性図である。
【図５】本発明の変形例を示す断面図である。
【図６】本発明の実施の形態２による半導体装置を示す断面図である。
【図７】本発明の実施の形態２による半導体装置を示す平面図である。
【図８】本発明の実施の形態２による特性図である。
【図９】本発明の変形例を示す断面図である。
【図１０】本発明の製造方法に関する断面図である。
【図１１】本発明の実施の形態２による特性図である。
【図１２】本発明の変形例を示す断面図である。
【図１３】本発明の変形例を示す断面図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
＜構成＞
図１は本発明に係る実施の形態１のＳｉＣ−ＳＢＤの構成を示す断面図である。図１に示すようにＳｉＣ−ＳＢＤは、例えばポリタイプが４Ｈで、ｎ型（第１導電型）不純物を比較的高濃度（ｎ＋）に含んだ炭化珪素基板２上に、例えば厚さ４〜３０μｍのｎ型不純物を比較的低濃度（ｎ−）に含んだドリフト層であるｎ型半導体層１を備え、当該ｎ型半導体層１上層（表層）部にｐ型（第２導電型）不純物を含んだｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂを、選択的に配設した構成を有している。ｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂはそれぞれ、ｎ型半導体層１上の素子領域を平面視上囲んで形成される。
【００１５】
ｎ型半導体層１は、炭化珪素基板２上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル結晶成長により形成することができる。
【００１６】
ｐ−型半導体層４およびｐ＋＋型半導体層で囲まれた素子領域内のｎ型半導体層１上部を覆うように、物理気相成長法によりＴｉ（チタン）膜で構成されるアノード電極３が形成されている。ＴｉはＳｉＣに対して適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。
【００１７】
また、アノード電極３が配設された側とは反対の炭化珪素基板２の主面（裏面）の上は、図示していないが例えばニッケルシリサイド等の金属シリサイド膜で覆われてオーミック電極となり、金属シリサイド膜は、半田接合に適したメタライズ膜で覆われており、金属シリサイド膜とメタライズ膜とでカソード電極を構成している。
【００１８】
図２は、図１に示したＳｉＣ−ＳＢＤを、アノード電極３が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図２のＡ−Ｂ線での矢示方向断面が図１の断面図である。
【００１９】
環状に形成されたｐ−型半導体層４は、逆方向電圧印加時に電界強度を下げるための電界緩和構造の一例である。ここでは単一リングとしたが、複数個のリング形状等、他の構造でもよい。
【００２０】
ｐ＋＋型半導体層５ａ（第１不純物層）およびｐ＋＋型半導体層５ｂ（第２不純物層）は、ｐ−型半導体層４上において選択的に、やはり環状に形成されている。図においては、ｐ＋＋型半導体層５ａがｐ＋＋型半導体層５ｂよりも内側に離間して、素子領域を囲む形状となっている。また図においては、ｐ＋＋型半導体層５ｂは複数のリング形状となっているが、単数であってもよい。
【００２１】
ＳｉＣ−ＳＢＤの逆方向に急峻な電圧が印加された際には、形成されたｐ＋＋型半導体層の内、アノード電極３に接しているｐ＋＋型半導体層５ａ（図において、素子領域を最も内側で平面視上囲む層）でサージ電流を流すこととなる。
【００２２】
図３（ａ）において、ＳｉＣ−ＳＢＤに、時間長さが１μｓで立ち上がり速度１０ｎｓ未満の逆方向サージ電流を印加したとき、素子にダメージがない最大ピークサージ値（ｄＶ／ｄｔ）の改善効果を示す。横軸にドーズ量（ｃｍ-3）、縦軸にｐ＋＋型半導体層を形成していないＳＢＤを基準とするサージ耐量比を示す。横軸において「ＳＢＤ」と記載している点は、ｐ＋＋型半導体層を形成していないＳＢＤの場合の値である。
【００２３】
特許文献１［００３８］に記載された濃度、プロセスシミュレーション等を行うことにより類推できる濃度、および、特許文献２における、ドーズ量５×１０14ｃｍ-2とし、加速電圧１０〜２００ｋｅＶで多段階に分けてアルミニウムのイオン注入を行うことでボックス型のプロファイルを形成するとの記載に基づいて、プロセスシミュレーション等を行うことにより類推できる濃度（具体的には、２×１０19ｃｍ-3未満）である１×１０19ｃｍ-3では、最大ピークサージ値の改善効果は見られず（すなわち、サージ耐量比の上昇が見られず）、ドーズ量の濃度１×１０20ｃｍ-3近傍で急激に最大ピークサージ値の改善効果が生じる（すなわち、サージ耐量比の急激な上昇が見られる）ことを見出した。
【００２４】
図３（ｂ）に、同一ウエハ内に形成された素子を用いて測定したコンタクト抵抗の濃度依存性を示す。横軸にｐ＋濃度（ｃｍ-3）、縦軸にコンタクト抵抗（Ωｃｍ2）を示す。
【００２５】
一方で繰り返しサージ逆電力の改善効果は、アノード電極３とｐ＋＋型半導体層５ａとの接触抵抗に依存していると見られ、ｐ＋＋型半導体層の濃度を５×１０19ｃｍ-3から１×１０20ｃｍ-3とすることで、２桁程度の低抵抗化が見られている（図３（ｂ）においては、１×１０1（Ωｃｍ2）から１×１０-1（Ωｃｍ2）へ低抵抗化している）。よって、ｐ＋＋型半導体層の濃度を１×１０20ｃｍ-3以上とすることで、有効な改善効果が得られることが確認された。
【００２６】
また図４に、複数のｐ＋＋型半導体層の形成間隔を変えたときにｐ＋＋型半導体層周辺に発生するブレークダウン時の電界比を示す。横軸にｐ＋＋型半導体層の形成間隔（μｍ）、縦軸に最大電界強度比を示す。
【００２７】
ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂである２本のリングを所定の間隔で形成した。それぞれのｐ＋＋型半導体層の濃度は２×１０20ｃｍ-3とした。
【００２８】
図４を参照すると、概ね形成間隔を２μｍ程度を中心とした値とすると、間隔を設けない場合（すなわち、単一リング形状の場合）と比べて、電界緩和効果が向上することが分かる。一方で、ｐ＋＋型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。
【００２９】
高濃度となるｐ＋＋型半導体層５ａをアノード電極３端部に設ける際、特にｐ−型半導体層４の濃度を１×１０17〜２．５×１０17ｃｍ-3程度の低濃度で作製する場合には、ｐ＋＋型半導体層を従来の場合と同様の単一リングとしてしまってはその外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうることが分かった。
【００３０】
しかし、本実施の形態に示すようにｐ＋＋型半導体層を複数のリング形状（ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂ）に分けることで、高電界発生を抑制できることが見出された。例えばｐ＋＋型半導体層の各リングの幅を１μｍとし、２μｍの間隔で設けることで、改善効果が発揮された。
【００３１】
アノード電極３端部を十分に濃度の高いｐ＋＋型半導体層５ａで保護できているため、ｐ−型半導体層４の構造を自由に設計可能となり、２種類のｐ型の半導体層のみでも終端構造の縮小化にも寄与できるようになる。
【００３２】
＜製造方法＞
次に、ＳｉＣ−ＳＢＤの製造方法を説明する。
【００３３】
比抵抗が例えば１５〜２５ｍΩｃｍの炭化珪素基板２を準備し、炭化珪素基板２の一方の主面上にｎ型半導体層１を、例えばＣＶＤ法を用いたエピタキシャル結晶成長により形成する。
【００３４】
ここでｎ型半導体層１には、ｎ型不純物としてリン（Ｐ）または窒素（Ｎ）を３×１０15〜３×１０16ｃｍ-3の濃度で導入することが望ましいが、ここではｎ型半導体層１の厚さを８〜９μｍとし、不純物濃度を６×１０15ｃｍ-3とした。
【００３５】
次に、ｎ型半導体層１上に、環状の開口部を有する注入マスクを形成する。当該注入マスクの開口部は、環状のｐ−型半導体層４の形成領域に対応する部分である。
【００３６】
その後、注入マスクの上方からアルミニウム（Ａｌ）等のｐ型不純物のイオン注入（不純物注入）を行い、ｐ−型半導体層４を形成する。ここでは、濃度が、例えば１×１０17〜２×１０17ｃｍ-3となるように注入条件を設定した。あるいは、３００〜７００ｋｅＶの加速エネルギーで、７×１０12〜１．５×１０13ｃｍ-2の総注入量になるようにイオン注入の条件を設定することができる。
【００３７】
次に、先に示した手法によりｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂを形成する。ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの形成するために、加速エネルギーは３０〜９０ｋｅＶ程度、濃度は１×１０20〜５×１０20ｃｍ-3となるように注入条件を設定した。基板温度は例えば２００℃としたが、加熱なしの状態から７００℃程度までであってよい。
【００３８】
次に、注入マスクを除去した後、注入された不純物の活性化アニール処理に先立って、減圧ＣＶＤ法により厚さ１μｍ未満（例えば厚さ３０ｎｍ）のグラファイト膜を、ｎ型半導体層１が形成された炭化珪素基板２の全表層に形成する。
【００３９】
不純物の活性化アニールにおいて、高温に曝された炭化珪素基板２表層から構成元素であるＳｉおよび炭素（Ｃ）が蒸発する際に、ＳｉおよびＣの蒸発条件が異なり、かつ、結晶軸が傾いているために、ＳｉおよびＣの蒸発量が炭化珪素基板２面内で異なることになる。上記のグラファイト膜は、ＳｉおよびＣの蒸発量が炭化珪素基板２の面内で異なることにより、炭化珪素基板２の表層にステップバンチングと呼ばれる凹凸面が形成されることを防止するために設けられる。
【００４０】
グラファイト膜の形成後、炭化珪素基板２にはアルゴン雰囲気中で約１７００℃の活性化アニール処理が施され、ｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが完成する。
【００４１】
次に、グラファイト膜を除去した後、ｎ型半導体層１が形成された炭化珪素基板２の全表層に、酸素雰囲気での熱酸化により犠牲酸化膜を形成する。
【００４２】
犠牲酸化膜は、活性化アニール処理等で生じた炭化珪素層における表層変質層を酸化膜に改質し、最終的に除去するための膜である。犠牲酸化膜を除去することで、安定したショットキー界面となる炭化珪素層表層を得ることができる。
【００４３】
さらに犠牲酸化をして、その犠牲酸化膜を除去することで、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの最表層の濃度が低い状態でしか形成されていない箇所が取り除かれることとなり、ｐ＋＋型半導体層５ａとアノード電極３とのコンタクト抵抗は十分に小さくできる。
【００４４】
次に、オーミック電極形成のために、炭化珪素基板２の裏面を機械加工で１〜２００μｍの厚さで除去した後、厚さ５０〜２００ｎｍのＮｉ膜を形成する。その後、真空中で１０００℃のアニールを実施し、炭化珪素層に接するＮｉ膜をシリサイド化して、Ｎｉシリサイド膜を形成する。
【００４５】
次に、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが配設された側の主面に残る犠牲酸化膜をフッ酸溶液により除去した後、スパッタリング法により、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが配設された側の主面全面に、厚さ１００〜５００ｎｍのＴｉ膜を形成する。
【００４６】
当該Ｔｉ膜がｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの配設された領域上に残るようにエッチングを行い、Ｔｉ膜で構成されるアノード電極３を形成する。ここでは、ターゲットパワー密度２〜１０Ｗｃｍ-2で膜厚２００ｎｍ形成した。
【００４７】
その後、ショットキー障壁高さの安定化のために、不活性ガス雰囲気中、あるいは、真空中で４００〜７００℃、より望ましくは４５０℃のアニール処理を実施する。
【００４８】
なお、図示は省略するが、アノード電極３およびカソード電極を形成した後、厚さ２〜２０μｍのＡｌまたはＣｕ等で構成される配線層を形成し、当該配線層と、ｐ−型半導体層４およびｐ＋＋型半導体層表層の保護のために、例えば厚さ３〜２０μｍのポリイミド樹脂層を形成する。
【００４９】
また、炭化珪素基板２の裏面のＮｉシリサイド膜上にはＴｉ／Ｎｉ／Ａｕの積層膜で構成されるメタライズ膜を形成することで、金属シリサイド膜とメタライズ膜とでカソード電極を形成することで完成する。
【００５０】
＜変形例＞
図５は、複数の互いに離散した構造であるｐ＋＋型半導体層５１（第１不純物層）を、アノード電極３端部近傍に備えたＳｉＣ−ＳＢＤの断面図である。ｐ＋＋型半導体層５１は、図においては２つのリング形状に分かれているが、例えば４μｍピッチのメッシュを仮想し、その中に例えば２μｍ程度のドットを配置したような構成とすることができる。あるいは、１μｍ幅のリングを３μｍピッチで複数個配置することができる。図に示すように、アノード電極３が複数のｐ＋＋型半導体層５１表層に跨って延設されている。
【００５１】
互いに離間して形成された複数個のｐ＋＋型半導体層５１は、空間平均した実効的な濃度が１０19ｃｍ-3程度に低下することで、ｐ＋＋型半導体層５１周辺に発生していた高電界を抑制することができる。このように、アノード電極３とのコンタクトが確保でき、電界の緩和も可能となる。
【００５２】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、炭化珪素からなる第１導電型の半導体層としてのｎ型半導体層１と、ｎ型半導体層１表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層としてのｐ＋＋型半導体層５ａと、ｎ型半導体層１表層において、素子領域を、少なくともｐ＋＋型半導体層５ａの平面視上外側から囲んで形成された、第２導電型の第２不純物層としてのｐ＋＋型半導体層５ｂと、ｐ＋＋型半導体層５ａ表層まで延設して素子領域上に形成されたアノード電極３とを備え、ｐ＋＋型半導体層５ａの不純物濃度が１×１０20ｃｍ-3以上であることで、ｐ＋＋型半導体層５ａ端部における電界集中を緩和し、順方向および逆方向に高電圧が印加された際の十分なサージ電流耐性を有することができる。
【００５３】
また、ｐ＋＋型半導体層５ａを高濃度化しても、ｐ＋＋型半導体層５ｂでｐ＋＋型半導体層５ａを囲み電界緩和構造を形成することで、図１に示すようなｐ−型半導体層４を低濃度で作製することができ、ｐ−型半導体層４を小さく設計することが可能となる。
【００５４】
また、本発明にかかる実施の形態によれば、半導体装置において、第２不純物層としてのｐ＋＋型半導体層５ｂが、第１不純物層としてのｐ＋＋型半導体層５ａとは離間して形成され、その不純物濃度が１×１０20ｃｍ-3以上であることで、ｐ＋＋型半導体層５ｂでｐ＋＋型半導体層５ａを離間して囲み、電界緩和構造を形成することができる。
【００５５】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５１が、各々が素子領域を平面視上囲むように互いに離間して形成された複数の層であることで、空間平均した実効的な濃度が低下することで、ｐ＋＋型半導体層５１端部の電界を緩和することができる。
【００５６】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５ａと第２不純物層としてのｐ＋＋型半導体層５ｂとが、互いに１〜３μｍの間隔で離間して形成されることで、順方向サージ耐量と逆回復時サージ耐量とを向上させることができる。
【００５７】
＜実施の形態２＞
＜構成＞
図６は、本発明に係る実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの構成を示す断面図である。実施の形態１に示す構成とほぼ同一の構造であるが、アノード電極３下部にｐ＋＋型半導体層５０が形成してある点が異なる。
【００５８】
アノード電極３にはＴｉ（チタン）膜が用いられている。Ｔｉは適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。
【００５９】
図７は、図６に示したＳｉＣ−ＪＢＳ型ダイオードを、アノード電極３が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図７のＡ−Ｂ線での矢示方向断面が図６の断面図である。
【００６０】
ｐ＋＋型半導体層５０（第４不純物層）は、例えば図７に示すようにそれぞれがストライプ状の平面視形状を有し、互いに離隔してｎ型半導体層１の素子領域上に分散配置されている。配置の一例としては、幅２〜３０μｍのストライプ状のｐ＋＋型半導体層５０を、互いに１〜２０μｍの間隔を開けて配置する。
【００６１】
なお、図６および図７では簡素化のため、ｐ＋＋型半導体層５０を２個配置した例を示しているが、実際には半導体装置は１辺が数ｍｍの方形であるため、さらに多くのｐ＋＋型半導体層５０が配置されることになる。
【００６２】
このＳｉＣ−ＪＢＳ型ダイオードの動作としては、順方向に電圧が印加された場合には、ｐ＋＋型半導体層５０が配設されていないｎ型半導体層１上の素子領域で、アノード電極３からｎ型半導体層１に向けて電流が流れるショットキー接合ダイオードとして機能する。
【００６３】
このとき、アノード電極３に接するｎ型半導体層１から鉛直下方に電流が流れるだけでなく、水平方向の広がり角を有して電流が流れるため、ｐ＋＋型半導体層５０の近傍のアノード電極３から流れ出た電流は、ｐ＋＋型半導体層５０の下方のｎ型半導体層１にも回り込む。このように電流が水平方向に広がることで順方向の抵抗が低くなる。
【００６４】
一方、ＳｉＣ−ＪＢＳ型ダイオードに逆方向に電圧が印加された場合には、ｐ＋＋型半導体層５０およびｐ−型半導体層４の下方全面に広がるように空乏層が形成されるので、電圧が維持され低い逆方向電流が維持される。
【００６５】
ここで、ＳｉＣ−ＪＢＳ型ダイオードに、定格電流をはるかに超える過電流が発生するような順方向電圧が印加された場合には、ｐ＋＋型半導体層５０とｎ型半導体層１とで構成されるｐｎ接合ダイオードにおいてもオン電圧を超え、ｐ＋＋型半導体層５０からｎ型半導体層１に向けて電流が流れる。
【００６６】
Ｔｉで形成されるアノード電極３を用いたときの順方向サージ耐量（電流二乗時間積）を時間長さが１０ｍｓの半波正弦波で測定した結果を、図８に示す。横軸にドーズ量（ｃｍ-3）、縦軸にｐ＋＋型半導体層を形成していないＳＢＤを基準とするサージ耐量比を示す。横軸において「ＳＢＤ」と記載している点は、ｐ＋＋型半導体層を形成していないＳＢＤの場合の値である。
【００６７】
ｐ＋＋型半導体層の濃度を、特許文献１および特許文献２の記載に基づく濃度である１×１０19ｃｍ-3とした場合では、順方向サージ耐量の改善効果は見られず（すなわち、サージ耐量比の上昇が見られず）、濃度１×１０20ｃｍ-3近傍で急激に最大ピークサージ値の改善効果が生じる（すなわち、サージ耐量比の急激な上昇が見られる）ことを見出した。
【００６８】
＜変形例１＞
図９は、実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの変形例を示す断面図である。図９に示すように、ｐ＋＋型半導体層５２ａ（第１不純物層）およびｐ＋＋型半導体層５２ｂ（第２不純物層）、ｐ＋＋型半導体層５３（第４不純物層）は、それぞれｐ−型半導体層４表層、ｎ型半導体層１表層の凹み構造において形成されている。なお、ｐ＋＋型半導体層５２ａは、図５に示すように複数のリング形状に分かれていてもよい。
【００６９】
ｐ＋＋型半導体層が高濃度であるため、イオン注入で形成するためには、低加速エネルギーを用いず、高いビーム電流が得られる中加速以上の注入エネルギーを用いることが望ましい場合がある。
【００７０】
このような場合には、それら表層に十分な濃度のイオンを注入してしまう低加速注入では、スループットの低下や安定性の低下が生じるおそれがある。よって、中加速以上の注入エネルギーを用いた場合に形成される構造について、以下説明する。
【００７１】
図１０（ａ）〜図１０（ｃ）に、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ、ｐ＋＋型半導体層５３の形成プロセスを示す。所望の箇所に酸化珪素、窒化珪素、高耐熱樹脂等からなるマスク１０を形成する（図１０（ａ））。
【００７２】
例えば、９０〜１５０ｋｅＶのエネルギーで１２０〜１９０ｎｍの範囲を２×１０20ｃｍ-3となるように、アルミニウムイオン１１を注入する（図１０（ｂ））。
【００７３】
続いて、弗化炭素系のガスで例えば１４０ｎｍ等の所望の深さにエッチングし、所望の表層濃度を得る（図１０（ｃ））。
【００７４】
ＪＢＳ型ダイオードにおいて逆回復時の耐性を向上させるため、ｐ＋＋型半導体層をアノード電極３端に設けるときには、作製プロセスコスト低減のため、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ、ｐ＋＋型半導体層５３は同一工程で作製するが、この時、ｐ＋＋型半導体層が従来例と同様の単一リングとなっては、ｐ＋＋型半導体層の外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうる。
【００７５】
図１１に、複数のｐ＋＋型半導体層の形成間隔を変えたときにｐ＋＋型半導体層周辺に発生するブレークダウン時の最大電界値を示す。横軸にｐ＋＋型半導体層の形成間隔（μｍ）、縦軸に電界強度（ＭＶ／ｃｍ）を示す。
【００７６】
ｐ＋＋型半導体層自身の幅は１μｍとし、２本のリングを所定の間隔とした。ｐ＋＋型半導体層の濃度は２×１０20ｃｍ-3（凡例○）、および、１×１０20ｃｍ-3（凡例×）とした。また、凹み構造は深さ１００ｎｍとした。
【００７７】
図１１を参照すると、概ね形成間隔を３μｍ程度を中心とした値とすると、間隔を設けない場合（すなわち、単一リング形状の場合）と比べて、電界緩和効果が向上することが分かる。具体的には、電界強度を半減させることができることが分かる。一方で、ｐ＋＋型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。
【００７８】
さらに凹み構造の深さは、５０ｎｍ以上数百ｎｍ以下では、特に有意な特性変化は見られなかった。
【００７９】
このように、ｐ＋＋型半導体層を複数のリング形状（ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ）に分けることで、高電界発生を抑制できることが見出された。例えば、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂの各リングの幅を１μｍとし、３μｍの間隔で設けることで、改善効果が発揮された。
【００８０】
＜変形例２＞
図１２は、ｐ−型半導体層４（第３不純物層）表層にｐ＋型半導体層６（第２不純物層）を形成し、さらにｐ＋型半導体層６表層に、単一リング形状のｐ＋＋型半導体層５２ａ（第１不純物層）形成した構造の断面図である。図１２においては、ｐ＋＋型半導体層５２ａ、ｐ＋型半導体層６、ｐ＋＋型半導体層５３は、ｎ型半導体層１表層の凹み構造に形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、ｐ＋＋型半導体層５３は備えられなくともよい。
【００８１】
ｐ＋型半導体層６（第２不純物層）は、例えば濃度３×１０17〜１×１０19ｃｍ-3で、ｐ＋＋型半導体層５２ａ（第１不純物層）より深く形成される。あるいは実効的に、ｐ＋＋型半導体層５２ａより深く、２×１０13〜５×１０14ｃｍ-2の注入量で形成される。
【００８２】
注入工程は上記の実施の形態における場合よりも１回増えるが、ｐ＋＋型半導体層５２ａを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。
【００８３】
図１３は、中濃度のｐ＋型半導体層６０（第２不純物層）によるフローティングガードリング構造の断面図である。ｎ型半導体層１表層にｐ＋型半導体層６（第２不純物層）を形成し、ｐ＋型半導体層６表層に単一リング形状のｐ＋＋型半導体層５２ａ（第１不純物層）形成する。またｎ型半導体層１表層において、ｐ＋型半導体層６を平面視上囲むように、互いに離間したｐ＋型半導体層６０を形成する。
【００８４】
図１３においては、ｐ＋＋型半導体層５２ａ、ｐ＋型半導体層６、ｐ＋＋型半導体層５３は、１表層の凹み構造において形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、ｐ＋＋型半導体層５３は備えられなくともよい。
【００８５】
ｐ＋型半導体層６およびｐ＋型半導体層６０は、例えば濃度３×１０17ｃｍ-3で形成され、ｐ＋型半導体層６は、ｐ＋＋型半導体層５２ａより深く形成される。あるいは実効的に、ｐ＋＋型半導体層５２ａより深く、２×１０13〜２．５×１０13ｃｍ-2の注入量で形成される。
【００８６】
この構造でも、ｐ＋＋型半導体層５２ａを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。
【００８７】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第２不純物層としてのｐ＋型半導体層６０が、各々素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が第１不純物層としてのｐ＋＋型半導体層５２ａの不純物濃度より低く、ｐ＋＋型半導体層５２ａが、最も内側から素子領域を囲む第２不純物層としてのｐ＋型半導体層６表層に形成されることで、高濃度のｐ＋＋型半導体層５２ａを囲む、中間濃度のｐ＋型半導体層６およびｐ＋型半導体層６０によって電界緩和構造を形成し、ｐ＋＋型半導体層５２ａ端部に発生する高電界を抑制することができる。
【００８８】
また、本発明にかかる実施の形態によれば、半導体装置において、半導体層としてのｎ型半導体層１表層において、素子領域を平面視上囲んで形成され、その不純物濃度が第２不純物層としてのｐ＋型半導体層６より低い、第２導電型の第３不純物層としてのｐ−型半導体層４をさらに備え、ｐ＋型半導体層６が、ｐ−型半導体層４表層に形成され、その不純物濃度が第１不純物層としてのｐ＋＋型半導体層５２ａの不純物濃度より低く、ｐ＋＋型半導体層５２ａが、ｐ＋型半導体層６表層に形成されることで、高濃度のｐ＋＋型半導体層５２ａを囲む中間濃度のｐ＋型半導体層６、および、中間濃度のｐ＋型半導体層６を囲むｐ−型半導体層４によって電界緩和構造を形成し、ｐ＋＋型半導体層５２ａ端部に発生する高電界を抑制することができる。
【００８９】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５２ａと第２不純物層としてのｐ＋＋型半導体層５２ｂとが、半導体層としてのｎ型半導体層１表層の凹部に形成され、ｐ＋＋型半導体層５２ａとｐ＋＋型半導体層５２ｂとが、互いに２．５〜３μｍの間隔で離間して形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。
【００９０】
また、本発明にかかる実施の形態によれば、半導体装置において、素子領域における半導体層としてのｎ型半導体層１表層に選択的に形成された、第２導電型の第４不純物層としてのｐ＋＋型半導体層５０をさらに備えることで、電流が水平方向の広がり角を有して流れるため、順方向の抵抗が低くなる。一方逆方向では、ｐ＋＋型半導体層５０およびｐ−型半導体層４の下方全面に広がるように空乏層が形成され、低い逆方向電流が維持される。
【００９１】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５２ａと第２不純物層としてのｐ＋＋型半導体層５２ｂと第４不純物層としてのｐ＋＋型半導体層５３とが、半導体層としてのｎ型半導体層１表層の凹部に形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。
【００９２】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ａ）半導体層としてのｎ型半導体層１上に注入マスクを配設し、ｎ型半導体層１表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）工程（ａ）において形成された、ｎ型半導体層１表層においてショットキーダイオードの素子領域を平面視上囲む第１不純物層としてのｐ＋＋型半導体層５２ａおよび第２不純物層としてのｐ＋＋型半導体層５２ｂが露出するように、ｎ型半導体層１表層をエッチングする工程と、（ｃ）注入マスクを除去し、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂを活性化させる工程と、（ｄ）ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂを犠牲酸化させる工程と、（ｅ）工程（ｄ）において形成された犠牲酸化膜を除去し、ｐ＋＋型半導体層５２ａ表層まで延設したショットキーダイオードのアノード電極３を形成する工程とを備えることで、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、プロセス簡素化により工程を減らすことができ、製造タクトも向上させることができる。よって、製造コストの低減や、量産性の向上が期待できる。
【００９３】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【００９４】
なお本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００９５】
１ ｎ型半導体層、２ 炭化珪素基板、３ アノード電極、４ ｐ−型半導体層、５ａ，５ｂ，５０，５１，５２ａ、５２ｂ，５３ ｐ＋＋型半導体層、６，６０ ｐ＋型半導体層、１０ マスク、１１ アルミニウムイオン。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、パワー半導体デバイスの素子構造およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）−ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が例えばインバータの還流ダイオードとして使用される場合、トランジスタが高速スイッチングする時の逆回復時には、ＳＢＤに過電流が流れショットキー電極端部に電流が集中し、ショットキー電極が破壊する場合がある。
【０００３】
これを抑止するために、例えばショットキー電極とコンタクトをとっているｐ＋型半導体層でショットキー電極端部近傍を形成する構造がある（例えば特許文献１）。特許文献１ではｎ型注入層を用いることでさらに特性向上を図っているとされている。
【０００４】
また、ＳｉＣ−ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）において、ショットキー電極下部に離散したｐ型半導体層を形成して、順方向のサージ大電流が流れても素子破壊を抑制する構成も知られている（例えば、特許文献１の先行例でもある特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７７８０９号公報（［００３０］−［００４０］および図４）
【特許文献２】特許３７０８０５７号公報（図１５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
十分なサージ電流耐性を得るためには、アノード電極端部において比較的高濃度のｐ＋型半導体層を形成することが必要である。しかし、アノード電極端部近傍にｐ＋型半導体層を形成した素子構造において、逆方向に高電圧が印加された際に、このｐ＋型半導体層端部の電界が上昇し、場合によっては素子破壊が生じるという問題がある。
【０００７】
また、作製効率向上のため、基板面より下部にアノード電極とｐ＋型半導体層との接合点を形成した場合には、ｐ＋型半導体層端部の電界がさらに上昇するため、電界緩和構造が必要である。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、電界集中を緩和することで十分なサージ電流耐性を有した半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、炭化珪素からなる第１導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする。
【００１０】
本発明にかかる半導体装置の製造方法は、上記の半導体装置を製造する方法であって、（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明にかかる半導体装置によれば、炭化珪素からなる第１導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることにより、第１不純物層端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。
【００１２】
本発明にかかる半導体装置の製造方法によれば、上記の半導体装置を製造する方法であって、（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることにより、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、工程を簡略化でき、製造タクトも向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１による半導体装置を示す断面図である。
【図２】本発明の実施の形態１による半導体装置を示す平面図である。
【図３】本発明の実施の形態１による特性図である。
【図４】本発明の実施の形態１による特性図である。
【図５】本発明の変形例を示す断面図である。
【図６】本発明の実施の形態２による半導体装置を示す断面図である。
【図７】本発明の実施の形態２による半導体装置を示す平面図である。
【図８】本発明の実施の形態２による特性図である。
【図９】本発明の変形例を示す断面図である。
【図１０】本発明の製造方法に関する断面図である。
【図１１】本発明の実施の形態２による特性図である。
【図１２】本発明の変形例を示す断面図である。
【図１３】本発明の変形例を示す断面図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
＜構成＞
図１は本発明に係る実施の形態１のＳｉＣ−ＳＢＤの構成を示す断面図である。図１に示すようにＳｉＣ−ＳＢＤは、例えばポリタイプが４Ｈで、ｎ型（第１導電型）不純物を比較的高濃度（ｎ＋）に含んだ炭化珪素基板２上に、例えば厚さ４〜３０μｍのｎ型不純物を比較的低濃度（ｎ−）に含んだドリフト層であるｎ型半導体層１を備え、当該ｎ型半導体層１上層（表層）部にｐ型（第２導電型）不純物を含んだｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂを、選択的に配設した構成を有している。ｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂはそれぞれ、ｎ型半導体層１上の素子領域を平面視上囲んで形成される。
【００１５】
ｎ型半導体層１は、炭化珪素基板２上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル結晶成長により形成することができる。
【００１６】
ｐ−型半導体層４およびｐ＋＋型半導体層で囲まれた素子領域内のｎ型半導体層１上部を覆うように、物理気相成長法によりＴｉ（チタン）膜で構成されるアノード電極３が形成されている。ＴｉはＳｉＣに対して適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。
【００１７】
また、アノード電極３が配設された側とは反対の炭化珪素基板２の主面（裏面）の上は、図示していないが例えばニッケルシリサイド等の金属シリサイド膜で覆われてオーミック電極となり、金属シリサイド膜は、半田接合に適したメタライズ膜で覆われており、金属シリサイド膜とメタライズ膜とでカソード電極を構成している。
【００１８】
図２は、図１に示したＳｉＣ−ＳＢＤを、アノード電極３が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図２のＡ−Ｂ線での矢示方向断面が図１の断面図である。
【００１９】
環状に形成されたｐ−型半導体層４は、逆方向電圧印加時に電界強度を下げるための電界緩和構造の一例である。ここでは単一リングとしたが、複数個のリング形状等、他の構造でもよい。
【００２０】
ｐ＋＋型半導体層５ａ（第１不純物層）およびｐ＋＋型半導体層５ｂ（第２不純物層）は、ｐ−型半導体層４上において選択的に、やはり環状に形成されている。図においては、ｐ＋＋型半導体層５ａがｐ＋＋型半導体層５ｂよりも内側に離間して、素子領域を囲む形状となっている。また図においては、ｐ＋＋型半導体層５ｂは複数のリング形状となっているが、単数であってもよい。
【００２１】
ＳｉＣ−ＳＢＤの逆方向に急峻な電圧が印加された際には、形成されたｐ＋＋型半導体層の内、アノード電極３に接しているｐ＋＋型半導体層５ａ（図において、素子領域を最も内側で平面視上囲む層）でサージ電流を流すこととなる。
【００２２】
図３（ａ）において、ＳｉＣ−ＳＢＤに、時間長さが１μｓで立ち上がり速度１０ｎｓ未満の逆方向サージ電流を印加したとき、素子にダメージがない最大ピークサージ値（ｄＶ／ｄｔ）の改善効果を示す。横軸にドーズ量（ｃｍ-3）、縦軸にｐ＋＋型半導体層を形成していないＳＢＤを基準とするサージ耐量比を示す。横軸において「ＳＢＤ」と記載している点は、ｐ＋＋型半導体層を形成していないＳＢＤの場合の値である。
【００２３】
特許文献１［００３８］に記載された濃度、プロセスシミュレーション等を行うことにより類推できる濃度、および、特許文献２における、ドーズ量５×１０14ｃｍ-2とし、加速電圧１０〜２００ｋｅＶで多段階に分けてアルミニウムのイオン注入を行うことでボックス型のプロファイルを形成するとの記載に基づいて、プロセスシミュレーション等を行うことにより類推できる濃度（具体的には、２×１０19ｃｍ-3未満）である１×１０19ｃｍ-3では、最大ピークサージ値の改善効果は見られず（すなわち、サージ耐量比の上昇が見られず）、ドーズ量の濃度１×１０20ｃｍ-3近傍で急激に最大ピークサージ値の改善効果が生じる（すなわち、サージ耐量比の急激な上昇が見られる）ことを見出した。
【００２４】
図３（ｂ）に、同一ウエハ内に形成された素子を用いて測定したコンタクト抵抗の濃度依存性を示す。横軸にｐ＋濃度（ｃｍ-3）、縦軸にコンタクト抵抗（Ωｃｍ2）を示す。
【００２５】
一方で繰り返しサージ逆電力の改善効果は、アノード電極３とｐ＋＋型半導体層５ａとの接触抵抗に依存していると見られ、ｐ＋＋型半導体層の濃度を５×１０19ｃｍ-3から１×１０20ｃｍ-3とすることで、２桁程度の低抵抗化が見られている（図３（ｂ）においては、１×１０1（Ωｃｍ2）から１×１０-1（Ωｃｍ2）へ低抵抗化している）。よって、ｐ＋＋型半導体層の濃度を１×１０20ｃｍ-3以上とすることで、有効な改善効果が得られることが確認された。
【００２６】
また図４に、複数のｐ＋＋型半導体層の形成間隔を変えたときにｐ＋＋型半導体層周辺に発生するブレークダウン時の電界比を示す。横軸にｐ＋＋型半導体層の形成間隔（μｍ）、縦軸に最大電界強度比を示す。
【００２７】
ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂである２本のリングを所定の間隔で形成した。それぞれのｐ＋＋型半導体層の濃度は２×１０20ｃｍ-3とした。
【００２８】
図４を参照すると、概ね形成間隔を２μｍ程度を中心とした値とすると、間隔を設けない場合（すなわち、単一リング形状の場合）と比べて、電界緩和効果が向上することが分かる。一方で、ｐ＋＋型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。
【００２９】
高濃度となるｐ＋＋型半導体層５ａをアノード電極３端部に設ける際、特にｐ−型半導体層４の濃度を１×１０17〜２．５×１０17ｃｍ-3程度の低濃度で作製する場合には、ｐ＋＋型半導体層を従来の場合と同様の単一リングとしてしまってはその外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうることが分かった。
【００３０】
しかし、本実施の形態に示すようにｐ＋＋型半導体層を複数のリング形状（ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂ）に分けることで、高電界発生を抑制できることが見出された。例えばｐ＋＋型半導体層の各リングの幅を１μｍとし、２μｍの間隔で設けることで、改善効果が発揮された。
【００３１】
アノード電極３端部を十分に濃度の高いｐ＋＋型半導体層５ａで保護できているため、ｐ−型半導体層４の構造を自由に設計可能となり、２種類のｐ型の半導体層のみでも終端構造の縮小化にも寄与できるようになる。
【００３２】
＜製造方法＞
次に、ＳｉＣ−ＳＢＤの製造方法を説明する。
【００３３】
比抵抗が例えば１５〜２５ｍΩｃｍの炭化珪素基板２を準備し、炭化珪素基板２の一方の主面上にｎ型半導体層１を、例えばＣＶＤ法を用いたエピタキシャル結晶成長により形成する。
【００３４】
ここでｎ型半導体層１には、ｎ型不純物としてリン（Ｐ）または窒素（Ｎ）を３×１０15〜３×１０16ｃｍ-3の濃度で導入することが望ましいが、ここではｎ型半導体層１の厚さを８〜９μｍとし、不純物濃度を６×１０15ｃｍ-3とした。
【００３５】
次に、ｎ型半導体層１上に、環状の開口部を有する注入マスクを形成する。当該注入マスクの開口部は、環状のｐ−型半導体層４の形成領域に対応する部分である。
【００３６】
その後、注入マスクの上方からアルミニウム（Ａｌ）等のｐ型不純物のイオン注入（不純物注入）を行い、ｐ−型半導体層４を形成する。ここでは、濃度が、例えば１×１０17〜２×１０17ｃｍ-3となるように注入条件を設定した。あるいは、３００〜７００ｋｅＶの加速エネルギーで、７×１０12〜１．５×１０13ｃｍ-2の総注入量になるようにイオン注入の条件を設定することができる。
【００３７】
次に、先に示した手法によりｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂを形成する。ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの形成するために、加速エネルギーは３０〜９０ｋｅＶ程度、濃度は１×１０20〜５×１０20ｃｍ-3となるように注入条件を設定した。基板温度は例えば２００℃としたが、加熱なしの状態から７００℃程度までであってよい。
【００３８】
次に、注入マスクを除去した後、注入された不純物の活性化アニール処理に先立って、減圧ＣＶＤ法により厚さ１μｍ未満（例えば厚さ３０ｎｍ）のグラファイト膜を、ｎ型半導体層１が形成された炭化珪素基板２の全表層に形成する。
【００３９】
不純物の活性化アニールにおいて、高温に曝された炭化珪素基板２表層から構成元素であるＳｉおよび炭素（Ｃ）が蒸発する際に、ＳｉおよびＣの蒸発条件が異なり、かつ、結晶軸が傾いているために、ＳｉおよびＣの蒸発量が炭化珪素基板２面内で異なることになる。上記のグラファイト膜は、ＳｉおよびＣの蒸発量が炭化珪素基板２の面内で異なることにより、炭化珪素基板２の表層にステップバンチングと呼ばれる凹凸面が形成されることを防止するために設けられる。
【００４０】
グラファイト膜の形成後、炭化珪素基板２にはアルゴン雰囲気中で約１７００℃の活性化アニール処理が施され、ｐ−型半導体層４、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが完成する。
【００４１】
次に、グラファイト膜を除去した後、ｎ型半導体層１が形成された炭化珪素基板２の全表層に、酸素雰囲気での熱酸化により犠牲酸化膜を形成する。
【００４２】
犠牲酸化膜は、活性化アニール処理等で生じた炭化珪素層における表層変質層を酸化膜に改質し、最終的に除去するための膜である。犠牲酸化膜を除去することで、安定したショットキー界面となる炭化珪素層表層を得ることができる。
【００４３】
さらに犠牲酸化をして、その犠牲酸化膜を除去することで、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの最表層の濃度が低い状態でしか形成されていない箇所が取り除かれることとなり、ｐ＋＋型半導体層５ａとアノード電極３とのコンタクト抵抗は十分に小さくできる。
【００４４】
次に、オーミック電極形成のために、炭化珪素基板２の裏面を機械加工で１〜２００μｍの厚さで除去した後、厚さ５０〜２００ｎｍのＮｉ膜を形成する。その後、真空中で１０００℃のアニールを実施し、炭化珪素層に接するＮｉ膜をシリサイド化して、Ｎｉシリサイド膜を形成する。
【００４５】
次に、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが配設された側の主面に残る犠牲酸化膜をフッ酸溶液により除去した後、スパッタリング法により、ｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂが配設された側の主面全面に、厚さ１００〜５００ｎｍのＴｉ膜を形成する。
【００４６】
当該Ｔｉ膜がｐ＋＋型半導体層５ａおよびｐ＋＋型半導体層５ｂの配設された領域上に残るようにエッチングを行い、Ｔｉ膜で構成されるアノード電極３を形成する。ここでは、ターゲットパワー密度２〜１０Ｗｃｍ-2で膜厚２００ｎｍ形成した。
【００４７】
その後、ショットキー障壁高さの安定化のために、不活性ガス雰囲気中、あるいは、真空中で４００〜７００℃、より望ましくは４５０℃のアニール処理を実施する。
【００４８】
なお、図示は省略するが、アノード電極３およびカソード電極を形成した後、厚さ２〜２０μｍのＡｌまたはＣｕ等で構成される配線層を形成し、当該配線層と、ｐ−型半導体層４およびｐ＋＋型半導体層表層の保護のために、例えば厚さ３〜２０μｍのポリイミド樹脂層を形成する。
【００４９】
また、炭化珪素基板２の裏面のＮｉシリサイド膜上にはＴｉ／Ｎｉ／Ａｕの積層膜で構成されるメタライズ膜を形成することで、金属シリサイド膜とメタライズ膜とでカソード電極を形成することで完成する。
【００５０】
＜変形例＞
図５は、複数の互いに離散した構造であるｐ＋＋型半導体層５１（第１不純物層）を、アノード電極３端部近傍に備えたＳｉＣ−ＳＢＤの断面図である。ｐ＋＋型半導体層５１は、図においては２つのリング形状に分かれているが、例えば４μｍピッチのメッシュを仮想し、その中に例えば２μｍ程度のドットを配置したような構成とすることができる。あるいは、１μｍ幅のリングを３μｍピッチで複数個配置することができる。図に示すように、アノード電極３が複数のｐ＋＋型半導体層５１表層に跨って延設されている。
【００５１】
互いに離間して形成された複数個のｐ＋＋型半導体層５１は、空間平均した実効的な濃度が１０19ｃｍ-3程度に低下することで、ｐ＋＋型半導体層５１周辺に発生していた高電界を抑制することができる。このように、アノード電極３とのコンタクトが確保でき、電界の緩和も可能となる。
【００５２】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、炭化珪素からなる第１導電型の半導体層としてのｎ型半導体層１と、ｎ型半導体層１表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層としてのｐ＋＋型半導体層５ａと、ｎ型半導体層１表層において、素子領域を、少なくともｐ＋＋型半導体層５ａの平面視上外側から囲んで形成された、第２導電型の第２不純物層としてのｐ＋＋型半導体層５ｂと、ｐ＋＋型半導体層５ａ表層まで延設して素子領域上に形成されたアノード電極３とを備え、ｐ＋＋型半導体層５ａの不純物濃度が１×１０20ｃｍ-3以上であることで、ｐ＋＋型半導体層５ａ端部における電界集中を緩和し、順方向および逆方向に高電圧が印加された際の十分なサージ電流耐性を有することができる。
【００５３】
また、ｐ＋＋型半導体層５ａを高濃度化しても、ｐ＋＋型半導体層５ｂでｐ＋＋型半導体層５ａを囲み電界緩和構造を形成することで、図１に示すようなｐ−型半導体層４を低濃度で作製することができ、ｐ−型半導体層４を小さく設計することが可能となる。
【００５４】
また、本発明にかかる実施の形態によれば、半導体装置において、第２不純物層としてのｐ＋＋型半導体層５ｂが、第１不純物層としてのｐ＋＋型半導体層５ａとは離間して形成され、その不純物濃度が１×１０20ｃｍ-3以上であることで、ｐ＋＋型半導体層５ｂでｐ＋＋型半導体層５ａを離間して囲み、電界緩和構造を形成することができる。
【００５５】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５１が、各々が素子領域を平面視上囲むように互いに離間して形成された複数の層であることで、空間平均した実効的な濃度が低下することで、ｐ＋＋型半導体層５１端部の電界を緩和することができる。
【００５６】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５ａと第２不純物層としてのｐ＋＋型半導体層５ｂとが、互いに１〜３μｍの間隔で離間して形成されることで、順方向サージ耐量と逆回復時サージ耐量とを向上させることができる。
【００５７】
＜実施の形態２＞
＜構成＞
図６は、本発明に係る実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの構成を示す断面図である。実施の形態１に示す構成とほぼ同一の構造であるが、アノード電極３下部にｐ＋＋型半導体層５０が形成してある点が異なる。
【００５８】
アノード電極３にはＴｉ（チタン）膜が用いられている。Ｔｉは適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。
【００５９】
図７は、図６に示したＳｉＣ−ＪＢＳ型ダイオードを、アノード電極３が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図７のＡ−Ｂ線での矢示方向断面が図６の断面図である。
【００６０】
ｐ＋＋型半導体層５０（第４不純物層）は、例えば図７に示すようにそれぞれがストライプ状の平面視形状を有し、互いに離隔してｎ型半導体層１の素子領域上に分散配置されている。配置の一例としては、幅２〜３０μｍのストライプ状のｐ＋＋型半導体層５０を、互いに１〜２０μｍの間隔を開けて配置する。
【００６１】
なお、図６および図７では簡素化のため、ｐ＋＋型半導体層５０を２個配置した例を示しているが、実際には半導体装置は１辺が数ｍｍの方形であるため、さらに多くのｐ＋＋型半導体層５０が配置されることになる。
【００６２】
このＳｉＣ−ＪＢＳ型ダイオードの動作としては、順方向に電圧が印加された場合には、ｐ＋＋型半導体層５０が配設されていないｎ型半導体層１上の素子領域で、アノード電極３からｎ型半導体層１に向けて電流が流れるショットキー接合ダイオードとして機能する。
【００６３】
このとき、アノード電極３に接するｎ型半導体層１から鉛直下方に電流が流れるだけでなく、水平方向の広がり角を有して電流が流れるため、ｐ＋＋型半導体層５０の近傍のアノード電極３から流れ出た電流は、ｐ＋＋型半導体層５０の下方のｎ型半導体層１にも回り込む。このように電流が水平方向に広がることで順方向の抵抗が低くなる。
【００６４】
一方、ＳｉＣ−ＪＢＳ型ダイオードに逆方向に電圧が印加された場合には、ｐ＋＋型半導体層５０およびｐ−型半導体層４の下方全面に広がるように空乏層が形成されるので、電圧が維持され低い逆方向電流が維持される。
【００６５】
ここで、ＳｉＣ−ＪＢＳ型ダイオードに、定格電流をはるかに超える過電流が発生するような順方向電圧が印加された場合には、ｐ＋＋型半導体層５０とｎ型半導体層１とで構成されるｐｎ接合ダイオードにおいてもオン電圧を超え、ｐ＋＋型半導体層５０からｎ型半導体層１に向けて電流が流れる。
【００６６】
Ｔｉで形成されるアノード電極３を用いたときの順方向サージ耐量（電流二乗時間積）を時間長さが１０ｍｓの半波正弦波で測定した結果を、図８に示す。横軸にドーズ量（ｃｍ-3）、縦軸にｐ＋＋型半導体層を形成していないＳＢＤを基準とするサージ耐量比を示す。横軸において「ＳＢＤ」と記載している点は、ｐ＋＋型半導体層を形成していないＳＢＤの場合の値である。
【００６７】
ｐ＋＋型半導体層の濃度を、特許文献１および特許文献２の記載に基づく濃度である１×１０19ｃｍ-3とした場合では、順方向サージ耐量の改善効果は見られず（すなわち、サージ耐量比の上昇が見られず）、濃度１×１０20ｃｍ-3近傍で急激に最大ピークサージ値の改善効果が生じる（すなわち、サージ耐量比の急激な上昇が見られる）ことを見出した。
【００６８】
＜変形例１＞
図９は、実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの変形例を示す断面図である。図９に示すように、ｐ＋＋型半導体層５２ａ（第１不純物層）およびｐ＋＋型半導体層５２ｂ（第２不純物層）、ｐ＋＋型半導体層５３（第４不純物層）は、それぞれｐ−型半導体層４表層、ｎ型半導体層１表層の凹み構造において形成されている。なお、ｐ＋＋型半導体層５２ａは、図５に示すように複数のリング形状に分かれていてもよい。
【００６９】
ｐ＋＋型半導体層が高濃度であるため、イオン注入で形成するためには、低加速エネルギーを用いず、高いビーム電流が得られる中加速以上の注入エネルギーを用いることが望ましい場合がある。
【００７０】
このような場合には、それら表層に十分な濃度のイオンを注入してしまう低加速注入では、スループットの低下や安定性の低下が生じるおそれがある。よって、中加速以上の注入エネルギーを用いた場合に形成される構造について、以下説明する。
【００７１】
図１０（ａ）〜図１０（ｃ）に、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ、ｐ＋＋型半導体層５３の形成プロセスを示す。所望の箇所に酸化珪素、窒化珪素、高耐熱樹脂等からなるマスク１０を形成する（図１０（ａ））。
【００７２】
例えば、９０〜１５０ｋｅＶのエネルギーで１２０〜１９０ｎｍの範囲を２×１０20ｃｍ-3となるように、アルミニウムイオン１１を注入する（図１０（ｂ））。
【００７３】
続いて、弗化炭素系のガスで例えば１４０ｎｍ等の所望の深さにエッチングし、所望の表層濃度を得る（図１０（ｃ））。
【００７４】
ＪＢＳ型ダイオードにおいて逆回復時の耐性を向上させるため、ｐ＋＋型半導体層をアノード電極３端に設けるときには、作製プロセスコスト低減のため、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ、ｐ＋＋型半導体層５３は同一工程で作製するが、この時、ｐ＋＋型半導体層が従来例と同様の単一リングとなっては、ｐ＋＋型半導体層の外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうる。
【００７５】
図１１に、複数のｐ＋＋型半導体層の形成間隔を変えたときにｐ＋＋型半導体層周辺に発生するブレークダウン時の最大電界値を示す。横軸にｐ＋＋型半導体層の形成間隔（μｍ）、縦軸に電界強度（ＭＶ／ｃｍ）を示す。
【００７６】
ｐ＋＋型半導体層自身の幅は１μｍとし、２本のリングを所定の間隔とした。ｐ＋＋型半導体層の濃度は２×１０20ｃｍ-3（凡例○）、および、１×１０20ｃｍ-3（凡例×）とした。また、凹み構造は深さ１００ｎｍとした。
【００７７】
図１１を参照すると、概ね形成間隔を３μｍ程度を中心とした値とすると、間隔を設けない場合（すなわち、単一リング形状の場合）と比べて、電界緩和効果が向上することが分かる。具体的には、電界強度を半減させることができることが分かる。一方で、ｐ＋＋型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。
【００７８】
さらに凹み構造の深さは、５０ｎｍ以上数百ｎｍ以下では、特に有意な特性変化は見られなかった。
【００７９】
このように、ｐ＋＋型半導体層を複数のリング形状（ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂ）に分けることで、高電界発生を抑制できることが見出された。例えば、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂの各リングの幅を１μｍとし、３μｍの間隔で設けることで、改善効果が発揮された。
【００８０】
＜変形例２＞
図１２は、ｐ−型半導体層４（第３不純物層）表層にｐ＋型半導体層６（第２不純物層）を形成し、さらにｐ＋型半導体層６表層に、単一リング形状のｐ＋＋型半導体層５２ａ（第１不純物層）形成した構造の断面図である。図１２においては、ｐ＋＋型半導体層５２ａ、ｐ＋型半導体層６、ｐ＋＋型半導体層５３は、ｎ型半導体層１表層の凹み構造に形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、ｐ＋＋型半導体層５３は備えられなくともよい。
【００８１】
ｐ＋型半導体層６（第２不純物層）は、例えば濃度３×１０17〜１×１０19ｃｍ-3で、ｐ＋＋型半導体層５２ａ（第１不純物層）より深く形成される。あるいは実効的に、ｐ＋＋型半導体層５２ａより深く、２×１０13〜５×１０14ｃｍ-2の注入量で形成される。
【００８２】
注入工程は上記の実施の形態における場合よりも１回増えるが、ｐ＋＋型半導体層５２ａを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。
【００８３】
図１３は、中濃度のｐ＋型半導体層６０（第２不純物層）によるフローティングガードリング構造の断面図である。ｎ型半導体層１表層にｐ＋型半導体層６（第２不純物層）を形成し、ｐ＋型半導体層６表層に単一リング形状のｐ＋＋型半導体層５２ａ（第１不純物層）形成する。またｎ型半導体層１表層において、ｐ＋型半導体層６を平面視上囲むように、互いに離間したｐ＋型半導体層６０を形成する。
【００８４】
図１３においては、ｐ＋＋型半導体層５２ａ、ｐ＋型半導体層６、ｐ＋＋型半導体層５３は、１表層の凹み構造において形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、ｐ＋＋型半導体層５３は備えられなくともよい。
【００８５】
ｐ＋型半導体層６およびｐ＋型半導体層６０は、例えば濃度３×１０17ｃｍ-3で形成され、ｐ＋型半導体層６は、ｐ＋＋型半導体層５２ａより深く形成される。あるいは実効的に、ｐ＋＋型半導体層５２ａより深く、２×１０13〜２．５×１０13ｃｍ-2の注入量で形成される。
【００８６】
この構造でも、ｐ＋＋型半導体層５２ａを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。
【００８７】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第２不純物層としてのｐ＋型半導体層６０が、各々素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が第１不純物層としてのｐ＋＋型半導体層５２ａの不純物濃度より低く、ｐ＋＋型半導体層５２ａが、最も内側から素子領域を囲む第２不純物層としてのｐ＋型半導体層６表層に形成されることで、高濃度のｐ＋＋型半導体層５２ａを囲む、中間濃度のｐ＋型半導体層６およびｐ＋型半導体層６０によって電界緩和構造を形成し、ｐ＋＋型半導体層５２ａ端部に発生する高電界を抑制することができる。
【００８８】
また、本発明にかかる実施の形態によれば、半導体装置において、半導体層としてのｎ型半導体層１表層において、素子領域を平面視上囲んで形成され、その不純物濃度が第２不純物層としてのｐ＋型半導体層６より低い、第２導電型の第３不純物層としてのｐ−型半導体層４をさらに備え、ｐ＋型半導体層６が、ｐ−型半導体層４表層に形成され、その不純物濃度が第１不純物層としてのｐ＋＋型半導体層５２ａの不純物濃度より低く、ｐ＋＋型半導体層５２ａが、ｐ＋型半導体層６表層に形成されることで、高濃度のｐ＋＋型半導体層５２ａを囲む中間濃度のｐ＋型半導体層６、および、中間濃度のｐ＋型半導体層６を囲むｐ−型半導体層４によって電界緩和構造を形成し、ｐ＋＋型半導体層５２ａ端部に発生する高電界を抑制することができる。
【００８９】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５２ａと第２不純物層としてのｐ＋＋型半導体層５２ｂとが、半導体層としてのｎ型半導体層１表層の凹部に形成され、ｐ＋＋型半導体層５２ａとｐ＋＋型半導体層５２ｂとが、互いに２．５〜３μｍの間隔で離間して形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。
【００９０】
また、本発明にかかる実施の形態によれば、半導体装置において、素子領域における半導体層としてのｎ型半導体層１表層に選択的に形成された、第２導電型の第４不純物層としてのｐ＋＋型半導体層５０をさらに備えることで、電流が水平方向の広がり角を有して流れるため、順方向の抵抗が低くなる。一方逆方向では、ｐ＋＋型半導体層５０およびｐ−型半導体層４の下方全面に広がるように空乏層が形成され、低い逆方向電流が維持される。
【００９１】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物層としてのｐ＋＋型半導体層５２ａと第２不純物層としてのｐ＋＋型半導体層５２ｂと第４不純物層としてのｐ＋＋型半導体層５３とが、半導体層としてのｎ型半導体層１表層の凹部に形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。
【００９２】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ａ）半導体層としてのｎ型半導体層１上に注入マスクを配設し、ｎ型半導体層１表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、（ｂ）工程（ａ）において形成された、ｎ型半導体層１表層においてショットキーダイオードの素子領域を平面視上囲む第１不純物層としてのｐ＋＋型半導体層５２ａおよび第２不純物層としてのｐ＋＋型半導体層５２ｂが露出するように、ｎ型半導体層１表層をエッチングする工程と、（ｃ）注入マスクを除去し、ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂを活性化させる工程と、（ｄ）ｐ＋＋型半導体層５２ａおよびｐ＋＋型半導体層５２ｂを犠牲酸化させる工程と、（ｅ）工程（ｄ）において形成された犠牲酸化膜を除去し、ｐ＋＋型半導体層５２ａ表層まで延設したショットキーダイオードのアノード電極３を形成する工程とを備えることで、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、プロセス簡素化により工程を減らすことができ、製造タクトも向上させることができる。よって、製造コストの低減や、量産性の向上が期待できる。
【００９３】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【００９４】
なお本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００９５】
１ ｎ型半導体層、２ 炭化珪素基板、３ アノード電極、４ ｐ−型半導体層、５ａ，５ｂ，５０，５１，５２ａ、５２ｂ，５３ ｐ＋＋型半導体層、６，６０ ｐ＋型半導体層、１０ マスク、１１ アルミニウムイオン。
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体層と、
前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、
前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、
前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、
前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする、
半導体装置。
【請求項２】
前記第２不純物層が、前記第１不純物層とは離間して形成され、その不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記第２不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が前記第１不純物層の不純物濃度より低く、
前記第１不純物層が、最も内側から前記素子領域を囲む前記第２不純物層表層に形成されることを特徴とする、
請求項１に記載の半導体装置。
【請求項４】
前記半導体層表層において、前記素子領域を平面視上囲んで形成され、その不純物濃度が前記第２不純物層より低い、第２導電型の第３不純物層をさらに備え、
前記第２不純物層が、前記第３不純物層表層に形成され、その不純物濃度が前記第１不純物層の不純物濃度より低く、
前記第１不純物層が、前記第２不純物層表層に形成されることを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記第１不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項６】
前記第１不純物層と前記第２不純物層とが、互いに１〜３μｍの間隔で離間して形成されることを特徴とする、
請求項１、２、５のいずれかに記載の半導体装置。
【請求項７】
前記第１不純物層と前記第２不純物層とが、前記半導体層表層の凹部に形成され、
前記第１不純物層と前記第２不純物層とが、互いに２．５〜３μｍの間隔で離間して形成されることを特徴とする、
請求項１、２、５のいずれかに記載の半導体装置。
【請求項８】
前記素子領域における前記半導体層表層に選択的に形成された、第２導電型の第４不純物層をさらに備えることを特徴とする、
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１不純物層と前記第２不純物層と前記第４不純物層とが、前記半導体層表層の凹部に形成されることを特徴とする、
請求項８に記載の半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置を製造する方法であって、
（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、
（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、
（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、
（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、
（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項１】
炭化珪素からなる第１導電型の半導体層と、
前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第２導電型の第１不純物層と、
前記半導体層表層において、前記素子領域を、少なくとも前記第１不純物層の平面視上外側から囲んで形成された、第２導電型の第２不純物層と、
前記第１不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、
前記第１不純物層の不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする、
半導体装置。
【請求項２】
前記第２不純物層が、前記第１不純物層とは離間して形成され、その不純物濃度が１×１０20ｃｍ-3以上であることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記第２不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が前記第１不純物層の不純物濃度より低く、
前記第１不純物層が、最も内側から前記素子領域を囲む前記第２不純物層表層に形成されることを特徴とする、
請求項１に記載の半導体装置。
【請求項４】
前記半導体層表層において、前記素子領域を平面視上囲んで形成され、その不純物濃度が前記第２不純物層より低い、第２導電型の第３不純物層をさらに備え、
前記第２不純物層が、前記第３不純物層表層に形成され、その不純物濃度が前記第１不純物層の不純物濃度より低く、
前記第１不純物層が、前記第２不純物層表層に形成されることを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記第１不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項６】
前記第１不純物層と前記第２不純物層とが、互いに１〜３μｍの間隔で離間して形成されることを特徴とする、
請求項１、２、５のいずれかに記載の半導体装置。
【請求項７】
前記第１不純物層と前記第２不純物層とが、前記半導体層表層の凹部に形成され、
前記第１不純物層と前記第２不純物層とが、互いに２．５〜３μｍの間隔で離間して形成されることを特徴とする、
請求項１、２、５のいずれかに記載の半導体装置。
【請求項８】
前記素子領域における前記半導体層表層に選択的に形成された、第２導電型の第４不純物層をさらに備えることを特徴とする、
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１不純物層と前記第２不純物層と前記第４不純物層とが、前記半導体層表層の凹部に形成されることを特徴とする、
請求項８に記載の半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置を製造する方法であって、
（ａ）前記半導体層上に注入マスクを配設し、前記半導体層表層内に１×１０20ｃｍ-3以上の濃度の不純物を注入する工程と、
（ｂ）前記工程（ａ）において形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第１不純物層および前記第２不純物層が露出するように、前記半導体層表層をエッチングする工程と、
（ｃ）前記注入マスクを除去し、前記第１不純物層および前記第２不純物層を活性化させる工程と、
（ｄ）前記第１不純物層および前記第２不純物層を犠牲酸化させる工程と、
（ｅ）前記工程（ｄ）において形成された犠牲酸化膜を除去し、前記第１不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−７４１４８（Ｐ２０１３−７４１４８Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１２５３８（Ｐ２０１１−２１２５３８）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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