半導体装置とその製造方法
【課題】半導体チップの積層数が多くなっても、それらの隙間に充填されるアンダーフィル材が水平方向に過度に拡がることのない半導体装置とその製造方法を提供する。
【解決手段】実施形態の半導体装置１０は、一主面に凹部５ａを形成した支持基板５と、凹部５ａ内に収容された複数の半導体素子１ａ〜１ｄからなる積層体４と、凹部５ａ内に充填され、積層体４を封止するアンダーフィル材６とを具備する。積層体４は、凹部５ａの底面側に配置された貫通電極を有しない半導体素子１ａと、この半導体素子１ａ上に一段または多段にフリップチップ接続された貫通電極２ｂ〜２ｄを有する半導体素子１ｂ〜１ｄからなる。
【解決手段】実施形態の半導体装置１０は、一主面に凹部５ａを形成した支持基板５と、凹部５ａ内に収容された複数の半導体素子１ａ〜１ｄからなる積層体４と、凹部５ａ内に充填され、積層体４を封止するアンダーフィル材６とを具備する。積層体４は、凹部５ａの底面側に配置された貫通電極を有しない半導体素子１ａと、この半導体素子１ａ上に一段または多段にフリップチップ接続された貫通電極２ｂ〜２ｄを有する半導体素子１ｂ〜１ｄからなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近時、積層型半導体装置として、貫通電極（ＴＳＶ）を有する半導体チップを縦方向に積層することによって、集積密度や動作速度等の向上を図ったものが知られている。このような半導体装置においては、半導体チップ同士はフリップチップ接続により接続されるとともに、半導体チップ間の十数μｍ程度の微小な隙間にアンダーフィル材（液状硬化性樹脂）が充填されて封止される。アンダーフィル材の充填は、積層した半導体チップの側面に供給したアンダーフィル材が毛細管現象によってチップ間の隙間に浸透していくのを利用して行われる。
【０００３】
ところが、この場合、積層する半導体チップの数が多くなり高さが高くなると、アンダーフィル材も高い位置まで供給しなければならず、必然的にアンダーフィル材は水平方向に拡がり、周辺のボンディングパッド等の汚染や半導体装置の大型化を招くおそれがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２７８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体チップの積層数が多くなっても、高い位置にある半導体チップ間までアンダーフィル材を水平方向に過度に拡げることなく供給することができ、周辺のボンディングパッド等の汚染や装置の大型化を防止することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、一主面に凹部を形成した支持基板と、前記凹部内に収容された複数の半導体素子からなる積層体と、前記凹部内に充填され、前記積層体を封止するアンダーフィル材とを具備する。前記積層体は、前記凹部の底面側に配置された貫通電極を有しない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態による半導体装置の構造を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】図２に示す工程の後の半導体装置の製造工程を示す断面図である。
【図４】一実施形態による半導体装置の構造を示す断面図である。
【図５】図４に示す半導体装置の製造工程を示す断面図である。
【図６】図４に示す工程の後の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の構造を示す断面図である。
【００１０】
図１に示す半導体装置（半導体パッケージ）１０は、いわゆる積層型半導体装置であり、複数の半導体素子（半導体チップ）１ａ〜１ｄが積層されている。なお、この実施形態では、半導体素子（半導体チップ）の積層数が４層である場合を中心に説明するが、半導体素子（半導体チップ）の積層数は特に限定されるものではなく、例えば、２層、８層、１６層、３２層等であってもよい。
【００１１】
複数の半導体素子１ａ〜１ｄは、いずれもシリコン基板等の半導体基板からなる。そのうちの１つ、すなわち半導体素子１ａは、貫通電極を有さず、その一方の面に電極パッド２ａが形成されたものである。一方、残りの半導体素子１ｂ〜１ｄは、貫通電極２ｂ〜２ｄを有するもので、その両面には、それぞれ各貫通電極２ｂ〜２ｄに一体に設けられた接続パッド（図示せず）が設けられている。
【００１２】
そして、これらの複数の半導体素子１ａ〜１ｄは、貫通電極を有さない半導体素子１ａ上に、貫通電極２ｂ〜２ｄを有する半導体素子１ｂ〜１ｄをフリップチップ接続した構造を有している。すなわち、貫通電極を有さない半導体素子１ａの電極パッド２ａと、これに隣接する貫通電極２ｂを有する半導体素子１ｂの半導体素子１ａ側の接続パッドが、半田バンプ等の金属バンプ３ａで接続され、貫通電極２ｂを有する半導体素子１ｂの他側の接続パッドが、それに隣接する貫通電極２ｃを有する半導体素子１ｃの半導体素子１ｂ側の接続パッドと、半田バンプ等の金属バンプ３ｂで接続されている。同様に、貫通電極２ｃを有する半導体素子１ｃの他側の接続パッドが、それに隣接する貫通電極２ｄを有する半導体素子１ｄの半導体素子１ｃ側の接続パッドと、半田バンプ等の金属バンプ３ｃで接続されている。
【００１３】
このようにフリップチップ接続されて積層体４とされた複数の半導体素子１ａ〜１ｄは、支持基板５の一方の主面に形成された凹部５ａ内に収容されるとともに、凹部５ａ内にアンダーフィル材６が充填されている。支持基板５を備えることで、アンダーフィル材６を水平方向に拡げることなく各半導体素子１ａ〜１ｄ間の間隙に充填することができる。
【００１４】
すなわち、支持基板５は、アンダーフィル材６の水平方向の拡がりを防止する機能を有するものである。したがって、支持基板５を構成する材料は、このような機能を有することができるもの、換言すると、アンダーフィル材６を充填したときに変形しないものであればよく、金属、樹脂、セラミック等、各種の材料を使用することができる。加工の容易さ等の観点からは、金属もしくは樹脂が好ましい。また、アルミ等のシールド性を有する金属材料を用いれば、ノイズに対するシールド効果を付与することができる。また、銅等の熱伝導性の高い材料を用いれば、半導体素子１ａ〜１ｄの熱を外部に放出する放熱材としての機能を併せ有することができる。また、４２アロイは、線膨張率がシリコンと近似していることから、半導体素子１ａ〜１ｄを構成する半導体基板としてシリコン（Ｓｉ）基板を用いた場合には好ましい。
【００１５】
なお、支持基板５は、そのまま半導体装置１０の構成部材となるため、半導体装置の製造工程中の半導体素子１ａ〜１ｄや後述する配線基板７の反りを抑制する機能を併せ有することができる。また、支持基板５は、半導体素子１ａ〜１ｄの搬送部材としての機能を併せ有することができる。
【００１６】
支持基板５は、例えば、底部を金属材料で形成し、側部をプラスチック材料で形成したり、本体をプラスチック材料で形成し、その底部下面に金属材料を貼り付ける等の複合構造としてもよい。このような例においては、後述するように、半導体装置１０の製造工程における支持基板５の切断作業を容易なものとすることができる。
【００１７】
半導体装置１０の小型化、薄型化のためには、支持基板５の高さｈは、例えば、図１に示すような半導体素子の積層数が４層の場合、０．４〜０．７ｍｍ、積層数が８の場合、０．６〜０．９ｍｍ、積層数が１６の場合、０．８〜１．１ｍｍとすることが好ましい。また、支持基板５の外縁から半導体素子１ａ〜１ｄの端部までの距離ｗは、３２０μｍ以下、好ましくは３２０〜２００μｍとすることが好ましい。さらに、支持基板５の底部の厚みｄは、３００μｍ以下、好ましくは１００〜１５０μｍとすることが好ましい。
【００１８】
また、支持基板５の凹部５ａ内に充填されるアンダーフィル材６としては、例えばエポキシ系樹脂が用いられる。アンダーフィル材６に用いる樹脂は、各半導体素子１ａ〜１ｄ間に十分に充填され、かつボイドの発生がない材料を選択することが好ましい。
【００１９】
複数の半導体素子１ａ〜１ｄは、貫通電極を有さない半導体素子１ａが支持基板５の底面側に位置するように収容されている。半導体素子１ａは、支持基板５の底面にダイアタッチフィルム（ＤＡＦ）のような接着剤８によって接着固定されている。
【００２０】
図１に示す半導体装置１０は、支持基板５の凹部５ａ内に収容された半導体素子１ａ〜１ｄを外部に接続するための配線基板７をさらに備えている。
【００２１】
配線基板７には、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として用いた多層配線基板が使用される。樹脂基板を適用した配線基板７としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。配線基板７の一方の面には、電極パッド７ａが設けられ、その上に半田バンプ等の外部電極１１が固定されている。また、配線基板７の他方の面には、表面配線層７ｂ及び電極パッド（図示せず）が設けられており、この配線基板７の電極パッドと凹部５ａ内の最上層（図１では、最も下方に位置している）の半導体素子１ｄの配線基板７側の電極パッドとが半田バンプ等の金属バンプ１２で接続されている。配線基板７の内部には、さらに表面配線層７ｂと外部電極１１側の電極パッド７ａに接続された内層配線層７ｃが設けられている。外部電極１１と半導体素子１ｄとは、外部電極１１側の電極パッド７ａ、内層配線層７ｃ、表面配線層７ｂ、半導体素子１ｄ側の電極パッド、及び金属バンプ１２を介して電気的に接続されている。
【００２２】
支持基板５と半導体素子１ａ〜１ｄとアンダーフィル材６からなるモジュールと、配線基板３との間の間隙に、アンダーフィル材１３が充填され固化されている。以下、支持基板５の凹部５ａ内に充填されたアンダーフィル材６を第１のアンダーフィル材６と称し、支持基板５と半導体素子１ａ〜１ｄとアンダーフィル材６からなるモジュールと配線基板７との間の間隙に充填されたアンダーフィル材１３を第２のアンダーフィル材１３と称する。この第２のアンダーフィル材１３には、第１のアンダーフィル材６に用いたものと同様の樹脂を用いることができる。はみ出し量低減の観点からはフィルム状の封止材、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の使用も好ましい。
【００２３】
次に、この実施形態による半導体装置１０の製造工程について、図２及び図３を用いて説明する。
【００２４】
まず、図２（ａ）に示すように、一方の主面に、凹部５ａが複数（図面の例では、２つのみ示している）形成された支持基板５Ａを用意し、その凹部５ａ内に、複数の半導体素子１ａ〜１ｄを順に積層しながら配置する。配置する半導体素子１ａ〜１ｄのうち、まず、貫通電極を有さない半導体素子１ａを、凹部５ａの底面に、電極パッド２ａ形成面を上方に向けて固定する。固定にはダイアタッチフィルムのような接着剤８を用いる。次いで、この半導体素子１ａ上に、残りの半導体素子１ｂ〜１ｄを順次積層する。このとき、各半導体素子１ａ〜１ｄの対向する電極パッド間を半田バンプ等の金属バンプ３ａ〜３ｃで接続しながら積層する。
【００２５】
支持基板５Ａの凹部５ａは、収容する半導体素子１ａ〜１ｄを積層し接続したときに、最上層の半導体素子１ｄの上面が少なくとも支持基板５Ａの上面から露出しないような深さを有する。また、凹部５ａは、後工程で切断したときに凹部の側面にその機能を損なわないだけの厚さ、例えば０．１〜０．３ｍｍの厚さの側壁が残るような幅が設けられている。
【００２６】
このようにして、支持基板５Ａに設けられた各凹部５ａ内への複数の半導体素子１ａ〜１ｄの積層体４の収容が完了したら、図２（ｂ）に示すように、各凹部５ａにアンダーフィル材６を充填し硬化させる。アンダーフィル材６は、凹部５ａの側壁と半導体素子１ａ〜１ｄの積層体４の側面との間に供給し、積層した各半導体素子１ａ〜１ｄの間隙に充填させる。充填が完了したところで、アンダーフィル材６を硬化させる。
【００２７】
なお、アンダーフィル材６を充填する前に、最上層の半導体素子１ｄの上面に電極パッドを形成しておくが、アンダーフィル材６を充填する際、これらの電極パッドが露出するようにする。電極パッドは、場合により、次の平坦化処理あるいはそれに続く金属バンプ形成工程で露出させてもよい。
【００２８】
次に、図２（ｃ）に示すように、アンダーフィル材６の上面、必要に応じて、さらに支持基板５Ａの上面を平坦化した後、露出させた半導体素子１ｄ上面の電極パッド上に半田ボール等を搭載して金属パンプ１２を形成する。
【００２９】
次に、図３（ｄ）に示すように、支持基板５をダイシングテープ等（図示せず）に固定した後、ダイヤモンドブレード等のブレードを用いて切断し、１つの凹部５ａが形成された支持基板５と、この凹部５ａに収容された４つの半導体素子１ａ〜１ｄと、アンダーフィル材６からなるモジュールに個片化する。図３（ｄ）中、符号３１はブレードによる切断部を示している。前述したように、支持基板５として、全体がプラスチック材料からなるものや、底部を金属材料で形成し、側部をプラスチック材料で形成したり、プラスチック材料からなる支持基板の下面に金属材料を貼り付けたもの等を使用した場合には、切断作業が容易となる。
【００３０】
次に、図３（ｅ）に示すように、上記各モジュールの上下を反転させて、内層配線層７ｃ、表面配線層７ｂ、電極パッドが形成された配線基板７の電極パッドと、半導体素子１ｄの上面に形成された電極パッドとを金属バンプ１２で接続し、さらに、半導体素子１ｄと配線基板７との間の間隙にアンダーフィル材１３を充填し硬化させる。
【００３１】
次に、図３（ｆ）に示すように、配線基板７の下面に電極パッド７ａを形成し、半田ボール等を搭載して外部電極１１を形成する。その後、支持基板５の切断部３１の位置で配線基板７をブレードを用いて切断することにより、図１に示す半導体装置１０が作製される。
【００３２】
以上説明した製造方法では、支持基板５を切断してモジュールを作製した後、配線基板７に搭載している。この方法では、配線基板７上の電極パッドと半導体素子１ｄ上の電極パッド上に設けた金属バンプ１２の位置合わせの自由度が増す。つまり、配線基板７上の電極パッドと半導体素子１ｄ上の金属バンプ１２の位置に多少の位置ずれがあっても、搭載するモジュールの位置を制御することができ、配線基板７上の電極パッドと半導体素子１ｄ上の金属バンプ１２との接続信頼性を向上させることができる。
【００３３】
また、この方法では、図２（ａ）の工程において、支持基板５Ａの凹部５ａ内で、半導体素子１ａ〜１ｄを積層しているが、このような半導体素子１ａ〜１ｄの積層を別のステージ上で積層し、積層体４として凹部５ａ内に収容するようにしてもよい。
【００３４】
（第２の実施形態）
図４は、第２の実施形態による半導体装置（半導体パッケージ）２０の構造を示す断面図である。なお、本実施形態においては、重複する説明を避けるため、第１の実施の形態と共通する点については説明を省略または簡略化し、相違点を中心に説明する。
【００３５】
図４に示す半導体装置（半導体パッケージ）２０は、図１に示す半導体装置１０において、支持基板５の凹部５ａ内に収容された半導体素子１ａ〜１ｄを外部に接続するため、配線基板７に代えて再配線層４１を備えたものである。
【００３６】
再配線層４１は、支持基板５の凹部５ａ形成面上に、第１の絶縁膜４２を介して設けられている。再配線層４１の一端は、半導体素子１ｄの再配線層４１側の面に形成された電極パッドに接続され、他端にはポスト４３を介して半田バンプ等の外部電極が形成されている。図４において、符号４４及び４５は、再配線層４１と外部電極１１形成面とに間に形成された第２の絶縁膜及びエポキシ樹脂等からなる樹脂層を示している。なお、図面では、第２の絶縁膜４４は、第１の絶縁膜４２と一体のものとして示している。
【００３７】
第２に実施形態においても、第１の実施の形態と同様の効果を得ることができる。また、この実施形態では、外部に接続するために再配線層技術を利用しているので、半導体装置の一層の小型化、薄型化を実現することができる。
【００３８】
次に、この実施形態による半導体装置２０の製造工程について、図５及び図６を用いて説明する。
【００３９】
この半導体装置２０は、上述したように、半導体素子１ａ〜１ｄを外部に接続するため、再配線層４１を備えたものである。したがって、その製造にあたっては、図５（ｃ）に示すように、アンダーフィル材６の上面、必要に応じて、さらに支持基板５Ａの上面を平坦化した後、その平坦化した面に、常法により、図４に示したような、半導体素子１ｄ上面に設けられた電極パッドに接続された再配線層４１を含む層を形成する（図６（ｄ））。
【００４０】
次に、ポスト４３上に、半田ボール等を搭載して外部電極１１を形成し、さらに、支持基板５Ａをダイシングテープ等（図示せず）に固定し、ダイヤモンドブレード等のブレードを用いて支持基板５Ａ、その上面の第１及び第２の絶縁膜４２及び４４、樹脂層４５を切断する（図６（ｅ））。これにより、図４に示す半導体装置２０が作製される。
【００４１】
なお、この製造方法において、図６（ｃ）までの工程は、それぞれ前述した図２（ａ）及び図２（ｂ）の工程と同様であり、説明を省略する。
【００４２】
以上説明した少なくとも一つの実施形態によれば、凹部を形成した支持基板によって、アンダーフィル材の水平方向の拡がりを抑制できるので、半導体素子の積層数が多くても、上層の半導体素子の間隙に充填するのに必要な高さにまで少ない使用量でアンダーフィル材を供給することができる。しかも、凹部の側壁や底部の厚さを薄くすることができるため、半導体装置がそのために大型化したり厚肉化したりすることもない。
【００４３】
また、支持基板は、そのまま半導体装置の構成部材となるため、半導体装置の製造工程中の半導体素子の反りを抑制することが可能になる。また、支持基板が半導体素子の搬送部材として機能することができるため、半導体装置の一括組み立てが可能にあり、生産性を高めることができる。さらに、ノイズに対するシールド効果を付与することが可能になる。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１ａ〜１ｄ…半導体素子（半導体チップ）、２ｂ〜２ｄ…貫通電極、４…積層体、５…支持基板、５ａ…凹部、６…（第１の）アンダーフィル材、７…配線基板、１０，２０…半導体装置（半導体パッケージ）、１１…外部電極、１３…（第２の）アンダーフィル材、３１…切断部、４１…再配線層。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近時、積層型半導体装置として、貫通電極（ＴＳＶ）を有する半導体チップを縦方向に積層することによって、集積密度や動作速度等の向上を図ったものが知られている。このような半導体装置においては、半導体チップ同士はフリップチップ接続により接続されるとともに、半導体チップ間の十数μｍ程度の微小な隙間にアンダーフィル材（液状硬化性樹脂）が充填されて封止される。アンダーフィル材の充填は、積層した半導体チップの側面に供給したアンダーフィル材が毛細管現象によってチップ間の隙間に浸透していくのを利用して行われる。
【０００３】
ところが、この場合、積層する半導体チップの数が多くなり高さが高くなると、アンダーフィル材も高い位置まで供給しなければならず、必然的にアンダーフィル材は水平方向に拡がり、周辺のボンディングパッド等の汚染や半導体装置の大型化を招くおそれがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２７８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体チップの積層数が多くなっても、高い位置にある半導体チップ間までアンダーフィル材を水平方向に過度に拡げることなく供給することができ、周辺のボンディングパッド等の汚染や装置の大型化を防止することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、一主面に凹部を形成した支持基板と、前記凹部内に収容された複数の半導体素子からなる積層体と、前記凹部内に充填され、前記積層体を封止するアンダーフィル材とを具備する。前記積層体は、前記凹部の底面側に配置された貫通電極を有しない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態による半導体装置の構造を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】図２に示す工程の後の半導体装置の製造工程を示す断面図である。
【図４】一実施形態による半導体装置の構造を示す断面図である。
【図５】図４に示す半導体装置の製造工程を示す断面図である。
【図６】図４に示す工程の後の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の構造を示す断面図である。
【００１０】
図１に示す半導体装置（半導体パッケージ）１０は、いわゆる積層型半導体装置であり、複数の半導体素子（半導体チップ）１ａ〜１ｄが積層されている。なお、この実施形態では、半導体素子（半導体チップ）の積層数が４層である場合を中心に説明するが、半導体素子（半導体チップ）の積層数は特に限定されるものではなく、例えば、２層、８層、１６層、３２層等であってもよい。
【００１１】
複数の半導体素子１ａ〜１ｄは、いずれもシリコン基板等の半導体基板からなる。そのうちの１つ、すなわち半導体素子１ａは、貫通電極を有さず、その一方の面に電極パッド２ａが形成されたものである。一方、残りの半導体素子１ｂ〜１ｄは、貫通電極２ｂ〜２ｄを有するもので、その両面には、それぞれ各貫通電極２ｂ〜２ｄに一体に設けられた接続パッド（図示せず）が設けられている。
【００１２】
そして、これらの複数の半導体素子１ａ〜１ｄは、貫通電極を有さない半導体素子１ａ上に、貫通電極２ｂ〜２ｄを有する半導体素子１ｂ〜１ｄをフリップチップ接続した構造を有している。すなわち、貫通電極を有さない半導体素子１ａの電極パッド２ａと、これに隣接する貫通電極２ｂを有する半導体素子１ｂの半導体素子１ａ側の接続パッドが、半田バンプ等の金属バンプ３ａで接続され、貫通電極２ｂを有する半導体素子１ｂの他側の接続パッドが、それに隣接する貫通電極２ｃを有する半導体素子１ｃの半導体素子１ｂ側の接続パッドと、半田バンプ等の金属バンプ３ｂで接続されている。同様に、貫通電極２ｃを有する半導体素子１ｃの他側の接続パッドが、それに隣接する貫通電極２ｄを有する半導体素子１ｄの半導体素子１ｃ側の接続パッドと、半田バンプ等の金属バンプ３ｃで接続されている。
【００１３】
このようにフリップチップ接続されて積層体４とされた複数の半導体素子１ａ〜１ｄは、支持基板５の一方の主面に形成された凹部５ａ内に収容されるとともに、凹部５ａ内にアンダーフィル材６が充填されている。支持基板５を備えることで、アンダーフィル材６を水平方向に拡げることなく各半導体素子１ａ〜１ｄ間の間隙に充填することができる。
【００１４】
すなわち、支持基板５は、アンダーフィル材６の水平方向の拡がりを防止する機能を有するものである。したがって、支持基板５を構成する材料は、このような機能を有することができるもの、換言すると、アンダーフィル材６を充填したときに変形しないものであればよく、金属、樹脂、セラミック等、各種の材料を使用することができる。加工の容易さ等の観点からは、金属もしくは樹脂が好ましい。また、アルミ等のシールド性を有する金属材料を用いれば、ノイズに対するシールド効果を付与することができる。また、銅等の熱伝導性の高い材料を用いれば、半導体素子１ａ〜１ｄの熱を外部に放出する放熱材としての機能を併せ有することができる。また、４２アロイは、線膨張率がシリコンと近似していることから、半導体素子１ａ〜１ｄを構成する半導体基板としてシリコン（Ｓｉ）基板を用いた場合には好ましい。
【００１５】
なお、支持基板５は、そのまま半導体装置１０の構成部材となるため、半導体装置の製造工程中の半導体素子１ａ〜１ｄや後述する配線基板７の反りを抑制する機能を併せ有することができる。また、支持基板５は、半導体素子１ａ〜１ｄの搬送部材としての機能を併せ有することができる。
【００１６】
支持基板５は、例えば、底部を金属材料で形成し、側部をプラスチック材料で形成したり、本体をプラスチック材料で形成し、その底部下面に金属材料を貼り付ける等の複合構造としてもよい。このような例においては、後述するように、半導体装置１０の製造工程における支持基板５の切断作業を容易なものとすることができる。
【００１７】
半導体装置１０の小型化、薄型化のためには、支持基板５の高さｈは、例えば、図１に示すような半導体素子の積層数が４層の場合、０．４〜０．７ｍｍ、積層数が８の場合、０．６〜０．９ｍｍ、積層数が１６の場合、０．８〜１．１ｍｍとすることが好ましい。また、支持基板５の外縁から半導体素子１ａ〜１ｄの端部までの距離ｗは、３２０μｍ以下、好ましくは３２０〜２００μｍとすることが好ましい。さらに、支持基板５の底部の厚みｄは、３００μｍ以下、好ましくは１００〜１５０μｍとすることが好ましい。
【００１８】
また、支持基板５の凹部５ａ内に充填されるアンダーフィル材６としては、例えばエポキシ系樹脂が用いられる。アンダーフィル材６に用いる樹脂は、各半導体素子１ａ〜１ｄ間に十分に充填され、かつボイドの発生がない材料を選択することが好ましい。
【００１９】
複数の半導体素子１ａ〜１ｄは、貫通電極を有さない半導体素子１ａが支持基板５の底面側に位置するように収容されている。半導体素子１ａは、支持基板５の底面にダイアタッチフィルム（ＤＡＦ）のような接着剤８によって接着固定されている。
【００２０】
図１に示す半導体装置１０は、支持基板５の凹部５ａ内に収容された半導体素子１ａ〜１ｄを外部に接続するための配線基板７をさらに備えている。
【００２１】
配線基板７には、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として用いた多層配線基板が使用される。樹脂基板を適用した配線基板７としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。配線基板７の一方の面には、電極パッド７ａが設けられ、その上に半田バンプ等の外部電極１１が固定されている。また、配線基板７の他方の面には、表面配線層７ｂ及び電極パッド（図示せず）が設けられており、この配線基板７の電極パッドと凹部５ａ内の最上層（図１では、最も下方に位置している）の半導体素子１ｄの配線基板７側の電極パッドとが半田バンプ等の金属バンプ１２で接続されている。配線基板７の内部には、さらに表面配線層７ｂと外部電極１１側の電極パッド７ａに接続された内層配線層７ｃが設けられている。外部電極１１と半導体素子１ｄとは、外部電極１１側の電極パッド７ａ、内層配線層７ｃ、表面配線層７ｂ、半導体素子１ｄ側の電極パッド、及び金属バンプ１２を介して電気的に接続されている。
【００２２】
支持基板５と半導体素子１ａ〜１ｄとアンダーフィル材６からなるモジュールと、配線基板３との間の間隙に、アンダーフィル材１３が充填され固化されている。以下、支持基板５の凹部５ａ内に充填されたアンダーフィル材６を第１のアンダーフィル材６と称し、支持基板５と半導体素子１ａ〜１ｄとアンダーフィル材６からなるモジュールと配線基板７との間の間隙に充填されたアンダーフィル材１３を第２のアンダーフィル材１３と称する。この第２のアンダーフィル材１３には、第１のアンダーフィル材６に用いたものと同様の樹脂を用いることができる。はみ出し量低減の観点からはフィルム状の封止材、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の使用も好ましい。
【００２３】
次に、この実施形態による半導体装置１０の製造工程について、図２及び図３を用いて説明する。
【００２４】
まず、図２（ａ）に示すように、一方の主面に、凹部５ａが複数（図面の例では、２つのみ示している）形成された支持基板５Ａを用意し、その凹部５ａ内に、複数の半導体素子１ａ〜１ｄを順に積層しながら配置する。配置する半導体素子１ａ〜１ｄのうち、まず、貫通電極を有さない半導体素子１ａを、凹部５ａの底面に、電極パッド２ａ形成面を上方に向けて固定する。固定にはダイアタッチフィルムのような接着剤８を用いる。次いで、この半導体素子１ａ上に、残りの半導体素子１ｂ〜１ｄを順次積層する。このとき、各半導体素子１ａ〜１ｄの対向する電極パッド間を半田バンプ等の金属バンプ３ａ〜３ｃで接続しながら積層する。
【００２５】
支持基板５Ａの凹部５ａは、収容する半導体素子１ａ〜１ｄを積層し接続したときに、最上層の半導体素子１ｄの上面が少なくとも支持基板５Ａの上面から露出しないような深さを有する。また、凹部５ａは、後工程で切断したときに凹部の側面にその機能を損なわないだけの厚さ、例えば０．１〜０．３ｍｍの厚さの側壁が残るような幅が設けられている。
【００２６】
このようにして、支持基板５Ａに設けられた各凹部５ａ内への複数の半導体素子１ａ〜１ｄの積層体４の収容が完了したら、図２（ｂ）に示すように、各凹部５ａにアンダーフィル材６を充填し硬化させる。アンダーフィル材６は、凹部５ａの側壁と半導体素子１ａ〜１ｄの積層体４の側面との間に供給し、積層した各半導体素子１ａ〜１ｄの間隙に充填させる。充填が完了したところで、アンダーフィル材６を硬化させる。
【００２７】
なお、アンダーフィル材６を充填する前に、最上層の半導体素子１ｄの上面に電極パッドを形成しておくが、アンダーフィル材６を充填する際、これらの電極パッドが露出するようにする。電極パッドは、場合により、次の平坦化処理あるいはそれに続く金属バンプ形成工程で露出させてもよい。
【００２８】
次に、図２（ｃ）に示すように、アンダーフィル材６の上面、必要に応じて、さらに支持基板５Ａの上面を平坦化した後、露出させた半導体素子１ｄ上面の電極パッド上に半田ボール等を搭載して金属パンプ１２を形成する。
【００２９】
次に、図３（ｄ）に示すように、支持基板５をダイシングテープ等（図示せず）に固定した後、ダイヤモンドブレード等のブレードを用いて切断し、１つの凹部５ａが形成された支持基板５と、この凹部５ａに収容された４つの半導体素子１ａ〜１ｄと、アンダーフィル材６からなるモジュールに個片化する。図３（ｄ）中、符号３１はブレードによる切断部を示している。前述したように、支持基板５として、全体がプラスチック材料からなるものや、底部を金属材料で形成し、側部をプラスチック材料で形成したり、プラスチック材料からなる支持基板の下面に金属材料を貼り付けたもの等を使用した場合には、切断作業が容易となる。
【００３０】
次に、図３（ｅ）に示すように、上記各モジュールの上下を反転させて、内層配線層７ｃ、表面配線層７ｂ、電極パッドが形成された配線基板７の電極パッドと、半導体素子１ｄの上面に形成された電極パッドとを金属バンプ１２で接続し、さらに、半導体素子１ｄと配線基板７との間の間隙にアンダーフィル材１３を充填し硬化させる。
【００３１】
次に、図３（ｆ）に示すように、配線基板７の下面に電極パッド７ａを形成し、半田ボール等を搭載して外部電極１１を形成する。その後、支持基板５の切断部３１の位置で配線基板７をブレードを用いて切断することにより、図１に示す半導体装置１０が作製される。
【００３２】
以上説明した製造方法では、支持基板５を切断してモジュールを作製した後、配線基板７に搭載している。この方法では、配線基板７上の電極パッドと半導体素子１ｄ上の電極パッド上に設けた金属バンプ１２の位置合わせの自由度が増す。つまり、配線基板７上の電極パッドと半導体素子１ｄ上の金属バンプ１２の位置に多少の位置ずれがあっても、搭載するモジュールの位置を制御することができ、配線基板７上の電極パッドと半導体素子１ｄ上の金属バンプ１２との接続信頼性を向上させることができる。
【００３３】
また、この方法では、図２（ａ）の工程において、支持基板５Ａの凹部５ａ内で、半導体素子１ａ〜１ｄを積層しているが、このような半導体素子１ａ〜１ｄの積層を別のステージ上で積層し、積層体４として凹部５ａ内に収容するようにしてもよい。
【００３４】
（第２の実施形態）
図４は、第２の実施形態による半導体装置（半導体パッケージ）２０の構造を示す断面図である。なお、本実施形態においては、重複する説明を避けるため、第１の実施の形態と共通する点については説明を省略または簡略化し、相違点を中心に説明する。
【００３５】
図４に示す半導体装置（半導体パッケージ）２０は、図１に示す半導体装置１０において、支持基板５の凹部５ａ内に収容された半導体素子１ａ〜１ｄを外部に接続するため、配線基板７に代えて再配線層４１を備えたものである。
【００３６】
再配線層４１は、支持基板５の凹部５ａ形成面上に、第１の絶縁膜４２を介して設けられている。再配線層４１の一端は、半導体素子１ｄの再配線層４１側の面に形成された電極パッドに接続され、他端にはポスト４３を介して半田バンプ等の外部電極が形成されている。図４において、符号４４及び４５は、再配線層４１と外部電極１１形成面とに間に形成された第２の絶縁膜及びエポキシ樹脂等からなる樹脂層を示している。なお、図面では、第２の絶縁膜４４は、第１の絶縁膜４２と一体のものとして示している。
【００３７】
第２に実施形態においても、第１の実施の形態と同様の効果を得ることができる。また、この実施形態では、外部に接続するために再配線層技術を利用しているので、半導体装置の一層の小型化、薄型化を実現することができる。
【００３８】
次に、この実施形態による半導体装置２０の製造工程について、図５及び図６を用いて説明する。
【００３９】
この半導体装置２０は、上述したように、半導体素子１ａ〜１ｄを外部に接続するため、再配線層４１を備えたものである。したがって、その製造にあたっては、図５（ｃ）に示すように、アンダーフィル材６の上面、必要に応じて、さらに支持基板５Ａの上面を平坦化した後、その平坦化した面に、常法により、図４に示したような、半導体素子１ｄ上面に設けられた電極パッドに接続された再配線層４１を含む層を形成する（図６（ｄ））。
【００４０】
次に、ポスト４３上に、半田ボール等を搭載して外部電極１１を形成し、さらに、支持基板５Ａをダイシングテープ等（図示せず）に固定し、ダイヤモンドブレード等のブレードを用いて支持基板５Ａ、その上面の第１及び第２の絶縁膜４２及び４４、樹脂層４５を切断する（図６（ｅ））。これにより、図４に示す半導体装置２０が作製される。
【００４１】
なお、この製造方法において、図６（ｃ）までの工程は、それぞれ前述した図２（ａ）及び図２（ｂ）の工程と同様であり、説明を省略する。
【００４２】
以上説明した少なくとも一つの実施形態によれば、凹部を形成した支持基板によって、アンダーフィル材の水平方向の拡がりを抑制できるので、半導体素子の積層数が多くても、上層の半導体素子の間隙に充填するのに必要な高さにまで少ない使用量でアンダーフィル材を供給することができる。しかも、凹部の側壁や底部の厚さを薄くすることができるため、半導体装置がそのために大型化したり厚肉化したりすることもない。
【００４３】
また、支持基板は、そのまま半導体装置の構成部材となるため、半導体装置の製造工程中の半導体素子の反りを抑制することが可能になる。また、支持基板が半導体素子の搬送部材として機能することができるため、半導体装置の一括組み立てが可能にあり、生産性を高めることができる。さらに、ノイズに対するシールド効果を付与することが可能になる。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１ａ〜１ｄ…半導体素子（半導体チップ）、２ｂ〜２ｄ…貫通電極、４…積層体、５…支持基板、５ａ…凹部、６…（第１の）アンダーフィル材、７…配線基板、１０，２０…半導体装置（半導体パッケージ）、１１…外部電極、１３…（第２の）アンダーフィル材、３１…切断部、４１…再配線層。
【特許請求の範囲】
【請求項１】
一主面に凹部を形成した支持基板と、前記凹部内に収容された複数の半導体素子からなる積層体と、前記凹部内に充填され、前記積層体を封止するアンダーフィル材とを具備し、
前記積層体は、前記凹部の底面側に配置された貫通電極を有さない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなることを特徴とする半導体装置。
【請求項２】
前記支持基板の前記凹部形成面上に、前記凹部内の半導体素子を外部と電気的に接続するための配線基板を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部内の最上層の半導体素子が、前記配線基板にフリップチップ接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記支持板の前記凹部形成面上に、前記凹部内の半導体素子を外部と電気的に接続するための再配線層を備えたことを特徴とする請求項１記載の半導体装置。
【請求項５】
一主面に凹部を形成した支持基板を用意する工程と、
前記支持基板の前記凹部の底面に、貫通電極を有さない半導体素子を配置する工程と、
前記貫通電極を有さない半導体素子上に、貫通電極を有する複数の半導体素子をフリップチップ接続して順に積層する工程と、
前記凹部内にアンダーフィル材を充填して、前記積層体を封止する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
一主面に凹部を形成した支持基板と、前記凹部内に収容された複数の半導体素子からなる積層体と、前記凹部内に充填され、前記積層体を封止するアンダーフィル材とを具備し、
前記積層体は、前記凹部の底面側に配置された貫通電極を有さない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなることを特徴とする半導体装置。
【請求項２】
前記支持基板の前記凹部形成面上に、前記凹部内の半導体素子を外部と電気的に接続するための配線基板を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部内の最上層の半導体素子が、前記配線基板にフリップチップ接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記支持板の前記凹部形成面上に、前記凹部内の半導体素子を外部と電気的に接続するための再配線層を備えたことを特徴とする請求項１記載の半導体装置。
【請求項５】
一主面に凹部を形成した支持基板を用意する工程と、
前記支持基板の前記凹部の底面に、貫通電極を有さない半導体素子を配置する工程と、
前記貫通電極を有さない半導体素子上に、貫通電極を有する複数の半導体素子をフリップチップ接続して順に積層する工程と、
前記凹部内にアンダーフィル材を充填して、前記積層体を封止する工程と
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−６９９９９（Ｐ２０１３−６９９９９Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０９２６７（Ｐ２０１１−２０９２６７）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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