半導体装置の製造方法

【課題】被覆性及び付着力が高い金属膜を、半導体基板上に低コストで形成できる半導体装置の製造方法を提供する。
【解決手段】Ｐｄイオンを含むＰｄ活性化液２８（塩化パラジウム）にＧａＡｓ基板１６（半導体基板）を浸漬してＧａＡｓ基板の表面にＰｄキャタリスト３０を付着させる。このＰｄキャタリストとＧａＡｓ基板が反応してＰｄ−Ｇａ−Ａｓの混合層４０が形成される。次に、表面にＰｄキャタリストが付着されたＧａＡｓ基板をＰｄ無電解めっき液４２に浸漬してＧａＡｓ基板上にＰｄめっき膜４４を形成する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被覆性及び付着力が高い金属膜を半導体基板上に低コストで形成することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上にオーミック電極以外の電極を形成する場合、一般的には蒸着やスパッタなどを用いて２層以上の金属膜を形成することが多い。上層には、Ａｕなど、表面が酸化しにくく電気伝導性の良い材料を用いる。Ａｕの代わりにＡｇやＣｕなどを用いる場合もある。下層は、Ａｕが半導体基板に拡散するのを防ぐバリア層である。バリア層としてはＴｉやＴｉＮやＴａＮやＰｔなどがよく用いられる。さらに、必要電流を確保するため、これらの層を給電層としてＡｕ電解めっきを行う場合もある。Ａｕ電解めっきの代わりに、導電性の良いＡｇやＣｕを用いる場合もある。
【０００３】
電極の特性として、低電気抵抗やエレクトロマグレーション抑制などの電気特性に加えて、ダイボンドやワイヤボンド時の剥がれを防止するために十分な付着力が必要である。そのため、半導体面と接触する電極の金属は半導体に対して付着力が高いものが用いられる。例えばＧａＡｓに対してＴｉやＰｔが用いられる。
【０００４】
また、半導体基板を貫通するビア内に基板の表面側と裏面側を電気的に接続する貫通電極を形成する場合、ビア内部に十分に金属膜を被覆させる必要がある。蒸着やスパッタを用いて金属膜を形成した場合、ビア側壁の金属膜が他の部分に比べて薄くなる。そこで、逆スパッタやプラネタリ蒸着などを用いてビア側壁への形成効率を上げる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. S. Kuan, J. Appl. Phys. 58(4), 1985
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、蒸着やスパッタを用いた従来の方法では、ビア側壁の金属膜の厚さが平坦部での厚さに比べて数％程度であった。従って、導通不良による歩留まりの低下が問題となっていた。また、蒸着又はスパッタにより形成した金属膜を給電層としてＡｕ電解めっきを行った場合にも、ビア内でのＡｕめっき膜の不成長や成長異常などが発生し、導通不良や外観不良となり、歩留まり低下の原因となっていた。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、被覆性及び付着力が高い金属膜を半導体基板上に低コストで形成することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明は、Ｐｄイオンを含むＰｄ活性化液に半導体基板を浸漬して前記半導体基板の表面にＰｄキャタリストを付着させる工程と、表面にＰｄキャタリストが付着された前記半導体基板をＰｄ無電解めっき液に浸漬して前記半導体基板上にＰｄ無電解めっき膜を形成する工程とを備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００９】
本発明により、被覆性及び付着力が高い金属膜を半導体基板上に低コストで形成することができる。
【図面の簡単な説明】
【００１０】
【図１】８属金属以外の被めっき物上にＰｄめっき膜を形成する様子を示す断面図である。
【図２】８属金属以外の被めっき物上にＰｄめっき膜を形成する様子を示す断面図である。
【図３】８属金属以外の被めっき物上にＰｄめっき膜を形成する様子を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】比較例に係る半導体装置の製造方法を説明するための断面図である。
【図１４】ＧａＡｓ基板上のＰｄ無電解めっき膜についてデプスオージェ分析を行った結果を示す図である。
【図１５】アニール温度に対するＰｄめっき膜ストレスを示す図である。
【図１６】実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１１】
従来は、半導体基板の表面のような平滑面へのＰｄ無電解めっきは困難と考えられていた。Ｐｄ無電解めっき膜は、理論的には被めっき面に還元剤を酸化させる作用のあるＰｄやＮｉなどの８属金属上に形成できる。一方、８属金属以外の被めっき物上にＰｄめっき膜を形成する場合、図１に示すように被めっき物１０の表面にＰｄキャタリスト１２の薄い膜を形成した後にめっきを行う。
【００１２】
しかし、このＰｄキャタリスト１２は単に表面に付着しているだけであるため、付着力が弱い。従って、図２に示すように、Ｐｄめっき膜１４の不成長や浮きや剥がれが起こりやすい。一般にこの付着力の弱さを補うため、図３に示すように、ブラスト処理などにより被めっき面を荒らして、Ｐｄキャタリスト１２をアンカー効果で保持する。しかし、半導体基板の表面は、基本的に研磨処理により表面粗さがＲａ＝１ｎｍ程度の鏡面であり、Ｐｄキャタリストを付着できないと考えられていた。
【００１３】
今回、発明者は、半導体基板上にＰｄ無電解めっき膜を形成できることを発見した。形成できる理由は、Ｐｄキャタリストと半導体基板が反応するためと考えている。ＧａＡｓ基板を例として説明する。ＧａＡｓとＰｄが反応して２０℃〜２５０℃でＰｄＧａ_〜０．３Ａｓ_〜０．２の３元結晶を形成することが知られている（例えば、非特許文献１参照）。即ち、Ｐｄ活性化処理（通常２０℃〜３０℃で行う）によりＧａＡｓ基板の表面にＰｄキャタリストが付着した後、ＧａＡｓとの反応によりＰｄＧａ_〜０．３Ａｓ_〜０．２の３元結晶を形成する。このため、平滑面上にも十分なＰｄ層が形成される。よって、次工程のＰｄ無電解めっき処理によりＰｄめっき膜を安定に形成することができる。また、成膜時から十分な付着性能を得ることができる。
【００１４】
この発見に基づいて発明者は本発明を考案した。以下、本発明の実施の形態について図面を参照しながら説明する。同様の又は対応する構成要素には同じ番号を付し、説明の繰り返しを省略する。
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について説明する。図４〜１２は実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【００１６】
まず、図４に示すように、ＧａＡｓ基板１６（半導体基板）の上面に、電極１８やトランジスタ（不図示）などのデバイスを形成する。そして、図５に示すように、ＧａＡｓ基板１６のデバイス形成面（上面）を、ワックスやテープなどの接着材料２０により、厚さ１ｍｍ程度のサファイア支持基板２２に貼り付ける。その状態でＧａＡｓ基板１６の裏面を研磨して、ＧａＡｓ基板１６を薄板化する。
【００１７】
次に、図６に示すように、裏面側からＧａＡｓ基板１６をエッチングする。これにより、ＧａＡｓ基板１６を貫通してＧａＡｓ基板１６の裏面から電極１８の裏面まで達するビア２４を形成する。
【００１８】
次に、図７に示すように、ウェハ状態の複数のＧａＡｓ基板１６を互いに接触しないようにカセット２６に保持する。この状態でＧａＡｓ基板１６を、Ｐｄイオンを含むＰｄ活性化液２８に浸漬する（Ｐｄ活性化処理）。浸漬時間は１〜５分程度である。これにより、拡大図８に示すように、ＧａＡｓ基板１６の表面に厚さ数ｎｍ程度のＰｄキャタリスト３０が付着する。また、Ｐｄ無電解めっき液を２０℃以上にすることで、Ｐｄキャタリスト３０とＧａＡｓ基板１６が反応してＰｄ−Ｇａ−Ａｓの混合層４０が形成される。
【００１９】
ここで、Ｐｄ活性化液２８は例えば塩化パラジウム（ＰｄＣｌ_２）溶液である。Ｐｄ活性化液２８のＰｄ濃度は０．１〜１．０ｇ／Ｌ程度である。Ｐｄ活性化液２８はヒータ３２により液温２０〜３０℃程度に加熱され、撹拌子３４により撹拌される。ただし、Ｐｄ濃度や液温によりＰｄキャタリスト３０の付着量や均一性が異なり、界面の付着力、表面モフォロジ、及び膜浮き異常の原因となる。従って、Ｐｄ濃度や液温を適正範囲に調整する必要がある。
【００２０】
また、ＧａＡｓ基板１６の表面の濡れ性が悪い場合には、Ｐｄ活性化処理を行う前に、酸素アッシング処理やオゾンアッシング処理などの前処理を行う。さらに、めっき膜と半導体の付着を上げるために表面酸化膜除去効果のある酸やアルカリ溶液で洗浄を行ってもよい。
【００２１】
また、装置自身への成膜を抑制するため、カセット２６、撹拌子３４及びハンドル３６はテフロン（登録商標）（米デュポン社商品名）製である。ビーカー３８は、耐熱性が高く、自身に成膜し難いパイレックスガラス（石英）からなる。
【００２２】
次に、図９に示すように、表面にＰｄキャタリスト３０が付着されたＧａＡｓ基板１６をＰｄ無電解めっき液４２に浸漬する。これにより、拡大図１０及び図１１に示すように、ＧａＡｓ基板１６上にＰｄめっき膜４４が形成される。続けて、図１２に示すようにＡｕ電解めっきによりＡｕ層４６を形成する。その後、アニールを行い、サファイア支持基板２２からＧａＡｓ基板１６を剥がす。
【００２３】
ここで、Ｐｄ無電解めっき液４２は、還元剤である次亜リン酸、塩化物などの無機酸塩、添加剤であるエチレンジアミン、パラジウム化合物を混合した溶液である。これにより、付着したＰｄキャタリスト３０を触媒として次亜リン酸イオンが酸化し、そのときに放出される電子によってＰｄイオンが還元され、Ｐｄめっき膜４４が形成される。具体的には、Ｐｄめっき膜４４は、ＧａＡｓ基板１６の裏面とビア２４の側面と電極１８の裏面に形成される。
【００２４】
Ｐｄ無電解めっき液４２のＰｄ濃度は０．１〜１０ｇ／Ｌ程度である。Ｐｄ無電解めっき液４２はヒータ３２により加熱されて液温５０℃程度で使用される。安定的にめっきを行うためには、Ｐｄ活性化液２８やＰｄ無電解めっき液４２の建浴量はめっき面積１．０ｄｍ^２に対して１Ｌ以上確保するのが望ましい。
【００２５】
また、２０℃以上でアニールを行うことによりＰｄとＧａＡｓ基板１６が反応してＰｄ−Ｇａ−Ａｓの混合層が形成される。具体的には、アニール温度が２０℃〜２５０℃の場合はＰｄ−Ｇａ−Ａｓの３元結晶、２５０℃〜３５０℃の場合はＰｄＡｓ_２とＰｄ_２Ｇａの混晶、３５０℃〜５００℃の場合はＰｄＡｓ_２とＰｄ_２ＧａとＰｄＧａの混晶がそれぞれ形成される。このようにアニール温度により結晶状態が変化する。
【００２６】
本実施の形態の効果について比較例と比較しながら説明する。図１３は、比較例に係る半導体装置の製造方法を説明するための断面図である。比較例では、ＧａＡｓ基板１６の表面に、Ｔｉ層４８及びＡｕ層５０を蒸着又はスパッタにより順次形成し、その上にＡｕ層５２を電解めっきにより形成する。
【００２７】
しかし、ビア２４側壁のＴｉ層４８及びＡｕ層５０が薄くなるため、導通不良が発生する。また、Ｔｉ層４８及びＡｕ層５０を給電層として電解めっきを行った場合にも、ビア２４内でのＡｕ層５２の不成長や成長異常などが発生する。
【００２８】
一方、本実施の形態では、Ｐｄ活性化処理によりＧａＡｓ基板１６の表面にＰｄキャタリスト３０を付着させた後に、ＧａＡｓ基板１６上にＰｄめっき膜４４を形成する。これにより、従来のスパッタや蒸着に比べて、ビア２４の側壁に均一に金属膜を形成することができ、電気的導通を確保しやすい。また、Ａｕ電解めっきを行う際に、Ｐｄ膜がビア内部に十分に被覆しているため、ビア内部でのＡｕ電解めっきの不成長などの異常が発生しにくい。よって、被覆性及び付着力が高い金属膜を半導体基板上に低コストで形成することができる。
【００２９】
図１４は、ＧａＡｓ基板上のＰｄ無電解めっき膜についてデプスオージェ分析を行った結果を示す図である。なお、窒素雰囲気中において２５０℃で４時間のアニールを行った。分析の結果、深さ方向に対してＰｄ、Ｇａ、Ａｓが同程度に混合していた。付着性についてテープテスト（ＪＩＳ規格Ｈ８５１４）を行ったところ、「剥がれなし」の良好な付着性を確認した。混合層の形成により、ＧａＡｓとＰｄの付着特性が向上したものと考えられる。
【００３０】
図１５は、アニール温度に対するＰｄめっき膜ストレスを示す図である。アニール温度を上げるほどストレスは下がり、３２０℃／１ｈｒのアニール後では１００℃／１０ｍｉｎのアニール後に比べて、ストレスが半分程度に減少している。ストレスが高くなるとウェハやチップが反り、熱抵抗特性などが悪くなる。
【００３１】
アニール温度を設定する場合、たとえば、ＧａＡｓ半導体デバイスは３５０℃以上に加熱するとオーミック電極や活性領域の特性変動が起こるため３５０℃以下であることが望ましい。一方、２５０℃で樹脂ダイボンドを行う場合、ダイボンド時にストレス特性変動が起きないように予めアニールを行うのが望ましい。この場合には、２５０℃〜３５０℃程度でアニールを行うと良い。また、ＡｕＳｎ半田（Ｓｎが２０％）でダイボンドを行う場合、３００℃以上程度の熱履歴がある。この場合には、３００℃〜３５０℃程度でアニールを行うと良い。
【００３２】
なお、有機材料などのレジスト上にはＰｄが成長しないため、半導体基板上にレジストパターンを形成してからＰｄ無電解めっきを行うと任意の形状のＰｄ膜を形成できる。めっき膜形成後に有機洗浄によりレジストを除去する。
【００３３】
また、電極の用途に応じて、Ｐｄ無電解めっき膜上にＮｉ、Ｃｕ、Ａｕなどの他の無電解めっき膜を形成してもよい。パターンがすべて接続している場合には、続けてＡｕ、Ａｇ、Ｃｕなどの電解めっき膜を形成してもよい。
【００３４】
実施の形態２．
実施の形態２に係る半導体装置の製造方法について図面を参照しながら説明する。図１６は実施の形態２に係る半導体装置の製造方法を説明するための上面図であり、図１７は断面図である。
【００３５】
まず、ＧａＡｓ基板１６（半導体基板）上に段差５４をエッチングにより形成する。次に、実施の形態１と同様の方法により、Ｐｄめっき膜４４を、ＧａＡｓ基板１６の段差５４の平坦部及び側面部に形成する。このように、段差を有する半導体基板の表面にＰｄ膜を均一に形成することができる。例えば段差を跨いだ配線や電極パッドを、断線や細りなどなく形成することができる。
【符号の説明】
【００３６】
１６ＧａＡｓ基板（半導体基板）
１８電極
２４ビア
２８Ｐｄ活性化液
３０Ｐｄキャタリスト
４２Ｐｄ無電解めっき液
４４Ｐｄめっき膜
５４段差

【特許請求の範囲】
【請求項１】
Ｐｄイオンを含むＰｄ活性化液に半導体基板を浸漬して前記半導体基板の表面にＰｄキャタリストを付着させる工程と、
表面にＰｄキャタリストが付着された前記半導体基板をＰｄ無電解めっき液に浸漬して前記半導体基板上にＰｄ無電解めっき膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板はＧａＡｓ基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｐｄ活性化液は塩化パラジウム溶液であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記Ｐｄ無電解めっき液を２０℃以上にすることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記Ｐｄ無電解めっき膜を形成した後に２５０℃〜３５０℃でアニールを行う工程を更に備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記アニールを３００℃〜３５０℃で行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の上面に電極を形成する工程を更に備え、
前記半導体基板を貫通して前記半導体基板の裏面から前記電極の裏面まで達するビアを形成し、
前記Ｐｄ無電解めっき膜を、前記半導体基板の前記裏面と前記ビアの側面と前記電極の前記裏面に形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板に段差を形成する工程を更に備え、
前記Ｐｄ無電解めっき膜を、前記半導体基板の前記段差の平坦部及び側面部に形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。

【図１】